KR20120120292A - Dicing/die-bonding tape and method for manufacturing semiconductor chip provided with adhesive layer - Google Patents

Dicing/die-bonding tape and method for manufacturing semiconductor chip provided with adhesive layer Download PDF

Info

Publication number
KR20120120292A
KR20120120292A KR1020127021002A KR20127021002A KR20120120292A KR 20120120292 A KR20120120292 A KR 20120120292A KR 1020127021002 A KR1020127021002 A KR 1020127021002A KR 20127021002 A KR20127021002 A KR 20127021002A KR 20120120292 A KR20120120292 A KR 20120120292A
Authority
KR
South Korea
Prior art keywords
base material
dicing
layer
material layer
adhesive agent
Prior art date
Application number
KR1020127021002A
Other languages
Korean (ko)
Inventor
마사토시 이시마루
Original Assignee
세키스이가가쿠 고교가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세키스이가가쿠 고교가부시키가이샤 filed Critical 세키스이가가쿠 고교가부시키가이샤
Publication of KR20120120292A publication Critical patent/KR20120120292A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67132—Apparatus for placing on an insulating substrate, e.g. tape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68336—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding involving stretching of the auxiliary support post dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H01L2221/68386—Separation by peeling
    • H01L2221/6839—Separation by peeling using peeling wedge or knife or bar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H01L2224/2743—Manufacturing methods by blanket deposition of the material of the layer connector in solid form
    • H01L2224/27436—Lamination of a preform, e.g. foil, sheet or layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]

Abstract

본 발명은 점접착제층 (3)을 정밀도 좋게 다이싱할 수 있고, 점접착제층 부착 반도체 칩의 픽업성을 높일 수 있는 다이싱-다이본딩 테이프를 제공한다. 다이싱-다이본딩 테이프 (1)은 점접착제층과, 점접착제층의 한쪽 면 (3a)에 적층되어 있는 기재층 (4)를 구비한다. 다이싱 시에, 기재층의 외주 부분에 다이싱 링 (26)이 첩부된다. 기재층은 외주 부분에 첩부 기점 (4C)를 갖는다. 첩부 기점을 제외한 부분에서의 기재층의 다이싱 링에 첩부되는 부분의 폭을 W(mm)로 하고, 첩부 기점을 제외한 부분에서의 기재층의 외경을 D(mm)로 했을 때에, 기재층의 첩부 기점측의 외주 선단에서부터 내측을 향해 0.3W(mm)의 거리의 위치에서의 첩부 기점의 길이 L(mm)은 0.30D 내지 0.44D(mm)의 범위 내이다.The present invention provides a dicing die-bonding tape capable of dicing the adhesive layer 3 with high accuracy and increasing the pick-up property of the semiconductor chip with the adhesive layer. The dicing die-bonding tape 1 is equipped with the adhesive agent layer and the base material layer 4 laminated | stacked on one side 3a of the adhesive agent layer. At the time of dicing, the dicing ring 26 is affixed on the outer peripheral part of a base material layer. The base material layer has a sticking origin 4C in an outer peripheral part. When the width of the part affixed to the dicing ring of the base material layer in the part except the sticking origin was made into W (mm), and the outer diameter of the base material layer in the part except the attaching origin was made into D (mm), The length L (mm) of the sticking origin at the position of the distance of 0.3 W (mm) toward the inner side from the outer peripheral tip of the sticking origin side is in the range of 0.30D-0.44D (mm).

Description

다이싱-다이본딩 테이프 및 점접착제층 부착 반도체 칩의 제조 방법{DICING/DIE-BONDING TAPE AND METHOD FOR MANUFACTURING SEMICONDUCTOR CHIP PROVIDED WITH ADHESIVE LAYER}Manufacturing method of semiconductor chip with dicing die-bonding tape and adhesive agent layer {DICING / DIE-BONDING TAPE AND METHOD FOR MANUFACTURING SEMICONDUCTOR CHIP PROVIDED WITH ADHESIVE LAYER}

본 발명은 점접착제층 부착 반도체 칩을 얻기 위해 이용되며, 상기 점접착제층 부착 반도체 칩을 다이본딩하기 위해 이용되는 다이싱-다이본딩 테이프, 및 상기 다이싱-다이본딩 테이프를 이용한 점접착제층 부착 반도체 칩의 제조 방법에 관한 것이다.The present invention is used to obtain a semiconductor chip with an adhesive agent layer, and a dicing die-bonding tape used for die bonding the semiconductor chip with an adhesive agent layer, and with the adhesive agent layer using the dicing die-bonding tape. A method for manufacturing a semiconductor chip.

반도체 웨이퍼로부터 반도체 칩을 잘라낼 때에는 선(先) 다이싱법이라 불리는 다이싱법이 이용되고 있다. 선 다이싱법의 일례는, 예를 들면 하기 특허문헌 1에 개시되어 있다.When cutting out a semiconductor chip from a semiconductor wafer, the dicing method called the prior dicing method is used. An example of the line dicing method is disclosed by following patent document 1, for example.

선 다이싱법에서는, 우선 반도체 웨이퍼의 표면에 절입을 형성한다. 다음으로, 절입이 형성된 반도체 웨이퍼의 표면에 보호 시트를 첩부한다. 그 후, 반도체 웨이퍼의 이면을 절입 부분까지 연삭하여 반도체 웨이퍼의 두께를 얇게 하고, 개개의 반도체 칩으로 분할한다. 개개의 반도체 칩으로 분할된 분할 후 반도체 웨이퍼의 표면에는 보호 시트가 첩부되어 있다.In the line dicing method, an incision is first formed in the surface of a semiconductor wafer. Next, a protective sheet is affixed on the surface of the semiconductor wafer in which incision was formed. Thereafter, the back surface of the semiconductor wafer is ground to the cutout portion to make the thickness of the semiconductor wafer thin, and divided into individual semiconductor chips. The protective sheet is affixed on the surface of the semiconductor wafer after the division | segmentation divided into individual semiconductor chips.

또한, 상기 선 다이싱법에 의해 얻어진 개개의 반도체 칩을 기판 상에 용이하게 실장하기 위해, 반도체 칩의 이면에 다이본딩층이 첩부되는 경우가 많다. 이 다이본딩층 부착 반도체 칩을 얻기 위해, 다이본딩층과 다이싱층을 구비하는 다이싱-다이본딩 테이프가 이용되고 있다.Moreover, in order to easily mount the individual semiconductor chip obtained by the said line dicing method on a board | substrate, the die bonding layer is affixed on the back surface of a semiconductor chip in many cases. In order to obtain this semiconductor chip with a die bonding layer, the dicing die-bonding tape provided with a die bonding layer and a dicing layer is used.

다이싱-다이본딩 테이프의 일례로서, 하기 특허문헌 2에는 박리 시트 상에 다이본딩층이 적층되어 있고, 상기 다이본딩층을 피복하도록 박리 시트 및 다이본딩층 상에 다이싱층이 적층되어 있는 다이싱-다이본딩 테이프가 개시되어 있다. 다이본딩층은 다이싱 후에 반도체 칩과 함께 취출되고, 반도체 칩의 다이본딩에 이용되는 층이다. 다이싱층을 박리 시트로부터 용이하게 박리하기 위해, 다이싱층의 외주 가장자리에는 돌출부가 설치되어 있다.As an example of a dicing die-bonding tape, the following patent document 2 has the die-bonding layer laminated | stacked on the release sheet, and the dicing layer is laminated | stacked on the release sheet and the die-bonding layer so that the said die-bonding layer may be coat | covered. Die-bonding tape is disclosed. The die bonding layer is a layer which is taken out together with the semiconductor chip after dicing and used for die bonding of the semiconductor chip. In order to peel easily a dicing layer from a peeling sheet, the protrusion part is provided in the outer peripheral edge of a dicing layer.

일본 특허 공개 제2006-245467호 공보Japanese Patent Publication No. 2006-245467 일본 특허 공개 제2005-116790호 공보Japanese Patent Laid-Open No. 2005-116790

특허문헌 1에 기재된 다이싱-다이본딩 테이프를 이용하여 다이본딩층 부착 반도체 칩을 얻을 때에는, 다이싱층의 돌출부를 박리 기점으로 하여 다이본딩층과 다이싱층을 박리 시트로부터 박리하여, 다이본딩층과 다이싱층의 외주 부분을 노출시킨다. 다음으로, 노출된 다이본딩층을 분할 후 반도체 웨이퍼에 첩부하며 노출된 다이싱층의 외주 부분을 다이싱 링에 첩부한다. 다음으로, 분할 후 반도체 웨이퍼의 표면에 첩부되어 있는 보호 시트를 박리한다. 그 후, 분할 후 반도체 웨이퍼의 절단 부분을 따라 다이본딩층을 다이싱한다. 다이싱 후에, 다이본딩층 부착 반도체 칩을 다이싱층으로부터 박리하여 취출한다. 취출된 다이본딩층 부착 반도체 칩은 다이본딩층측에서부터 기판 상에 실장된다.When obtaining the semiconductor chip with a die-bonding layer using the dicing die-bonding tape of patent document 1, a die-bonding layer and a dicing layer are peeled from a peeling sheet by making the protrusion part of a dicing layer into a peeling origin, and a die-bonding layer and The outer peripheral portion of the dicing layer is exposed. Next, after dividing the exposed die bonding layer, it is attached to the semiconductor wafer and the outer peripheral portion of the exposed dicing layer is attached to the dicing ring. Next, after dividing, the protective sheet affixed on the surface of a semiconductor wafer is peeled off. Thereafter, the die bonding layer is diced along the cut portion of the semiconductor wafer after the division. After dicing, the semiconductor chip with a die bonding layer is peeled off and taken out from a dicing layer. The extracted semiconductor chip with die bonding layer is mounted on the substrate from the die bonding layer side.

특허문헌 1에 기재된 다이싱-다이본딩 테이프에서는 상기 테이프가 국소적으로 변형한 상태에서 다이싱 링에 첩부될 수 있다.In the dicing die-bonding tape of patent document 1, it can stick to a dicing ring in the state which the said tape deform | transformed locally.

그 경우, 다이싱층을 다이싱 링에 첩부한 후에, 다이싱층에는 통상 첩부 시의 인장 응력을 완화하는 수축력이 작용하여, 다이싱층의 수축력이 부분적으로 다를 수 있다. 이 때문에, 분할 후 반도체 웨이퍼의 절단 부분인 다이싱 라인이 만곡하는(커프 시프트라 불리는 현상) 경우가 있다. 특히, 보호 시트를 가열하여 박리하는 경우에, 가열에 의해 다이싱층의 첩부 시의 인장 응력이 완화되기 쉬워, 다이싱 라인이 만곡하기 쉽다. 따라서, 다이본딩층을 정밀도 좋게 다이싱할 수 없거나, 칩 사이가 균등하게 벌어지지 않아 다이본딩층 부착 반도체 칩의 픽업성이 낮거나 할 수 있다.In that case, after affixing a dicing layer to a dicing ring, the contracting force which moderates the tensile stress at the time of affixing normally acts on a dicing layer, and the shrinking force of a dicing layer may differ partially. For this reason, the dicing line which is a cutting part of a semiconductor wafer after a division | segmentation may be curved (a phenomenon called a cuff shift). In particular, when heating and peeling a protective sheet, the tensile stress at the time of affixing a dicing layer is easy to relieve by heating, and a dicing line is easy to bend. Therefore, the die bonding layer cannot be diced with high precision, or the pick-up property of the semiconductor chip with a die bonding layer may be low because the chips do not spread evenly.

본 발명의 목적은 점접착제층 부착 반도체 칩을 얻을 때에, 다이싱 링으로의 첩부 시에 부분적인 변형을 억제할 수 있어 다이싱의 정밀도를 높일 수 있고, 칩 사이가 균등하게 벌어짐으로써 점접착제층 부착 반도체 칩의 픽업성을 높일 수 있는 다이싱-다이본딩 테이프, 및 상기 다이싱-다이본딩 테이프를 이용한 반도체 칩의 제조 방법을 제공하는 것이다.An object of the present invention, when obtaining a semiconductor chip with an adhesive agent layer, it is possible to suppress the partial deformation at the time of sticking to the dicing ring, to increase the accuracy of dicing, evenly between the chips, the adhesive agent layer The present invention provides a dicing die-bonding tape capable of increasing the pickup property of an attached semiconductor chip, and a method for manufacturing a semiconductor chip using the dicing die-bonding tape.

본 발명의 넓은 국면에 따르면, 점접착제층과, 상기 점접착제층의 한쪽 면에 적층되어 있는 기재층을 구비하며, 다이싱 시에, 상기 기재층의 외주 부분에 다이싱 링이 첩부되고, 상기 기재층이 외주 부분에, 첩부 개시 시에 다이싱 링에 첩부되는 첩부 기점을 갖고, 상기 첩부 기점을 제외한 부분에서의 상기 기재층의 상기 다이싱 링에 첩부되는 부분의 폭을 W(mm)로 하고, 상기 첩부 기점을 제외한 부분에서의 상기 기재층의 외경을 D(mm)로 했을 때에, 상기 기재층의 상기 첩부 기점측의 외주 선단에서부터 내측을 향해 0.3W(mm)의 거리의 위치에서의 상기 첩부 기점의 길이 L(mm)이 0.30D 내지 0.44D(mm)의 범위 내인 다이싱-다이본딩 테이프가 제공된다.According to the broad aspect of this invention, the adhesive agent layer and the base material layer laminated | stacked on one side of the said adhesive agent layer are provided, At the time of dicing, a dicing ring is affixed on the outer peripheral part of the said base material layer, The base material layer has a sticking origin attached to a dicing ring at the time of sticking start in the outer peripheral part, and W (mm) has the width of the part stuck to the said dicing ring of the said base material layer in the part except the said sticking origin. At the position of the distance of 0.3 W (mm) toward the inner side from the outer peripheral tip of the said sticking origin side of the said base material layer when the outer diameter of the said base material layer in the part except the said sticking origin is set to D (mm), A dicing die-bonding tape is provided in which the length L (mm) of the tack origin is in the range of 0.30D to 0.44D (mm).

본 발명에 따른 다이싱-다이본딩 테이프의 어느 특정 국면에서는 상기 기재층의 상기 첩부 기점측의 외주 선단의 곡률은 상기 기재층의 상기 첩부 기점을 제외한 부분의 외주단의 곡률보다 크다.In a specific aspect of the dicing die-bonding tape according to the present invention, the curvature of the outer circumferential end of the base layer on the side of the pasting base is greater than the curvature of the outer circumferential end of the base layer except for the pasting base.

본 발명에 따른 다이싱-다이본딩 테이프의 다른 특정 국면에서는 상기 기재층은 상기 첩부 기점측의 외주단에 볼록부를 가지며, 상기 기재층의 상기 첩부 기점측의 외주 선단은 상기 볼록부의 정점이다.In another specific situation of the dicing die-bonding tape which concerns on this invention, the said base material layer has a convex part in the outer peripheral end side of the said sticking origin side, and the outer periphery tip of the said sticking origin side of the said base material layer is a vertex of the said convex part.

본 발명에 따른 다이싱-다이본딩 테이프의 또 다른 특정 국면에서는 상기 기재층은 상기 첩부 기점측의 외주단에 복수의 볼록부를 가지며, 상기 복수의 볼록부가 곡선으로 연속해 있다.In another specific situation of the dicing die-bonding tape which concerns on this invention, the said base material layer has a some convex part in the outer peripheral end by the side of the said sticking origin, and the said some convex part continues in a curve.

본 발명에 따른 점접착제층 부착 반도체 칩의 제조 방법은, 본 발명에 따라 구성된 다이싱-다이본딩 테이프와, 보호 시트 및 이 보호 시트의 한쪽 면에 적층되어 있으며 개개의 반도체 칩으로 분할되어 있는 분할 후 반도체 웨이퍼를 갖는 적층체를 이용하며, 상기 다이싱-다이본딩 테이프의 상기 점접착제층을 상기 적층체의 상기 분할 후 반도체 웨이퍼에 첩부하는 공정과, 상기 기재층의 상기 첩부 기점을 원환상의 다이싱 링에 첩부하고, 다음으로 상기 첩부 기점을 제외한 상기 기재층의 외주 부분을 상기 다이싱 링에 첩부하는 공정과, 상기 보호 시트를 상기 분할 후 반도체 웨이퍼로부터 박리하는 공정과, 상기 점접착제층을 상기 분할 후 반도체 웨이퍼의 절단 부분을 따라 다이싱하는 공정과, 다이싱 후에, 상기 반도체 칩이 첩부된 상기 점접착제층을 상기 기재층으로부터 박리하고, 반도체 칩을 상기 점접착제층째 취출하는 공정을 구비한다. 또한, 상기 다이싱-다이본딩 테이프의 상기 점접착제층을 상기 적층체의 상기 분할 후 반도체 웨이퍼에 첩부하는 공정과, 상기 기재층의 상기 첩부 기점을 원환상의 다이싱 링에 첩부하고, 다음으로 상기 첩부 기점을 제외한 상기 기재층의 외주 부분을 상기 다이싱 링에 첩부하는 공정은 동시에 행해질 수도 있다.The manufacturing method of the semiconductor chip with an adhesive agent layer which concerns on this invention is the dicing die-bonding tape comprised according to this invention, a protective sheet, and it is laminated | stacked on one side of this protective sheet, and is divided into individual semiconductor chips. And a step of attaching the adhesive agent layer of the dicing die-bonding tape to the semiconductor wafer after the dividing of the laminate, and the starting point of the pasting of the base material layer. Attaching to a dicing ring, and then attaching an outer circumferential portion of the base material layer excluding the attaching starting point to the dicing ring; removing the protective sheet from the semiconductor wafer after the dividing; and the adhesive agent layer Dicing the wafer along the cut portion of the semiconductor wafer after the division; and, after dicing, the adhesive agent to which the semiconductor chip is affixed. And the peeled off from the substrate layer, and comprising a semiconductor chip a step of taking out the pressure-sensitive adhesive layer. Moreover, the process of sticking the said adhesive agent layer of the said dicing die-bonding tape to a semiconductor wafer after the said division | segmentation of the said laminated body, and the said sticking origin of the said base material layer are affixed on an annular dicing ring, Next The step of sticking the outer peripheral portion of the base material layer to the dicing ring except for the sticking origin may be performed at the same time.

본 발명에 따른 점접착제층 부착 반도체 칩의 제조 방법의 어느 특정 국면에서는, 반도체 웨이퍼의 표면에, 이 반도체 웨이퍼를 개개의 반도체 칩으로 분할하기 위한 절입을 형성하는 공정과, 절입이 형성된 상기 반도체 웨이퍼의 표면에 보호 시트를 첩부하는 공정과, 상기 보호 시트가 첩부된 상기 반도체 웨이퍼의 이면을 연삭하고, 상기 반도체 웨이퍼를 개개의 반도체 칩으로 분할하여 상기 적층체를 얻는 공정이 더 구비된다.In a specific aspect of the method for manufacturing a semiconductor chip with an adhesive agent layer according to the present invention, a step of forming an incision for dividing the semiconductor wafer into individual semiconductor chips on the surface of the semiconductor wafer, and the indentation formed semiconductor wafer. The process of affixing a protective sheet on the surface of this invention, and the process of grinding the back surface of the said semiconductor wafer on which the said protective sheet was affixed, and dividing the said semiconductor wafer into individual semiconductor chips, and obtaining the said laminated body are further provided.

본 발명에 따른 점접착제층 부착 반도체 칩의 다른 제조 방법은, 본 발명에 따라 구성된 다이싱-다이본딩 테이프와 반도체 웨이퍼를 이용하며, 상기 다이싱-다이본딩 테이프의 상기 점접착제층을 상기 반도체 웨이퍼에 첩부하는 공정과, 상기 기재층의 상기 첩부 기점을 원환상의 다이싱 링에 첩부하고, 다음으로 상기 첩부 기점을 제외한 상기 기재층의 외주 부분을 상기 다이싱 링에 첩부하는 공정과, 상기 반도체 웨이퍼와 상기 점접착제층을 다이싱하는 공정과, 다이싱 후에, 상기 반도체 칩이 첩부된 상기 점접착제층을 상기 기재층으로부터 박리하고, 반도체 칩을 상기 점접착제층째 취출하는 공정을 구비한다. 또한, 상기 적층체의 상기 분할 후 반도체 웨이퍼에 첩부하는 공정과, 상기 기재층의 상기 첩부 기점을 원환상의 다이싱 링에 첩부하고, 다음으로 상기 첩부 기점을 제외한 상기 기재층의 외주 부분을 상기 다이싱 링에 첩부하는 공정은 동시에 행해질 수도 있다.Another manufacturing method of a semiconductor chip with an adhesive agent layer according to the present invention uses a dicing die-bonding tape and a semiconductor wafer constructed in accordance with the present invention, wherein the adhesive agent layer of the dicing die-bonding tape is used as the semiconductor wafer. And a step of attaching the starting point of the base material layer of the base material layer to an annular dicing ring, and then attaching an outer circumferential portion of the base material layer except the starting point of the base material to the dicing ring, and the semiconductor Dicing a wafer and the said adhesive agent layer, and after dicing, the said adhesive agent layer on which the said semiconductor chip was affixed is peeled from the said base material layer, and the semiconductor chip is taken out by the said adhesive agent layer. Moreover, the process of sticking to the semiconductor wafer after the said division | segmentation of the said laminated body, and the said sticking origin of the said base material layer are affixed on an annular dicing ring, Next, the outer peripheral part of the said base material layer except the said sticking origin is said The process of sticking to the dicing ring may be performed at the same time.

본 발명에 따른 다이싱-다이본딩 테이프는 첩부 기점을 제외한 부분에서의 기재층의 다이싱 링에 첩부되는 부분의 폭을 W(mm)로 하고, 첩부 기점을 제외한 부분에서의 기재층의 외경을 D(mm)로 했을 때에, 기재층의 첩부 기점측의 외주 선단에서부터 내측을 향해 0.3W(mm)의 거리의 위치에서의 첩부 기점의 길이 L(mm)이 0.30D 내지 0.44D(mm)의 범위 내이기 때문에, 기재층의 첩부 기점을 원환상의 다이싱 링에 첩부하고, 다음으로 첩부 기점을 제외한 기재층의 외주 부분을 다이싱 링에 첩부함으로써, 다이싱-다이본딩 테이프를 다이싱 링에 국소적인 변형을 억제하며 첩부할 수 있다. 이 때문에, 다이싱 후의 다이싱 라인이 만곡하기 어렵다. 따라서, 점접착제층 부착 반도체 칩의 픽업성을 높일 수 있다.The dicing die-bonding tape which concerns on this invention makes W (mm) the width of the part stuck to the dicing ring of the base material layer in the part except the sticking origin, and makes the outer diameter of the base material layer in the part except the sticking origin. When it is set as D (mm), the length L (mm) of the sticking origin at the position of the distance of 0.3W (mm) toward the inside from the outer peripheral end of the sticking origin side of a base material layer is 0.30D-0.44D (mm) Since it is in a range, a dicing die-bonding tape is a dicing ring by affixing the origin of a base material layer to an annular dicing ring, and affixing the outer peripheral part of a base material layer except a pasting origin to a dicing ring next. It can be attached while suppressing local deformation. For this reason, the dicing line after dicing is hard to bend. Therefore, the pick-up property of the semiconductor chip with an adhesive agent layer can be improved.

또한, 보호 시트와 분할 후 반도체 웨이퍼의 적층체를 이용하여 점접착제층 부착 반도체 칩을 얻는 경우에는, 다이싱-다이본딩 테이프의 점접착제층을 적층체의 분할 후 반도체 웨이퍼에 첩부한 후, 보호 시트를 분할 후 반도체 웨이퍼로부터 박리했다고 하더라도, 분할 후 반도체 웨이퍼의 절단 부분인 다이싱 라인이 만곡하기 어렵다. 이 때문에, 점접착제층을 정밀도 좋게 다이싱할 수 있어, 픽업성을 높일 수 있다.In addition, when obtaining the semiconductor chip with an adhesive agent layer using the laminated body of a semiconductor wafer after a division | segmentation of a protection sheet, after sticking the adhesive agent layer of a dicing die-bonding tape to a semiconductor wafer after division | segmentation of a laminated body, it protects. Even if the sheet is peeled off from the semiconductor wafer after dividing, the dicing line, which is a cut portion of the semiconductor wafer after dividing, is difficult to bend. For this reason, the adhesive agent layer can be diced with high precision, and pick-up property can be improved.

도 1의 (a) 및 (b)는 본 발명의 일 실시 형태에 따른 다이싱-다이본딩 테이프를 모식적으로 나타내는 부분 절결(切欠) 평면도 및 부분 절결 정면 단면도이다.
도 2는 도 1에 나타내는 다이싱-다이본딩 테이프의 기재층만을 확대하여 모식적으로 나타내는 부분 절결 평면도이다.
도 3은 다이싱-다이본딩 테이프의 기재층의 변형예를 모식적으로 나타내는 부분 절결 평면도이다.
도 4는 다이싱-다이본딩 테이프의 기재층의 다른 변형예를 모식적으로 나타내는 부분 절결 평면도이다.
도 5의 (a) 내지 (d)는 점접착제층 부착 반도체 칩을 제조할 때에 이용되는 적층체를 얻는 각 공정의 일례를 설명하기 위한 부분 절결 정면 단면도이다.
도 6의 (a) 내지 (b)는 본 발명의 일 실시 형태에 따른 다이싱-다이본딩 테이프를 이용하여 점접착제층 부착 반도체 칩을 제조하는 방법의 일례를 설명하기 위한 부분 절결 정면 단면도이다.
도 7의 (a) 내지 (b)는 본 발명의 일 실시 형태에 따른 다이싱-다이본딩 테이프를 이용하여 점접착제층 부착 반도체 칩을 제조하는 방법의 일례를 설명하기 위한 부분 절결 정면 단면도이다.
도 8의 (a)는 다이싱-다이본딩 테이프를 다이싱 링에 첩부할 때의 상태를 나타내는 정면 단면도이고, 도 8의 (b)는 다이싱-다이본딩 테이프를 다이싱 링에 첩부한 후의 상태를 나타내는 평면도이다.
도 9의 (a) 및 (b)는 본 발명의 일 실시 형태에 따른 다이싱-다이본딩 테이프를 이용하여 점접착제층 부착 반도체 칩을 제조하는 다른 방법을 설명하기 위한 부분 절결 정면 단면도이다.
도 10은 비교예 1의 기재층의 형상을 모식적으로 나타내는 부분 절결 평면도이다.
도 11은 비교예 2의 기재층의 형상을 모식적으로 나타내는 부분 절결 평면도이다.
도 12는 비교예 3의 기재층의 형상을 모식적으로 나타내는 부분 절결 평면도이다.
도 13은 비교예 4의 기재층의 형상을 모식적으로 나타내는 부분 절결 평면도이다.
도 14는 비교예 5의 기재층의 형상을 모식적으로 나타내는 부분 절결 평면도이다.
도 15는 도 1에 나타내는 다이싱-다이본딩 테이프의 변형예를 모식적으로 나타내는 부분 절결 평면도이다.1: (a) and (b) are the partial notch top view and partial notch front sectional drawing which show typically the dicing die-bonding tape which concerns on one Embodiment of this invention.
FIG. 2 is a partially cutaway plan view schematically showing an enlarged base material layer of the dicing die-bonding tape shown in FIG. 1.
3 is a partially cutaway plan view schematically showing a modification of the base material layer of the dicing die-bonding tape.
4 is a partially cutaway plan view schematically showing another modification of the base layer of the dicing die-bonding tape.
5: (a)-(d) is a partial notch front sectional drawing for demonstrating an example of each process of obtaining the laminated body used when manufacturing a semiconductor chip with an adhesive agent layer.
6A to 6B are partial cutaway front cross-sectional views for explaining an example of a method for manufacturing a semiconductor chip with an adhesive agent layer using a dicing die-bonding tape according to an embodiment of the present invention.
7A to 7B are partially cut-out front cross-sectional views for explaining an example of a method for manufacturing a semiconductor chip with an adhesive agent layer using a dicing die-bonding tape according to an embodiment of the present invention.
FIG. 8A is a front sectional view showing a state when the dicing die-bonding tape is stuck to the dicing ring, and FIG. 8B is a view after the dicing die-bonding tape is stuck to the dicing ring It is a top view which shows a state.
9A and 9B are partially cut-out front cross-sectional views for explaining another method of manufacturing a semiconductor chip with an adhesive agent layer using a dicing die-bonding tape according to an embodiment of the present invention.
10 is a partially cutaway plan view schematically illustrating the shape of the base material layer of Comparative Example 1. FIG.
11 is a partially cutaway plan view schematically illustrating the shape of the base material layer of Comparative Example 2. FIG.
It is a partial notch top view which shows typically the shape of the base material layer of the comparative example 3. FIG.
It is a partial notch top view which shows typically the shape of the base material layer of the comparative example 4. FIG.
It is a partially notched top view which shows typically the shape of the base material layer of the comparative example 5. FIG.
FIG. 15 is a partially cutaway plan view schematically showing a modification of the dicing die-bonding tape shown in FIG. 1.

이하, 도면을 참조하면서 본 발명의 구체적인 실시 형태 및 실시예를 설명함으로써, 본 발명을 명확히 한다.EMBODIMENT OF THE INVENTION Hereinafter, this invention is clarified by describing specific embodiment and Example of this invention, referring drawings.

(다이싱-다이본딩 테이프)(Dicing die-bonding tape)

도 1의 (a) 및 (b)는 본 발명의 일 실시 형태에 따른 다이싱-다이본딩 테이프를 모식적으로 도시한 도면이다. 도 1의 (a)는 부분 절결 평면도이고, 도 1의 (b)는 도 1의 (a) 중의 I-I선을 따른 부분 절결 정면 단면도이다. 또한, 도 1 및 후술하는 도면에서는 도시의 편의상, 치수 및 크기는 실제의 치수 및 크기로부터 적절히 변경되어 있다.(A) and (b) is a figure which shows typically the dicing die-bonding tape which concerns on one Embodiment of this invention. FIG. 1A is a partially cutaway plan view, and FIG. 1B is a partially cutaway front sectional view along the line I-I in FIG. 1A. In addition, in FIG. 1 and the drawing mentioned later, the dimension and size are changed suitably from the actual dimension and size for convenience of illustration.

도 1의 (a) 및 (b)에 나타낸 바와 같이, 다이싱-다이본딩 테이프 (1)은 장척상의 이형층 (2)를 갖는다. 이형층 (2)의 상면 (2a)에 점접착제층 (3)과 기재층 (4)와 다이싱층 (5)가 이 순으로 적층되어 있다. 점접착제층 (3)의 한쪽 면 (3a)(제1 면)에 기재층 (4)가 적층되어 있다. 점접착제층 (3)의 다른쪽 면 (3b)(제2 면)에 이형층 (2)가 적층되어 있다.As shown in Figs. 1A and 1B, the dicing die-bonding tape 1 has a long release layer 2. The adhesive agent layer 3, the base material layer 4, and the dicing layer 5 are laminated | stacked in this order on the upper surface 2a of the release layer 2. The base material layer 4 is laminated | stacked on one side 3a (1st surface) of the adhesive agent layer 3. As shown in FIG. The release layer 2 is laminated | stacked on the other surface 3b (2nd surface) of the adhesive agent layer 3. As shown in FIG.

장척상의 이형층 (2)의 상면 (2a)에 점접착제층 (3), 기재층 (4) 및 다이싱층 (5)를 갖는 복수의 적층물이 등간격으로 배치되어 있다. 상기 적층물의 측방에 있어서, 이형층 (2)의 상면 (2a)에 보호 시트가 설치되어 있을 수도 있다.On the upper surface 2a of the elongate release layer 2, a plurality of laminates having the adhesive agent layer 3, the base material layer 4 and the dicing layer 5 are arranged at equal intervals. In the side of the said laminated body, the protective sheet may be provided in the upper surface 2a of the release layer 2.

이형층 (2)는, 예를 들면 이형 필름이다. 이형층 (2)는 점접착제층 (3)의 반도체 웨이퍼가 첩부되는 다른쪽 면 (3b)를 보호하기 위해 이용된다. 또한, 이형층 (2)는 반드시 이용되지는 않아도 된다.The release layer 2 is a release film, for example. The release layer 2 is used to protect the other side 3b to which the semiconductor wafer of the adhesive agent layer 3 is stuck. In addition, the release layer 2 does not necessarily need to be used.

이형층 (2)를 구성하는 재료로서는, 폴리에틸렌테레프탈레이트 수지 등의 폴리에스테르계 수지, 폴리테트라플루오로에틸렌 수지, 폴리에틸렌 수지, 폴리프로필렌 수지, 폴리메틸펜텐 수지, 폴리비닐아세테이트 수지 등의 폴리올레핀계 수지, 폴리염화비닐 수지, 및 폴리이미드 수지 등의 플라스틱 수지 등을 들 수 있다.Examples of the material constituting the release layer 2 include polyolefin resins such as polyester resins such as polyethylene terephthalate resins, polytetrafluoroethylene resins, polyethylene resins, polypropylene resins, polymethylpentene resins, and polyvinylacetate resins. And plastic resins such as polyvinyl chloride resin and polyimide resin.

이형층 (2)의 표면은 이형 처리되어 있을 수도 있다. 이형층은 단층일 수도 있고, 복수층일 수도 있다. 이형층이 복수층인 경우에는 각 층은 상이한 수지에 의해 형성될 수도 있다.The surface of the release layer 2 may be release-processed. The release layer may be a single layer or a plurality of layers. In the case where the release layer is a plurality of layers, each layer may be formed of a different resin.

이형층 (2)의 취급성 또는 박리성을 보다 한층 높이는 관점에서는 이형층 (2)의 두께는 10 내지 100 μm의 범위 내인 것이 바람직하다.It is preferable that the thickness of the release layer 2 exists in the range of 10-100 micrometers from a viewpoint of heightening the handleability or peelability of the release layer 2 further.

점접착제층 (3)은 반도체 칩의 다이본딩에 이용되는 층이다. 점접착제층 (3)은 반도체 칩을 기판 또는 다른 반도체 칩 등에 접합하기 위해 이용된다.The adhesive agent layer 3 is a layer used for die bonding of a semiconductor chip. The adhesive agent layer 3 is used for bonding a semiconductor chip to a board | substrate or another semiconductor chip.

점접착제층 (3)은, 예를 들면 적절한 경화성 수지 등의 경화성 화합물을 포함하는 경화성 수지 조성물, 또는 열가소성 수지 등에 의해 형성된다. 경화 전의 상기 경화성 수지 조성물은 유연하기 때문에, 외력에 의해 쉽게 변형된다. 점접착제층 (3) 부착 반도체 칩을 얻은 후에, 얻어진 점접착제층 (3) 부착 반도체 칩을 점접착제층 (3)측에서부터 기판 등의 피착체에 적층한다. 그 후, 열 또는 빛의 에너지를 부여하여 점접착제층 (3)을 경화시킴으로써, 점접착제층 (3)을 통해 피착체에 반도체 칩을 견고하게 접합시킬 수 있다.The adhesive agent layer 3 is formed of curable resin composition containing curable compounds, such as a suitable curable resin, a thermoplastic resin, etc., for example. Since the said curable resin composition before hardening is flexible, it is easily deformed by an external force. After obtaining the semiconductor chip with an adhesive agent layer 3, the obtained semiconductor chip with an adhesive agent layer 3 is laminated | stacked to adherends, such as a board | substrate, from the adhesive agent layer 3 side. Thereafter, by applying energy of heat or light to cure the adhesive layer 3, the semiconductor chip can be firmly bonded to the adherend through the adhesive layer 3.

상기 경화성 수지 조성물을 경화시키기 위해 경화제가 이용된다. 상기 경화제로서는, 예를 들면 트리알킬테트라히드로 무수 프탈산 등의 가열 경화형 산 무수물계 경화제, 페놀계 경화제, 아민계 경화제 또는 디시안디아미드 등의 잠재성 경화제, 및 양이온계 촉매형 경화제 등을 들 수 있다. 경화 속도 또는 경화물의 물성 등을 조정하기 위해, 상기 경화제와 경화 촉진제를 병용할 수도 있다.A curing agent is used to cure the curable resin composition. As said hardening | curing agent, latent hardening agents, such as heat hardening type acid anhydride type hardening | curing agents, such as trialkyl tetrahydro phthalic anhydride, a phenol type hardening | curing agent, an amine type hardening | curing agent, or dicyandiamide, a cationic catalyst type hardening | curing agent, etc. are mentioned, for example. . In order to adjust the hardening speed or the physical property of hardened | cured material, etc., you may use together the said hardening | curing agent and a hardening accelerator.

점접착제층 (3)의 두께는 특별히 한정되지 않는다. 점접착제층 (3)의 두께는 1 내지 100 μm의 범위 내인 것이 바람직하다. 점접착제층 (3)의 두께의 보다 바람직한 하한은 3 μm, 보다 바람직한 상한은 60 μm이다. 점접착제층 (3)의 두께가 상기 범위 내에 있으면, 반도체 칩의 첩부가 용이하고, 또한 반도체 장치의 박형화에 대응할 수 있다.The thickness of the adhesive agent layer 3 is not specifically limited. It is preferable that the thickness of the adhesive agent layer 3 exists in the range of 1-100 micrometers. The minimum with more preferable thickness of the adhesive agent layer 3 is 3 micrometers, and a more preferable upper limit is 60 micrometers. If the thickness of the adhesive agent layer 3 exists in the said range, sticking of a semiconductor chip will be easy and it can respond to thickness reduction of a semiconductor device.

기재층 (4)는 비점착성을 갖는 비점착부 (4A)를 갖는다. 비점착부 (4A)는 기재층 (4)의 중앙의 영역에 설치되어 있다. 비점착부 (4A)는 점접착제층 (3)의 반도체 웨이퍼가 첩부되는 위치에 대응하는 부분에 설치되어 있다. 비점착부 (4A)의 평면 형상은 원형이다. 평면에서 보아, 기재층 (4)는 점접착제층 (3)보다 크고, 비점착부 (4A)는 점접착제층 (3)보다 크다. 따라서, 비점착부 (4A)는 점접착제층 (3)의 외주 측면 (3c)보다 측방으로 연장되어 있는 영역을 갖는다. 이 때문에, 점접착제층 (3)에 반도체 웨이퍼를 첩부할 때에, 점접착제층 (3)의 비점착부 (4A)가 첩부되어 있는 부분에 반도체 웨이퍼를 정확하게 위치 정합할 수 있다. 첩부 후에는 반도체 웨이퍼가 첩부된 점접착제층 (3)의 한쪽 면 (3a) 상에 비점착부 (4A)를 확실하게 배치할 수 있다. 이 때문에, 다이싱 후에 점접착제층 (3) 부착 반도체 칩을 기재층 (4)의 비점착부 (4A)로부터 쉽게 박리할 수 있다. 이 때문에, 생산 손실을 감소시킬 수 있어, 수율을 향상시킬 수 있다.The base material layer 4 has the non-adhesive part 4A which has non-adhesiveness. The non adhesion part 4A is provided in the area | region of the center of the base material layer 4. As shown in FIG. 4 A of non-adhesion parts are provided in the part corresponding to the position to which the semiconductor wafer of the adhesive agent layer 3 is affixed. The planar shape of the non adhesion part 4A is circular. In plan view, the substrate layer 4 is larger than the adhesive layer 3, and the non-adhesive portion 4A is larger than the adhesive layer 3. Accordingly, the non-adhesive portion 4A has a region extending laterally than the outer circumferential side surface 3c of the adhesive agent layer 3. For this reason, when affixing a semiconductor wafer to the adhesive agent layer 3, a semiconductor wafer can be correctly matched to the part to which the non-adhesion part 4A of the adhesive agent layer 3 is affixed. After affixing, the non adhesion part 4A can be reliably arrange | positioned on one side 3a of the adhesive agent layer 3 to which the semiconductor wafer was affixed. For this reason, the semiconductor chip with the adhesive agent layer 3 can be easily peeled from the non-adhesion part 4A of the base material layer 4 after dicing. For this reason, production loss can be reduced and a yield can be improved.

또한, 「비점착성」이란, 표면이 점착성을 갖지 않을 뿐만 아니라, 표면을 손가락으로 대었을 때에 달라붙지 않는 정도의 점착성을 갖는 경우도 포함되는 것으로 한다. 구체적으로는, 「비점착」이란, 기재층 (4)의 비점착부 (4A)를 스테인리스판에 첩부한 후, 기재층 (4)를 300 mm/분의 박리 속도로 박리했을 때에, 점착력이 0.05N/25mm 폭 이하인 것을 의미한다.In addition, the "non-adhesiveness" shall include the case where not only the surface does not have adhesiveness but also the adhesiveness of the grade which does not adhere when the surface is touched by a finger. Specifically, "non-adhesion" means that after the non-adhesion part 4A of the base material layer 4 is affixed on a stainless steel plate, when the base material layer 4 is peeled off at a peeling rate of 300 mm / min, the adhesive force is It means that it is 0.05N / 25mm width or less.

기재층 (4)는 비점착부 (4A)의 외측 부분의 영역에 점착성을 갖는 점착부 (4B)를 갖는다. 점착부 (4B)는 환상이다. 기재층 (4)는 점접착제층 (3)을 피복하고 있고, 기재층 (4)의 점착부 (4B)가 이형층 (2)의 상면 (2a)에 첩부되어 있다. 점접착제층 (3)의 한쪽 면 (3a) 전체에 기재층 (4)의 비점착부 (4A)가 적층되어 있다. 점접착제층 (3)의 한쪽 면 (3a)에 점착부 (4B)는 적층되어 있지 않다. 다이싱 시에 기재층 (4)의 점착부 (4B)에 다이싱 링이 첩부된다.The base material layer 4 has the adhesion part 4B which has adhesiveness in the area | region of the outer part of the non adhesion part 4A. The adhesion part 4B is annular. The base material layer 4 coats the adhesive agent layer 3, and the adhesion part 4B of the base material layer 4 is affixed on the upper surface 2a of the release layer 2. As shown in FIG. The non-adhesive part 4A of the base material layer 4 is laminated | stacked on the whole one side 3a of the adhesive agent layer 3. As shown in FIG. The adhesion part 4B is not laminated | stacked on the one surface 3a of the adhesive agent layer 3. As shown in FIG. The dicing ring is affixed to the adhesion part 4B of the base material layer 4 at the time of dicing.

도 2에, 다이싱-다이본딩 테이프 (1)의 기재층 (4)만을 확대하여 평면도로 나타낸다.In FIG. 2, only the base material layer 4 of the dicing die-bonding tape 1 is expanded and shown in plan view.

도 2에 나타낸 바와 같이, 기재층 (4)는 외주 부분에, 첩부 개시 시에 다이싱 링에 첩부되는 첩부 기점 (4C)를 갖는다. 첩부 기점 (4C)는 첩부 개시 부분이다. 점접착제층 부착 반도체 칩을 얻을 때에는, 첩부 기점 (4C)에서부터 기재층 (4)의 외주 부분을 다이싱 링에 첩부한다. 기재층 (4)의 다이싱 링에 첩부되는 부분은 점착성을 갖는 점착부 (4B)이다.As shown in FIG. 2, the base material layer 4 has a sticking origin 4C stuck to a dicing ring at the time of sticking start in the outer peripheral part. The sticking origin 4C is a sticking start part. When obtaining the semiconductor chip with an adhesive agent layer, the outer peripheral part of the base material layer 4 is affixed on the dicing ring from the sticking origin 4C. The part stuck to the dicing ring of the base material layer 4 is the adhesion part 4B which has adhesiveness.

기재층 (4)의 평면 형상은 대략 원형이고, 첩부 기점 (4C) 부분을 제외한 기재층 (4)의 평면 형상은 원형의 일부이다. 도 2에서는 기재층 (4) 전체의 평면 형상이 원형이라고 했을 경우의 가상선을 일점쇄선으로 나타내었다.The planar shape of the base material layer 4 is substantially circular, and the planar shape of the base material layer 4 except the sticking origin 4C part is a part of circular shape. In FIG. 2, the virtual line when the planar shape of the base material layer 4 whole is circular is shown by the dashed-dotted line.

첩부 기점 (4C)를 제외한 기재층 (4)의 다이싱 링에 첩부되는 부분의 폭을 W(mm)로 하고, 첩부 기점 (4C)를 제외한 부분에서의 기재층 (4)의 외경(직경)을 D(mm)로 한다. 본 실시 형태에서는 기재층 (4)의 첩부 기점 (4C)측의 외주 선단에서부터 내측을 향해 0.3W(mm)의 거리의 위치에서의 첩부 기점 (4C)의 길이 L(mm)은 0.30D 내지 0.44D(mm)의 범위 내이다. 길이 L이 0.30D를 하회하면, 첩부 시에 국소적인 변형이 발생할 가능성이 높아진다. 또한, 길이 L이 0.44D를 상회하면, 다이싱 링으로부터 비어져 나올 가능성이 높아지고, 비어져 나왔을 경우, 다음 공정으로의 반송 중에 다른 다이싱 링에 첩부되거나, 가공 장치 내에서 주변부에 첩부되는 등 트러블의 원인이 될 수 있다. 또한, 첩부 기점의 길이가 너무 짧으면, 첩부 개시 시에 첩부 기점에 응력이 집중하기 쉬워진다. 첩부 기점의 길이를 길게 함으로써, 첩부 개시 시의 응력을 첩부 기점의 길이 방향으로 분산시킬 수 있다. 이 때문에, 선다이싱된 분할 후 반도체 웨이퍼에서의 복수의 반도체 칩의 위치 어긋남을 막을 수 있다.The width of the part stuck to the dicing ring of the base material layer 4 except the sticking origin 4C is W (mm), and the outer diameter (diameter) of the base material layer 4 in the part except the sticking origin 4C. Is D (mm). In this embodiment, the length L (mm) of the sticking origin 4C in the position of the distance of 0.3 W (mm) toward the inside from the outer peripheral tip of the sticking origin 4C side of the base material layer 4 is 0.30D-0.44. It is in the range of D (mm). When length L is less than 0.30D, the possibility of local deformation at the time of sticking increases. Moreover, when length L exceeds 0.44D, the possibility of protruding from a dicing ring becomes high, and when protruding, it sticks to another dicing ring during conveyance to the next process, affixed to a periphery in a processing apparatus, etc. It may cause trouble. Moreover, when the length of a sticking origin is too short, a stress will concentrate easily on a sticking origin at the time of sticking start. By lengthening the length of the sticking origin, the stress at the time of sticking start can be disperse | distributed to the longitudinal direction of a sticking origin. For this reason, the position shift of the some semiconductor chip in a semiconductor wafer after the division | segmentation pre-dicing can be prevented.

첩부 기점 (4C)의 선단이, 기재층 (4) 전체의 평면 형상이 원형이라고 했을 경우의 가상선(도 2의 일점쇄선)의 첩부 방향에서의 선단에서부터 첩부 방향으로 돌출된 길이를 돌출 길이 Z(mm)로 한다. 후술하는 실시 형태에서도, 마찬가지로 돌출된 길이를 돌출 길이 Z(mm)로 한다. 돌출 길이 Z(mm)는 0.20W보다 작은 것이 바람직하고, 돌출 정도는 작은 것이 바람직하다. 돌출량이 커지면, 다이싱 링에 첩부할 때에 다이싱 링에 첩부되는 부분의 폭이 불균일해지거나 다이싱 링으로부터 비어져 나올 수 있다. 「첩부 방향」이란, 첩부 개시 시에 다이싱 링에 첩부되는 첩부 기점이 설치된 기재층의 일단과, 상기 일단과는 반대측의 타단을 연결하는 방향이다.The length of the tip of the sticking origin 4C protrudes in the sticking direction from the tip in the sticking direction of the imaginary line (one dashed line in FIG. 2) when the planar shape of the base material layer 4 is circular. (mm) Also in embodiment mentioned later, length which protruded similarly is set to protrusion length Z (mm). It is preferable that protrusion length Z (mm) is smaller than 0.20W, and it is preferable that protrusion degree is small. If the amount of protrusion is large, the width of the portion affixed to the dicing ring may be uneven or protrude from the dicing ring when affixing to the dicing ring. A "sticking direction" is a direction which connects the one end of the base material layer provided with the starting point of affixed to the dicing ring at the time of sticking start, and the other end on the opposite side to the said one end.

폭 W는 기재층 (4)를 다이싱 링에 첩부했을 때에, 첩부 기점 (4C)를 제외한 부분에서의, 다이싱 링의 내주단으로부터 기재층 (4)의 외주단까지의 거리이다.The width W is the distance from the inner circumferential end of the dicing ring to the outer circumferential end of the base material layer 4 in the portion excluding the sticking origin 4C when the base material layer 4 is attached to the dicing ring.

첩부 기점 (4C) 부분을 제외한 기재층 (4)의 평면 형상은 원형의 일부이고, 외경 D는 원형 부분에서의 기재층 (4)의 외경(직경)을 나타낸다.The planar shape of the base material layer 4 except the sticking origin 4C part is a part of circular shape, and outer diameter D shows the outer diameter (diameter) of the base material layer 4 in a circular part.

첩부 기점 (4C)는 폭 방향과 상기 폭 방향보다 긴 길이 방향을 갖는다. 길이 L은 기재층 (4)의 첩부 기점 (4C)측의 외주 선단에서부터 내측을 향해, 즉 첩부 방향으로 내측을 향해, 0.3W의 거리의 위치에서의 첩부 기점 (4C)의 길이 방향 치수를 나타낸다. 길이 L은 기재층 (4)의 첩부 기점 (4C)측의 외주 선단에서부터, 기재층 (4)의 첩부 기점 (4C)측과는 반대측을 향해 0.3W의 거리의 위치에서의 첩부 기점 (4C)의 길이 방향 치수를 나타낸다.The sticking origin 4C has a width direction and a longitudinal direction longer than the said width direction. The length L represents the longitudinal dimension of the sticking origin 4C at the position of the distance of 0.3 W from the outer peripheral tip of the sticking origin 4C side of the base material layer 4 inward, ie, inward to the sticking direction. . Length L is a sticking origin 4C in the position of the distance of 0.3 W from the outer peripheral end of the sticking origin 4C side of the base material layer 4 toward the opposite side to the sticking origin 4C side of the base material layer 4 Represents the longitudinal dimension of the.

기재층 (4)는 첩부 기점 (4C)측의 외주단에 3개의 볼록부 (4a 내지 4c)를 갖는다. 볼록부 (4a)와 볼록부 (4c)의 사이에 볼록부 (4b)가 위치하고 있다. 볼록부 (4a)의 정점을 B1, 볼록부 (4b)의 정점을 A1, 볼록부 (4c)의 정점을 B2로 하여 도 2에 나타내었다. A1은 기재층 (4)의 첩부 기점 (4C)측의 외주 선단이다.The base material layer 4 has three convex parts 4a-4c at the outer peripheral end of the sticking origin 4C side. The convex part 4b is located between the convex part 4a and the convex part 4c. The apex of the convex part 4a is shown in FIG. 2 using B1, the apex of the convex part 4b as A1, and the apex of the convex part 4c as B2. A1 is the outer circumferential tip of the sticking origin 4C side of the base material layer 4.

기재층 (4)에서는 B1과 A1은 직선으로 연속해 있고, A1과 B2는 직선으로 연속해 있다. B1, A1 및 B2를 연결하는 3개의 직선에 의해 둘러싸인 부분의 평면 형상은 B1과 A1을 연결하는 직선 및 A1과 B2를 연결하는 직선의 길이가 동일한 이등변 삼각형이다. B1과 B2를 연결하는 직선과, 상기 직선에 A1로부터 내린 수선과의 교차점을 A11로 하여 도 2에 나타내었다.In the base material layer 4, B1 and A1 are continued in a straight line, and A1 and B2 are continued in a straight line. The planar shape of the part surrounded by three straight lines connecting B1, A1 and B2 is an isosceles triangle having the same length of the straight line connecting B1 and A1 and the straight line connecting A1 and B2. The intersection of the straight line which connects B1 and B2, and the waterline which fell from A1 to the said straight line was shown in FIG. 2 as A11.

B1과 기재층 (4)의 원형 부분, 및 B2와 기재층 (4)의 원형 부분은 직선으로 연속해 있다. B1과 기재층 (4)의 원형 부분의 접점을 C1, B2와 기재층 (4)의 원형 부분의 접점을 C2로 하여 도 2에 나타내었다. B1과 C1을 연결하는 직선은 기재층 (4)의 원형 부분의 C1에서의 접선이다. B2와 C2를 연결하는 직선은 기재층 (4)의 원형 부분의 C2에서의 접선이다.The circular part of B1 and the base material layer 4, and the circular part of B2 and the base material layer 4 continue in a straight line. The contact point of the circular part of B1 and the base material layer 4 was shown in FIG. 2 using C1 and B2 as the contact point of the circular part of the base material layer 4 as C2. The straight line connecting B1 and C1 is a tangent line at C1 of the circular part of the base material layer 4. The straight line connecting B2 and C2 is the tangent line at C2 of the circular part of the base material layer 4.

기재층 (4)의 비점착부 (4A)와 점착부 (4B)는 일체적으로 형성되어 있다. 비점착부 (4A)와 점착부 (4B)는 동일한 재료에 의해 형성되어 있고, 상이한 재료에 의해 형성되어 있지는 않다.The non-adhesive part 4A and the adhesion part 4B of the base material layer 4 are integrally formed. The non adhesion part 4A and the adhesion part 4B are formed with the same material, and are not formed with different material.

기재층 (4)는, 예를 들면 활성 에너지선 경화형 또는 열경화형의 점착성을 갖는 조성물을 이용하여 형성할 수 있다. 활성 에너지선 경화형의 조성물의 경우에는, 조성물에 대한 활성 에너지선의 조사량을 부분적으로 조정함으로써, 기재층 (4)의 점착성을 부분적으로 다르게 할 수 있다. 기재층 (4)가 비점착성을 갖도록 하기 위해서는, 활성 에너지선의 조사량을 많게 하면 된다. 기재층 (4)가 점착성을 갖도록 하기 위해서는, 활성 에너지선을 조사하지 않거나 활성 에너지선의 조사량을 적게 하면 된다.The base material layer 4 can be formed using the composition which has adhesiveness of an active energy ray hardening type or a thermosetting type, for example. In the case of an active energy ray hardening-type composition, the adhesiveness of the base material layer 4 can be partially changed by partially adjusting the irradiation amount of the active energy ray with respect to a composition. In order to make the base material layer 4 non-adhesive, what is necessary is just to increase the irradiation amount of an active energy ray. In order to make the base material layer 4 have adhesiveness, it is good to irradiate an active energy ray or to reduce the irradiation amount of an active energy ray.

기재층 (4)는 아크릴계 중합체를 포함하는 조성물에 의해 형성되어 있는 것이 바람직하다. 기재층 (4)는 아크릴계 중합체를 포함하는 조성물을 가교시킨 가교체에 의해 형성되어 있는 것이 바람직하다. 이 경우에는, 다이싱 시의 절삭성을 보다 한층 높게 할 수 있다. 또한, 기재층 (4)의 극성, 저장 탄성률 또는 파단 신도를 쉽게 제어 및 설계할 수 있다.It is preferable that the base material layer 4 is formed of the composition containing an acrylic polymer. It is preferable that the base material layer 4 is formed of the crosslinked body which bridge | crosslinked the composition containing an acrylic polymer. In this case, the cutting property at the time of dicing can be made still higher. In addition, the polarity, storage modulus or elongation at break of the substrate layer 4 can be easily controlled and designed.

상기 아크릴계 중합체는 특별히 한정되지 않는다. 상기 아크릴계 중합체는 (메트)아크릴산알킬에스테르 중합체인 것이 바람직하다. (메트)아크릴산알킬에스테르 중합체로서, 탄소수 1 내지 18의 알킬기를 갖는 (메트)아크릴산알킬에스테르 중합체가 바람직하게 이용된다. 탄소수 1 내지 18의 알킬기를 갖는 (메트)아크릴산알킬에스테르 중합체의 사용에 의해, 기재층 (4)의 극성을 충분히 낮게 할 수 있고, 기재층 (4)의 표면 에너지를 낮게 할 수 있으며 점접착제층 (3)의 기재층 (4)로부터의 박리성을 높게 할 수 있다.The said acrylic polymer is not specifically limited. It is preferable that the said acrylic polymer is a (meth) acrylic-acid alkylester polymer. As a (meth) acrylic-acid alkylester polymer, the (meth) acrylic-acid alkylester polymer which has a C1-C18 alkyl group is used preferably. By use of the (meth) acrylic-acid alkylester polymer which has a C1-C18 alkyl group, the polarity of the base material layer 4 can be made low enough, the surface energy of the base material layer 4 can be made low, and an adhesive agent layer The peelability from the base material layer 4 of (3) can be made high.

상기 조성물은 활성 에너지선 반응 개시제 및 열 반응 개시제 중 적어도 한쪽을 포함하는 것이 바람직하고, 활성 에너지선 반응 개시제를 포함하는 것이 보다 바람직하다. 활성 에너지선 반응 개시제는 광 반응 개시제인 것이 바람직하다.It is preferable that the said composition contains at least one of an active energy ray reaction initiator and a thermal reaction initiator, and it is more preferable that an active energy ray reaction initiator is included. It is preferable that an active energy ray reaction initiator is a photoreaction initiator.

상기 활성 에너지선에는 자외선, 전자선, α선, β선, γ선, X선, 적외선 및 가시광선이 포함된다. 이들 활성 에너지선 중에서도, 경화성이 우수하며 경화물이 열화되기 어렵기 때문에, 자외선 또는 전자선이 바람직하다.The active energy rays include ultraviolet rays, electron beams, α rays, β rays, γ rays, X rays, infrared rays and visible rays. Among these active energy rays, ultraviolet rays or electron beams are preferred because they are excellent in curability and hardly deteriorate.

상기 광 반응 개시제로서, 예를 들면 광 라디칼 발생제 또는 광 양이온 발생제 등을 사용할 수 있다. 상기 열 반응 개시제로서는 열 라디칼 발생제 등을 들 수 있다. 상기 조성물에는 점착력을 제어하기 위해 이소시아네이트계 가교제를 첨가할 수도 있다.As said photoreaction initiator, an optical radical generator, a photocationic generator, etc. can be used, for example. A thermal radical generating agent etc. are mentioned as said thermal reaction initiator. An isocyanate-based crosslinking agent may be added to the composition to control the adhesive force.

기재층 (4)의 두께는 특별히 한정되지 않는다. 기재층 (4)의 두께는 1 내지 100 μm의 범위 내인 것이 바람직하다. 기재층 (4)의 두께의 보다 바람직한 하한은 5 μm, 보다 바람직한 상한은 60 μm이다. 기재층 (4)의 두께가 상기 바람직한 하한을 만족시키면, 익스팬드성을 보다 한층 높일 수 있다. 기재층 (4)의 두께가 상기 바람직한 상한을 만족시키면, 두께가 보다 한층 균일해져, 다이싱의 정밀도를 보다 한층 높일 수 있다.The thickness of the base material layer 4 is not specifically limited. It is preferable that the thickness of the base material layer 4 exists in the range of 1-100 micrometers. The minimum with more preferable thickness of the base material layer 4 is 5 micrometers, and a more preferable upper limit is 60 micrometers. If the thickness of the base material layer 4 satisfy | fills the said preferable minimum, expandability can be improved further. When the thickness of the base material layer 4 satisfies the above preferable upper limit, the thickness becomes even more uniform, and the accuracy of dicing can be further improved.

다이싱층 (5)는, 예를 들면 다이싱 필름이다. 다이싱층 (5)를 구성하는 재료로서는, 폴리에틸렌테레프탈레이트 수지 등의 폴리에스테르계 수지, 폴리테트라플루오로에틸렌 수지, 폴리에틸렌 수지, 폴리프로필렌 수지, 폴리메틸펜텐 수지, 폴리비닐아세테이트 수지 등의 폴리올레핀계 수지, 폴리염화비닐 수지, 및 폴리이미드 수지 등의 플라스틱 수지 등을 들 수 있다. 그 중에서도, 익스팬드성이 우수하고 환경 부하가 작기 때문에, 폴리올레핀계 수지가 바람직하게 이용된다.The dicing layer 5 is a dicing film, for example. As a material which comprises the dicing layer 5, polyolefin resin, such as polyester-based resin, such as a polyethylene terephthalate resin, polytetrafluoroethylene resin, a polyethylene resin, a polypropylene resin, a polymethyl pentene resin, and a polyvinylacetate resin And plastic resins such as polyvinyl chloride resin and polyimide resin. Especially, since it is excellent in expandability and a small environmental load, polyolefin resin is used preferably.

다이싱층 (5)의 두께는 특별히 한정되지 않는다. 다이싱층 (5)의 두께는 10 내지 200 μm의 범위 내인 것이 바람직하다. 다이싱층 (5)의 두께의 보다 바람직한 하한은 60 μm, 보다 바람직한 상한은 150 μm이다. 다이싱층 (5)의 두께가 상기 범위 내이면, 이형층 (2)의 박리성 및 다이싱층 (5)의 익스팬드성을 보다 한층 높게 할 수 있다.The thickness of the dicing layer 5 is not specifically limited. It is preferable that the thickness of the dicing layer 5 exists in the range of 10-200 micrometers. The minimum with more preferable thickness of the dicing layer 5 is 60 micrometers, and a more preferable upper limit is 150 micrometers. If the thickness of the dicing layer 5 is in the said range, the peelability of the mold release layer 2 and the expandability of the dicing layer 5 can be made higher.

본 실시 형태에서는 다이싱층 (5)의 평면 형상은 기재층 (4)의 평면 형상과 동일하다. 다이싱층 (5)의 평면 형상은 기재층 (4)의 평면 형상과 상이할 수도 있다. 다이싱층 (5)의 크기는 본 발명의 효과를 저해하지 않는 범위 내에서, 기재층 (4)의 크기보다 클 수도 있고 작을 수도 있다. 다이싱층 (5)의 크기는 기재층 (4)의 크기보다 큰 편이 바람직하다.In this embodiment, the planar shape of the dicing layer 5 is the same as that of the base material layer 4. The planar shape of the dicing layer 5 may differ from the planar shape of the base material layer 4. The size of the dicing layer 5 may be larger or smaller than the size of the base material layer 4 within the range which does not impair the effect of this invention. It is preferable that the size of the dicing layer 5 is larger than the size of the base material layer 4.

다이싱-다이본딩 테이프 (1)에서는 다이싱층 (5)가 이용되고 있다. 다이싱층 (5)가 생략되고, 기재층 (4)가 다이싱층을 겸할 수도 있다. 다이싱-다이본딩 테이프 (1)에서는 기재층 (4)의 점착부 (4B)에 다이싱 링을 첩부할 수 있기 때문에, 다이싱층 (5)에 다이싱 링을 첩부할 필요가 없다. 이 때문에, 다이싱층 (5)를 생략할 수 있다. 다이싱층 (5)에는 다이싱 링을 첩부할 필요가 없기 때문에, 다이싱층 (5)는 점착력을 갖지 않을 수도 있다. 따라서, 다이싱층 (5)를 구성하는 재료 및 조성을 보다 넓은 범위에서 선택할 수 있다.In the dicing die-bonding tape 1, the dicing layer 5 is used. The dicing layer 5 is omitted, and the base material layer 4 may serve as a dicing layer. In the dicing die-bonding tape 1, since a dicing ring can be stuck to the adhesion part 4B of the base material layer 4, it is not necessary to affix the dicing ring to the dicing layer 5. For this reason, the dicing layer 5 can be abbreviate | omitted. Since it is not necessary to stick a dicing ring to the dicing layer 5, the dicing layer 5 may not have adhesive force. Therefore, the material and composition which comprise the dicing layer 5 can be selected in a wider range.

다이싱 시에 반도체 칩의 비산 등을 보다 한층 효과적으로 방지할 수 있기 때문에, 기재층 (4)의 점접착제층 (3)이 첩부된 한쪽 면과는 반대측의 다른쪽 면에 다이싱층 (5)가 첩부되어 있는 것이 바람직하다. 이 경우에는 기재층 (4)에 익스팬드성 등이 크게 요구되지 않기 때문에, 기재층 (4)를 구성하는 재료 및 조성을 보다 넓은 범위에서 선택할 수 있다.Since the scattering of a semiconductor chip etc. can be prevented more effectively at the time of dicing, the dicing layer 5 is provided in the other surface on the opposite side to the one surface on which the adhesive agent layer 3 of the base material layer 4 was affixed. It is preferable to affix. In this case, since expandability etc. are not largely requested | required by the base material layer 4, the material and composition which comprise the base material layer 4 can be selected in a wider range.

도 3 및 도 4에, 기재층의 변형예를 나타낸다.3 and 4 show a modification of the base layer.

도 3, 4에 나타내는 기재층 (11, 12)는 첩부 기점의 형상이 상이한 것 이외에는 기재층 (4)와 동일하게 구성되어 있다. 기재층 (11, 12)는 비점착부 (11A, 12A)와, 비점착부 (11A, 12A)의 외주 부분의 영역에 점착부 (11B, 12B)를 갖는다. 기재층 (11, 12)의 다이싱 링에 첩부되는 부분은 점착성을 갖는 점착부 (11B, 12B)이다.The base material layers 11 and 12 shown to FIG. 3, 4 are comprised similarly to the base material layer 4 except the shape of a sticking origin differs. The base material layers 11 and 12 have adhesion part 11B, 12B in the non adhesion part 11A, 12A and the area | region of the outer peripheral part of the non adhesion part 11A, 12A. The part stuck to the dicing ring of the base material layers 11 and 12 is adhesive parts 11B and 12B which have adhesiveness.

기재층 (11, 12)의 평면 형상은 대략 원형이고, 첩부 기점 (11C, 12C) 부분을 제외한 기재층 (11, 12)의 평면 형상은 원형의 일부이다. 도 3, 4에서는 기재층 (11, 12) 전체의 평면 형상이 원형이라고 했을 경우의 가상선을 일점쇄선으로 나타내었다. 기재층 (11, 12)의 첩부 기점 (11C, 12C)를 제외한 부분에서의 기재층 (11, 12)의 다이싱 링에 첩부되는 부분의 폭을 W(mm)로 하고, 첩부 기점 (11C, 12C)를 제외한 부분에서의 기재층 (11, 12)의 외경을 D(mm)로 한다. 기재층 (11, 12)의 첩부 기점 (11C, 12C)측의 외주 선단에서부터 내측을 향해 0.3W(mm)의 거리의 위치에서의 첩부 기점 (11C, 12C)의 길이 L(mm)은 0.30D 내지 0.44D(mm)의 범위 내이다. 길이 L이 0.30D를 하회하면, 첩부 시에 국소적인 변형이 발생할 가능성이 높아진다. 또한, 길이 L이 0.44D를 상회하면, 다이싱 링으로부터 비어져 나올 가능성이 높아지고, 비어져 나왔을 경우, 다음 공정으로의 반송 중에 다른 다이싱 링에 첩부되거나, 가공 장치 내에서 주변부에 첩부되는 등 트러블의 원인이 될 수 있다.The planar shape of the base material layers 11 and 12 is substantially circular, and the planar shape of the base material layers 11 and 12 except the sticking origin 11C, 12C part is a part of circular shape. In FIG. 3, 4, the virtual line in the case where the planar shape of the base material layers 11 and 12 whole is circular is shown by the dashed-dotted line. The width | variety of the part stuck to the dicing ring of the base material layers 11 and 12 in the part except the sticking origin 11C, 12C of the base material layers 11 and 12 is W (mm), and the sticking origin 11C, The outer diameter of the base material layers 11 and 12 in the part except 12C) is set to D (mm). The length L (mm) of the sticking origin 11C, 12C in the position of the distance of 0.3W (mm) toward the inside from the outer peripheral tip of the sticking origin 11C, 12C side of the base material layers 11 and 12 is 0.30D. To 0.44D (mm). When length L is less than 0.30D, the possibility of local deformation at the time of sticking increases. Moreover, when length L exceeds 0.44D, the possibility of protruding from a dicing ring becomes high, and when protruding, it sticks to another dicing ring during conveyance to the next process, affixed to a periphery in a processing apparatus, etc. It may cause trouble.

도 3에 나타내는 기재층 (11)은 첩부 기점 (11C)측의 외주단에 4개의 볼록부 (11a 내지 11d)를 갖는다. 볼록부 (11a)와 볼록부 (11d) 사이에 볼록부 (11b)와 볼록부 (11c)가 위치해 있고, 볼록부 (11b)가 볼록부 (11a)측에 위치해 있고, 볼록부 (11c)가 볼록부 (11d)측에 위치해 있다. 볼록부 (11a)의 정점을 B1, 볼록부 (11b)의 정점을 A1, 볼록부 (11c)의 정점을 A2, 볼록부 (11d)의 정점을 B2로 하여 도 3에 나타내었다. A1과 A2는 기재층 (11)의 첩부 기점 (11C)측의 외주 선단이다.The base material layer 11 shown in FIG. 3 has four convex parts 11a-11d in the outer peripheral end of the sticking origin 11C side. The convex part 11b and the convex part 11c are located between the convex part 11a and the convex part 11d, The convex part 11b is located in the convex part 11a side, and the convex part 11c is It is located on the convex part 11d side. The apex of the convex part 11a is shown in FIG. 3 with B1, the apex of the convex part 11b being A1, the apex of the convex part 11c being A2, and the apex of the convex part 11d being B2. A1 and A2 are outer periphery front ends of the sticking origin 11C side of the base material layer 11, respectively.

기재층 (11)에서는 B1과 A1은 직선으로 연속해 있고, A1과 A2는 곡선으로 연속해 있고, A2와 B2는 직선으로 연속해 있다. B1, A1, A2 및 B2를 연결하는 4개의 직선에 의해 둘러싸인 부분의 평면 형상은 A1과 A2를 연결하는 직선을 상부 바닥, B1과 B2를 연결하는 직선을 하부 바닥으로 하는 등각사다리꼴이다. 볼록부 (11b)와 볼록부 (11c)의 사이의 오목부의 최심부를 A11로 하여 도 3에 나타내었다. 또한, B1과 B2를 연결하는 직선과 상기 직선에 A1로부터 내린 수선과의 교차점을 A21로 하고, B1과 B2를 연결하는 직선과 상기 직선에 A2로부터 내린 수선과의 교차점을 A22로 하여 도 3에 나타내었다.In the base material layer 11, B1 and A1 are continued in a straight line, A1 and A2 are continued in a curve, and A2 and B2 are continued in a straight line. The planar shape of the part surrounded by four straight lines connecting B1, A1, A2 and B2 is an isometric trapezoid with a straight line connecting A1 and A2 as the upper floor and a straight line connecting B1 and B2 as the lower floor. The deepest part of the recessed part between the convex part 11b and the convex part 11c is shown in FIG. 3 as A11. In Fig. 3, the intersection between the straight line connecting B1 and B2 and the waterline lowered from A1 on the straight line is A21, and the intersection between the straight line connecting B1 and B2 and the waterline lowered from A2 on the straight line is A22. Indicated.

B1과 기재층 (11)의 원형 부분 및 B2와 기재층 (11)의 원형 부분은 직선으로 연속해 있다. B1과 기재층 (11)의 원형 부분의 접점을 C1, B2와 기재층 (11)의 원형 부분의 접점을 C2로 하여 도 3에 나타내었다. B1과 C1을 연결하는 직선 및 B2와 C2를 연결하는 직선은 각각, 기재층 (11)의 원형 부분의 C1, C2에서의 접선이다.The circular part of B1 and the base material layer 11 and the circular part of B2 and the base material layer 11 continue in a straight line. The contact point of the circular part of B1 and the base material layer 11 was shown in FIG. 3 using C1 and B2 as the contact point of the circular part of the base material layer 11 as C2. The straight line connecting B1 and C1 and the straight line connecting B2 and C2 are tangents in C1 and C2 of the circular part of the base material layer 11, respectively.

도 4에 나타내는 기재층 (12)는 첩부 기점 (12C)측의 외주단에 4개의 볼록부 (12a 내지 12d)를 갖는다. 볼록부 (12a)와 볼록부 (12d)의 사이에 볼록부 (12b)와 볼록부 (12c)가 위치해 있고, 볼록부 (12b)가 볼록부 (12a)측에 위치해 있고, 볼록부 (12c)가 볼록부 (12d)측에 위치해 있다. 볼록부 (12a)의 정점을 A1, 볼록부 (12b)의 정점을 A2, 볼록부 (21c)의 정점을 A3, 볼록부 (21d)의 정점을 A4로 하여 도 4에 나타내었다. A1과 A2와 A3과 A4는 모두 기재층 (12)의 첩부 기점 (12C)측의 외주 선단이다.The base material layer 12 shown in FIG. 4 has four convex parts 12a-12d in the outer peripheral end of the sticking origin 12C side. The convex part 12b and the convex part 12c are located between the convex part 12a and the convex part 12d, The convex part 12b is located in the convex part 12a side, and the convex part 12c is Is located on the convex portion 12d side. The apex of the convex part 12a is shown by A1, the apex of the convex part 12b is A2, the apex of the convex part 21c is A3, and the apex of the convex part 21d is A4, and is shown in FIG. A1, A2, A3, and A4 are both the outer circumferential ends of the bonding origin 12C side of the base material layer 12.

기재층 (12)에서는 A1과 A2, A2와 A3, A3과 A4는 각각 곡선으로 연속해 있다. 볼록부 (12a)와 볼록부 (12b)의 사이의 오목부의 최심부를 A11, 볼록부 (12b)와 볼록부 (12c)의 사이의 오목부의 최심부를 A12, 볼록부 (12c)와 볼록부 (12d)의 사이의 오목부의 최심부를 A13으로 하여 도 4에 나타내었다.In the base material layer 12, A1 and A2, A2 and A3, A3 and A4 are continued in a curve, respectively. The deepest portion of the concave portion between the convex portion 12a and the convex portion 12b is A11, and the deepest portion of the concave portion between the convex portion 12b and the convex portion 12c is A12, the convex portion 12c and the convex portion 12d. In FIG. 4, the deepest part of the recessed part between () is made into A13.

A1과 기재층 (12)의 원형 부분 및 A4와 기재층 (12)의 원형 부분은 연속해 있다. A1과 기재층 (12)의 원형 부분의 접점을 C1, A4와 기재층 (12)의 원형 부분의 접점을 C2로 하여 도 4에 나타내었다. A1과 C1은 곡선과 직선으로 연속해 있고, A1측이 곡선, C1측이 직선이다. A1로부터 연장되는 곡선과 C1로부터 연장되는 직선의 경계를 B1로 하여 도 4에 나타내었다. A4와 C2는 곡선과 직선으로 연속해 있고, A4측이 곡선, C2측이 직선이다. A4로부터 연장되는 곡선과 C2로부터 연장되는 직선의 경계를 B2로 하여 도 4에 나타내었다. C1로부터 연장되는 직선 및 C2로부터 연장되는 직선은 각각, 기재층 (12)의 원형 부분의 C1, C2에서의 접선이다.A1 and the circular part of the base material layer 12 and A4 and the circular part of the base material layer 12 are continuous. The contact point of the circular part of A1 and the base material layer 12 was shown in FIG. 4 using C1 and A4 as the contact point of the circular part of the base material layer 12 as C2. A1 and C1 are continuous in a curve and a straight line, A1 side is a curve and C1 side is a straight line. The boundary between the curve extending from A1 and the straight line extending from C1 is shown in FIG. 4 as B1. A4 and C2 are continuous in a curve and a straight line, A4 side is a curve and C2 side is a straight line. The boundary between the curve extending from A4 and the straight line extending from C2 is shown in FIG. 4 as B2. The straight line extending from C1 and the straight line extending from C2 are tangent lines at C1 and C2 of the circular part of the base material layer 12, respectively.

B1과 B2를 연결하는 직선과 상기 직선에 A1로부터 내린 수선과의 교차점을 A21로 하고, B1과 B2를 연결하는 직선과 상기 직선에 A2로부터 내린 수선과의 교차점을 A22로 하고, B1과 B2를 연결하는 직선과 상기 직선에 A3으로부터 내린 수선과의 교차점을 A23으로 하고, B1과 B2를 연결하는 직선과 상기 직선에 A4로부터 내린 수선과의 교차점을 A24로 하여 도 4에 나타내었다.A21 is the intersection between the straight line connecting B1 and B2 and the waterline lowered from A1 on the straight line, A22 is the intersection between the straight line connecting B1 and B2 and the waterline lowered from A2 on the straight line, A22, and B1 and B2 The intersection point of the straight line to connect with the waterline drawn from A3 to the said line is A23, and the intersection of the straight line connecting B1 and B2 and the waterline from A4 to the said straight line is shown in FIG.

볼록부 (12a 내지 12d)의 선단은 곡선이다. 기재층 (12)의 첩부 기점 (12C)측의 외주 선단의 A1 내지 A4에서의 곡률은 기재층 (12)의 첩부 기점 (12C)를 제외한 부분의 외주단의 곡률보다 크다.The tip of the convex parts 12a-12d is curved. The curvature at A1 to A4 of the outer circumferential front end on the side of the sticking origin 12C of the base material layer 12 is larger than the curvature of the outer circumferential end of the portion except the sticking origin 12C of the base material layer 12.

도 3 및 도 4에 나타낸 바와 같이, 기재층의 첩부 기점측의 외주 선단에서부터 내측을 향해 0.3W(mm)의 거리의 위치에서의 첩부 기점의 길이 L(mm)이 0.30D 내지 0.44D(mm)의 범위 내인 한, 기재층의 첩부 기점의 평면 형상은 적절히 변경할 수 있다.As shown to FIG. 3 and FIG. 4, the length L (mm) of the sticking origin is 0.30D-0.44D (mm) at the position of the distance of 0.3 W (mm) toward the inside from the outer peripheral end of the sticking origin side of a base material layer. As long as it is in the range of), the planar shape of the starting point of affixing of a base material layer can be changed suitably.

기재층 (12)와 같이, 기재층의 첩부 기점측의 외주 선단의 곡률은 기재층의 첩부 기점을 제외한 부분의 외주단의 곡률보다 큰 것이 바람직하다. 이 경우에는 이형층 (2)로부터 박리할 때에, 기재층의 첩부 기점측의 외주 선단이 박리 기점이 되어 용이하게 박리하는 것이 가능해지고, 점접착제층 부착 반도체 칩을 얻을 때에 점접착제층을 보다 한층 정밀도 좋게 다이싱할 수 있다.Like the base material layer 12, it is preferable that the curvature of the outer periphery tip of the sticking origin side of a base material layer is larger than the curvature of the outer peripheral edge of the part except the sticking origin of a base material layer. In this case, when peeling from the release layer 2, the outer periphery tip of the sticking origin side of a base material layer becomes a peeling start point, and it becomes possible to peel easily, and when obtaining a semiconductor chip with an adhesive agent layer, an adhesive agent layer is further layered. Dicing can be performed with high precision.

기재층 (4)의 첩부 기점 (4C)측의 외주 선단은 볼록부 (4b)의 정점 (A1)이다. 기재층 (11)의 첩부 기점 (11C)측의 외주 선단은 볼록부 (11b, 11c)의 정점 (A1, A2)이다. 기재층 (12)의 첩부 기점 (12C)측의 외주 선단은 볼록부 (12a 내지 12d)의 정점 (A1 내지 A4)이다. 이와 같이, 기재층은 첩부 기점측의 외주단에 볼록부를 가지며, 기재층 (3)의 첩부 기점측의 외주 선단이 상기 볼록부의 정점인 것이 바람직하다. 이 경우에는 이형층 (2)로부터 박리할 때에, 기재층의 첩부 기점측의 볼록부가 박리 기점이 되어 용이하게 박리하는 것이 가능해지고, 점접착제층 부착 반도체 칩을 얻을 때에 점접착제층을 보다 한층 정밀도 좋게 다이싱할 수 있다.The outer periphery of the base 4C side of the base material layer 4 is the apex A1 of the convex part 4b. The outer periphery tip of the base material layer 11 at the sticking origin 11C side is the apex A1, A2 of the convex part 11b, 11c. The outer periphery of the base material layer 12 at the sticking origin 12C side is the apex A1-A4 of the convex parts 12a-12d. Thus, it is preferable that a base material layer has a convex part in the outer peripheral end of the sticking origin side, and the outer peripheral tip of the sticking origin side of the base material layer 3 is a vertex of the said convex part. In this case, when peeling from the release layer 2, the convex part on the side of the sticking origin of a base material layer becomes a peeling origin, and it becomes possible to peel easily, and when obtaining a semiconductor chip with an adhesive agent layer, the adhesive agent layer is more precise You can dice well.

기재층 (11)은 첩부 기점 (11C)측의 외주단에 복수의 볼록부 (11a 내지 11d)를 갖고, 볼록부 (11b)와 볼록부 (11c)가 곡선으로 연속해 있다. 기재층 (12)는 첩부 기점 (12C)측의 외주단에 복수의 볼록부 (12a 내지 12d)를 갖고, 상기 복수의 볼록부 (12a 내지 12d)는 곡선으로 연속해 있다. 이와 같이, 기재층은 첩부 기점측의 외주단에 복수의 볼록부를 가지며, 상기 복수의 볼록부가 곡선으로 연속해 있는 것이 바람직하다. 이 경우에는 이형층 (2)로부터 박리할 때에 박리 기점이 되어 용이하게 박리할 수 있고, 점접착제층 부착 반도체 칩을 얻을 때에 점접착제층을 보다 한층 정밀도 좋게 다이싱할 수 있다.The base material layer 11 has the some convex part 11a-11d at the outer peripheral end by the sticking origin 11C side, and the convex part 11b and the convex part 11c continue in a curve. The base material layer 12 has the some convex part 12a-12d in the outer peripheral end by the side of the sticking origin 12C, and these some convex part 12a-12d is continued in a curve. Thus, it is preferable that a base material layer has a some convex part in the outer peripheral end of the sticking origin side, and the said some convex part is continuous in a curve. In this case, when peeling from the release layer 2, it becomes a peeling origin and can peel easily, and when obtaining a semiconductor chip with an adhesive agent layer, a adhesive agent layer can be diced more accurately.

또한, 기재층 (4, 11, 12)에서는 첩부 기점 (4C, 11C, 12C)와, 첩부 기점 (4C, 11C, 12C)를 제외한 부분이 이루는 내각은 180도 이하이다. 즉, 첩부 기점 (4C, 11C, 12C)에서의 기단 부분에 있어서, 첩부 기점 (4C, 11C, 12C)와, 첩부 기점 (4C, 11C, 12C)를 제외한 부분은 내각이 180도 이하이도록 연속해 있다. 이와 같이, 상기 내각이 180도 이하이면, 첩부 기점의 기단에 있어서 기재층이 끊기는 것을 막을 수 있다. 상기 내각이 180도를 초과하면, 첩부 기점의 기단에 있어서 기재층이 끊기기 쉬워지는 경향이 있다.In addition, in the base material layers 4, 11 and 12, the cabinet formed by the parts except the sticking origin 4C, 11C, 12C and the sticking origin 4C, 11C, 12C is 180 degrees or less. In other words, in the proximal end portions at the attachment origins 4C, 11C, and 12C, the portions except the adhesion origins 4C, 11C, and 12C and the attachment origins 4C, 11C, and 12C are continuous so that the cabinet is 180 degrees or less. have. Thus, when the said cabinet is 180 degrees or less, it can prevent that a base material layer is cut | disconnected at the base end of a sticking origin. When the said cabinet exceeds 180 degrees, it exists in the tendency for a base material layer to break easily at the base end of a sticking origin.

도 1에 나타내는 다이싱-다이본딩 테이프 (1)에서는 하나의 기재층 (4)에 첩부 기점 (4C)가 1개소만 설치되어 있다. 첩부 기점 (4C)는 장척상의 이형층 (2)의 길이 방향의 일단측에 설치되어 있다. 도 15에, 다이싱-다이본딩 테이프의 변형예를 나타낸다. 도 1에 나타내는 다이싱-다이본딩 테이프 (1)과 도 15에 나타내는 다이싱-다이본딩 테이프 (51)은 기재층에서의 첩부 기점의 개수 및 형성 위치가 상이하고, 그에 따라 다이싱층도 상이하다. 다이싱-다이본딩 테이프 (1)에 설치된 첩부 기점 (4C)와, 다이싱-다이본딩 테이프 (51)에 설치된 기재층 (52)의 첩부 기점 (52C)의 형상은 동일하다. 다이싱-다이본딩 테이프 (51)에 설치된 기재층 (52)와 다이싱층 (53)의 형상은 동일하다. 또한, 도 15에서는 기재층 (52)는 다이싱층 (53)에 의해 덮여 있다.In the dicing die-bonding tape 1 shown in FIG. 1, only one sticking origin 4C is provided in one base material layer 4. As shown in FIG. The sticking origin 4C is provided in the one end side of the elongate release layer 2 in the longitudinal direction. 15, the modification of a dicing die-bonding tape is shown. The dicing die-bonding tape 1 shown in FIG. 1 and the dicing die-bonding tape 51 shown in FIG. 15 differ in the number and formation position of the sticking origin in a base material layer, and a dicing layer also differs accordingly. . The shape of the sticking origin 4C provided in the dicing die-bonding tape 1, and the sticking origin 52C of the base material layer 52 provided in the dicing die-bonding tape 51 is the same. The shape of the base material layer 52 and the dicing layer 53 provided in the dicing die-bonding tape 51 is the same. In FIG. 15, the base layer 52 is covered with the dicing layer 53.

도 15에 나타내는 다이싱-다이본딩 테이프 (51)에서는 하나의 기재층 (52)에 첩부 기점 (52C)가 2개소 설치되어 있다. 첩부 기점 (52C)는 장척상의 이형층 (2)의 길이 방향의 일단측과, 상기 일단측과는 반대의 타단측에 설치되어 있다. 이와 같이, 하나의 기재층에 복수의 첩부 기점이 설치되어 있는 것이 바람직하고, 적어도 2개의 첩부 기점이 설치되어 있는 것이 바람직하다. 하나의 기재층에 복수의 첩부 기점이 설치되어 있는 경우에는, 기재층의 일단측과 상기 일단측과는 반대의 타단측에 첩부 기점이 설치되어 있는 것이 바람직하다. 이 경우에는, 다이싱-다이본딩 테이프의 사용시의 방향성을 없앨 수 있다. 또한, 예를 들면 일단측의 첩부 기점에서부터 기재층을 잘 첩부할 수 없는 경우 등에, 타단측의 첩부 기점에서부터 기재층을 첩부하는 것이 가능하다. 보다 구체적으로는, 일단측의 첩부 기점에서부터 기재층을 잘 첩부할 수 없는 경우 등에, 장척상의 다이싱-다이본딩 테이프를 일단 권취한 후에 다시 권출함으로써, 타단측의 첩부 기점에서부터 기재층을 첩부하는 것이 가능하다.In the dicing die-bonding tape 51 shown in FIG. 15, two sticking origin 52C is provided in one base material layer 52. As shown in FIG. 52 C of sticking origins are provided in the one end side of the elongate release layer 2 in the longitudinal direction, and the other end side opposite to the said one end side. Thus, it is preferable that the several sticking origin is provided in one base material layer, and it is preferable that at least two sticking origin are provided. When a plurality of sticking origins are provided in one base material layer, it is preferable that a sticking origin is provided in the one end side of the base material layer, and the other end side opposite to the said one end side. In this case, the orientation at the time of use of a dicing die-bonding tape can be eliminated. In addition, for example, when the base material layer cannot be adhere | attached well from the sticking origin of one end side, it is possible to stick a base material layer from the sticking origin of the other end side. More specifically, in the case where the base material layer cannot be stuck well from the starting point of one end side, the base layer is stuck from the starting point of the other end by winding up a long dicing die-bonding tape and then unwinding it again. It is possible.

(점접착제층 부착 반도체 칩의 제조 방법)(Manufacturing method of a semiconductor chip with an adhesive agent layer)

다음으로, 도 1의 (a), (b) 및 도 2에 나타내는 다이싱-다이본딩 테이프 (1)을 이용한 경우의 점접착제층 부착 반도체 칩의 제조 방법의 일례를 이하에 설명한다.Next, an example of the manufacturing method of the semiconductor chip with an adhesive agent layer at the time of using the dicing die-bonding tape 1 shown to FIG. 1 (a), (b) and FIG. 2 is demonstrated.

우선, 다이싱-다이본딩 테이프 (1)과 적층체 (21)을 갖는다.First, it has the dicing die-bonding tape 1 and the laminated body 21.

도 5의 (d)에 나타낸 바와 같이, 적층체 (21)은 보호 시트 (22)와, 보호 시트 (22)의 한쪽 면 (22a)에 적층되어 있는 분할 후 반도체 웨이퍼 (23)을 갖는다. 분할 후 반도체 웨이퍼 (23)은 개개의 반도체 칩으로 분할되어 있다. 분할 후 반도체 웨이퍼 (23)의 평면 형상은 원형이다.As shown in FIG. 5D, the laminate 21 has a protective sheet 22 and a post-divided semiconductor wafer 23 laminated on one surface 22a of the protective sheet 22. After the division, the semiconductor wafer 23 is divided into individual semiconductor chips. After dividing, the planar shape of the semiconductor wafer 23 is circular.

적층체 (21)은 도 5의 (a) 내지 (d)에 나타내는 각 공정을 거쳐 이하와 같이 하여 얻을 수 있다.The laminated body 21 can be obtained as follows through each process shown to Fig.5 (a)-(d).

우선, 도 5의 (a)에 나타낸 바와 같이, 반도체 웨이퍼 (23A)를 준비한다. 반도체 웨이퍼 (23A)는 분할 전 반도체 웨이퍼이다. 반도체 웨이퍼 (23A)의 평면 형상은 원형이다. 반도체 웨이퍼 (23A)의 표면 (23a)에는, 매트릭스상으로 스트리트에 의해 구획된 각 영역에, 개개의 반도체 칩을 구성하기 위한 회로가 형성되어 있다.First, as shown to Fig.5 (a), the semiconductor wafer 23A is prepared. The semiconductor wafer 23A is a semiconductor wafer before division. The planar shape of the semiconductor wafer 23A is circular. On the surface 23a of the semiconductor wafer 23A, circuits for forming individual semiconductor chips are formed in respective regions partitioned by streets in a matrix.

도 5의 (b)에 나타낸 바와 같이, 준비한 반도체 웨이퍼 (23A)를 표면 (23a)측에서부터 다이싱한다. 다이싱 후, 반도체 웨이퍼 (23A)는 분단되어 있지 않다. 반도체 웨이퍼 (23A)의 표면 (23a)에는 개개의 반도체 칩으로 분할하기 위한 절입 (23c)가 형성되어 있다. 다이싱은, 예를 들면 고속 회전하는 블레이드를 구비하는 다이싱 장치 등을 이용하여 행해진다.As shown in FIG. 5B, the prepared semiconductor wafer 23A is diced from the surface 23a side. After dicing, the semiconductor wafer 23A is not divided. A cutout 23c for dividing into individual semiconductor chips is formed on the surface 23a of the semiconductor wafer 23A. Dicing is performed using the dicing apparatus etc. which are equipped with the blade which rotates at high speed, for example.

다음으로, 도 5의 (c)에 나타낸 바와 같이, 반도체 웨이퍼 (23A)의 표면 (23a)에 보호 시트 (22)를 첩부한다. 그 후, 반도체 웨이퍼 (23A)의 이면 (23b)를 연삭하여, 반도체 웨이퍼 (23A)의 두께를 얇게 한다. 여기서는 반도체 웨이퍼 (23A)의 이면 (23b)는 절입 (23c) 부분까지 연삭하고 있다. 이와 같이 하여, 도 5의 (d)에 나타내는 적층체 (21)을 얻을 수 있다.Next, as shown to FIG. 5C, the protective sheet 22 is affixed on the surface 23a of the semiconductor wafer 23A. Thereafter, the back surface 23b of the semiconductor wafer 23A is ground to reduce the thickness of the semiconductor wafer 23A. Here, the back surface 23b of the semiconductor wafer 23A is ground up to the cutout 23c portion. In this way, the laminated body 21 shown in FIG.5 (d) can be obtained.

반도체 웨이퍼 (23A)의 이면 (23b)는 절입 (23c) 부분까지 연삭하는 것이 바람직하다. 연삭은, 예를 들면 연삭 자석 등을 구비하는 그라인더 등의 연삭기를 이용하여 행해진다. 연삭 시에는 반도체 웨이퍼 (23A)의 표면 (23a)에는 보호 시트 (22)가 첩부되어 있기 때문에, 회로에 연삭 부스러기가 부착되지 않는다. 또한, 연삭 후에 반도체 웨이퍼 (23A)가 개개의 반도체 칩으로 분할되더라도, 복수의 반도체 칩이 뿔뿔이 흩어지지 않고 보호 시트 (22)에 첩부된 채로 있다.It is preferable to grind the back surface 23b of the semiconductor wafer 23A to the incision 23c part. Grinding is performed using grinding machines, such as a grinder, equipped with a grinding magnet etc., for example. In the case of grinding, since the protective sheet 22 is affixed on the surface 23a of the semiconductor wafer 23A, grinding debris does not adhere to a circuit. Further, even after the semiconductor wafer 23A is divided into individual semiconductor chips after grinding, the plurality of semiconductor chips remain attached to the protective sheet 22 without being scattered.

적층체 (21)을 얻은 후, 도 6의 (a)에 나타낸 바와 같이 적층체 (21)을 보호 시트 (22)측에서부터 스테이지 (25) 상에 얹는다. 스테이지 (25) 상에는, 분할 후 반도체 웨이퍼 (23)의 외주 측면으로부터 일정 간격을 사이에 둔 위치에 원환상의 다이싱 링 (26)이 설치되어 있다. 다이싱-다이본딩 테이프 (1)의 이형층 (2)를 박리하면서, 또는 이형층 (2)를 박리한 후에, 노출된 점접착제층 (3)의 다른쪽 면 (3b)를, 분할 후 반도체 웨이퍼 (23)의 이면 (23b)에 첩부한다. 또한, 노출된 기재층 (4)의 외주 부분을, 첩부 기점 (4C)에서부터 다이싱 링 (26)에 첩부한다.After obtaining the laminated body 21, as shown to Fig.6 (a), the laminated body 21 is mounted on the stage 25 from the protective sheet 22 side. On the stage 25, the annular dicing ring 26 is provided in the position which spaced a predetermined space | interval from the outer peripheral side surface of the semiconductor wafer 23 after division | segmentation. After peeling off the release layer 2 of the dicing die-bonding tape 1, or after peeling off the release layer 2, the other surface 3b of the exposed adhesive agent layer 3 is divided after a semiconductor It is affixed on the back surface 23b of the wafer 23. Moreover, the outer peripheral part of the exposed base material layer 4 is affixed on the dicing ring 26 from the sticking origin 4C.

도 8의 (a)에 기재층 (4)를 다이싱 링 (26)에 첩부할 때의 상태를 정면 단면도로 나타내고, 도 8의 (b)에 기재층 (4)를 다이싱 링 (26)에 첩부한 후의 상태를 평면도로 나타낸다.The state at the time of affixing the base material layer 4 to the dicing ring 26 in FIG. 8A is shown by front sectional drawing, and the base material layer 4 is shown in FIG. 8B by the dicing ring 26. In FIG. The state after affixing to is shown by the top view.

도 8의 (a) 및 (b)에 나타낸 바와 같이, 통상 기재층 (4)를 다이싱 링 (26)에 첩부할 때에는, 박리 엣지 (32)를 이용하여 기재층 (4) 및 다이싱층 (5)를 이형층 (2)의 상면 (2a)로부터 박리한다. 기재층 (4)의 첩부 기점 (4C)를 다이싱 링 (26)에 첩부하고, 첩부 기점 (4C) 위를 롤 (31)로 가압한다. 그리고, 점접착제층 (3), 기재층 (4) 및 다이싱층 (5)에 주름이 생기지 않도록, 점접착제층 (3), 기재층 (4) 및 다이싱층 (5)를 잡아 늘리면서, 기재층 (4)의 외주 부분을 다이싱 링 (26)에 첩부한다. 다이싱 링 (26)에 첩부된 기재층 (4) 및 다이싱층 (5)에는 수축력이 작용하고 있다.As shown in Fig. 8 (a) and (b), when affixing the base material layer 4 to the dicing ring 26, the base material layer 4 and the dicing layer (using the peeling edge 32) are usually used. 5) is peeled from the upper surface 2a of the release layer 2. The sticking origin 4C of the base material layer 4 is affixed on the dicing ring 26, and the roll starting point 4C is pressed by the roll 31. And base material layer, while extending | stretching the adhesive agent layer 3, the base material layer 4, and the dicing layer 5 so that wrinkles may not arise in the adhesive agent layer 3, the base material layer 4, and the dicing layer 5, The outer peripheral portion of (4) is affixed to the dicing ring 26. Contraction force acts on the base material layer 4 and the dicing layer 5 affixed on the dicing ring 26. As shown in FIG.

상기 수축력이 부분적으로 다르면, 예를 들면 기재층을 다이싱 링에 첩부한 후에, 또는 분할 후 반도체 웨이퍼로부터 보호 시트를 박리한 후에, 분할 후 반도체 웨이퍼의 절단 부분, 즉 다이싱 라인이 만곡되기 쉽다.If the shrinkage force is partially different, for example, after attaching the substrate layer to the dicing ring or after peeling off the protective sheet from the semiconductor wafer after the division, the cut portion of the semiconductor wafer after division, that is, the dicing line is likely to be curved. .

다이싱-다이본딩 테이프 (1)에서는 길이 L(mm)이 0.30D 내지 0.44D(mm)의 범위 내이다. 즉, 다이싱-다이본딩 테이프 (1)의 기재층 (4)를 다이싱 링에 첩부할 때에는 기재층 (4)의 첩부 기점 (4C)측의 외주 선단에서부터 내측을 향해 0.3W의 거리의 위치를 다이싱 링 (26)에 첩부하고, 다음으로 첩부 기점 (4C)를 제외한 기재층 (4)의 외주 부분을 다이싱 링 (26)에 첩부한다. 바꿔 말하면, 첩부 개시 시에, 다이싱 링 (26)에 첩부되는 기재층 (4) 부분의 길이 L(mm)이 0.30D 내지 0.44D(mm)의 범위 내이다. 따라서, 다이싱 링 (26)에 첩부된 기재층 (4) 및 상기 기재층 (4)에 적층된 점접착제층 (3) 및 다이싱층 (5)의 수축력이 부분적으로 크게 달라지기 어렵다.In the dicing die-bonding tape 1, the length L (mm) exists in the range of 0.30D-0.44D (mm). That is, when affixing the base material layer 4 of the dicing die-bonding tape 1 to a dicing ring, the position of the distance of 0.3 W toward the inner side from the outer peripheral end of the sticking origin 4C side of the base material layer 4 Is affixed to the dicing ring 26, and the outer peripheral part of the base material layer 4 except the sticking origin 4C is affixed to the dicing ring 26 next. In other words, at the time of sticking start, the length L (mm) of the part of the base material layer 4 stuck to the dicing ring 26 exists in the range of 0.30D-0.44D (mm). Therefore, the shrinkage force of the base material layer 4 affixed on the dicing ring 26, and the adhesive agent layer 3 and the dicing layer 5 laminated | stacked on the said base material layer 4 does not change largely partially.

따라서, 기재층 (4)를 다이싱 링 (26)에 첩부한 후에, 또는 점접착제층 (3)에 첩부된 분할 후 반도체 웨이퍼 (23)으로부터 보호 시트 (22)를 박리한 후에, 분할 후 반도체 웨이퍼 (23)의 다이싱 라인이 만곡되기 어렵다. 이 때문에, 점접착제층 (3)을 정밀도 좋게 다이싱할 수 있다. 또한, 점접착제층 (3) 부착 반도체 칩의 픽업성을 높일 수 있다.Therefore, after the base material layer 4 is affixed to the dicing ring 26, or after peeling off the protective sheet 22 from the post-division semiconductor wafer 23 stuck to the adhesive agent layer 3, the semiconductor after a division | segmentation Dicing lines of the wafer 23 are difficult to bend. For this reason, the adhesive agent layer 3 can be diced with high precision. Moreover, the pick-up property of the semiconductor chip with an adhesive agent layer 3 can be improved.

기재층 (4)를 다이싱 링 (26)에 첩부한 후, 도 6의 (b)에 나타낸 바와 같이, 점접착제층 (3)이 첩부된 분할 후 반도체 웨이퍼 (23)을 스테이지 (25)로부터 취출하고, 뒤집는다. 이 때, 다이싱 링 (26)을 기재층 (4)의 점착부 (4B)에 첩부한 상태로 취출한다. 취출한 분할 후 반도체 웨이퍼 (23)을 표면 (23a)가 상측이 되도록 뒤집어서 다른 스테이지 (27) 상에 얹는다.After affixing the base material layer 4 to the dicing ring 26, as shown in FIG.6 (b), the semiconductor wafer 23 after the division | segmentation which the adhesive agent layer 3 was affixed from the stage 25 was carried out. Take out and turn over. At this time, the dicing ring 26 is taken out in the state affixed on the adhesion part 4B of the base material layer 4. After the taken-out division, the semiconductor wafer 23 is placed upside down on the other stage 27 so that the surface 23a is on the upper side.

다음으로, 도 7의 (a)에 나타낸 바와 같이, 분할 후 반도체 웨이퍼 (23)의 표면 (23a)로부터 보호 시트 (22)를 박리한다. 보호 시트 (22)를 박리할 때에, 박리를 쉽게 하기 위해 보호 시트 (22)를 가열할 수도 있다.Next, as shown to Fig.7 (a), the protective sheet 22 is peeled off from the surface 23a of the semiconductor wafer 23 after a division | segmentation. When peeling off the protective sheet 22, you may heat the protective sheet 22 in order to make peeling easy.

다음으로, 도 7의 (b)에 나타낸 바와 같이, 분할 후 반도체 웨이퍼 (23)의 절입 (23c)(절단 부분)를 따라서, 즉 다이싱 라인을 따라서 점접착제층 (3)을 다이싱한다. 점접착제층 (3)을 양면을 관통하도록 다이싱하여, 개개의 반도체 칩의 크기로 분할한다. 다이싱 후에, 점접착제층 (3)에는 절단 부분 (3d)가 형성된다. 다이싱-다이본딩 테이프 (1)을 이용한 경우에는, 분할 후 반도체 웨이퍼 (23)이 첩부되어 있는 점접착제층 (3) 부분의 하측에는 비점착성을 갖는 비점착부 (4A)가 위치해 있기 때문에, 다이싱을 정밀도 좋게 행할 수 있다. 이 때문에, 다이싱 후에 접착제층 부착 반도체 칩의 픽업성을 높일 수 있다.Next, as shown in FIG. 7B, the adhesive agent layer 3 is diced along the cutout 23c (cutout portion) of the semiconductor wafer 23 after the division, that is, along the dicing line. The adhesive agent layer 3 is diced so that it may penetrate both surfaces, and it divides into the magnitude | size of each semiconductor chip. After dicing, the cut part 3d is formed in the adhesive agent layer 3. When the dicing die-bonding tape 1 is used, since the non-adhesion part 4A which has a non-adhesive property is located under the part of the adhesive agent layer 3 to which the semiconductor wafer 23 is affixed after a division | segmentation, Dicing can be performed with high precision. For this reason, the pick-up property of the semiconductor chip with an adhesive bond layer can be improved after dicing.

다이싱은 점접착제층 (3)을 관통하도록 행해지면 특별히 한정되지 않는다. 점접착제층 (3)을 다이싱하는 방법으로서는, 다이싱 블레이드를 이용하는 방법 및 레이저 다이싱하는 방법 등을 들 수 있다. 분할 후 반도체 웨이퍼 (23)을 이용하는 경우에는, 일반적으로는 레이저 다이싱하는 방법이 이용된다.Dicing is not specifically limited if it is made to penetrate the adhesive agent layer 3, and is. As a method of dicing the adhesive agent layer 3, the method of using a dicing blade, the method of laser dicing, etc. are mentioned. When using the semiconductor wafer 23 after a division | segmentation, the method of laser dicing is generally used.

중간층 (4)의 비점착부 (4A)가 예를 들면 경화되어 있는 경우에는, 비점착부 (4A)가 레이저광의 조사에 의해 반응하기 어렵다. 이 때문에, 기재층 (4)가 점접착제층 (3)에 융착되기 어렵다. 따라서, 레이저광을 이용한 다이싱을 행한 경우라도 반도체 칩의 픽업을 무리 없이 행할 수 있다.When the non-adhesive part 4A of the intermediate | middle layer 4 is hardened | cured, for example, 4 A of non-adhesive parts are hard to react by irradiation of a laser beam. For this reason, the base material layer 4 is hard to fuse to the adhesive agent layer 3. Therefore, even when dicing using a laser beam is performed, pickup of a semiconductor chip can be performed without difficulty.

반도체 웨이퍼를 다이싱하여 개개의 반도체 칩으로 분할한 후, 다이싱층 (5)를 잡아 늘려 분할된 개개의 반도체 칩 간의 간격을 확장시킨다. 그 후, 반도체 칩을 점접착제층 (3)째 기재층 (4)로부터 박리하여 취출한다. 이와 같이 하여, 점접착제층 (3) 부착 반도체 칩을 얻을 수 있다.After dicing a semiconductor wafer and dividing it into individual semiconductor chips, the dicing layer 5 is stretched and extended, and the space | interval between each divided semiconductor chip is extended. Thereafter, the semiconductor chip is peeled off from the adhesive layer 3 and the base material layer 4 and taken out. In this way, the semiconductor chip with the adhesive agent layer 3 can be obtained.

또한, 다이싱 후에, 점접착제층 (3)과 비점착부 (4A)의 사이의 박리력을 변화시키지 않고 반도체 칩을 취출하는 것이 바람직하다. 기재층 (4)의 점접착제층 (3)에 첩부되어 있는 비점착부 (4A)는 비점착성을 갖는다. 따라서, 다이싱 후에 상기 박리력을 변화시키지 않더라도, 점접착제층 (3) 부착 반도체 칩을 무리 없이 취출할 수 있다.Moreover, after dicing, it is preferable to take out a semiconductor chip, without changing the peeling force between the adhesive agent layer 3 and the non adhesion part 4A. The non-adhesive part 4A affixed to the adhesive agent layer 3 of the base material layer 4 has non-adhesiveness. Therefore, even if the said peeling force is not changed after dicing, the semiconductor chip with an adhesive agent layer 3 can be taken out unreasonably.

다음으로, 도 9의 (a), (b)에 나타내는 다이싱-다이본딩 테이프 (1)을 이용한 점접착제층 부착 반도체 칩의 제조 방법의 다른 예를 이하에 설명한다.Next, another example of the manufacturing method of the semiconductor chip with an adhesive agent layer using the dicing die-bonding tape 1 shown to FIG.9 (a), (b) is demonstrated.

우선, 상술한 다이싱-다이본딩 테이프 (1)과 반도체 웨이퍼 (41)을 준비한다. 반도체 웨이퍼 (41)의 평면 형상은 원형이다. 반도체 웨이퍼 (41)은 개개의 반도체 칩으로 분할되어 있지 않다.First, the dicing die-bonding tape 1 and the semiconductor wafer 41 which were mentioned above are prepared. The planar shape of the semiconductor wafer 41 is circular. The semiconductor wafer 41 is not divided into individual semiconductor chips.

도 9의 (a)에 나타낸 바와 같이, 반도체 웨이퍼 (41)을 뒤집어, 뒤집힌 반도체 웨이퍼 (41)을 표면 (41a)측에서부터 스테이지 (25) 상에 얹는다. 스테이지 (25) 상에는, 반도체 웨이퍼 (41)의 외주 측면으로부터 일정 간격을 사이에 둔 위치에 원환상의 다이싱 링 (26)이 설치되어 있다. 다이싱-다이본딩 테이프 (1)의 이형층 (2)를 박리하면서, 또는 이형층 (2)를 박리한 후에, 노출된 점접착제층 (3)의 다른쪽 면 (3b)를 반도체 웨이퍼 (41)의 이면 (41b)에 첩부한다. 또한, 노출된 기재층 (4)의 외주 부분을 첩부 기점 (4C)에서부터 다이싱 링 (26)에 첩부한다.As shown to Fig.9 (a), the semiconductor wafer 41 is inverted and the overturned semiconductor wafer 41 is mounted on the stage 25 from the surface 41a side. On the stage 25, the annular dicing ring 26 is provided in the position which spaced a fixed space | interval from the outer peripheral side surface of the semiconductor wafer 41. As shown in FIG. While peeling off the release layer 2 of the dicing die-bonding tape 1, or after peeling off the release layer 2, the other surface 3b of the exposed adhesive agent layer 3 was made into the semiconductor wafer 41 Affixed to the back surface 41b of (). Moreover, the outer peripheral part of the exposed base material layer 4 is affixed on the dicing ring 26 from the sticking origin 4C.

다음으로, 도 9의 (b)에 나타낸 바와 같이, 점접착제층 (3)이 첩부된 반도체 웨이퍼 (41)을 스테이지 (25)로부터 취출하고, 뒤집는다. 이 때, 다이싱 링 (26)을 기재층 (4)의 점착부 (4B)에 첩부된 상태로 취출한다. 취출한 반도체 웨이퍼 (41)을 표면 (41a)가 상측이 되도록 뒤집어 다른 스테이지 (27) 상에 얹는다. 다음으로, 반도체 웨이퍼 (41)을 점접착제층 (3)째 다이싱하여 개개의 반도체 칩으로 분할한다. 반도체 웨이퍼 (41) 및 점접착제층 (3)을 각각 양면을 관통하도록 분단한다. 다이싱 후에, 반도체 웨이퍼 (41)에 절단 부분 (41c)가 형성되고, 점접착제층 (3)에 절단 부분 (3d)가 형성되고, 기재층 (4)에 절입이 형성된다.Next, as shown to Fig.9 (b), the semiconductor wafer 41 with the adhesive agent layer 3 affixed is taken out from the stage 25, and is reversed. At this time, the dicing ring 26 is taken out in the state affixed on the adhesion part 4B of the base material layer 4. The taken out semiconductor wafer 41 is inverted so that the surface 41a is on the upper side and placed on another stage 27. Next, the semiconductor wafer 41 is diced into the adhesive agent layer 3rd, and it divides into individual semiconductor chips. The semiconductor wafer 41 and the adhesive agent layer 3 are respectively divided so as to penetrate both surfaces. After dicing, the cut part 41c is formed in the semiconductor wafer 41, the cut part 3d is formed in the adhesive agent layer 3, and the incision is formed in the base material layer 4. As shown in FIG.

다음으로 다이싱층 (5)를 잡아 늘리고, 반도체 칩을 점접착제층 (3)째 기재층 (4)로부터 박리하여 취출함으로써, 점접착제층 (3) 부착 반도체 칩을 얻을 수 있다.Next, the dicing layer 5 is stretched and extended, and the semiconductor chip with the adhesive agent layer 3 can be obtained by peeling and taking out a semiconductor chip from the adhesive agent layer 3rd base material layer 4.

이하, 실시예 및 비교예를 들어 본 발명을 구체적으로 설명한다. 본 발명은 이하의 실시예로 한정되지 않는다.Hereinafter, the present invention will be described in detail with reference to examples and comparative examples. The present invention is not limited to the following examples.

(아크릴계 중합체 1)(Acrylic Polymer 1)

2-에틸헥실아크릴레이트 95 중량부, 2-히드록시에틸아크릴레이트 5 중량부, 광 라디칼 발생제인 이르가큐어 651(시바가이기사 제조, 50％ 아세트산에틸 용액) 0.2 중량부, 및 라우릴머캅탄 0.01 중량부를 아세트산에틸에 용해시켜 용액을 얻었다. 이 용액에 자외선을 조사하여 중합을 행하여, 중합체의 아세트산에틸 용액을 얻었다. 또한, 이 용액의 고형분 100 중량부에 대하여 2-메타크릴로일옥시에틸이소시아네이트(쇼와 덴꼬사 제조, 카렌즈 MOI) 3.5 중량부를 반응시켜 아크릴 공중합체(아크릴계 중합체 1)를 얻었다. 얻어진 아크릴계 중합체 1의 중량 평균 분자량은 70만이고, 산가는 0.86(mgKOH/g)이었다.95 parts by weight of 2-ethylhexyl acrylate, 5 parts by weight of 2-hydroxyethyl acrylate, 0.2 part by weight of Irgacure 651 (Shibagaiki Co., Ltd. product, 50% ethyl acetate solution) as an optical radical generator, and lauryl mercaptan 0.01 part by weight was dissolved in ethyl acetate to obtain a solution. Ultraviolet was irradiated to this solution and superposed | polymerized, and the ethyl acetate solution of the polymer was obtained. Furthermore, 3.5 weight part of 2-methacryloyl oxyethyl isocyanate (Showa Denko Corporation make, Carens MOI) was reacted with respect to 100 weight part of solid content of this solution, and the acrylic copolymer (acrylic polymer 1) was obtained. The weight average molecular weight of the obtained acrylic polymer 1 was 700,000, and the acid value was 0.86 (mgKOH / g).

또한, 기재층을 형성하기 위한 조성물을 구성하는 재료로서 이하의 화합물을 준비하였다.Moreover, the following compounds were prepared as a material which comprises the composition for forming a base material layer.

(광중합 개시제)(Photoinitiator)

이르가큐어 651(시바 재팬사 제조)Irgacure 651 (Shiba Japan company make)

(올리고머)(Oligomer)

U324A: 신나카무라 가가꾸 고교사 제조, 우레탄 아크릴 올리고머(10 관능의 우레탄 아크릴 올리고머), 중량 평균 분자량: 1,300U324A: Shin-Nakamura Chemical Co., Ltd. make, urethane acrylic oligomer (10 functional urethane acrylic oligomer), weight average molecular weight: 1,300

(가교제)(Bridge)

코로네이트 L-45: 닛본 폴리우레탄 고교사 제조, 이소시아네이트계 가교제Coronate L-45: manufactured by Nippon Polyurethane Co., Ltd., isocyanate-based crosslinking agent

(다이싱층)(Dicing Floor)

폴리에틸렌(프라임 폴리머사 제조, M12)을 원료로서 이용하고, T 다이법에 의해 두께 100 μm의 다이싱층인 폴리에틸렌 필름을 제조하였다.Using polyethylene (prime polymer company make, M12) as a raw material, the polyethylene film which is a dicing layer of thickness 100micrometer was produced by T-die method.

(실시예 1)(Example 1)

실시예 1에서는 도 1의 (a), (b) 및 도 2에 나타내는 형상의 다이싱-다이본딩 테이프 및 기재층을 형성하였다.In Example 1, the dicing die-bonding tape and the base material layer of the shape shown to FIG. 1 (a), (b) and FIG. 2 were formed.

(1) 제1 적층체의 제작(1) Preparation of the first laminate

상기 아크릴계 중합체 1을 100 중량부와, 이르가큐어 651을 1 중량부와, 우레탄 아크릴 올리고머인 U324A를 15 중량부와, 코로네이트 L-45를 1 중량부 배합하여 점착제 조성물을 얻었다. 얻어진 점착제 조성물을 이형 PET 필름 상에 도공하고, 110℃에서 5분간 건조하고, 용매를 제거하여 조성물층을 형성하였다.100 weight part of said acrylic polymer 1, 1 weight part of Irgacure 651, 15 weight part of U324A which is a urethane acrylic oligomer, and 1 weight part of coronate L-45 were mix | blended, and the adhesive composition was obtained. The obtained pressure-sensitive adhesive composition was coated on a release PET film, dried at 110 ° C. for 5 minutes, and the solvent was removed to form a composition layer.

다이싱층인 폴리에틸렌 필름의 기재층이 적층되는 면을 경면 가공 및 코로나 처리하였다. 조성물층의 이형 PET 필름이 첩부된 면과는 반대측의 면에 폴리에틸렌 필름을 첩부하였다. 그 후, 40℃에서 24시간 보관하였다.The surface on which the base material layer of the polyethylene film which is a dicing layer is laminated | stacked was mirror-processed and corona-treated. The polyethylene film was affixed on the surface on the opposite side to the surface on which the release PET film of the composition layer was affixed. Then, it stored at 40 degreeC for 24 hours.

다음으로, 얻어진 조성물층의 중앙의 영역에, 수은등을 이용하여 2000 mJ/cm2의 에너지가 되도록 광을 조사하여 조성물층을 경화시켰다. 이와 같이 하여, 중앙의 영역에 비점착부를 갖고 상기 비점착부의 외측 부분의 영역에 점착부를 갖는 기재층(두께 20 μm)을 얻었다.Next, light was irradiated to the area | region of the center of the obtained composition layer so that it might become energy of 2000 mJ / cm <2> using a mercury lamp, and the composition layer was hardened. Thus, the base material layer (thickness 20 micrometers) which has a non adhesion part in a center area | region and has an adhesion part in the area | region of the outer part of the said non adhesion part was obtained.

이와 같이 하여 이형 PET 필름, 기재층 및 다이싱층이 이 순으로 적층된 제1 적층체를 얻었다.Thus, the 1st laminated body by which the release PET film, the base material layer, and the dicing layer was laminated | stacked in this order was obtained.

(2) 제2 적층체의 제작(2) Preparation of the second laminate

G-2050M(니찌유사 제조, 에폭시 함유 아크릴 중합체, 중량 평균 분자량 Mw 20만) 15 중량부와, EXA-7200HH(DIC사 제조, 디시클로펜타디엔형 에폭시) 70 중량부와, HP-4032D(DIC사 제조, 나프탈렌형 에폭시) 15 중량부와, YH-309(미쯔비시 가가꾸사 제조, 산 무수물계 경화제) 38 중량부와, 2MAOK-PW(시코쿠 가세이사 제조, 이미다졸) 8 중량부와, S320(칫소사 제조, 아미노실란) 2 중량부와, MT-10(도꾸야마사 제조, 표면 소수화 퓸드 실리카) 4 중량부를 배합하여 배합물을 얻었다. 얻어진 배합물을 용제인 메틸에틸케톤(MEK)에 고형분 60 중량％가 되도록 첨가하고, 교반하여 도액을 얻었다.15 parts by weight of G-2050M (manufactured by Nichi Oil, epoxy-containing acrylic polymer, weight average molecular weight Mw 200,000), 70 parts by weight of EXA-7200HH (manufactured by DIC, dicyclopentadiene type epoxy), and HP-4032D (DIC 15 parts by weight of Naphthalene type epoxy), 38 parts by weight of YH-309 (manufactured by Mitsubishi Chemical Corporation, acid anhydride-based curing agent), 8 parts by weight of 2MAOK-PW (manufactured by Shikoku Chemical Co., Ltd.), S320 2 weight part of Tosoh Corporation make, aminosilane, and 4 weight part of MT-10 (Tokuyama make, surface hydrophobization fumed silica) were mix | blended, and the compound was obtained. The obtained compound was added to methyl ethyl ketone (MEK) which is a solvent so that solid content might be 60 weight%, and it stirred, and obtained the coating liquid.

얻어진 도액을 이형 PET 필름 상에 두께 10 μm가 되도록 도공하고, 110℃의 오븐 내에서 2분간 가열 건조하였다.The obtained coating liquid was coated on a release PET film so as to have a thickness of 10 μm, and dried by heating in an oven at 110 ° C. for 2 minutes.

그 후, 점접착제층의 평면 형상이 하기의 표 1에 나타내는 직경의 원형이 되도록 가공하여, 이형 PET 필름 상에 점접착제층이 적층되어 있는 제2 적층체를 얻었다.Then, it processed so that the planar shape of an adhesive agent layer might become a round shape of the diameter shown in following Table 1, and the 2nd laminated body by which the adhesive agent layer is laminated | stacked on the release PET film was obtained.

(3) 다이싱-다이본딩 테이프의 제작(3) production of dicing die-bonding tape

다음으로, 제1 적층체의 이형 PET 필름을 박리하여 기재층을 노출시켰다. 기재층과 다이싱층의 적층체를 기재층측에서 점접착제층 상에 60℃에서 라미네이트하여 라미네이트체를 얻었다. 그 후, 도 1의 (a), (b) 및 도 2에 나타내는 형상으로서, 하기의 표 1에 나타내는 치수가 되도록 기재층 및 다이싱층으로 오려 내었다. 이와 같이 하여, 이형 PET 필름/점접착제층/기재층/다이싱층이 이 순으로 적층된 4층의 적층 구조를 갖는 다이싱-다이본딩 테이프를 제작하였다.Next, the release PET film of the first laminate was peeled off to expose the substrate layer. The laminated body of a base material layer and a dicing layer was laminated at 60 degreeC on the adhesive agent layer from the base material layer side, and the laminated body was obtained. Then, it cut out to the base material layer and the dicing layer as the shape shown to FIG. 1 (a), (b), and FIG. 2 so that it might become the dimension shown in following Table 1. In this way, a dicing die-bonding tape having a four-layer laminated structure in which a release PET film / adhesive layer / base layer / dicing layer was laminated in this order was produced.

얻어진 다이싱-다이본딩 테이프에서는 비점착부가 점접착제층보다 크고, 비점착부가 점접착제층의 외주 측면보다 측방으로 연장되어 있는 영역을 갖고 있었다.In the obtained dicing die-bonding tape, the non adhesion part was larger than the adhesive agent layer, and the non adhesion part had the area | region extended laterally than the outer peripheral side surface of an adhesive agent layer.

(실시예 2 내지 4)(Examples 2 to 4)

실시예 2 내지 4에서는 도 1의 (a), (b) 및 도 2에 나타내는 형상의 다이싱-다이본딩 테이프 및 기재층을 형성하였다. 기재층 및 다이싱층의 치수를 하기 표 1에 나타낸 바와 같이 변경한 것 이외에는 실시예 1과 동일하게 하여 다이싱-다이본딩 테이프를 제작하였다. 또한, 도 2에서는 첩부 기점 (4C)의 선단이 기재층 (4) 전체의 평면 형상이 원형이라고 했을 경우의 가상선(일점쇄선)의 첩부 방향에서의 선단으로부터 첩부 방향으로 돌출되어 있지 않지만, 실시예 4에서는 첩부 기점 (4C)의 선단이 가상선의 첩부 방향에서의 선단으로부터 첩부 방향으로 돌출되어 있었다.In Examples 2-4, the dicing die-bonding tape and base material layer of the shape shown to FIG. 1 (a), (b) and FIG. 2 were formed. A dicing die-bonding tape was produced in the same manner as in Example 1 except that the dimensions of the base layer and the dicing layer were changed as shown in Table 1 below. In addition, in FIG. 2, although the front end of the sticking origin 4C does not protrude in the sticking direction from the front end in the sticking direction of an imaginary line (single-dashed line) when the planar shape of the base material layer 4 whole is circular, implementation is carried out. In Example 4, the tip of the sticking origin 4C protruded from the tip in the sticking direction of an imaginary line in the sticking direction.

Figure pct00001
Figure pct00001

(실시예 5 내지 6)(Examples 5 to 6)

실시예 5 및 6에서는 기재층 및 다이싱층의 형상 및 치수를 도 3에 나타내는 형상이며 하기 표 2에 나타내는 치수로 변경한 것 이외에는, 실시예 1과 동일하게 하여 다이싱-다이본딩 테이프를 제작하였다. 또한, 도 3에서는 첩부 기점 (11C)의 선단이 기재층 (11) 전체의 평면 형상이 원형이라고 했을 경우의 가상선(일점쇄선)의 첩부 방향에서의 선단으로부터 첩부 방향으로 돌출되어 있지 않지만, 실시예 6에서는 첩부 기점 (11C)의 선단이 가상선의 첩부 방향에서의 선단으로부터 첩부 방향으로 돌출되어 있었다.In Examples 5 and 6, the dicing die-bonding tape was produced like Example 1 except having changed the shape and dimension of the base material layer and the dicing layer into the shape shown in FIG. 3, and the dimension shown in Table 2 below. . In addition, in FIG. 3, although the front end of the sticking origin 11C does not protrude in the sticking direction from the front end in the sticking direction of an imaginary line (single-dotted line) when the planar shape of the base material layer 11 whole is circular, it is implemented In Example 6, the tip end of the sticking origin 11C protruded in the sticking direction from the tip in the sticking direction of an imaginary line.

Figure pct00002
Figure pct00002

(실시예 7)(Example 7)

실시예 7에서는 기재층 및 다이싱층의 형상 및 치수를 도 4에 나타내는 형상이며 하기 표 3에 나타내는 치수로 변경한 것 이외에는, 실시예 1과 동일하게 하여 다이싱-다이본딩 테이프를 제작하였다.In Example 7, the dicing die-bonding tape was produced like Example 1 except having changed the shape and dimension of the base material layer and the dicing layer into the shape shown in FIG. 4, and the dimension shown in following Table 3.

Figure pct00003
Figure pct00003

(비교예 1 내지 5)(Comparative Examples 1 to 5)

비교예 1 내지 5에서는 기재층 및 다이싱층의 형상 및 치수를 하기 표 4에 나타내는 도 10 내지 14 중 어느 하나의 형상이며 하기 표 4에 나타내는 치수로 변경한 것 이외에는, 실시예 1과 동일하게 하여 다이싱-다이본딩 테이프를 제작하였다.In Comparative Examples 1 to 5, the shapes and dimensions of the base material layer and the dicing layer were the same as in Example 1 except that the shape and dimensions of any one of FIGS. 10 to 14 shown in Table 4 were changed to the dimensions shown in Table 4 below. A dicing die-bonding tape was produced.

비교예 1, 2, 4, 5에서는 기재층의 평면 형상은 대략 원형이고, 첩부 기점 부분을 제외한 기재층의 평면 형상은 원형의 일부였다. 도 10 내지 11, 13 내지 14에서는 기재층 (101 내지 102, 104 내지 105) 전체의 평면 형상이 원형이라고 했을 경우의 가상선을 일점쇄선으로 나타내었다. 비교예 3에서는 기재층 (103)의 평면 형상은 원형이었다.In Comparative Examples 1, 2, 4, and 5, the planar shape of the base material layer was substantially circular, and the planar shape of the base material layer except the sticking starting point portion was a part of the circular shape. 10-11, 13-14, the virtual line in the case where the planar shape of the base material layers 101-102, 104-105 whole is circular is shown by the dashed-dotted line. In the comparative example 3, the planar shape of the base material layer 103 was circular.

Figure pct00004
Figure pct00004

(평가)(evaluation)

직경 300mm(12 인치)의 반도체 웨이퍼(실리콘 웨이퍼, 두께 80 μm)의 표면에 깊이 100 μm의 절입을 넣었다. 다음으로, 반도체 웨이퍼의 표면에 보호 시트인 백 그라인딩 테이프 이클로스 SB135S-BN(미쓰이 가가꾸사 제조, 올레핀의 한쪽 면에 아크릴계 점착제가 도포되어 있음)을 아크릴계 점착제측에서 라미네이트하였다. 다음으로, 반도체 웨이퍼의 두께가 35 μm가 될 때까지 반도체 웨이퍼의 이면을 연삭한 후, CMP 슬러리를 이용하여 반도체 웨이퍼의 두께가 30 μm가 될 때까지 반도체 웨이퍼의 이면의 경면 마무리를 행하였다. 이와 같이 하여, 보호 시트와 분할 후 반도체 웨이퍼의 적층체를 얻었다.A cut of 100 μm deep was placed on the surface of a semiconductor wafer (silicon wafer, 80 μm thick) having a diameter of 300 mm (12 inches). Next, the back grinding tape Icross SB135S-BN (The Mitsui Chemical Co., Ltd. make, one side of olefin is apply | coated) the laminated sheet was laminated on the surface of a semiconductor wafer at the acryl-type adhesive side. Next, after grind | polishing the back surface of a semiconductor wafer until the thickness of a semiconductor wafer became 35 micrometers, the mirror surface finishing of the back surface of the semiconductor wafer was performed using the CMP slurry until the thickness of a semiconductor wafer became 30 micrometers. In this way, a laminate of the protective sheet and the divided semiconductor wafer was obtained.

다음으로, 웨이퍼 마운터 DAM-812M(타카토리사 제조)을 이용하여 다이싱 다이본딩 필름을 적층체의 분할 후 반도체 웨이퍼의 이면 및 다이싱 링(외경 400 mm, 내경 350 mm)에 첩부하였다. 또한, 적층체의 분할 후 반도체 웨이퍼를 얹는 스테이지는 60℃로 설정하였다.Next, the dicing die-bonding film was affixed on the back surface of the semiconductor wafer and the dicing ring (outer diameter 400mm, inner diameter 350mm) using the wafer mounter DAM-812M (made by Takatori). In addition, the stage which mounts a semiconductor wafer after division | segmentation of a laminated body was set to 60 degreeC.

다음으로, 점접착제층이 첩부된 분할 후 반도체 웨이퍼를 스테이지로부터 취출하고, 뒤집고, 다른 스테이지 상에 얹었다. 그 후, 분할 후 반도체 웨이퍼의 표면으로부터 60℃에서 보호 시트를 박리하였다.Next, the semiconductor wafer was taken out from the stage after the division | segmentation with which the adhesive agent layer was affixed, turned over, and was mounted on another stage. Then, the protection sheet was peeled at 60 degreeC from the surface of the semiconductor wafer after division | segmentation.

다음으로, 다이싱 장치 DFL7160(디스코사 제조)을 이용하여 레이저 출력 0.5W, 주파수 50 kHz, 이송 속도 100 mm/초, 디포커스량-0.05mm, 초점 위치 점접착제층 표면에서, 점접착제층을 개개의 반도체 칩의 크기로 다이싱하였다. 다이싱 후에, 다이본더 베스템(bestem) D-02(캐논 머시너리사 제조)를 이용하여, 콜렛 크기 8 mm변(角), 밀어올림 속도 5 mm/초, 픽업 온도 23℃의 조건으로 20개의 점접착제층 부착 반도체 칩을 연속하여 픽업하였다.Next, using a dicing apparatus DFL7160 (manufactured by Disco Co., Ltd.), the adhesive agent layer was formed on the surface of the laser output 0.5 W, the frequency 50 kHz, the feed rate 100 mm / sec, the defocus amount-0.05 mm, and the focus position adhesive layer. Dicing to the size of individual semiconductor chips. After dicing, using a die bonder bestem D-02 (manufactured by Canon Machinery Co., Ltd.), a collet size of 8 mm, a lifting speed of 5 mm / sec, and a pickup temperature of 20 ° C. were used. The semiconductor chips with two adhesive layers were picked up continuously.

상기 점접착제층 부착 반도체 칩의 제조에 있어서, 하기 (1) 내지 (4)의 평가 항목에 대하여 평가를 행하였다.In manufacture of the said semiconductor chip with an adhesive agent layer, the evaluation items of following (1)-(4) were evaluated.

(1) 돌출성(1) protrusion

기재층의 외주 부분을 첩부 기점으로부터 다이싱 링에 첩부할 때의 돌출성을 하기의 판정 기준으로 판정하였다.The protrusion property at the time of sticking the outer peripheral part of a base material layer to a dicing ring from a sticking origin was determined on the following criteria of determination.

[돌출성의 판정 기준][Criterion of Determination]

○: 기재층을 문제없이 다이싱 링에 첩부할 수 있었음(Circle): A base material layer could be stuck to a dicing ring without a problem.

×: 기재층의 첩부 기점을 다이싱 링에 첩부할 수 없는 경우가 있었음X: The starting point of the base material layer could not be affixed to a dicing ring

(2) 첩부 후의 기재층의 끊어짐 또는 변형의 유무(2) presence or absence of breakage or deformation of the base material layer after affixing

분할 후 반도체 웨이퍼에 첩부한 후의 기재층의 끊어짐 또는 변형의 유무를 하기의 판정 기준으로 판정하였다.After the division, the presence or absence of breakage or deformation of the substrate layer after affixing to the semiconductor wafer was determined according to the following criteria.

[첩부 후의 기재층의 끊어짐 또는 변형의 유무의 판정 기준][Determination standard of presence or absence of breaking | disconnecting or deformation of the base material layer after pasting]

○: 첩부 후에 기재층의 끊어짐 또는 변형 없음 ○: no breaking or deformation of the base material layer after application.

△: 첩부 후에 기재층은 끊어지지 않았지만, 늘려져 있었음(Triangle | delta): The base material layer was not cut | disconnected after sticking, but was extended.

×: 첩부 후에 기재층이 끊어졌음X: The base material layer was cut off after affixing

(3) 기재층의 비어져 나옴(3) protruding of the base layer

기재층의 외주 부분을 첩부 기점으로부터 다이싱 링에 첩부할 때의 기재층의 비어져 나옴을 하기의 판정 기준으로 판정하였다.The protruding of the base material layer at the time of sticking the outer peripheral part of a base material layer to a dicing ring from the sticking origin was determined on the following criteria of determination.

[첩부 후의 기재층의 비어져 나옴의 판정 기준][Judgement criteria of protruding of the base material layer after pasting]

○: 첩부 후에 기재층이 다이싱 링으로부터 비어져 나오지 않았음(Circle): The base material layer did not protrude from the dicing ring after sticking.

×: 첩부 후에 기재층이 다이싱 링으로부터 비어져 나왔음X: The base material layer protruded from the dicing ring after sticking

(4) 커프 시프트(4) cuff shift

보호 시트를 박리한 후에, 분할 후 반도체 웨이퍼의 절단 부분을 관찰하고, 커프 시프트를 하기의 판정 기준으로 판정하였다.After peeling off a protective sheet, the cut | disconnected part of the semiconductor wafer after division | segmentation was observed, and the cuff shift was determined on the following criteria of determination.

[커프 시프트의 판정 기준][Criterion of Cuff Shift]

○: 복수의 반도체 칩의 정렬 이상이 없고, 2개의 반도체 칩 사이의 절단 부분의 연장선 상에, 상기 2개의 반도체 칩에 인접하는 2개의 반도체 칩 사이의 절단 부분이 존재하지 않는 부분이 없음(Circle): There is no abnormality of alignment of a some semiconductor chip, and there is no part in which the cutting part between two semiconductor chips adjacent to the said two semiconductor chips does not exist on the extension line of the cutting part between two semiconductor chips.

×: 복수의 반도체 칩의 정렬 이상이 있고, 2개의 반도체 칩 사이의 절단 부분의 연장선 상에, 상기 2개의 반도체 칩에 인접하는 2개의 반도체 칩 사이의 절단 부분이 존재하지 않는 부분이 있음X: There exists a misalignment of several semiconductor chips, and there exists a part in which the cutting part between two semiconductor chips adjacent to the said two semiconductor chips does not exist on the extension line of the cutting part between two semiconductor chips.

(5) 픽업성(5) pickup

점접착제층 부착 반도체 칩의 픽업성을 하기의 판정 기준으로 판정하였다.The pickup property of the semiconductor chip with an adhesive agent layer was determined by the following criteria.

[픽업성의 판정 기준][Determination standard of pickup property]

○: 픽업할 수 없었던 반도체 칩 없음○: no semiconductor chip that could not be picked up

×: 픽업할 수 없었던 반도체 칩 있음×: There was a semiconductor chip that could not be picked up

또한, 이 픽업 불량은 커프의 이상(반도체 칩의 정렬 이상)에 의한 반도체 칩의 기울어짐이 주요한 원인으로, 반도체 칩의 인식 부족에 의한 것이었다.In addition, this pick-up defect was mainly caused by the inclination of the semiconductor chip due to the abnormality of the cuff (the semiconductor chip misalignment), and was caused by the lack of recognition of the semiconductor chip.

결과를 하기의 표 5에 나타낸다.The results are shown in Table 5 below.

Figure pct00005
Figure pct00005

1: 다이싱-다이본딩 테이프
2: 이형층
2a: 상면
3: 점접착제층
3a: 한쪽 면
3b: 다른쪽 면
3c: 외주 측면
3d: 절단 부분
4: 기재층
4A: 비점착부
4B: 점착부
4C: 첩부 기점
4a 내지 4c: 볼록부
5: 다이싱층
11, 12: 기재층
11A, 12A: 비점착부
11B, 12B: 점착부
11C, 12C: 첩부 기점
11a 내지 11d, 12a 내지 12d: 볼록부
21: 적층체
22: 보호 시트
22a: 한쪽 면
23: 분할 후 반도체 웨이퍼
23A: 반도체 웨이퍼
23a: 표면
23b: 이면
23c: 절입
25: 스테이지
26: 다이싱 링
27: 스테이지
31: 롤
32: 박리 엣지
41: 반도체 웨이퍼
41a: 표면
41b: 이면
41c: 절단 부분
51: 다이싱-다이본딩 테이프
52: 기재층
52c: 첩부 기점
53: 다이싱층1: dicing die-bonding tape
2: release layer
2a: top
3: adhesive layer
3a: one side
3b: other side
3c: outer side
3d: cutting part
4: substrate layer
4A: non-adhesive
4B: adhesive
4C: patch origin
4a to 4c: convex portion
5: dicing layer
11, 12: base material layer
11 A, 12 A: non-adhesive
11B and 12B: Adhesive Part
11C, 12C: patch origin
11a to 11d and 12a to 12d: convex portions
21: laminate
22: protective sheet
22a: one side
23: semiconductor wafer after division
23A: Semiconductor Wafer
23a: surface
23b: back side
23c: Infeed
25: stage
26: dicing ring
27: stage
31: roll
32: peeling edge
41: semiconductor wafer
41a: surface
41b: back side
41c: cutting part
51: dicing die-bonding tape
52: substrate layer
52c: attachment origin
53: dicing layer

Claims (7)

점접착제층과,
상기 점접착제층의 한쪽 면에 적층되어 있는 기재층을 구비하며,
다이싱 시에, 상기 기재층의 외주 부분에 다이싱 링이 첩부되고,
상기 기재층이 외주 부분에, 첩부 개시 시에 다이싱 링에 첩부되는 첩부 기점을 갖고,
상기 첩부 기점을 제외한 부분에서의 상기 기재층의 상기 다이싱 링에 첩부되는 부분의 폭을 W(mm)로 하고, 상기 첩부 기점을 제외한 부분에서의 상기 기재층의 외경을 D(mm)로 했을 때에,
상기 기재층의 상기 첩부 기점측의 외주 선단에서부터 내측을 향해 0.3W의 거리의 위치에서의 상기 첩부 기점의 길이 L(mm)이 0.30D 내지 0.44D(mm)의 범위 내인 다이싱-다이본딩 테이프.With an adhesive layer,
A base material layer laminated | stacked on one side of the said adhesive agent layer is provided,
At the time of dicing, a dicing ring is affixed on the outer peripheral part of the said base material layer,
The base material layer has a sticking origin which is affixed to the dicing ring at the time of sticking start to the outer peripheral part,
The width of the portion affixed to the dicing ring of the substrate layer at the portion except the bonding origin was W (mm), and the outer diameter of the substrate layer at the portion excluding the adhesion origin was D (mm). When,
The dicing die-bonding tape whose length L (mm) of the said sticking origin is in the range of 0.30D-0.44D (mm) in the position of the distance of 0.3W toward the inside from the outer periphery front end of the said sticking origin side of the said base material layer. . 제1항에 있어서, 상기 기재층의 상기 첩부 기점측의 외주 선단의 곡률이 상기 기재층의 상기 첩부 기점을 제외한 부분의 외주단의 곡률보다 큰 다이싱-다이본딩 테이프.The dicing die-bonding tape of Claim 1 in which the curvature of the outer periphery front end of the said attachment layer of the said base material layer is larger than the curvature of the outer peripheral edge of the part except the said attachment origin of the said base material layer. 제1항 또는 제2항에 있어서, 상기 기재층은 상기 첩부 기점측의 외주단에 볼록부를 가지며,
상기 기재층의 첩부 기점측의 외주 선단은 상기 볼록부의 정점인 다이싱-다이본딩 테이프.The said base material layer has a convex part in the outer peripheral end of the said sticking origin side,
Dicing die-bonding tape of the outer peripheral edge of the sticking origin side of the said base material layer is the apex of the said convex part. 제1항에 있어서, 상기 기재층이 상기 첩부 기점측의 외주단에 복수의 볼록부를 가지며, 상기 복수의 볼록부가 곡선으로 연속해 있는 다이싱-다이본딩 테이프.The dicing die-bonding tape of Claim 1 in which the said base material layer has a some convex part in the outer peripheral end by the side of the said sticking origin, and the said some convex part is continuous in a curve. 제1항 내지 제4항 중 어느 한 항에 기재된 다이싱-다이본딩 테이프와, 보호 시트 및 상기 보호 시트의 한쪽 면에 적층되어 있으며 개개의 반도체 칩으로 분할되어 있는 분할 후 반도체 웨이퍼를 갖는 적층체를 이용하며,
상기 다이싱-다이본딩 테이프의 상기 점접착제층을 상기 적층체의 상기 분할 후 반도체 웨이퍼에 첩부하는 공정과,
상기 기재층의 상기 첩부 기점을 원환상의 다이싱 링에 첩부하고, 다음으로 상기 첩부 기점을 제외한 상기 기재층의 외주 부분을 상기 다이싱 링에 첩부하는 공정과,
상기 보호 시트를 상기 분할 후 반도체 웨이퍼로부터 박리하는 공정과,
상기 점접착제층을 상기 분할 후 반도체 웨이퍼의 절단 부분을 따라 다이싱하는 공정과,
다이싱 후에, 상기 반도체 칩이 첩부된 상기 점접착제층을 상기 기재층으로부터 박리하고, 반도체 칩을 상기 점접착제층째 취출하는 공정을 구비하는, 점접착제층 부착 반도체 칩의 제조 방법.The laminated body which has the dicing die-bonding tape of any one of Claims 1-4, and a post-dividing semiconductor wafer laminated | stacked on one surface of the protective sheet and the said protective sheet, and divided into individual semiconductor chips. Using
Attaching the adhesive agent layer of the dicing die-bonding tape to a semiconductor wafer after the division of the laminate;
Attaching the starting point of the base material layer to the annular dicing ring, and then attaching an outer peripheral portion of the base material layer except the starting point of the base material to the dicing ring;
Peeling the protective sheet from the semiconductor wafer after the division;
Dicing the adhesive layer along the cut portion of the semiconductor wafer after the division;
After dicing, the method of manufacturing the semiconductor chip with an adhesive agent layer is provided with the process of peeling the said adhesive agent layer to which the said semiconductor chip was affixed from the said base material layer, and taking out a semiconductor chip by the said adhesive agent layer. 제5항에 있어서, 반도체 웨이퍼의 표면에, 이 반도체 웨이퍼를 개개의 반도체 칩으로 분할하기 위한 절입을 형성하는 공정과,
절입이 형성된 상기 반도체 웨이퍼의 표면에 보호 시트를 첩부하는 공정과,
상기 보호 시트가 첩부된 상기 반도체 웨이퍼의 이면을 연삭하고, 상기 반도체 웨이퍼를 개개의 반도체 칩으로 분할하여 상기 적층체를 얻는 공정을 더 구비하는, 점접착제층 부착 반도체 칩의 제조 방법.The process of Claim 5 which forms the incision | cutting for dividing this semiconductor wafer into individual semiconductor chips on the surface of a semiconductor wafer,
Attaching a protective sheet to a surface of the semiconductor wafer where the incision is formed;
The method of manufacturing a semiconductor chip with an adhesive agent layer, further comprising the step of grinding the back surface of the semiconductor wafer on which the protective sheet is stuck, dividing the semiconductor wafer into individual semiconductor chips to obtain the laminate. 제1항 내지 제4항 중 어느 한 항에 기재된 다이싱-다이본딩 테이프와, 반도체 웨이퍼를 이용하며,
상기 다이싱-다이본딩 테이프의 상기 점접착제층을 상기 반도체 웨이퍼에 첩부하는 공정과,
상기 기재층의 상기 첩부 기점을 원환상의 다이싱 링에 첩부하고, 다음으로 상기 첩부 기점을 제외한 상기 기재층의 외주 부분을 상기 다이싱 링에 첩부하는 공정과,
상기 반도체 웨이퍼와 상기 점접착제층을 다이싱하는 공정과,
다이싱 후에, 상기 반도체 칩이 첩부된 상기 점접착제층을 상기 기재층으로부터 박리하고, 반도체 칩을 상기 점접착제층째 취출하는 공정을 구비하는, 점접착제층 부착 반도체 칩의 제조 방법.Using the dicing die-bonding tape of any one of Claims 1-4, and a semiconductor wafer,
Attaching the adhesive agent layer of the dicing die-bonding tape to the semiconductor wafer;
Attaching the starting point of the base material layer to the annular dicing ring, and then attaching an outer peripheral portion of the base material layer except the starting point of the base material to the dicing ring;
Dicing the semiconductor wafer and the adhesive agent layer;
After dicing, the method of manufacturing the semiconductor chip with an adhesive agent layer is provided with the process of peeling the said adhesive agent layer to which the said semiconductor chip was affixed from the said base material layer, and taking out a semiconductor chip by the said adhesive agent layer.
KR1020127021002A 2010-02-12 2011-02-08 Dicing/die-bonding tape and method for manufacturing semiconductor chip provided with adhesive layer KR20120120292A (en)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010028682 2010-02-12
JPJP-P-2010-028682 2010-02-12
PCT/JP2011/052612 WO2011099473A1 (en) 2010-02-12 2011-02-08 Dicing/die-bonding tape and method for manufacturing semiconductor chip provided with adhesive layer

Publications (1)

Publication Number Publication Date
KR20120120292A true KR20120120292A (en) 2012-11-01

Family

ID=44367746

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127021002A KR20120120292A (en) 2010-02-12 2011-02-08 Dicing/die-bonding tape and method for manufacturing semiconductor chip provided with adhesive layer

Country Status (5)

Country Link
JP (2) JP4902812B2 (en)
KR (1) KR20120120292A (en)
CN (1) CN102844843A (en)
TW (1) TWI498955B (en)
WO (1) WO2011099473A1 (en)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5651051B2 (en) * 2011-03-11 2015-01-07 積水化学工業株式会社 Dicing-die bonding tape and method for manufacturing semiconductor chip with adhesive layer
JP6823921B2 (en) * 2015-09-28 2021-02-03 リンテック株式会社 Sheet manufacturing equipment and manufacturing method, and sheet pasting equipment and sticking method
JP2017163009A (en) * 2016-03-10 2017-09-14 東芝メモリ株式会社 Method of manufacturing semiconductor device
WO2018101090A1 (en) * 2016-11-29 2018-06-07 リンテック株式会社 Double-sided adhesive sheet and production method for semiconductor device
JP6790025B2 (en) * 2018-05-31 2020-11-25 古河電気工業株式会社 Manufacturing method of electronic device processing tape and electronic device processing tape

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005036633A1 (en) * 2003-10-07 2005-04-21 Nagase & Co., Ltd. Process for producing electronic member, and ic chip with adhesive
JP2005116790A (en) * 2003-10-08 2005-04-28 Hitachi Chem Co Ltd Process film for manufacturing semiconductor element and dicing/die bonding integrated tape
CN100428418C (en) * 2004-02-09 2008-10-22 株式会社迪斯科 Method for cutting wafer
JP4503429B2 (en) * 2004-02-10 2010-07-14 リンテック株式会社 Manufacturing method of semiconductor device
JP4677758B2 (en) * 2004-10-14 2011-04-27 日立化成工業株式会社 Die-bonded dicing sheet, method for manufacturing the same, and method for manufacturing a semiconductor device
JP4630692B2 (en) * 2005-03-07 2011-02-09 株式会社ディスコ Laser processing method
JP2006295774A (en) * 2005-04-14 2006-10-26 Konica Minolta Photo Imaging Inc Imaging apparatus, control method thereof, and image processing program for digital camera
JP2009256458A (en) * 2008-04-16 2009-11-05 Hitachi Chem Co Ltd Pressure-sensitive adhesive sheet and method for manufacturing semiconductor device

Also Published As

Publication number Publication date
CN102844843A (en) 2012-12-26
TWI498955B (en) 2015-09-01
JPWO2011099473A1 (en) 2013-06-13
JP4902812B2 (en) 2012-03-21
TW201140676A (en) 2011-11-16
JP2012084916A (en) 2012-04-26
WO2011099473A1 (en) 2011-08-18

Similar Documents

Publication Publication Date Title
JP5823591B1 (en) Adhesive tape for protecting semiconductor wafer surface and method for processing semiconductor wafer
KR102051271B1 (en) Dicing sheet with protective film formation layer and method for producing chip
KR100643450B1 (en) Pressure sensitive adhesive sheet, method of protecting semiconductor wafer surface and method of processing work
TWI432547B (en) Crystallization - Dependent Belt and Semiconductor Wafer Manufacturing Method
KR101273871B1 (en) Dicing/die bonding tape and method for manufacturing semiconductor chip
KR20210088767A (en) Laminate for resin film formation sheet
KR20120120292A (en) Dicing/die-bonding tape and method for manufacturing semiconductor chip provided with adhesive layer
JP2015151453A (en) Stretchable sheet and manufacturing method of multilayer chip
KR101186097B1 (en) Protective structure of semiconductor wafer, method for protecting semiconductor wafer, multilayer protective sheet used therein, and method for processing semiconductor wafer
JP2008060361A (en) Semiconductor wafer processing method and pressure sensitive adhesive sheet for processing semiconductor wafer used therefor
JP5438522B2 (en) Dicing die bonding tape and manufacturing method thereof
WO2017072901A1 (en) Adhesive tape for protecting surfaces of semiconductor wafers and method for processing semiconductor wafer
KR101820964B1 (en) Wafer processing tape
JP2009283607A (en) Semiconductor bonding tape also serving for wafer thinning processing, and method for pasting the tape onto semiconductor wafer surface
KR102171423B1 (en) Sheet for forming resin film
JP2011199008A (en) Method for manufacturing pressure-sensitive adhesive sheet, dicing-die bonding tape, and semiconductor chip with pressure-sensitive adhesive sheet
JP2009239190A (en) Dicing die-bonding tape
JP5651051B2 (en) Dicing-die bonding tape and method for manufacturing semiconductor chip with adhesive layer
WO2015046069A1 (en) Dicing/die-bonding tape and method for manufacturing semiconductor chip provided with adhesive layer
JP2013065625A (en) Dicing-die bonding tape, manufacturing kit of semiconductor chip with adhesive layer and manufacturing method of semiconductor chip with adhesive layer
JP2014060201A (en) Dicing-die bonding tape and manufacturing method of semiconductor chip with adhesive layer
WO2024058094A1 (en) Method for manufacturing semiconductor device
JP2013207032A (en) Dicing-die bonding tape and manufacturing method for semiconductor chip with adhesive layer
JP2014212185A (en) Method of manufacturing dicing die bonding tape
JP2014063896A (en) Dicing-die bonding tape and manufacturing method of semiconductor chip with adhesive layer

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid