KR20120118424A - 반도체 조성물 - Google Patents
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Abstract
본 발명은 반도체 조성물로부터 형성된 반도체층을 포함하는 박막 트랜지스터와 같은 전자 장치에 관한 것이다. 상기 반도체 조성물은 폴리머 결합제 및 소분자 반도체를 포함한다. 상기 반도체층 내의 소분자 반도체는 100 ㎚ 이하의 결정 크기를 갖는다. 상기 조성물로부터 형성된 장치는 높은 유동성과 뛰어난 안정성을 나타낸다.
Description
본 발명은 반도체층을 포함하는 박막 트랜지스터(TFT) 및/또는 다른 전자 장치에 관한 것이다. 상기 반도체층은 본 발명에 개시된 것과 같은 반도체 조성물로부터 형성된다. 상기 조성물이 장치의 반도체층에 사용될 때, 높은 유동성과 뛰어난 안정성이 달성될 수 있다.
TFT는 일반적으로 기판, 전기적으로 전도성인 게이트 전극, 소스 및 드레인 전극, 상기 게이트 전극을 상기 소스 및 드레인 전극으로부터 분리하는 전기적으로 절연성인 게이트 유전체층, 및 상기 게이트 유전체층과 접촉하고 상기 소스 및 드레인 전극을 연결하는 반도체층으로 이루어진다. 이들의 성능은 전체 트랜지스터의 전계 효과 유동성 및 전류 온/오프 비에 의해 결정될 수 있다. 높은 유동성과 높은 온/오프 비가 바람직하다.
유기 박막 트랜지스터(OTFT)는 라디오 주파수 인식(RFID) 태그 및 높은 스위치 속도 및/또는 높은 밀도가 필수적이지 않은 사이니지(signage), 판독기, 액정 디스플레이와 같은 디스플레이용 뒤판(backplane) 스위치 회로와 같은 적용분야에 사용될 수 있다. 이들은 또한 물리적으로 치밀하고, 경량이며, 유연한 것과 같은 매력적인 기계적 특성을 갖는다.
유기 박막 트랜지스터는 스핀 코팅, 용액 캐스팅, 딥 코팅, 스텐실/스크린 프린팅, 플렉소그래피(flexography), 그라비어, 오프셋 프린팅, 잉크젯 프린팅, 미세접촉 프린팅 등과 같은 저비용 용액-기반의 패터닝 및 증착 기술을 이용하여 제조될 수 있다. 그러나, 용액 가공에 의해 형성된 유기 또는 폴리머성 반도체는 제한된 용해도, 수신 감도(air sensitivity), 및 특히 낮은 전계 효과 유동성을 겪게 되는 경향이 있다.
복합 시스템 내에서의 고성능을 위하여 높은 전계 효과 유동성, 양호한 필름-형성 특성, 및 적절한 형태(morphology)를 나타내는 반도체 조성물을 개발하는 것이 바람직할 것이다.
다양한 구현예에서, 본 발명은 전자 장치, 상기 전자 장치에서 반도체층을 제조하기 위해 사용되는 반도체 조성물, 및 이러한 전자 장치의 제조 방법을 개시한다. 상기 반도체층은 폴리머 결합제 및 결정형 소분자 반도체를 포함하는 반도체 조성물로부터 형성된다. 상기 소분자 반도체는 약 50 ㎚ 이하의 평균 결정 크기를 갖는다. 그 결과물인 반도체층은 높은 유동성을 달성하며, 뛰어난 안정성을 갖는다. 상기 전자 장치는 이러한 반도체 조성물로부터 형성된 반도체층을 포함한다. 특정 구현예에서, 상기 전자 장치는 박막 트랜지스터이다.
구현예에서는 반도체층을 포함하는 전자 장치가 개시된다. 상기 반도체층은 폴리머 결합제 및 결정형 소분자 반도체를 포함한다. 상기 소분자 반도체는 소분자 반도체의 녹는점 이상의 온도에서 상기 반도체층을 열처리한 후 상기 소분자 반도체의 평균 결정 크기보다 적어도 2배 작은 평균 결정 크기를 갖는다. 상기 측면은 본 명세서에서 추가로 상세히 설명된다. 그 결과물인 반도체층은 적어도 0.2 ㎠/V?초의 전계 효과 유동성을 가지며, 적어도 0.4 ㎠/V?초 또는 적어도 0.7 ㎠/V?초의 유동성을 가질 수 있다.
상기 소분자 반도체는 100 ㎚ 이하, 50 ㎚ 이하, 또는 35 ㎚ 이하의 평균 결정 크기를 가질 수 있다. 상기 소분자 반도체의 평균 결정 크기는 적어도 5 ㎚일 수 있다.
상기 소분자 반도체는 식 (Ⅰ)의 구조를 가질 수 있다:
식 (Ⅰ)
상기에서, 각각의 R1은 독립적으로 알킬, 치환된 알킬, 알케닐, 치환된 알케닐, 알키닐, 치환된 알키닐, 아릴, 치환된 아릴, 헤테로아릴, 치환된 헤테로아릴, 알콕시, 알킬티오, 트리알킬실릴, 케토닐, 시아노 및 할로겐으로부터 선택되고; m 및 n은 그 각각의 페닐 또는 나프틸 고리 상의 R1 측쇄의 수이며, 독립적으로 0 내지 6의 정수이고; X는 O, S 및 Se로 이루어진 군으로부터 선택되며; 및 a, b 및 c는 독립적으로 0 또는 1이다.
본 발명은 본 명세서에서 추가로 개시되는 것과 같은 비결정형 폴리머 결합제 및 결정형 소분자 반도체를 포함하는 조성물에 관한 것이다. 상기 조성물로부터 형성된 반도체층은 공기 중에서 매우 안정하며, 상기 소분자 반도체만으로 형성된 반도체층과 비교하여 높은 유동성을 갖는다. 상기 반도체 조성물은 박막 트랜지스터(TFT)와 같은 전자 장치에서 층을 형성하는데 유용하다. 본 발명의 반도체층은 구별되는 특성을 갖는다 - 상기 반도체층 내의 결정형 소분자 반도체는 감소된(depressed) 결정 크기를 갖는다.
상기 감소된 결정 크기의 특징은, 예를 들면 결정화를 위한 시간을 줄이기 위해 고속으로 용매를 건조시키거나, 큰 결정의 성장을 방지하기 위해 높은 공정 온도(예컨대, 건조 또는 어닐링(annealing)하는 동안에)의 사용을 피하거나, 선택적으로 결정화 억제 성분을 첨가하는 등의 다양한 수단을 통해 달성될 수 있음을 주목해야 한다. 그러나, 어떤 공정이 사용되든 간에, 최종 반도체층 내의 상기 소분자 반도체가 감소된 결정 크기를 갖는 한, 상기 반도체층은 고성능(예컨대, 높은 전하 캐리어(carrier) 유동성)을 나타낼 것임이 발견되었다. 일반적으로 고성능을 위해서는 큰 결정 크기를 갖는 반도체층이 바람직하다고 여겨진다. 이와 반대로, 본 발명자들은 작은 결정 크기를 갖는 반도체층이 고성능에 바람직하다는 것을 개시한다. "감소된 결정 크기"란 용어는 상대적이다. 상기 반도체층 내의 소분자 반도체의 결정 크기는 공정 방법에 의존하기 때문에, 일관된 비교를 위하여, 상기 소분자 반도체의 녹는점 이상의 온도에서 열처리된 후 동일한 반도체층 내의 소분자 반도체의 결정 크기가 비교의 기준으로 사용되는데, 그 이유는 열처리(예컨대, 어닐링)에 의해서 보통 어닐링 전에 사용된 방법과 무관하게 결정의 크기가 유사하게 되고, 따라서 공정 방법들 사이의 비교를 위한 일관된 기준을 제공하기 때문이다.
구현예에서, 이것은 소분자 반도체의 녹는점 이상의 온도에서 열처리한 후 동일한 반도체층 내의 소분자 반도체보다 적어도 2배 작은 평균 결정 크기를 갖는 소분자 반도체에 의해 입증된다. 달리 말하면, 본 발명의 반도체층 내의 소분자 반도체의 평균 결정 크기를 이와 동일한 조성을 갖고 열처리를 추가한 것 이외에는 동일한 방식으로 가공된 반도체층 내의 소분자 반도체의 평균 결정 크기와 비교할 때, 열처리되지 않은 층 내의 평균 결정 크기가 열처리된 층 내의 평균 결정 크기의 적어도 절반이다. 어떤 구현예에서, 상기 반도체층 내의 소분자 반도체는 50 ㎚ 이하를 포함하는 100 ㎚ 이하의 평균 결정 크기를 갖는다.
또한, 상기 감소된 결정 크기는 결정형 소분자 반도체를 함유하는 반도체층 또는 필름의 X-선 회절(XRD) 패턴으로 입증된다. 본 발명의 반도체층의 X-선 회절 패턴은 상기 소분자 반도체의 녹는 온도 이상의 온도에서 상기 반도체층이 열처리된 후의 상기 반도체층의 반값전폭(FWHM, Full Width at Half Maximum)보다 적어도 2배 더 큰 FWHM에서 주요(primary) 회절 피크를 갖는다. 달리 말하면, 본 발명의 반도체층의 XRD 패턴을 이와 동일한 조성을 갖고 열처리를 추가한 것을 제외하고 동일한 방식으로 가공된 반도체층의 XRD 패턴과 비교할 때, 열처리되지 않은 층의 주요 회절 피크는 열처리된 층 내의 주요 회절 피크의 FWHM의 적어도 2배인 FWHM을 가질 것이다. "주요 회절 피크"란 용어는 가장 낮은 회절각(2θ)을 갖는 XRD 패턴 상의 회절 피크, 또는 달리 말하면 첫 번째 주된 피크(main peak)를 나타낸다. XRD 패턴은 강도 대 산란각(2θ)의 그래프이며, 주요 회절 피크의 위치는 일반적으로 열처리되지 않은 층 및 열처리된 층 모두에 대해 동일하거나, 단지 약간 상이한 산란각에 있다. 상기 강도는 표준화될 필요가 없는데, 그 이유는 강도는 주요 회절 피크의 FWHM을 변화시키지 않을 것이기 때문이다. 어떤 구현예에서, 상기 주요 회절 피크는 0.25° 이상을 포함하는 0.20° 2θ 이상의 FWHM을 갖는다. 본 기술분야의 숙련자는 회절 피크와 기준선(baseline) 또는 배경(background) 내에 존재할 수 있는 작은 피크를 구별할 수 있다.
도 1은 본 발명에 따른 바텀(bottom)-게이트 바텀-콘택(contact) TFT 형상(configuration)를 예시한다. 상기 TFT(10)은 게이트 전극(18) 및 게이트 유전체층(14)과 접촉하고 있는 기판(16)을 포함한다. 본 명세서에서 상기 게이트 전극(18)은 상기 기판(16)의 맨 위에 그려지지만, 상기 게이트 전극은 또한 상기 기판 내의 홈부(depression) 내에 위치할 수도 있다. 상기 게이트 유전체층(14)은 상기 게이트 전극(18)을 소스 전극(20), 드레인 전극(22) 및 반도체층(12)으로부터 분리하는 것이 중요하다. 상기 반도체층(12)은 상기 소스 및 드레인 전극(20, 22) 위 및 사이로 이어진다. 상기 반도체는 상기 소스 및 드레인 전극(20, 22) 사이의 채널 길이를 갖는다.
도 2는 본 발명에 따른 다른 바텀-게이트 탑-콘택 TFT 형상을 예시한다. 상기 TFT(30)는 게이트 전극(38) 및 게이트 유전체층(34)과 접촉하는 기판(36)을 포함한다. 상기 반도체층(32)은 상기 게이트 유전체층(34)의 꼭대기에 위치하며, 상기 소스 및 드레인 전극(40, 42)으로부터 유전체층을 분리한다.
도 3은 본 발명에 따른 바텀-게이트 바텀-콘택 TFT 형상을 예시한다. 상기 TFT(50)는 게이트 전극으로도 작용하는 기판(56)을 포함하며, 게이트 유전체층(54)과 접촉한다. 상기 소스 전극(60), 드레인 전극(62) 및 반도체층(52)은 상기 게이트 유전체층(54)의 맨 위에 위치한다.
도 4는 본 발명에 따른 탑-게이트 탑-콘택 TFT 형상을 예시한다. 상기 TFT(70)는 상기 소스 전극(80), 드레인 전극(82) 및 반도체층(72)과 접촉하는 기판(76)을 포함한다. 상기 반도체층(72)은 상기 소스 및 드레인 전극(80, 82) 위 및 사이로 이어진다. 상기 게이트 유전체층(74)은 상기 반도체층(72)의 꼭대기에 있다. 상기 게이트 전극(78)은 상기 게이트 유전체층(74)의 꼭대기에 있으며, 상기 반도체층(72)과 접촉하지 않는다.
상기 반도체 조성물은 폴리머 결합제 및 소분자 반도체를 포함한다. 구현예에서, 상기 소분자 반도체는 식 (Ⅰ)의 구조를 가질 수 있다:
식 (Ⅰ)
상기에서, 각각의 R1은 독립적으로 알킬, 치환된 알킬, 알케닐, 치환된 알케닐, 알키닐, 치환된 알키닐, 아릴, 치환된 아릴, 헤테로아릴, 치환된 헤테로아릴, 알콕시, 알킬티오, 트리알킬실릴, 케토닐, 시아노(CN) 및 할로겐으로부터 선택되고; m 및 n은 그 각각의 페닐 또는 나프틸 고리 상의 R1 측쇄의 수이며, 독립적으로 0 내지 6의 정수이고; X는 O, S 및 Se로 이루어진 군으로부터 선택되며; 및 a, b 및 c는 독립적으로 0 또는 1이다. 이와 관련하여, a 또는 b가 0이면, 상기 화합물의 바깥 부분은 4개의 측쇄까지 가질 수 있는 페닐 고리일 것이다. a 또는 b가 1이면, 상기 화합물의 바깥 부분은 6개의 측쇄까지 가질 수 있는 나프틸 고리일 것이다.
a, b 및 c가 0이고, X는 S이며, m 및 n은 각각 1일 때, 식 (Ⅰ)의 분자는 또한 공식적으로 이치환된(disubstituted)-[1]벤조티에노[3,2-b]벤조티오펜으로 알려져 있다. 상기 [1]벤조티에노[3,2-b]벤조티오펜 모이어티(moiety)(m 및 n이 각각 0일 때)는 본 발명에서 "BTBT"로 약칭될 수 있다. 예를 들면, 식 (Ⅰ)의 반도체는 이치환된-BTBT로 나타낼 수 있다.
구현예에서, 상기 소분자 반도체는 약 1.8 내지 약 2.8 eV를 포함하는 약 1.5 내지 약 3.5 eV의 밴드 갭(band gap)을 갖는다. 이러한 큰 밴드 갭은 전형적으로 상기 소분자 반도체가 펜타센-기반의 반도체와 비교할 때 공기 중에서 더 나은 안정성을 갖는다는 것을 의미한다. 상기 소분자 반도체는 결정형 또는 액정형 구조를 갖는다. 구체적인 구현예에서, 식 (Ⅰ)의 반도체는 전자기 스펙트럼의 가시광선 영역(즉, 390 ㎚ 내지 750 ㎚)에서 무색이다. 무색 반도체는 큰 밴드 갭으로 인해 뛰어난 안정성을 제공할 뿐만 아니라, 투명한 장치 적용분야에 있어서 투명성에서 이점을 제공한다.
식 (Ⅰ)의 화합물의 5가지 특정한 변형체가 본 발명에 의해 고려된다. 한 변형체에서, 상기 소분자 반도체는 식 (Ⅱ)의 구조를 갖는다:
식 (Ⅱ)
상기에서, R2 및 R3은 독립적으로 알킬, 치환된 알킬, 알케닐, 치환된 알케닐, 알키닐, 치환된 알키닐, 아릴, 치환된 아릴, 헤테로아릴, 치환된 헤테로아릴, 알콕시, 일킬티오, 트리알킬실릴, 케토닐, 시아노 및 할로겐으로부터 선택된다. 상기 식 (Ⅱ)의 반도체 화합물에서, R2는 2-위치에 위치하고, R3은 7-위치에 위치한다. 따라서, 상기 식 (Ⅱ)의 화합물은 2,7-이치환된-BTBT로 나타낼 수 있다. 식 (Ⅰ)과 관련하여, 상기 식 (Ⅱ)의 화합물은 a, b 및 c가 0일 때 얻어진다.
어떤 구현예에서, 상기 R2 및 R3은 독립적으로 알케닐, 치환된 알케닐, 알키닐, 치환된 알키닐, 아릴, 치환된 아릴, 헤테로아릴, 치환된 헤테로아릴, 알콕시, 알킬티오, 트리알킬실릴, 케토닐, 시아노 및 할로겐으로부터 선택된다. 어떤 다른 구현예에서, R2 및 R3은 독립적으로 알킬 및 치환된 알킬로부터 선택되며, 상기 소분자 반도체는 특정한 폴리머 결합제와 결합하여 높은 전계-효과 유동성을 달성한다. 상기 폴리머 결합제는 본 명세서에서 추가로 설명될 것이다. 상기 알킬기는 약 4 내지 약 16개 탄소원자를 포함하는 약 4 내지 약 30개의 탄소원자를 함유할 수 있다. 예시적인 알킬기는 부틸, 펜틸, 헥실, 헵틸, 옥틸, 데실, 도데실, 트리데실, 헥사데실 등을 포함한다. 어떤 구현예에서, 상기 알킬기는 홀수의 탄소원자를 갖는다. 다른 구현예에서, 상기 알킬기는 짝수의 탄소원자를 갖는다. 특정 구현예에서, R2 및 R3은 동일하다.
다른 변형체에서, 상기 소분자 반도체는 식 (Ⅲ)의 구조를 갖는다:
식 (Ⅲ)
상기에서, R8 및 R9는 독립적으로 알킬 또는 치환된 알킬이고; 및 각각의 Ar은 독립적으로 아릴렌 또는 헤테로아릴렌기이다. 다시 식 (Ⅰ)과 관련하여, 상기 식 (Ⅲ)의 화합물은 a, b 및 c가 0이고, m 및 n이 1이며, 각각의 R1이 알케닐 또는 치환된 알케닐일 때 얻어진다. 상기 알킬기는 약 4 내지 약 18개의 탄소원자를 포함하는 1 내지 약 30개의 탄소원자를 함유할 수 있다.
"아릴렌"이란 용어는 2개의 상이한 원자를 갖고 단일결합을 형성할 수 있는 전적으로 탄소원자 및 수소원자로 이루어진 방향족 라디칼을 나타낸다. 예시적인 아릴렌기는 페닐렌(-C6H4-)이다.
"헤테로아릴렌"이란 용어는 탄소원자, 수소원자 및 하나 이상의 헤테로원자로 이루어지고, 2개의 상이한 원자를 갖고 단일결합을 형성할 수 있는 방향족 라디칼을 나타낸다. 상기 탄소원자 및 헤테로원자는 상기 라디칼의 환형 고리 또는 백본(backbone) 내에 존재한다. 상기 헤테로원자는 O, S 및 N으로부터 선택된다. 예시적인 헤테로아릴렌기는 2,5-티에닐이다.
세 번째 변형체에서, 상기 소분자 반도체는 식 (Ⅳ)의 구조를 갖는다:
식 (Ⅳ)
상기에서, R4 및 R5는 독립적으로 알킬, 치환된 알킬, 알케닐, 치환된 알케닐, 알키닐, 치환된 알키닐, 아릴, 치환된 아릴, 헤테로아릴, 치환된 헤테로아릴, 알콕시, 알킬티오, 트리알킬실릴, 케토닐, 시아노 및 할로겐으로부터 선택되고; 및 j 및 k는 독립적으로 0 내지 6의 정수이다. 다시 식 (Ⅰ)과 관련하여, 상기 식 (Ⅳ)의 화합물은 a 및 b가 모두 1이고, c는 0일 때 얻어진다. 상기 R4 및 R5 측쇄는 식 (Ⅳ)의 화합물의 바깥 나프틸 부분의 임의의 탄소원자에 위치할 수 있다.
식 (Ⅳ)의 특정 구현예에서, R4 및 R5는 독립적으로 알킬이고, j는 1이며, k는 1이다.
다음의 변형체에서, 상기 소분자 반도체는 식 (Ⅴ)의 구조를 갖는다:
식 (Ⅴ)
상기에서, R6 및 R7은 독립적으로 알킬, 치환된 알킬, 알케닐, 치환된 알케닐, 알키닐, 치환된 알키닐, 아릴, 치환된 아릴, 헤테로아릴, 치환된 헤테로아릴, 알콕시, 알킬티오, 트리알킬실릴, 케토닐, 시아노 및 할로겐으로부터 선택되고; 및 p 및 q는 독립적으로 0 내지 4의 정수이다. 다시 식 (Ⅰ)과 관련하여, 상기 식 (Ⅴ)의 화합물은 a 및 b가 모두 0이고, c가 1일 때 얻어진다.
마지막 변형체에서, 상기 소분자 반도체는 식 (Ⅵ)의 구조를 갖는다:
식 (Ⅵ)
상기에서, R10 및 R11은 독립적으로 알킬, 치환된 알킬, 알케닐, 치환된 알케닐, 알키닐, 치환된 알키닐, 아릴, 치환된 아릴, 헤테로아릴, 치환된 헤테로아릴, 알콕시, 알킬티오, 트리알킬실릴, 케토닐, 시아노 및 할로겐으로부터 선택되고; 및 a, b 및 c는 독립적으로 0 또는 1이다.
식 (Ⅵ)의 특정 구현예에서, R10은 할로겐 또는 시아노이고, R11은 알킬, 치환된 알킬, 알케닐, 치환된 알케닐 또는 케토닐이다. 다른 구현예에서, R11은 할로겐 또는 시아노이고, R10은 알킬, 치환된 알킬, 알케닐, 치환된 알케닐 또는 케토닐이다.
또한, 식 (Ⅰ)의 소분자 반도체에 대한 다른 특정 변형체는 본 명세서에서 식 (1) 내지 식 (50)로 나타나 있다:
식 (1)
식 (2)
식 (3)
식 (4)
식 (5)
식 (6)
식 (7)
식 (8)
식 (9)
식 (10)
식 (11)
식 (12)
식 (13)
식 (14)
식 (15)
식 (16)
식 (17)
식 (18)
식 (19)
식 (20)
식 (21)
식 (22)
식 (23)
식 (24)
식 (25)
식 (26)
식 (27)
식 (28)
식 (29)
식 (30)
식 (31)
식 (32)
식 (33)
식 (34)
식 (35)
식 (36)
식 (37)
식 (38)
식 (39)
식 (40)
식 (41)
식 (42)
식 (43)
식 (44)
식 (45)
식 (46)
식 (47)
식 (48)
식 (49)
식 (50)
상기에서, 각각의 R'은 독립적으로 약 4 내지 약 16개 탄소원자를 포함하는 약 4 내지 약 20개 탄소원자를 함유하는 알킬 또는 치환된 알킬이다.
식 (2), (3), (7), (8), (9), (13), (14), (15), (20), (21) 및 (43) 내지 (50)의 반도체 화합물은 또한 식 (Ⅱ)의 예시적인 화합물이다.
식 (2), (3), (13), (14), (15), (20) 및 (21)의 반도체 화합물은 또한 식 (Ⅲ)의 예시적인 화합물이다.
식 (22), (23), (24), (25), (26), (27), (28), (29), (30), (31), (34) 및 (35)의 반도체 화합물은 또한 식 (Ⅳ)의 예시적인 화합물이다.
식 (36), (37), (38), (39) 및 (40)의 반도체 화합물은 또한 식 (Ⅴ)의 예시적인 화합물이다.
식 (4), (5), (10), (11), (12), (18), (19), (24), (25), (26), (27), (37), (38), (39), (41) 및 (42)의 반도체 화합물은 또한 식 (Ⅵ)의 예시적인 화합물이다.
본 기술분야에 알려진 다양한 방법이 본 발명에 개시된 소분자 반도체를 제조하기 위해 사용될 수 있다. 예를 들면, 식 (Ⅱ)의 소분자 반도체의 제조 방법은 2,7-디할로-BTBT(A)와 알킨을 반응시켜 2,7-디알킨-1-일-BTBT(1)를 형성하는 단계를 포함한다. 상기 처음 반응은 아래에 예시되어 있다:
상기에서, X는 할로겐이고, Ra는 알킬이며, Ph(PPh3)2Cl2는 비스(트리페닐포스핀) 팔라듐(Ⅱ) 클로라이드이고, Cul은 요오드화구리이며, iPr2NH는 디이소프로필아민이다. 본 발명에 개시된 바와 같이, 상기 2개의 Ra 기는 동일하다. 그러나, 상기 2개의 Ra 기는 상이할 수도 있으며, 예를 들면 X 기 중 하나에 블로킹기/보호기를 사용하여 제1 알킨과의 첫 번째 반응으로 보호되지 않은 X 기의 변환을 수행하여 상기 블로킹기/보호기를 제거한 후, 이어서 두 번째 상이한 알킨과의 두 번째 반응을 수행할 수 있다.
다음으로, 상기 2,7-디알킨-1-일-BTBT(1)은 아래에 묘사된 것과 같은 2,7-디알킬-[1]벤조티에노[3,2-b]벤조티오펜(1a)로 환원될 수 있다:
상기에서, Pd/C는 탄소 촉매 상의 팔라듐이고, THF는 테트라히드로푸란이다. 다른 가능한 Ra 치환체에 대해 유사한 반응이 수행될 수 있다.
또한, 화합물(1a)의 제조 방법은 삼염화알루미늄의 존재 하에 [1]벤조티에노[3,2-b]-벤조티오펜 코어(B)와 치환된 산염화물을 반응시켜 2,7-디케토닐 BTBT(2)를 형성하는 단계를 포함한다.
다음으로, 상기 디케토닐 BTBT(2)는 디에틸렌 글리콜 내의 수산화칼륨의 존재 하에 히드라진을 이용한 변형된 울프-키쉬너(Wolff-Kishner) 환원을 이용하여 탈산소화된다. 이것은 2,7-디알킬-[1]벤조티에노[3,2-b]벤조티오펜(1b)을 형성한다.
상기 2-단계 방법은 짧은 Rb 치환체(C2-C8)에 대해 특히 효과적이다.
상기 소분자 반도체는 그 자체로 빈약한 필름-형성 특성을 가지며, 이것은 그 결정형 또는 액정형 본성으로부터 기인한다. 따라서, 상기 반도체 조성물은 또한 폴리머 결합제를 포함하며, 이것은 균일한 필름이 달성되도록 하여 장치 성능을 현저하게 개선한다. 상기 폴리머 결합제는 그 내부에 상기 소분자 반도체가 분산되는 매트릭스를 형성하는 것으로 간주될 수 있다.
임의의 적합한 폴리머가 상기 반도체 조성물용 폴리머 결합제로 사용될 수 있다.
상기 식 (Ⅰ)의 소분자 반도체 대 폴리머 결합제의 중량비는 약 10:1 내지 약 1:2, 약 5:1 내지 약 2:3, 또는 약 3:2 내지 약 3:4를 포함하는 약 99:1 내지 약 1:3일 수 있다. 어떤 구현예에서, 상기 식 (Ⅰ)의 소분자 반도체 대 폴리머 결합제의 중량비는 대략 1:1이다. 상기 식 (Ⅱ)의 소분자 반도체 대 스티렌-기반의 폴리머 결합제의 중량비는 약 3:2 내지 약 2:3인 것이 바람직하며, 약 1:1의 비에서 최적으로 작동한다.
상기 반도체 조성물은 상기 소분자 반도체와 폴리머 결합제가 용해되는 용매를 추가로 포함할 수 있다.
구현예에서, 상기 소분자 반도체와 폴리머 결합제를 포함하는 반도체 조성물은 약 2 내지 약 20 cp(centpoise)를 포함하는 약 1.5 cp 내지 약 100 cp의 점도를 가질 수 있다. 고분자량 폴리머 결합제를 사용하면 상기 반도체 조성물의 점도를 증가시킬 것이다. 그 결과, 잉크젯 프린팅 및 스핀 코팅과 같은 용액 증착 기술의 사용시 균일한 반도체층을 형성하는데 도움이 될 것이다.
바텀-게이트 TFT는 일반적으로 제조하기 간단하기 때문에 이점이 있을 수 있다. 그러나, 종래의 반도체/폴리머 복합체 시스템은 탑-게이트 장치에서만 높은 유동성을 달성하였다. 본 발명의 반도체 조성물이 이용될 때, 도 1 내지 도 3에 나타낸 것과 같은 탑-게이트 TFT와 바텀-게이트 장치 모두에서 높은 유동성이 달성될 수 있다.
상기 반도체층은 본 기술분야에 알려진 종래의 공정을 이용하여 전자 장치 내에 형성될 수 있다. 구현예에서, 상기 반도체층은 용액 증착 기술을 이용하여 형성된다. 예시적인 용액 증착 기술은 스핀 코팅, 블레이드 코팅, 로드 코팅, 딥 코팅, 스크린 프린팅, 잉크젯 프린팅, 스탬핑, 스텐실 프린팅, 스크린 프린팅, 그라비어 프린팅, 플렉소그래피 프린팅 등을 포함한다.
증착된 후, 상기 반도체 조성물은 선택적으로 상기 반도체 조성물 내의 소분자 반도체의 녹는점보다 낮은 상승 온도에서 열처리(예를 들면, 건조 또는 어닐링)된다. 사용되는 소분자 반도체에 따라 상기 열처리 온도는 달라질 수 있다. 예를 들면, 상기 열처리는 200℃ 이하, 150℃ 이하, 또는 100℃ 이하의 온도에서 수행될 수 있다. 일반적으로, 상기 반도체층은 상기 소분자 반도체의 녹는점 이상의 온도에서 열처리 공정을 하지는 않을 것이다. 어떤 구현예, 특히 식 (Ⅰ)의 소분자 반도체를 사용하는 구현예에서, 상기 반도체 조성물로부터 반도체층을 제조하는 동안에 어닐링 단계가 없다. 상기 소분자 반도체의 녹는점보다 높은 온도에서의 어닐링은 상기 소분자 반도체와 폴리머 결합제의 현저한 상 분리를 초래할 뿐만 아니라 상기 소분자 반도체의 평균 결정 크기를 증가시킬 것이다. 그 결과, 상기 전자 장치는 빈약한 전자 성능을 보여줄 것이다. 상기 감소된 결정 크기를 갖는 반도체층은 적어도 0.7 ㎠/V?초를 포함하는 적어도 0.2 ㎠/V?초, 또는 적어도 0.4 ㎠/V?초, 또는 적어도 0.5 ㎠/V?초의 전계 효과 유동성을 갖는다.
상기 감소된 결정 크기를 갖는 반도체층은 다양한 공정 방법을 이용하여 제조될 수 있다. 특히, 본 발명의 감소된 결정성을 갖는 반도체층은 상기 반도체 조성물을 표면 위에 스핀-코팅함으로써 제조될 수 있다. 높은 스핀-코팅 속도는 소분자 반도체 결정 크기의 감소와 연관된다. 일반적으로 높은 전하 캐러어 유동성을 위해서는 높은 결정성과 큰 결정 크기가 이상적이라고 여겨진다. 그러나, 예상치 못하게, 감소된 결정 크기는 본 발명의 복합체 시스템의 유동성을 개선시켰다. 결정형 소분자 반도체가 50 ㎚ 이하의 평균 결정 크기를 갖는 층은 적어도 2,000 분당 회전수(rpm)의 스핀 속도로 스핀-코팅함으로써 얻어질 수 있다. 특정 구현예에서, 상기 반도체 조성물은 적어도 2,500 rpm, 적어도 3,000 rpm, 적어도 3,500 rpm, 또는 적어도 4,000 rpm의 속도로 스핀-코팅함으로써 증착된다.
감소된 결정성의 하나의 지표는 상기 결정형 소분자 반도체의 평균 결정 크기이다. 구현예에서, 본 발명의 반도체층 내의 소분자 반도체의 평균 결정 크기는 100 ㎚ 이하이다. 특정 구현예에서, 상기 평균 결정 크기는 50 ㎚ 이하이다. 보다 특정한 구현예에서, 상기 평균 결정 크기는 35 ㎚ 이하이다. 상기 결정형 소분자 반도체는 일반적으로 5 ㎚ 이상의 결정 크기를 갖는다. 상기 평균 결정 크기는 X-선 회절, 투과 전자현미경(TEM), 주사 전자현미경(SEM), 원자힘 현미경(AFM) 등과 같은 방법을 이용하여 측정될 수 있다. 상기 평균 결정 크기의 측정은 구체 부피의 직경으로 표현된다. 그러나, 이것은 상기 소분자 반도체의 결정이 특정한 형태 또는 모양을 가질 것을 필요로 하는 것으로 이해되어서는 안된다.
감소된 결정성의 다른 지표는 전술한 것과 같은 결정형 반도체와 폴리머 결합제를 포함하는 상기 결정형 반도체 또는 반도체층의 X-선 회절 패턴에서 발견될 수 있다. 상기 주요 회절 피크가 조사될 때, 상기 회절 피크는 0.20°2θ 이상의 반값전폭(FWHM)을 갖는다. 특정 구현예에서, 상기 FWHM은 0.25° 이상이다. 특정 구현예에서, 상기 FWHM은 0.5°2θ 이하이다. 다른 구현예에서, 상기 FWHM은 약 0.20 내지 약 0.35°2θ이다.
상기 반도체 조성물을 이용하여 형성된 반도체층은 약 20 내지 약 100 ㎚ 깊이를 포함하는 약 5 ㎚ 내지 약 1,000 ㎚의 깊이일 수 있다. 도 1 내지 도 4에 나타낸 것과 같은 형상과 같은 어떤 형상에서, 상기 반도체층은 상기 소스 및 드레인 전극을 완전히 덮는다.
TFT의 성능은 유동성에 의해 측정될 수 있다. 상기 유동성은 ㎠/V?초의 단위로 측정된다; 유동성이 높은 것이 바람직하다. 본 발명의 반도체 조성물을 이용하는 결과물인 TFT는 적어도 0.4 ㎠/V?초를 포함하는 적어도 0.1 ㎠/V?초의 전계 효과 유동성을 가질 수 있다. 본 발명의 TFT는 적어도 106을 포함하는 적어도 105의 전류 온/오프 비를 가질 수 있다. 식 (Ⅰ)의 소분자 반도체와 폴리머 결합제를 포함하는 반도체층을 포함하는 TFT는 공기 중에서 뛰어난 안정성을 갖는다. 예를 들면, 주위 공기에 노출시, 상기 전계 효과 유동성은 처음에는 증가한 후 수평을 유지할 수 있다. 1개월 이상을 포함하는 2주 이상에 걸쳐서 전계 효과가 감소되지 않는다.
박막 트랜지스터는 일반적으로 상기 반도체층에 더하여 기판, 선택적으로는 게이트 전극, 소스 전극, 드레인 전극 및 유전체층을 포함한다.
본 발명에 있어서, 상기 유전체층은 표면개질제로 변형된 표면일 수 있다. 상기 반도체층은 상기 변형된 유전체층 표면에 직접 접촉할 수 있다. 상기 접촉은 완전하거나 부분적일 수 있다. 상기 표면 변형은 또한 상기 유전체층과 반도체층 사이의 계면층을 형성하는 것으로 간주될 수 있다. 특정 구현예에서, 상기 유전체층의 표면은 식 (A)의 유기실란제를 이용하여 변형되었다:
식 (A)
상기에서, R은 알킬이고, R'은 할로겐 또는 알콕시이며; m은 1 내지 4의 정수이고; L은 연결 원자이며; t는 0 또는 1이고, 연결 원자가 존재하는지 여부를 나타내며; 및 v는 상기 연결 원자 상의 삼치환된 실릴기의 수를 나타낸다. (m + t)의 합은 4를 넘는 경우가 없다. t가 0이면, v는 자동적으로 1이다. 식 (A)의 예시적인 유기실란제는 헥사메틸디실라잔(HMDS)(L=NH, t=1, R=메틸, m=3, v=2) 및 옥틸트리클로로실란(OTS-8)(t=0, R=옥틸, m=1, R'=클로로, v=1)을 포함한다.
상기 게이트 전극은 전기적으로 전도성인 물질로 이루어진다. 이것은 얇은 금속 필름, 전도성 폴리머 필름, 전도성 잉크 또는 페이스트로부터 제조된 전도성 필름, 또는 상기 기판 자체, 예를 들면 깊게 도핑된 실리콘일 수 있다.
소스 및 드레인 전극으로 사용되기에 적합한 전형적인 물질은 금, 은, 니켈, 알루미늄, 백금, 전도성 폴리머 및 전도성 잉크와 같은 게이트 전극 물질을 포함한다. 특정 구현예에서, 상기 전극 물질은 상기 반도체에 대한 낮은 접촉 저항을 제공한다. 전형적인 두께는 예를 들면 약 40 ㎚ 내지 약 1 ㎛이고, 보다 구체적인 두께는 약 100 내지 약 400 ㎚이다. 본 발명의 OTFT 장치는 반도체 채널을 함유한다. 상기 반도체 채널의 폭은, 예를 들면 약 5 ㎛ 내지 약 5 ㎜이고, 구체적인 채널 폭는 약 100 ㎛ 내지 약 1 ㎜일 수 있다. 상기 반도체 채널의 길이는, 예를 들면 약 1 ㎛ 내지 약 1 ㎜이고, 보다 구체적인 채널 길이는 약 5 ㎛ 내지 약 100 ㎛일 수 있다.
상기 소스 전극은 접지되며, 예를 들면 약 +10 볼트 내지 약 -80 볼트의 전압이 상기 게이트 전극이 적용될 때, 예를 들면 약 0 볼트 내지 약 80 볼트의 바이아스 전압이 상기 드레인 전극에 적용되어 상기 반도체 채널을 가로질러 운반되는 전하 캐리어를 수집한다. 상기 전극은 본 기술분야에 알려진 종래의 공정을 이용하여 형성 및 증착될 수 있다.
원한다면, 배리어층이 상기 TFT의 꼭대기에 증착되어, 빛, 산소 및 습기 등과 같이 그 전기 특성을 저하시킬 수 있는 환경 조건으로부터 이를 보호할 수도 있다. 이러한 배리어층은 본 기술분야에 알려져 있으며, 단순히 폴리머로 이루어질 수 있다.
상기 OTFT의 다양한 성분들은 임의의 순서로 상기 기판에 증착될 수 있다. 그러나, 일반적으로 상기 게이트 전극 및 반도체층은 모두 상기 게이트 유전체층과 접촉해야 한다. 아울러, 상기 소스 및 드레인 전극은 모두 상기 반도체층과 접촉해야 한다. "임의의 순서로"라는 표현은 순차적 및 동시 형성을 포함한다.
도 1은 본 발명에 따른 TFT의 제1 구현예의 도해(diagram)이다.
도 2는 본 발명에 따른 TFT의 제2 구현예의 도해이다.
도 3은 본 발명에 따른 TFT의 제3 구현예의 도해이다.
도 4는 본 발명에 따른 TFT의 제4 구현예의 도해이다.
도 5a는 약 1,000의 분당 회전수(RPM)의 속도로 스핀 코팅함으로써 증착된 본 발명의 반도체층의 편광 현미경 이미지이다.
도 5b는 약 2,000 RPM의 속도로 스핀 코팅함으로써 증착된 본 발명의 반도체층의 편광 현미경 이미지이다.
도 5c는 약 4,000 RPM의 속도로 스핀 코팅함으로써 증착된 본 발명의 반도체층의 편광 현미경 이미지이다.
도 6은 본 발명의 상이한 반도체 필름의 X-선 회절 패턴을 보여주는 그래프이다.
도 2는 본 발명에 따른 TFT의 제2 구현예의 도해이다.
도 3은 본 발명에 따른 TFT의 제3 구현예의 도해이다.
도 4는 본 발명에 따른 TFT의 제4 구현예의 도해이다.
도 5a는 약 1,000의 분당 회전수(RPM)의 속도로 스핀 코팅함으로써 증착된 본 발명의 반도체층의 편광 현미경 이미지이다.
도 5b는 약 2,000 RPM의 속도로 스핀 코팅함으로써 증착된 본 발명의 반도체층의 편광 현미경 이미지이다.
도 5c는 약 4,000 RPM의 속도로 스핀 코팅함으로써 증착된 본 발명의 반도체층의 편광 현미경 이미지이다.
도 6은 본 발명의 상이한 반도체 필름의 X-선 회절 패턴을 보여주는 그래프이다.
실시예
:
소분자
반도체의 합성
2,7-디트리데실-[1]벤조티에노[3,2-b]벤조티오펜(2,7-디트리데실-BTBT)(식 (49))을 다음과 같이 제조하였다.
50 ㎖의 슈렝크(Schlenk) 플라스크에 2,7-디아이오도-BTBT(0.51 g, 1.036 m㏖) 및 트리데크-1-인(tridec-1-yne)(0.934 g, 5.18 m㏖)을 채웠다. 톨루엔(15 ㎖) 및 디이소프로필아민(15 ㎖)을 첨가하고, 2번의 냉동/펌프/해동 사이클을 이용하여 상기 반응물을 탈기시켰다. 상기 냉동된 반응 혼합물에 비스(트리페닐포스핀)팔라듐(Ⅱ) 클로라이드(0.145 g, 0.207 m㏖) 및 구리(Ⅰ) 아이오다이드(0.079 g, 0.415 m㏖)를 첨가하였다. 상기 반응물에 최종 냉동/펌프/해동 사이클을 거치고, 아르곤 하에 교반하였다. 18시간 후, 상기 반응물을 여과하고, 회전형 증발기를 이용하여 건조시켜 상기 여과물을 농축하였다. Biotage SP1 크로마토그래피 시스템(50 g SNAP, 헥산 내의 0-20% CH2Cl2)을 이용하여 상기 조 생성물을 정제하였다. 생성물인 2,7-디트리데신-1-일-BTBT을 단리하고, 헥산으로부터 재결정화시켰다. 1H 및 13C NMR 분광학에 의해 그 구조를 확증하였다. 0.25 g의 수율(40%)을 실현하였다. 상기 단계는 아래에 개시되어 있다:
다음으로, 250 ㎖의 둥근바닥 플라스크에서 테트라히드로푸란(50 ㎖) 내의 2,7-디트리데신-1-일-BTBT(0.47 g, 0.787 m㏖)을 Pd/C(0.5 g, 4.70 m㏖)로 처리하였다. 상기 플라스크를 진공 하에서 주의깊게 비우고, H2 가스로 3회 퍼지(purge)하였다. TLC에 의해 출발 물질이 검출되지 않을 때까지 H2 분위기(풍선) 하에서 상기 반응물을 교반하였다. 18시간 후, 회전형 증발기 상에서 상기 반응물을 농축하고, 헥산 내에 재부유시킨 후, 짧은 실리카 플러그(헥산)를 통해 여과하였다. 상기 생성물은 TLC에 의해 실질적으로 순수하였고, 헥산으로부터 재결정화시켰다. 1H 및 13C NMR 분광학에 의해 그 구조를 확증하였다. 0.40 g의 수율(84%)이 실현되어 최종 생성물을 얻었다. 상기 단계는 아래에 개시되어 있다:
소분자
반도체의 합성
2,7-디펜틸-[1]벤조티에노[3,2-b]벤조티오펜(2,7-디펜틸-BTBT)(식 (46))을 제조하였다.
250 ㎖의 3구 둥근바닥 플라스크 내에서 벤조[b]벤조[4,5]티에노[2,3-d)티오펜(1 g, 4.16 m㏖)을 CH2CH2(100 ㎖) 내에 용해시키고, -10℃로 냉각시켰다. 상기 반응을 AlCl3(3.05 g, 22.88 m㏖)로 처리하고, 결과물인 갈색 현탁액을 -78℃로 냉각시켰다. 상기 반응물에 펜타노일 클로라이드(2.52 ㎖, 20.80 m㏖)를 한 방울씩 처리하고, 결과물인 붉은 현탁액을 아르본 분위기 하에 상기 온도에서 교반하였다. 1시간 후, 냉각조를 옮기고, 반응물을 실온으로 덥힌 후, 아르곤 분위기 하에 교반하였다. 48시간 후, 상기 반응물을 얼음 위에 붓고, 1시간 동안 교반하였다. 조 생성물을 진공 여과에 의해 수집하고, 물(50 ㎖) 및 메탄올(50 ㎖)을 이용하여 순차적으로 세척하였다. 상기 조 생성물을 톨루엔으로부터 재결정화함으로써 정제하였다. 1H 및 13C NMR 분광학에 의해 그 구조를 확증하였다. 0.65 g의 수율(38%)을 실현하였다.
250 ㎖의 3구 둥근바닥 플라스크에서 수산화칼륨(0.453 g, 8.08 m㏖)을 디에틸렌 글리콜(70 ㎖) 내에 용해시켰다. 상기 반응물을 1,1'-(벤조[b]벤조[4,5]티에노[2,3-d]티오펜-2,7-디일)비스(펜탄-1-온)(0.600 g, 1.469 m㏖) 및 히드라진 모노히드레이트(1.817 ㎖, 37.4 m㏖)로 처리하고, 결과물인 현탁액을 100℃로 가열하였다. 1시간 후, 상기 반응물을 210℃로 가열하였다. 5시간 후, 가열원을 옮기고, 상기 반응물을 실온으로 냉각한 후, 밤새 교반하였다. 상기 조 생성물을 진공 여과에 의해 수집한 후, 물(50 ㎖) 및 메탄올(50 ㎖)을 이용하여 세척하였다. 상기 생성물을 실리카 겔 상에서 헥산을 이용하여 용출하여 칼럼 크로마토그래피에 의해 정제한 후, 헥산으로부터 재결정화하였다. 1H 및 13C NMR 분광학에 의해 그 구조를 확증하였다. 0.25 g의 수율(45%)이 실현되어 최종 생성물을 얻었다.
실시예
1 내지
실시예
3
2,7-디트리데실-BTBT 및 약 280,000의 중량 평균 분자량을 갖는 폴리스티렌을 포함하는 반도체 조성물로부터 형성된 반도체층을 포함하는 장치를 제조하였다. n-도핑된 실리폰 웨이퍼를 기판으로 사용하였다. 200 ㎚ 두께의 산화실리콘 유전체층을 상기 기판 위의 층으로 열적으로 성장시켰다. 1:1 중량비의 2,7-디트리데실-BTBT 및 폴리스티렌을 결과물 용액의 0.7 중량% 총량으로 클로로벤젠 내에 용해시켰다. 상기 용액을 1.0 ㎛ 주사기를 이용하여 여과하였고, 상이한 스핀 속도로 상기 기판 위에 코팅하였다.
실시예 1에서, 상기 용액은 1,000 rpm의 스핀 속도로 상기 기판 위에 스핀 코팅되었다.
실시예 2에서, 상기 용액은 2,000 rpm의 스핀 속도로 상기 기판 위에 스핀 코팅되었다.
실시예 3에서, 상기 용액은 4,000 rpm의 스핀 속도로 상기 기판 위에 스핀 코팅되었다.
각각의 실시예의 조건 하에 복수의 장치를 제조하였다. 70 내지 80℃에서 30분 동안 건조시킨 후, 상기 반도체층의 꼭대기에 금 소스 및 드레인 전극을 진공 증발시켜 상기 장치를 완성하였다. 상기 반도체층은 어닐링하지 않았다. 상기 트랜지스터 장치는 주위 조건에서 KEITHLEY？ 4200 반도체 특성분석 시스템을 이용하여 특성분석하였다.
표 1은 상이한 스핀 속도로 제조된 반도체층을 갖는 트랜지스터의 성능을 요약한 것이다:
| 실시예 | 스핀 속도(rpm) | 평균 유동성(㎠/V?s) | 최고 유동성(㎠/V?s) |
| 1 | 1,000 | 0.02 | 0.1 |
| 2 | 2,000 | 0.1 | 0.4 |
| 3 | 4,000 | 0.48 | 0.87 |
실시예 1 내지 실시예 3에 나타낸 바와 같이, 유동성(평균 및 최고 값 모두)은 스핀 속도의 증가에 따라 증가하였다. 1,000 rpm에서 스핀-코팅된 반도체층의 형태는 도 5a에 나타나 있다. 크고, 잘-정의된 결정이 관찰되었으며, 상기 결정은 50 ㎛ 이상의 결정 크기를 가졌다. 도 5b는 2,000 rpm에서 스핀-코팅된 반도체층의 형태를 보여준다. 결정 크기는 현저하게 줄어든다. 도 5c에서, 높은 속도에서는 현저하게 감소된 결정성이 관찰되었다.
실시예
4 내지
실시예
8
몇 개 배치(batch)의 장치를 제조하였으며, X-선 회절 연구를 수행하여 보다 정량적인 결과를 얻었다. 각각의 경우에 상기 반도체층은 4,000 rpm의 속도로 스핀 코팅하였다.
실시예 4 내지 실시예 6에서, 상기 소분자 반도체는 2,7-디트리데실-BTBT였고, 상기 반도체층은 어닐링하지 않았다.
실시예 7에서, 상기 소분자 반도체는 2,7-디트리데실-BTBT였고, 상기 반도체층은 130℃에서 10분 동안 어닐링하였다.
실시예 8에서, 상기 소분자 반도체는 BTBT였고, 상기 반도체층은 어닐링하지 않았다.
표 2는 실시예 4 내지 실시예 8의 트랜지스터의 성능을 요약한 것이다:
| 실시예 | 반도체 | 어닐링 여부 | 평균 유동성 (㎠/V?s) |
최고 유동성 (㎠/V?s) |
| 4 | 2,7-디트리데실-BTBT | No | 0.5 | 0.77 |
| 5 | 2,7-디트리데실-BTBT | No | 0.48 | 0.87 |
| 6 | 2,7-디트리데실-BTBT | No | 0.440 | 0.72 |
| 7 | 2,7-디트리데실-BTBT | Yes | 0.003 | 0.02 |
| 8 | BTBT | No | 유동성 없음 | - |
실시예 4 내지 실시예 8의 X-선 회절 패턴은 도 6에 나타나 있다. 파랑, 빨강 및 검정 곡선은 각각 실시예 4 내지 실시예 6의 X-선 회절 패턴을 보여준다. 초록 곡선은 실시예 7의 X-선 회절 패턴을 보여준다. 복숭아색 곡선은 실시예 8의 X-선 회절 패턴을 보여준다.
BTBT/PS 블렌드(blend)(실시예 8)는 비결정형 본성을 나타내었고, 장치에서 유동성이 검출되지 않았다. 어닐링된 반도체층을 갖는 장치(실시예 7)는 매우 뾰족한 회절 피크를 보였고, 매우 낮은 유동성을 나타내었다. 어닐링되지 않은 2,7-디트리데실-BTBT/PS 블렌드를 갖는 장치는 낮은 결정성 및 높은 유동성을 나타내었다.
실시예 4 내지 실시예 7의 각각에 대한 평균 반값전폭(FWHM)을 X-선 회절 패턴으로부터 측정하였다. 주요 회절 피크는 대략 4.4°(2θ)에 위치하였다. 표 3은 FWHM과 결정 크기를 보여준다:
| 실시예 | 평균 FWHM(°2θ) | 결정 크기(㎚) |
| 4 | 0.294 | 33.7 |
| 5 | 0.295 | 33.9 |
| 6 | 0.319 | 30.8 |
| 7 | 0.143 | >100 |
높은 유동성을 나타내는 예인 실시예 4 내지 실시예 6은 실시예 7의 FWHM보다 2배 큰 평균 FWHM을 보여준다. 높은 유동성의 실시예에서의 결정 크기는 35 ㎚ 이하였다. 사실, 높은 성능의 반도체층의 3가지 배치는 약 31 내지 약 34 ㎚ 부근의 양호한 재현성을 보여주었다. 반면에, 낮은 유동성 샘플은 100 ㎚ 이상의 훨씬 큰 결정 크기를 보여주었다. 10.18 옹스트롬(Å)의 d-스페이싱(spacing)에서의 회절 피크 또한 높은 유동성 필름에서는 없었다.
Claims (3)
- 반도체층을 포함하는 전자 장치로서, 상기 반도체층은
비결정형 폴리머 결합제; 및
소분자 반도체의 녹는 온도보다 높은 온도에서 열처리된 반도체층 내의 소분자 반도체보다 적어도 2배 작은 평균 결정 크기를 갖는 결정형 소분자 반도체를 포함하며,
상기 반도체층은 적어도 0.2 ㎠/V?초의 전계-효과 유동성을 갖는 전자 장치. - 반도체층을 포함하는 전자 장치로서, 상기 반도체층은
비결정형 폴리머 결합제; 및
결정형 소분자 반도체를 포함하며,
상기 반도체층의 X-선 회절 패턴은 상기 소분자 반도체의 녹는 온도보다 높은 온도에서 열처리된 소분자 반도체를 포함하는 반도체층의 반값전폭(FWHM)보다 적어도 2배 큰 FWHM을 갖는 주요(primary) 회절 피크를 갖고, 상기 반도체층은 적어도 0.2 ㎠/V?초의 전계-효과 유동성을 갖는 전자 장치. - 반도체층을 포함하는 전자 장치로서, 상기 반도체층은
비결정형 고분자 결합제; 및
식 (Ⅰ)의 구조를 갖는 소분자 반도체를 포함하며,
상기 소분자 반도체는 상기 반도체층 내에서 100 ㎚ 이하의 평균 결정 크기를 갖는 전자 장치:
식 (Ⅰ)
상기에서, 각각의 R1은 독립적으로 알킬, 치환된 알킬, 알케닐, 치환된 알케닐, 알키닐, 치환된 알키닐, 아릴, 치환된 아릴, 헤테로아릴, 치환된 헤테로아릴, 알콕시, 알킬티오, 트리알킬실릴, 케토닐, 시아노 및 할로겐으로부터 선택되고; m 및 n은 그 각각의 페닐 또는 나프틸 고리 상의 R1 측쇄의 수이며, 독립적으로 0 내지 6의 정수이고; X는 O, S 및 Se로 이루어진 군으로부터 선택되며; 및 a, b 및 c는 독립적으로 0 또는 1이다.
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