KR20120113942A - Array substrate for liquid crystal display device - Google Patents

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Abstract

PURPOSE: An array substrate for a liquid crystal display device is provided to prevent damage of a device in a display area and disconnection or short-circuit of lines which occur during manufacturing processes. CONSTITUTION: A protective layer has a common contact hole. The common contact hole covers a thin film transistor and a data line. The common contact hole exposes an end of a second common line and a side of a first common line. A connection pattern(165) is formed on the protective layer. The connection pattern contacts a drain electrode of the thin film transistor. The connection pattern simultaneously contacts both the first common line and the second common line through the common contact hole.

Description

액정표시장치용 어레이 기판{Array substrate for Liquid crystal display device}Array substrate for liquid crystal display device

본 발명은 액정표시장치용 어레이 기판에 관한 것으로, 특히 GIP 구조 액정표시장치용 어레이 기판 및 이의 제조방법에 관한 것이다.
The present invention relates to an array substrate for a liquid crystal display device, and more particularly, to an array substrate for a GIP structure liquid crystal display device and a manufacturing method thereof.

일반적으로 액정표시장치는 액정의 광학적 이방성을 이용한 장치이다.In general, the liquid crystal display device is a device using the optical anisotropy of the liquid crystal.

즉, 액정표시장치는 전압이 가해지면 전계의 세기에 따라 액정의 분자배열이 바뀌고, 상기 액정의 분자배열에 따라 빛을 조절할 수 있는 특성을 이용하여 화상을 표현하는 장치로서, 공통전극을 포함하는 상부기판과 화소전극을 포함하는 하부기판과 상기 두 기판 사이에 충진된 액정층으로 구성된다.That is, the liquid crystal display device is a device for representing an image by using a characteristic that can control the light according to the intensity of the electric field and the light is adjusted according to the molecular arrangement of the liquid crystal when the voltage is applied, comprising a common electrode The lower substrate includes an upper substrate and a pixel electrode, and a liquid crystal layer filled between the two substrates.

도면을 참조하여 조금 더 상세히 액정표시장치에 대해 설명한다.A liquid crystal display device will be described in more detail with reference to the drawings.

도 1은 일반적인 액정표시장치를 개략적으로 도시한 도면이다. 1 is a view schematically showing a general liquid crystal display device.

도시한 바와 같이 액정층(30)을 사이에 두고 어레이 기판(10)과 컬러필터 기판(20)이 대면 합착된 구성을 갖는데, 이중 하부의 어레이 기판(10)에는 서로 교차 배열되어 다수의 화소영역(P)을 정의하는 다수의 게이트 배선(14)과 데이터 배선(16)을 포함하며, 이들 두 배선(14, 16)의 교차지점에는 박막트랜지스터(Tr)가 구비되어 각 화소영역(P)에 마련된 화소전극(18)과 일대일 대응 접속되어 있다.As shown in the drawing, the array substrate 10 and the color filter substrate 20 are bonded to each other with the liquid crystal layer 30 interposed therebetween. A plurality of gate wirings 14 and data wirings 16 defining (P) are included. A thin film transistor Tr is provided at the intersection of the two wirings 14 and 16 to each pixel region P. One-to-one correspondence is connected to the provided pixel electrode 18.

또한 이와 마주보는 상부의 컬러필터 기판(20)에는 상기 게이트 배선(14)과 데이터 배선(16) 그리고 박막트랜지스터(Tr) 등의 비표시영역을 가리도록 각 화소영역(P)을 둘러싸는 격자 형상의 블랙매트릭스(25)가 형성되어 있으며, 이들 격자 내부에서 각 화소영역(P)에 대응되게 순차적으로 반복 배열된 적, 녹, 청색 컬러필터패턴(26a, 26b, 26c)으로 구성된 컬러필터층(26)이 형성되어 있으며, 상기 블랙매트릭스(25)와 컬러필터층(26)의 전면에 걸쳐 투명한 공통전극(28)이 마련되어 있다.In addition, the upper portion of the color filter substrate 20 facing each other has a lattice shape surrounding each pixel region P to cover a non-display region such as the gate line 14, the data line 16, and the thin film transistor Tr. A black matrix 25 is formed, and the color filter layer 26 composed of red, green, and blue color filter patterns 26a, 26b, and 26c are sequentially and repeatedly arranged in the lattice to correspond to each pixel area P. ) Is formed, and a transparent common electrode 28 is provided over the entire surface of the black matrix 25 and the color filter layer 26.

그리고, 도면상에 명확하게 도시되지는 않았지만, 이들 두 기판(10, 20)은 그 사이로 개재된 액정층(30)의 누설을 방지하기 위하여 가장자리 따라 실링제 등으로 봉합된 상태에서 각 기판(10, 20)과 액정층(30)의 경계부분에는 액정의 분자배열 방향에 신뢰성을 부여하는 상, 하부 배향막(미도시)이 개재되며, 각 기판(10, 20)의 외측면에는 광축이 서로 직교하도록 배치된 편광판(미도시)이 각각 부착되고 있다. And, although not clearly shown in the drawings, these two substrates 10, 20 are each substrate 10 in a state sealed with a sealing agent or the like along the edge to prevent leakage of the liquid crystal layer 30 interposed therebetween. 20 and the upper and lower alignment layers (not shown) which provide reliability in the molecular alignment direction of the liquid crystal are interposed between the liquid crystal layer 30 and the optical axes are perpendicular to each other on the outer surfaces of the substrates 10 and 20. The polarizing plates (not shown) arrange | positioned so that it may attach are respectively attached.

더불어 상기 어레이 기판(10)의 배면에는 백라이트(back-light)(미도시)가 구비되어 빛을 공급하는 바, 게이트 배선(14)으로부터 박막트랜지스터(T)의 온(on)/오프(off) 신호가 순차적으로 스캔 인가되어 선택된 화소영역(P)의 화소전극(18)에 데이터 배선(16)의 화상신호가 전달되면 이들 사이에 형성된 수직전계에 의해 그 사이의 액정분자가 구동되고, 이에 따른 빛의 투과율 변화로 여러 가지 화상을 표시할 수 있다.In addition, a back-light (not shown) is provided on the rear surface of the array substrate 10 to supply light. On / off of the thin film transistor T from the gate wiring 14 is provided. When the signals are sequentially scanned and applied, and the image signals of the data lines 16 are transferred to the pixel electrodes 18 of the selected pixel region P, the liquid crystal molecules therebetween are driven by a vertical electric field formed therebetween. Various images can be displayed by changing the transmittance of light.

한편, 최근에는 게이트 인 패널(Gate in panel : GIP) 구조로 칭해지는 액정표시장치가 제안되고 있다. On the other hand, recently, a liquid crystal display device called a gate in panel (GIP) structure has been proposed.

액정표시장치를 완성하기 위해서는 액정패널(액정층을 개재하여 어레이 기판과 컬러필터 기판이 합착되어 패널을 이룬 상태)을 구동시키기 위한 구동회로를 갖는 구동부를 필요로 한다. 통상적으로 상기 구동부는 인쇄회로기판(printed circuit board : PCB)에 구현되고 있다. In order to complete the liquid crystal display device, a driving unit having a driving circuit for driving the liquid crystal panel (a state in which the array substrate and the color filter substrate are joined to form a panel via the liquid crystal layer) is required. Typically, the driving unit is implemented on a printed circuit board (PCB).

이러한 구동부는 상기 액정패널의 게이트 배선과 연결되는 게이트 회로기판과 데이터 배선과 연결되는 데이터 회로기판으로 나뉜다. 이때, 이들 각각의 회로기판은, 액정패널의 일측면에 형성되며 상기 게이트 배선과 연결된 된 게이트 패드부와, 통상적으로 상기 게이트 패드가 형성된 일측면과 직교하는 상측면에 형성된 데이터 배선과 연결된 데이터 패드부 각각에 FPC(flexible printed circuit)필름을 개재하여 실장되고 있다. The driver is divided into a gate circuit board connected to the gate wiring of the liquid crystal panel and a data circuit board connected to the data wiring. At this time, each of these circuit boards is formed on one side of the liquid crystal panel, the gate pad portion connected to the gate wiring, and the data pad typically connected to the data wiring formed on the upper side orthogonal to one side where the gate pad is formed. Each part is mounted via an FPC (flexible printed circuit) film.

하지만, 종래와 같이 회로기판을 게이트 및 데이터용으로 각각 게이트 패드부와 데이터 패드부에 실장하게 되면, 그 부피가 커지고, 그 무게 또한 증가하게 된다.However, when the circuit board is mounted on the gate pad portion and the data pad portion for the gate and the data, respectively, as in the related art, the volume increases and the weight thereof also increases.

따라서, 이를 개선하고자, 게이트 및 데이터 회로기판을 하나로 통합하여 액정패널의 일측면에만 실장하는 것을 특징으로 GIP구조 액정표시장치가 제안된 것이다. Therefore, to improve this, a GIP structure liquid crystal display device has been proposed, in which a gate and a data circuit board are integrated into one and mounted only on one side of the liquid crystal panel.

도 2는 종래의 GIP구조 액정표시장치용 어레이 기판에 있어 공통전압 인가를 위한 제 1 및 제 2 공통배선이 형성되는 비표시영역과 표시영역 일부를 도시한 평면도이다. FIG. 2 is a plan view illustrating a non-display area and a portion of a display area in which first and second common wirings for forming a common voltage are formed in a conventional array substrate for a GIP structure liquid crystal display device.

도시한 바와같이 종래의 GIP 구조 액정표시장치용 어레이 기판(60)의 비표시영역(NA)에는 일방향으로 연장하며 어레이 기판(60) 내에서 기준 전압이 되는 공통전압을 인가하기 위한 제 1 공통배선(65)이 구비되고 있으며, 상기 제 1 공통배선(65)에서 분기하여 표시영역(AA)으로 분기한 형태로 다수의 제 2 공통배선(67)이 형성되고 있다. 이때, 도면에는 나타내지 않았지만 이러한 제 1 및 제 2 공통배선(65, 67) 이외에 액정표시장치 구동을 위한 다수의 배선 예를들면 데이터 배선, 게이트 배선, 클럭배선, Vdd 배선, Vgl배선, Vgh배선 및 리셋배선 등이 형성되고 있다. As shown in the drawing, a first common wiring extending in one direction and applied as a reference voltage in the array substrate 60 to the non-display area NA of the conventional GIP structure liquid crystal display array substrate 60 is used. 65 is provided, and a plurality of second common wirings 67 are formed in the form of branching from the first common wiring 65 and branching to the display area AA. At this time, although not shown in the drawings, in addition to the first and second common wirings 65 and 67, a plurality of wirings for driving the liquid crystal display device, for example, data wiring, gate wiring, clock wiring, Vdd wiring, Vgl wiring, Vgh wiring, Reset wiring and the like are formed.

이러한 제 1 및 제 2 공통배선(65, 67)은 통상 게이트 배선(미도시)과 게이트 전극(미도시)을 형성하는 단계에서 이들 구성요소를 이루는 동일한 금속물질 예를들면 저저항 금속물질인 알루미늄, 알루미늄 합금, 구리, 구리합금 중 어느 하나 또는 둘 이상의 금속물질로 이루어지고 있는 것이 일반적이다. The first and second common wirings 65 and 67 are typically made of the same metal material constituting these components in a step of forming a gate wiring (not shown) and a gate electrode (not shown), for example, aluminum, which is a low resistance metal material. , Aluminum alloy, copper, copper alloy is generally made of any one or two or more metal materials.

또한, 상기 다수의 배선(미도시) 또한 상기 게이트 배선(미도시) 또는 데이터 배선(미도시)을 형성하는 단계에서 이들 게이트 및 데이터 배선(미도시)을 이루는 동일한 금속물질로 이루어지고 있다. In addition, the plurality of wires (not shown) are also made of the same metal material forming the gate and data wires (not shown) in the step of forming the gate wires (not shown) or data wires (not shown).

이러한 구성을 갖는 어레이 기판(60)의 경우, 게이트 배선(미도시) 등을 형성하는 단계 이후 반도체층(미도시) 형성 단계, 데이터 배선(미도시)과 소스 및 드레인 전극(미도시) 형성 단계 및 화소전극(미도시) 형성단계 등을 더욱 진행하게 되는데, 이러한 각 단계를 거치면서 특히 저저항 금속물질로 이루어진 배선에는 이온들이 차징(charging)되어 전하가 유입됨으로써 정전기 등의 발생 요인이 됨으로써 표시영역(AA)내의 각 화소영역(미도시)에 구비된 박막트랜지스터(미도시) 등의 소자를 파괴하거나, 또는 충전된 전하의 급격한 내부 방출을 통해 배선의 단선 또는 쇼트 불량을 일으키고 있는 실정이다.
In the case of the array substrate 60 having such a configuration, after forming a gate wiring (not shown) or the like, forming a semiconductor layer (not shown), data wiring (not shown), and source and drain electrodes (not shown) And a pixel electrode (not shown) forming step, and the like, and through each of these steps, in particular, a wiring made of a low-resistance metal material is charged with ions, and thus charges are introduced to cause generation of static electricity. It is a situation that a breakdown or short circuit of a wiring is caused by destroying an element such as a thin film transistor (not shown) included in each pixel region (not shown) in the region AA or by sudden internal emission of charged electric charges.

본 발명에 있어서는 표시영역 내부로의 전하 차징 현상을 억제하여 제조 공정 중에 발생하는 표시영역 내의 소자 파괴와 배선의 단선 또는 쇼트 불량을 방지할 수 있는 GIP구조 액정표시장치용 어레이 기판을 제공하는 것을 그 목적으로 한다.
According to the present invention, there is provided an array substrate for a GIP structure liquid crystal display device capable of suppressing charge charging in the display area and preventing element breakdown and disconnection or short circuit in the display area occurring during the manufacturing process. The purpose.

전술한 목적을 달성하기 위한 본 발명의 실시예에 따른 GIP 구조 액정표시장치용 어레이 기판은, 화상을 표시하는 표시영역과, 이의 외측으로 비표시영역이 정의된 기판과; 상기 표시영역에 게이트 절연막을 사이에 두고 그 하부 및 상부로 서로 교차하여 다수의 화소영역을 정의하며 형성된 다수의 게이트 배선 및 데이터 배선과; 상기 게이트 배선이 형성된 동일한 층에 상기 게이트 배선을 이루는 동일한 물질로 이루어지며, 상기 비표시영역에 상기 데이터 배선과 나란하게 형성된 제 1 공통배선과 상기 표시영역에 상기 각 게이트 배선과 이격하며 그 끝단이 각각 상기 제 1 공통배선의 측단과 인접하여 이격하며 형성된 제 2 공통배선과; 상기 각 화소영역에 상기 게이트 및 데이터 배선과 연결되며 형성된 박막트랜지스터와; 상기 박막트랜지스터 및 데이터 배선을 덮으며 상기 제 2 공통배선의 끝단과 상기 제 1 공통배선의 측단을 노출시키는 공통 콘택홀을 가지며 보호층과; 상기 보호층 위로, 상기 박막트랜지스터의 드레인 전극과 접촉하며 각 화소영역에 형성된 화소전극과 상기 공통 콘택홀을 통해 상기 제 1 및 제 2 공통배선과 동시에 접촉하며 형성된 연결패턴을 포함한다.An array substrate for a GIP structure liquid crystal display device according to an embodiment of the present invention for achieving the above object includes a display region for displaying an image, and a substrate having a non-display region defined outside thereof; A plurality of gate lines and data lines formed to define a plurality of pixel regions by crossing each other with a gate insulating layer interposed therebetween in the display region; The first layer is formed of the same material as the gate line in the same layer on which the gate line is formed, and is spaced apart from the gate line in the display area and the first common line formed in parallel with the data line in the non-display area. Second common wires formed to be spaced apart from the side ends of the first common wires, respectively; A thin film transistor connected to the gate and the data line in each pixel area; A protective layer covering the thin film transistor and the data line and having a common contact hole exposing an end of the second common line and a side end of the first common line; And a connection pattern formed on the passivation layer to be in contact with the drain electrode of the thin film transistor and to be in contact with the first and second common wires through the common contact hole and the pixel electrode formed in each pixel region.

이때, 상기 게이트 배선과, 상기 제 1 및 제 2 공통배선은 저저항 금속물질인 구리 또는 구리합금으로 이루어진 것이 특징이다. At this time, the gate wiring and the first and second common wiring is characterized in that made of copper or a copper alloy of a low resistance metal material.

또한, 상기 제 2 공통배선은 제 1 패턴과 상기 제 1 패턴의 양 끝단에서 분기한 형태로 제 2 패턴으로 구성되며, 상기 제 2 패턴은 상기 데이터 배선과 중첩하거나 또는 상기 데이터 배선과 측단이 일치하도록 형성된 것이 특징이다.In addition, the second common wiring may include a first pattern and a second pattern branched from both ends of the first pattern, and the second pattern overlaps the data line or coincides with the data line. It is characterized in that it is formed to.

또한, 상기 비표시영역에는 게이트 구동회로를 구비한 게이트 회로부와 신호입력부 및 패드부가 정의되며, 상기 신호입력부에 형성되며 상기 패드부까지 연장하는 다수의 제 1 연결배선과; 상기 다수의 제 1 연결배선 및 상기 게이트 구동회로에 연결되는 다수의 제 2 연결배선이 형성된 것이 특징이다. The non-display area may include a gate circuit part including a gate driving circuit, a signal input part, and a pad part, and a plurality of first connection wirings formed on the signal input part and extending to the pad part; The plurality of first connection wires and the plurality of second connection wires connected to the gate driving circuit are formed.

이때, 상기 보호층에는 상기 제 1 연결배선의 끝단을 노출시키는 게이트 콘택홀과 상기 데이터 배선의 끝단을 노출시키는 데이터 콘택홀이 구비되며, 또한 상기 보호층에는 상부에는 상기 게이트 콘택홀에 대응하여 상기 제 1 연결배선과 접촉하는 게이트 패드와, 상기 데이터 콘택홀에 대응하여 상기 데이터 배선과 접촉하는 데이터 패드가 구비된 것이 특징이다.
In this case, the protective layer includes a gate contact hole exposing the end of the first connection line and a data contact hole exposing the end of the data line, and the protective layer has an upper portion corresponding to the gate contact hole. And a gate pad in contact with the first connection line and a data pad in contact with the data line corresponding to the data contact hole.

본 발명에 따른 GIP구조 액정표시장치용 어레이 기판은, 저저항 금속물질로 이루어지며 비표시영역에 형성되는 제 1 공통배선과, 이와 전기적으로 연결되며 표시영역에 형성되는 제 2 공통배선을 동일한 저저항 금속물질로 연결시키지 않고 최종 공정 단계인 화소전극을 형성하는 단계에서 전기적으로 연결시키는 구성을 갖도록 하여 저저항 금속물질로 이루어진 배선 내부에 전하 차징에 의해 발생하는 표시영역 내에서의 소자 파괴와 배선의 단선 또는 쇼트 불량을 방지하는 효과가 있다.
The array substrate for a GIP structure liquid crystal display device according to the present invention includes a first common wiring made of a low resistance metal material and formed in a non-display area, and a second common wiring electrically connected thereto and formed in the display area. Device destruction and wiring in the display area generated by charge charging inside the wiring made of the low resistance metal material by having a configuration in which the electrode electrode is electrically connected in the final process step of forming the pixel electrode instead of the resistance metal material. There is an effect of preventing the disconnection or short circuit.

도 1은 일반적인 액정표시장치를 개략적으로 도시한 도면.
도 2는 종래의 GIP구조 액정표시장치용 어레이 기판에 있어 공통전압 인가를 위한 제 1 및 제 2 공통배선이 형성되는 비표시영역과 표시영역 일부를 도시한 평면도.
도 3은 본 발명의 실시예에 따른 GIP구조 액정표시장치용 어레이 기판의 개략적인 평면도.
도 4는 본 발명의 실시예에 따른 GIP구조 액정표시장치용 어레이 기판의 표시영역 내에 구비되는 하나의 화소영역에 대한 평면도.
도 5는 본 발명의 실시예에 따른 GIP구조 액정표시장치용 어레이 기판의 비표시영역 및 표시영역 일부에 대한 평면도
도 6은 본 발명의 실시예에 따른 GIP구조 액정표시장치용 어레이 기판에 있어 표시영역에 구성되는 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도.
도 7은 도 5를 절단선 Ⅶ-Ⅶ을 따라 절단한 부분에 대한 단면도.1 is a view schematically showing a general liquid crystal display device.
FIG. 2 is a plan view illustrating a non-display area and a portion of a display area in which first and second common wirings for forming common voltages are formed in a conventional GIP structured liquid crystal display array substrate. FIG.
3 is a schematic plan view of an array substrate for a GIP structure liquid crystal display device according to an embodiment of the present invention;
4 is a plan view of one pixel area provided in a display area of an array substrate for a GIP structure liquid crystal display device according to an exemplary embodiment of the present invention.
5 is a plan view of a non-display area and a part of a display area of an array substrate for a GIP structure liquid crystal display device according to an exemplary embodiment of the present invention.
FIG. 6 is a cross-sectional view of one pixel area including a thin film transistor configured in a display area in an array substrate for a GIP structure liquid crystal display device according to an exemplary embodiment of the present invention. FIG.
FIG. 7 is a cross-sectional view of a portion cut along the cutting line VIII-VIII in FIG. 5; FIG.

이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.Hereinafter, preferred embodiments according to the present invention will be described with reference to the accompanying drawings.

도 3은 본 발명의 실시예에 따른 GIP구조 액정표시장치용 어레이 기판의 개략적인 평면도이며, 도 4는 본 발명의 실시예에 따른 GIP구조 액정표시장치용 어레이 기판의 표시영역 내에 구비되는 하나의 화소영역에 대한 평면도이며, 도 5는 본 발명의 실시예에 따른 GIP구조 액정표시장치용 어레이 기판의 비표시영역 및 표시영역 일부에 대한 평면도이다. FIG. 3 is a schematic plan view of an array substrate for a GIP structure liquid crystal display device according to an embodiment of the present invention, and FIG. 4 is a view provided in a display area of the array substrate for a GIP structure liquid crystal display device according to an embodiment of the present invention. 5 is a plan view of a pixel area, and FIG. 5 is a plan view of a non-display area and a part of a display area of an array substrate for a GIP structure liquid crystal display device according to an exemplary embodiment of the present invention.

도시한 바와같이, 상기 GIP구조 액정표시장치용 어레이 기판(101)은 중앙의 표시영역(AA)과 이외 외측에 위치하는 비표시영역(NA)으로 나뉘고 있다. As shown in the drawing, the array substrate 101 for a GIP structure liquid crystal display device is divided into a center display area AA and a non-display area NA located outside the center.

상기 표시영역(AA)에는 다수의 게이트 배선(105), 데이터 배선(130)이 서로 교차하여 다수의 화소영역(P)을 정의하며 형성되고 있다. 또한, 상기 각 화소영역(P)의 상기 게이트 배선(105)과 데이터 배선(130)의 교차점 부근에는 이들 두 배선(105, 130)과 연결되며 스위칭 소자인 박막트랜지스터(Tr)가 형성되고 있으며, 각 화소영역(P)에는 상기 박막트랜지스터(Tr)의 드레인 전극(133)과 연결되며 화소전극(160)이 형성되고 있다.In the display area AA, a plurality of gate lines 105 and data lines 130 cross each other to define a plurality of pixel regions P. In addition, the thin film transistor Tr, which is connected to the two wirings 105 and 130 and is a switching element, is formed near the intersection point of the gate wiring 105 and the data wiring 130 in each pixel region P. Each pixel region P is connected to the drain electrode 133 of the thin film transistor Tr and has a pixel electrode 160 formed thereon.

또한, 상기 비표시영역(NA)에는 상기 표시영역(AA)의 상측으로 패드부(PA)가 구비되고 있으며, 상기 표시영역(AA)의 일측에는 상기 게이트 배선(105)에 게이트 신호 입력을 위한 게이트 회로부(GCA)와, 신호입력부(SIA)가 정의되고 있다. In addition, the non-display area NA is provided with a pad part PA above the display area AA, and at one side of the display area AA for inputting a gate signal to the gate line 105. The gate circuit part GCA and the signal input part SIA are defined.

이때, 각 영역에 대해 조금 더 상세히 설명하면, 상기 표시영역(AA)에는 서로 교차하여 다수의 화소영역(P)을 정의하는 게이트 배선(105) 및 데이터 배선(130)이 구비되고 있으며, 각 화소영역(P)에는 이들 게이트 및 데이터 배선(105, 130)과 각각 연결된 스위칭 소자인 박막트랜지스터(Tr)와 상기 박막트랜지스터(Tr)와 연결된 화소전극(160)이 구비되고 있다.In this case, each area will be described in more detail. In the display area AA, the gate line 105 and the data line 130 are provided to cross each other to define a plurality of pixel areas P, and each pixel is provided. The region P includes a thin film transistor Tr, which is a switching element connected to the gate and data lines 105 and 130, and a pixel electrode 160 connected to the thin film transistor Tr.

또한, 상기 비표시영역(NA) 내의 패드부(PA)에는 상기 표시영역(AA)에 형성된 데이터 배선(130)과 연결되며 외부의 회로기판(미도시)과 연결하기 위한 다수의 데이터 패드(DP)가 구비되고 있으며, 나아가 상기 신호입력부(SIA)에 형성된 제 1 연결배선(171)의 끝단에 다수의 게이트 패드(GP)가 형성되어 있다.In addition, a plurality of data pads DP connected to the data line 130 formed in the display area AA and connected to an external circuit board (not shown) in the pad part PA in the non-display area NA. ) And a plurality of gate pads GP is formed at an end of the first connection line 171 formed in the signal input unit SIA.

또한, 게이트 회로부(GCA)에는 다수의 스위칭 소자 및 커패시터 등의 조합으로 이루어진 다수의 회로블럭(170)이 구성되고 있으며, 이들 중 하나의 회로블럭(170)은 상기 표시영역(AA)에 형성된 게이트 배선(105) 및 신호입력부(SIA)에 형성된 다수의 제 2 연결배선(173)과 연결되고 있다. In addition, a plurality of circuit blocks 170 including a combination of a plurality of switching elements and a capacitor are configured in the gate circuit unit GCA, and one of these circuit blocks 170 is a gate formed in the display area AA. A plurality of second connection wires 173 formed in the wiring 105 and the signal input unit SIA are connected to each other.

또한, 게이트 회로부(GCA)에는 상기 표시영역(AA)에 구비된 데이터 배선(130)과 나란하게 상기 게이트 배선(105)이 형성된 동일한 층에 상기 게이트 배선(105)을 이루는 동일한 금속물질 일례로 저저항 금속물질인 구리 또는 구리합금으로 이루어진 제 1 공통배선(109)이 형성되어 있다. 상기 표시영역(AA)에는 상기 제 1 공통배선(109)과 동일한 층에 동일한 금속물질로 이루어지며 각 화소영역(P)을 지나며 제 2 공통배선(112)이 형성되고 있다.In addition, in the gate circuit part GCA, an example of the same metal material forming the gate wiring 105 on the same layer in which the gate wiring 105 is formed in parallel with the data wiring 130 provided in the display area AA is described. A first common wiring 109 made of copper or a copper alloy, which is a resistive metal material, is formed. In the display area AA, the second common wiring 112 is formed of the same metal material on the same layer as the first common wiring 109 and passes through each pixel region P.

신호입력부(SIA)에는 상기 패드부(PA)로 연장하는 다수의 제 1 연결배선(171)과, 상기 제 1 연결배선(171)과 게이트 절연막(미도시)을 개재하여 서로 교차하며 형성되며 상기 게이트 회로부(GCA) 내의 각 회로블럭(170)과 연결되는 다수의 제 2 연결배선(173)이 형성되어 있다.The signal input unit SIA is formed to cross each other via a plurality of first connection wires 171 extending to the pad part PA, and the first connection wires 171 and a gate insulating film (not shown). A plurality of second connection wirings 173 connected to each circuit block 170 in the gate circuit part GCA are formed.

이때, 상기 제 2 공통배선(112)은 크게 표시영역(AA)에 형성되는 제 1, 2 패턴(122a, 122b)과, 비표시영역(NA)에 형성되는 제 3 패턴(112c)으로 구성되는 것이 특징이다. 각 화소영역(P) 내에서 상기 각 게이트 배선(105)과 나란한 제 1 패턴(112a)과, 상기 제 1 패턴(112a)에서 분기하여 상기 데이터 배선(130)과 나란한 제 2 패턴(112b)으로 이루어지고 있다. 이 경우, 상기 제 2 패턴(112b)은 그 일측단이 상기 데이터 배선(130)의 일측단과 일치하도록 형성되거나, 또는 상기 제 2 패턴(112b)의 일측단이 상기 데이터 배선(130)과 중첩되도록 형성되는 것이 특징이다. In this case, the second common wiring 112 includes a large first and second patterns 122a and 122b formed in the display area AA and a third pattern 112c formed in the non-display area NA. Is characteristic. In each pixel region P, a first pattern 112a parallel to each of the gate lines 105 and a second pattern 112b parallel to the data line 130 are branched from the first pattern 112a. It is done. In this case, the second pattern 112b is formed such that one end thereof coincides with one end of the data line 130, or one end of the second pattern 112b overlaps the data line 130. It is characterized by being formed.

따라서, 상기 제 2 공통배선(112)은 상기 각 화소영역(P)의 3면을 둘러싸며 형성되고 있다. 상기 제 2 공통배선(112)이 이러한 형태를 갖는 것은 상기 제 2 공통배선(112)의 제 2 패턴(112b)이 각각 블랙매트릭스(미도시)의 역할을 하도록 함으로써 각 화소영역(P)에 구비되는 화소전극(160)의 면적을 넓혀 최종적으로 각 화소영역(P)의 개구율을 증대시키기 위함이며, 나아가 제 2 공통배선(112)과 화소전극(160)의 중첩 구조를 통해 큰 정전용량을 갖는 스토리지 커패시터(StgC)를 형성시키기 위함이다. Therefore, the second common wiring 112 is formed to surround three surfaces of the pixel areas P. Referring to FIG. The second common wiring 112 has such a shape that each of the second patterns 112b of the second common wiring 112 serves as a black matrix (not shown) in each pixel region P. FIG. This is to widen the area of the pixel electrode 160 to increase the aperture ratio of each pixel region P, and further, to have a large capacitance through the overlapping structure of the second common wiring 112 and the pixel electrode 160. This is to form a storage capacitor StgC.

블랙매트릭스(미도시)는 통상 상기 어레이 기판(101)과 마주하는 컬러필터 패턴(미도시)을 포함하는 컬러필터 기판(미도시)에 구비되고 있는데, 어레이 기판(101)과 컬러필터 기판(미도시)의 합착 오차를 반영하여 각 화소영역(P)의 경계 즉, 게이트 배선(105)과 데이터 배선(130)에 대응하여 이보다 넓은 폭을 갖도록 형성되고 있다. The black matrix is typically provided on a color filter substrate (not shown) including a color filter pattern (not shown) facing the array substrate 101. The black matrix (not shown) includes an array substrate 101 and a color filter substrate (not shown). It is formed to have a wider width corresponding to the boundary of each pixel region P, i.e., the gate wiring 105 and the data wiring 130, in consideration of the bonding error of the "

하지만, 본 발명에 있어서는 데이터 배선(130)의 주변에는 상기 제 2 공통배선(112)의 제 2 패턴(112b)이 구비됨으로써 블랙매트릭스(미도시)의 역할을 하고 있으므로 이러한 어레이 기판(101)에 대응하는 컬러필터 기판(미도시)에는 상기 데이터 배선(130)에 대응해서는 합착 오차를 감안한 블랙매트릭스(미도시)를 형성하지 않는다. However, in the present invention, since the second pattern 112b of the second common line 112 is provided around the data line 130, the second substrate 112b serves as a black matrix (not shown). In the corresponding color filter substrate (not shown), a black matrix (not shown) in consideration of a bonding error is not formed corresponding to the data line 130.

이때, 상기 제 2 패턴(112b)은 컬러필터 기판(미도시)과의 합착 오차를 고려하지 않아도 되므로 블랙매트릭스(미도시)를 형성하는 것 대비 작은 폭을 갖도록 형성해도 무방하므로 화소영역(P)의 개구율을 향상시킬 수 있는 것이다. In this case, since the second pattern 112b does not have to be considered to have a bonding error with the color filter substrate (not shown), the second pattern 112b may be formed to have a smaller width than that of forming the black matrix (not shown). It is possible to improve the aperture ratio.

한편, 본 발명의 실시예에 따른 GIP구조 액정표시장치용 어레이 기판(101)에 있어서 가장 특징적인 것으로, 게이트 배선(105)을 이루는 저저항 금속물질인 구리 또는 구리합금으로 이루어진 상기 제 1 공통배선(109)과 상기 제 2 공통배선(112)은 서로 직접적으로 연결되지 않고, 상기 제 1 공통배선(109)과 제 2 공통배선(112)을 노출시키는 공통 콘택홀(145)을 통해 상기 화소전극(160)을 이루는 투명도전성 물질로 이루어진 연결패턴(165)을 매개로 하여 전기적으로 연결되고 있는 구성을 이루고 있다.On the other hand, the most common feature of the array substrate 101 for a GIP structure liquid crystal display device according to an embodiment of the present invention, the first common wiring made of copper or copper alloy, which is a low resistance metal material constituting the gate wiring 105 The pixel electrode 109 and the second common wiring 112 are not directly connected to each other, but are connected to the pixel electrode through a common contact hole 145 exposing the first common wiring 109 and the second common wiring 112. A connection pattern 165 made of a transparent conductive material constituting the 160 may be electrically connected to each other.

이러한 구성을 갖는 본 발명의 실시예에 따른 GIP구조 액정표시장치용 어레이 기판(101)은 비표시영역(NA)에 형성되는 제 1 공통배선(109)과 표시영역(AA)에 형성되는 제 2 공통배선(112)은 끊긴 상태를 유지하고, 화소전극(160)을 형성하는 단계에서 최종적으로 이들 두 배선(109, 112)과 연결되는 연결패턴(165)에 의해 전기적으로 연결되는 구성을 가게 됨으로써 어레이 기판(101)의 제조 단계에서 발생되는 금속배선 전하 차징 현상에 의해 표시영역(AA)에서 박막트랜지스터 등의 소자 파괴 및 배선의 단선이나 쇼트를 억제할 수 있다.The array substrate 101 for a GIP structure liquid crystal display device according to the embodiment of the present invention having such a configuration has a first common wiring 109 formed in the non-display area NA and a second formed in the display area AA. The common wiring 112 is maintained in a disconnected state, and in the step of forming the pixel electrode 160, the common wiring 112 is finally electrically connected by the connection pattern 165 connected to these two wirings 109 and 112. By the metal wiring charge charging phenomenon generated in the manufacturing step of the array substrate 101, element destruction such as thin film transistors in the display area AA and disconnection or short circuit of the wiring can be suppressed.

비표시영역(NA)에 형성되는 제 1 공통배선(109)의 경우 그 폭이 표시영역(AA)에 형성되는 제 2 공통배선(112) 대비 수 배 내지 수 십배 더 큰 폭을 갖는다. 따라서 전하의 차징이 발생하더라도 비표시영역(NA)에 형성된 배선은 상대적으로 단선이 쉽게 발생되지 않는다. In the case of the first common line 109 formed in the non-display area NA, the width thereof is several times to several ten times larger than that of the second common line 112 formed in the display area AA. Therefore, even when charge is generated, the wires formed in the non-display area NA do not easily disconnect.

하지만, 표시영역(AA) 내에 형성되는 제 2 공통배선(112)의 경우 상대적으로 비표시영역(NA) 대비 작은 폭을 가지므로 전하 집중에 의해 스파크 등이 발생하여 단선이 더욱 용이하게 발생되며, 더욱이 전하 집중에 의해 더욱 취약한 스위칭 소자인 박막트랜지스터(Tr)가 다수 조밀하게 화소영역(P) 단위로 형성되고 있으며, 이러한 박막트랜지스터(Tr)로 전하 집중이 발생됨으로써 소자 파괴가 용이하게 발생할 수 있다. However, since the second common wiring 112 formed in the display area AA has a relatively smaller width than the non-display area NA, sparks, etc., occur due to charge concentration, and thus disconnection is more easily generated. In addition, a plurality of thin film transistors Tr, which are weaker switching elements due to charge concentration, are densely formed in pixel region P units, and charge destruction occurs in the thin film transistor Tr, thereby easily destroying devices. .

따라서, 본 발명의 실시예에 따른 GIP구조 액정표시장치용 어레이 기판(101)의 경우, 저저항 금속물질로 이루어진 제 1 공통배선(109)과 제 2 공통배선(112)이 직접적으로 동일 금속물질로 연결되지 않고, 최종 단계인 화소전극(160) 형성 단계까지 끊어진 상태를 유지할 수 있으므로 표시영역(AA) 내부로의 전하 차징 현상을 억제함으로써 표시영역(AA) 내에서의 배선의 단선 및 쇼트와 박막트랜지스터 소자의 파괴를 방지할 수 있다. Therefore, in the array substrate 101 for a GIP structure liquid crystal display device according to an embodiment of the present invention, the first common wiring 109 and the second common wiring 112 made of a low resistance metal material are directly the same metal material. It is possible to maintain the disconnected state until the pixel electrode 160 is formed, which is the final step, so that the charge charging phenomenon in the display area AA is suppressed. Destruction of the thin film transistor element can be prevented.

이후에는 본 발명의 실시예에 따른 GIP구조 액정표시장치용 어레이 기판(101)의 단면 구조에 대해 설명한다.Hereinafter, the cross-sectional structure of the array substrate 101 for a GIP structure liquid crystal display device according to the embodiment of the present invention will be described.

도 6은 본 발명의 실시예에 따른 GIP구조 액정표시장치용 어레이 기판에 있어 표시영역에 구성되는 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도이며, 도 7은 도 5를 절단선 Ⅶ-Ⅶ을 따라 절단한 부분에 대한 단면도이다. FIG. 6 is a cross-sectional view of one pixel area including a thin film transistor configured in a display area in an array substrate for a GIP structure liquid crystal display device according to an exemplary embodiment of the present invention, and FIG. Sectional drawing of the part cut along the side.

도시한 바와같이, 어레이 기판(101) 상의 비표시영역(NA)에는 저저항 금속물질 예를들면 구리 또는 구리 합금으로 이루어지며 일방향으로 연장하며 제 1 폭을 갖는 제 1 공통배선(109)이 형성되고 있다. As shown, the first common wiring 109 is formed in the non-display area NA on the array substrate 101, which is made of a low resistance metal material such as copper or a copper alloy and extends in one direction and has a first width. It is becoming.

또한, 표시영역(AA)에는 상기 저저항 금속물질로서 상기 일 방향과 교차하는 타방향으로 연장하며 다수의 게이트 배선(미도시)이 형성되고 있으며, 상기 다수의 게이트 배선(미도시)과 이격하며 상기 제 1 폭보다 작은 제 2 폭을 갖는 다수의 제 2 공통배선(112)이 형성되고 있다. 이때, 상기 제 2 공통배선(112)은 제 1 패턴(112a)과 이와 연결된 제 2 패턴(112b)으로 구성됨으로써 각 화소영역(P)의 3면을 둘러싸는 형태로 형성되고 있다.In addition, a plurality of gate lines (not shown) are formed in the display area AA as the low resistance metal material and extend in another direction crossing the one direction, and are spaced apart from the plurality of gate lines (not shown). A plurality of second common wires 112 having a second width smaller than the first width are formed. In this case, the second common wiring 112 includes a first pattern 112a and a second pattern 112b connected to the second common wiring 112 so as to surround three surfaces of each pixel region P. Referring to FIG.

한편, 상기 제 2 공통배선(112)은 그 일끝단이 연장하여 비표시영역(NA)에 위치하며 나아가 상기 제 1 공통배선(109)의 일측단과 인접하여 이격하여 형성되고 있는 것이 특징이다. On the other hand, one end of the second common wiring 112 extends and is positioned in the non-display area NA, and is further formed to be spaced apart from one side of the first common wiring 109.

또한, 표시영역(AA) 내의 각 화소영역(P)에는 상기 게이트 배선(미도시)에서 분기하거나 또는 상기 게이트 배선(미도시) 자체의 일부로서 게이트 전극(107)이 형성되고 있다. In addition, a gate electrode 107 is formed in each pixel area P in the display area AA, branched from the gate line (not shown) or as part of the gate line itself (not shown).

상기 비표시영역(NA) 중 상기 신호입력부에는 상기 게이트 배선(미도시)과 동일한 물질로 이루어진 제 1 연결배선(미도시)이 형성되고 있다. A first connection wiring (not shown) made of the same material as the gate wiring (not shown) is formed in the signal input part of the non-display area NA.

다음, 상기 제 1, 2 공통배선(109, 112)과 게이트 배선(105)과 제 1 연결배선(미도시) 및 게이트 전극(107) 위로 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 게이트 절연막(115)이 구비되고 있다.Next, an inorganic insulating material, eg, silicon oxide (SiO 2 ), is formed on the entire surface of the first and second common wirings 109 and 112, the gate wiring 105, the first connection wiring (not shown), and the gate electrode 107. Alternatively, a gate insulating film 115 made of silicon nitride (SiNx) is provided.

상기 게이트 절연막(115) 위로 표시영역(AA)에는 저저항 금속물질 예를들면 구리 또는 구리 합금으로 이루어지며 각 화소영역(P)의 경계에 상기 게이트 배선(미도시)과 교차하며 상기 타방향으로 연장하는 데이터 배선(130)이 형성되고 있다. 이때, 상기 데이터 배선(130)은 그 측단이 서로 이웃한 화소영역(P)에 구비된 상기 제 2 공통배선(112)의 제 2 패턴(112b)의 일 측단과 일치하거나 또는 상기 제 2 패턴(112b)과 중첩하도록 형성되고 있는 것이 특징이다. 이러한 구성에 의해 상기 제 2 공통배선(112)의 제 2 패턴(112b)은 상기 데이터 배선(130)과 이격하여 형성되는 화소전극(160)과의 이격영역에 대응하여 형성됨으로써 빛샘을 방지하는 블랙매트릭스(미도시)의 역할을 하는 것이다.The display area AA is formed of a low-resistance metal material, for example, copper or a copper alloy, on the gate insulating layer 115, and intersects the gate wiring (not shown) at the boundary of each pixel area P and moves in the other direction. An extended data line 130 is formed. In this case, the data line 130 may correspond to one side end of the second pattern 112b of the second common line 112 provided in the pixel area P adjacent to each other, or the second pattern ( It is characterized by being overlapped with 112b). In this configuration, the second pattern 112b of the second common line 112 is formed to correspond to a spaced area between the pixel electrode 160 formed to be spaced apart from the data line 130 to prevent light leakage. It acts as a matrix (not shown).

또한, 각 화소영역(P)에는 상기 각 게이트 전극(107)에 대응하여 반도체층(120)이 구비되고 있다. 이때, 상기 반도체층(120)은 순수 비정질 실리콘의 액티브층(120a)과 이의 상부로 상기 액티브층(120a)의 중앙부를 노출시키며 이격하는 형태로 불순물 비정질 실리콘의 오믹콘택층(120b)으로 구성되고 있다. In addition, each pixel region P is provided with a semiconductor layer 120 corresponding to each gate electrode 107. At this time, the semiconductor layer 120 is composed of an active layer (120a) of pure amorphous silicon and an ohmic contact layer (120b) of impurity amorphous silicon in a form in which the center portion of the active layer (120a) is spaced apart from each other. have.

또한, 상기 각 화소영역(P)에는 서로 이격하는 오믹콘택층(120b)과 접촉하며 서로 이격하는 형태로 소스 전극(133)과 드레인 전극(136)이 형성되고 있다. 이때, 상기 소스 전극(133)은 상기 데이터 배선(130)과 연결되고 있다.In addition, the source electrode 133 and the drain electrode 136 are formed in the pixel area P so as to be in contact with the ohmic contact layers 120b spaced apart from each other. In this case, the source electrode 133 is connected to the data line 130.

한편, 상기 각 화소영역(P)에 순차 적층된 게이트 전극(107)과 게이트 절연막(115)과 반도체층(120)과 소스 및 드레인 전극(133, 136)은 스위칭 소자인 박막트랜지스터(Tr)를 이룬다.Meanwhile, the gate electrode 107, the gate insulating layer 115, the semiconductor layer 120, and the source and drain electrodes 133 and 136 sequentially stacked in each pixel region P may form a thin film transistor Tr as a switching element. Achieve.

한편, 도면에 나타내지 않았지만, 상기 비표시영역(NA) 내의 상기 신호입력부(미도시)에는 상기 게이트 절연막(115) 위로 상기 데이터 배선(130)을 이루는 동일한 금속물질로 이루어진 제 2 연결배선(미도시)이 형성되고 있으며, 나아가 상기 비표시영역(NA)에는 상기 게이트 절연막(115) 위로 상기 데이터 배선(130)을 이루는 동일한 금속물질로 이루어진 다수의 배선이 더욱 형성될 수도 있다. 이러한 다수의 배선 일례로 클럭배선, Vdd 배선, Vgl배선, Vgh배선 및 리셋배선 등이 될 수 있다. Although not shown in the drawings, a second connection wiring (not shown) made of the same metal material forming the data line 130 on the gate insulating layer 115 in the signal input unit (not shown) in the non-display area NA. ) May be further formed in the non-display area NA. Further, a plurality of wires made of the same metal material forming the data wires 130 may be further formed on the gate insulating layer 115. One example of such a plurality of wirings may be a clock wiring, a Vdd wiring, a Vgl wiring, a Vgh wiring, a reset wiring, or the like.

상기 비표시영역(NA)의 게이트 회로부 더욱 정확히는 다수의 각 회로블럭(미도시) 내에도 상기 각 화소영역(P)에 형성된 박막트랜지스터(Tr)와 동일한 구성을 갖는 구동용 박막트랜지스터(미도시) 형성될 수 있다. 이렇게 비표시영역(NA)에 형성되는 구동용 박막트랜지스터(미도시)는 정전기 방지 회로를 구성하거나 또는 게이트 배선(미도시)의 구동을 위한 소자를 이룬다. A driving thin film transistor (not shown) having the same configuration as the thin film transistor Tr formed in each of the pixel regions P even more precisely in the plurality of circuit blocks (not shown) of the non-display area NA. Can be formed. The driving thin film transistor (not shown) formed in the non-display area NA forms an antistatic circuit or an element for driving a gate wiring (not shown).

다음, 상기 데이터 배선(130)과 다수의 배선(미도시)과 박막트랜지스터(Tr) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어지거나 또는 유기절연물질 예를들면 벤조사이크로부텐(BCB) 또는 포토아크릴(photo acryl)로 이루어진 보호층(140)이 형성되어 있다.Next, an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiNx) may be formed on the data line 130, the plurality of wires (not shown), and the thin film transistor Tr. For example, a protective layer 140 made of benzocyclobutene (BCB) or photo acryl is formed.

이때, 상기 보호층(140)은 표시영역(AA) 내에서 각 박막트랜지스터(Tr)의 드레인 전극(136)을 노출시키는 드레인 콘택홀(143)이 구비되고 있으며, 비표시영역(NA)에는 상기 제 1 공통배선(109)의 측단 일부와 상기 각 제 2 공통배선(112)의 제 3 패턴(112c) 끝단을 노출시키는 공통 콘택홀(145)이 구비되고 있는 것이 특징이다. 상기 공통 콘택홀(145)은 상기 제 1 공통배선(109)의 측단과 상기 제 2 공통배선(112)의 제 3 패턴(112c)의 끝단을 각각 노출시키는 구성을 이루거나, 또는 상기 제 1 공통배선(109)의 측단과 상기 제 2 공통배선(112)의 제 3 패턴(112c)의 끝단을 동시에 노출시키는 구성을 이룬다. 도면에 있어서는 일례로 상기 제 1 공통배선(109)의 측단과 상기 제 2 공통배선의 제 3 패턴(112c)의 끝단을 각각 노출시키는 형태의 공통 콘택홀(145)이 형성된 것을 도시하였다.In this case, the protective layer 140 includes a drain contact hole 143 exposing the drain electrode 136 of each of the thin film transistors Tr in the display area AA. The non-display area NA includes the drain contact hole 143. The common contact hole 145 exposing a part of the side end of the first common wiring 109 and the end of the third pattern 112c of each of the second common wiring 112 is provided. The common contact hole 145 may be configured to expose a side end of the first common line 109 and an end of the third pattern 112c of the second common line 112, or the first common line. The side end of the wiring 109 and the end of the third pattern 112c of the second common wiring 112 are simultaneously exposed. In the drawing, as an example, a common contact hole 145 is formed to expose a side end of the first common line 109 and an end of the third pattern 112c of the second common line.

또한, 도면에 나타내지 않았지만, 상기 보호층(140)에는 상기 제 1 연결배선(미도시) 끝단을 노출시키는 게이트 콘택홀(미도시)과, 패드부(미도시)에 있어 상기 데이터 배선(130)을 노출시키는 데이터 콘택홀(미도시)이 더욱 구비되고 있다. Although not shown, the protective layer 140 may include a gate contact hole (not shown) for exposing an end of the first connection line (not shown), and the data line 130 in a pad portion (not shown). A data contact hole (not shown) for exposing the gap is further provided.

다음, 상기 보호층(140) 위로는 표시영역(AA)의 각 화소영역(P) 내에 상기 드레인 콘택홀(143)을 통해 상기 드레인 전극(133)과 접촉하며 그 측단이 상기 제 2 공통배선(112)의 제 2 패턴(112b)과 중첩하며 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어진 화소전극(160)이 형성되어 있다. 이때, 상기 게이트 절연막(115)과 보호층(140)을 사이에 두고 서로 중첩하는 제 2 공통배선(112)과 화소전극(160)은 스토리지 커패시터(StgC)를 이룬다. Next, the passivation layer 140 contacts the drain electrode 133 through the drain contact hole 143 in each pixel area P of the display area AA, and the side end thereof is connected to the second common wiring ( A pixel electrode 160 overlapping the second pattern 112b of 112 and formed of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO) is formed. In this case, the second common wiring 112 and the pixel electrode 160 overlapping each other with the gate insulating layer 115 and the protective layer 140 interposed therebetween to form a storage capacitor StgC.

한편, 각 화소전극(160)은 상기 제 2 공통배선(112)의 제 2 패턴(112b)과 중첩하도록 형성됨으로써 상대적으로 그 면적이 증가함으로써 화소영역(P)의 개구율을 향상시키는 구성을 이루는 것이 특징이다.On the other hand, each pixel electrode 160 is formed so as to overlap the second pattern 112b of the second common wiring 112, so that the area is relatively increased to achieve a configuration that improves the aperture ratio of the pixel region (P). It is characteristic.

또한, 비표시영역(NA)에는 상기 보호층 위로 상기 화소전극(160)을 이루는 동일한 물질로 이루어지며 상기 공통 콘택홀(145)을 통해 각각 상기 제 2 공통배선(112)의 제 3 패턴(112c)의 끝단과 상기 제 1 공통배선(109)의 측단과 접촉함으로서 상기 제 1 및 제 2 공통배선(109, 112)을 통전시키는 연결패턴(165)이 형성되고 있다.
In the non-display area NA, the third material 112c of the second common wiring 112 is formed of the same material forming the pixel electrode 160 on the passivation layer and through the common contact hole 145. The connection pattern 165 for energizing the first and second common wirings 109 and 112 is formed by contacting the end of the first and second side ends of the first common wiring 109.

이때, 도면에 나타내지 않았지만, 상기 비표시영역(NA)의 패드부(미도시)에는 상기 화소전극(160)을 이루는 동일한 물질로 이루어지며, 상기 데이터 배선(130)의 끝단을 노출시키는 데이터 콘택홀(미도시)에 대응하여 데이터 패드(미도시)가 형성되고 있으며, 상기 제 1 연결배선(미도시)의 끝단을 노출시키는 게이트 콘택홀(미도시)에 대응하여 게이트 패드(미도시)가 형성됨으로써 됨으로써 본 발명의 실시예에 따른 GIP 구조 액정표시장치용 어레이 기판(101)이 완성되고 있다.
In this case, although not shown in the drawing, the pad portion (not shown) of the non-display area NA is made of the same material as the pixel electrode 160, and the data contact hole exposes an end of the data line 130. Data pads (not shown) are formed in correspondence with (not shown), and gate pads (not shown) are formed in correspondence with gate contact holes (not shown) that expose ends of the first connection lines (not shown). By doing so, the array substrate 101 for a GIP structure liquid crystal display device according to the embodiment of the present invention is completed.

109 : 제 1 공통배선 112 : 제 2 공통배선
112a : 제 1 패턴 112b : 제 2 패턴
112c : 제 2 패턴 145 : 공통 콘택홀
165 : 연결패턴 AA : 표시영역
NA : 비표시영역 109: first common wiring 112: second common wiring
112a: first pattern 112b: second pattern
112c: second pattern 145: common contact hole
165: connection pattern AA: display area
NA: non-display area

Claims (6)

화상을 표시하는 표시영역과, 이의 외측으로 비표시영역이 정의된 기판과;
상기 표시영역에 게이트 절연막을 사이에 두고 그 하부 및 상부로 서로 교차하여 다수의 화소영역을 정의하며 형성된 다수의 게이트 배선 및 데이터 배선과;
상기 게이트 배선이 형성된 동일한 층에 상기 게이트 배선을 이루는 동일한 물질로 이루어지며, 상기 비표시영역에 상기 데이터 배선과 나란하게 형성된 제 1 공통배선과 상기 표시영역에 상기 각 게이트 배선과 이격하며 그 끝단이 각각 상기 제 1 공통배선의 측단과 인접하여 이격하며 형성된 제 2 공통배선과;
상기 각 화소영역에 상기 게이트 및 데이터 배선과 연결되며 형성된 박막트랜지스터와;
상기 박막트랜지스터 및 데이터 배선을 덮으며 상기 제 2 공통배선의 끝단과 상기 제 1 공통배선의 측단을 노출시키는 공통 콘택홀을 가지며 보호층과;
상기 보호층 위로, 상기 박막트랜지스터의 드레인 전극과 접촉하며 각 화소영역에 형성된 화소전극과 상기 공통 콘택홀을 통해 상기 제 1 및 제 2 공통배선과 동시에 접촉하며 형성된 연결패턴
을 포함하는 GIP(gate in panel)구조 액정표시장치용 어레이 기판.
A display area for displaying an image, and a substrate on which a non-display area is defined outside thereof;
A plurality of gate lines and data lines formed to define a plurality of pixel regions by crossing each other with a gate insulating layer interposed therebetween in the display region;
The first layer is formed of the same material as the gate line in the same layer on which the gate line is formed, and is spaced apart from the gate line in the display area and the first common line formed in parallel with the data line in the non-display area. Second common wires formed to be spaced apart from the side ends of the first common wires, respectively;
A thin film transistor connected to the gate and the data line in each pixel area;
A protective layer covering the thin film transistor and the data line and having a common contact hole exposing an end of the second common line and a side end of the first common line;
A connection pattern formed on the passivation layer to be in contact with the drain electrode of the thin film transistor and to be in contact with the first and second common wirings through the common contact hole and the pixel electrode formed in each pixel region.
An array substrate for a liquid crystal display (GIP) structure including a gate in panel (GIP).
제 1 항에 있어서,
상기 게이트 배선과, 상기 제 1 및 제 2 공통배선은 저저항 금속물질인 구리 또는 구리합금으로 이루어진 것이 특징인 GIP(gate in panel)구조 액정표시장치용 어레이 기판.
The method of claim 1,
And the gate wirings and the first and second common wirings are made of copper or a copper alloy, which is a low resistance metal material.
제 1 항 또는 제 2 항에 있어서,
상기 제 2 공통배선은 제 1 패턴과 상기 제 1 패턴의 양 끝단에서 분기한 형태로 제 2 패턴으로 구성되며, 상기 제 2 패턴은 상기 데이터 배선과 중첩하거나 또는 상기 데이터 배선과 측단이 일치하도록 형성된 것이 특징인 GIP(gate in panel)구조 액정표시장치용 어레이 기판.
The method according to claim 1 or 2,
The second common wiring is formed of a second pattern in a form branching from both ends of the first pattern and the first pattern, and the second pattern is formed so as to overlap the data line or coincide with the data line. An array substrate for a liquid crystal display device having a gate in panel structure.
제 3 항에 있어서,
상기 비표시영역에는 게이트 구동회로를 구비한 게이트 회로부와 신호입력부 및 패드부가 정의되며, 상기 신호입력부에 형성되며 상기 패드부까지 연장하는 다수의 제 1 연결배선과;
상기 다수의 제 1 연결배선 및 상기 게이트 구동회로에 연결되는 다수의 제 2 연결배선이 형성된 것이 특징인 GIP(gate in panel)구조 액정표시장치용 어레이 기판.
The method of claim 3, wherein
A plurality of first connection wirings including a gate circuit portion having a gate driving circuit, a signal input portion, and a pad portion in the non-display area and formed on the signal input portion and extending to the pad portion;
And a plurality of second connection wires connected to the plurality of first connection wires and the gate driving circuit.
제 4 항에 있어서,
상기 보호층에는 상기 제 1 연결배선의 끝단을 노출시키는 게이트 콘택홀과 상기 데이터 배선의 끝단을 노출시키는 데이터 콘택홀이 구비된 GIP(gate in panel)구조 액정표시장치용 어레이 기판.
The method of claim 4, wherein
And a gate contact hole exposing the end of the first connection line and a data contact hole exposing the end of the data line, wherein the passivation layer has a gate in panel structure liquid crystal display.
제 5 항에 있어서,
상기 보호층에는 상부에는 상기 게이트 콘택홀에 대응하여 상기 제 1 연결배선과 접촉하는 게이트 패드와, 상기 데이터 콘택홀에 대응하여 상기 데이터 배선과 접촉하는 데이터 패드가 구비된 GIP(gate in panel)구조 액정표시장치용 어레이 기판.The method of claim 5, wherein
The protective layer has a gate in panel (GIP) structure having a gate pad in contact with the first connection line in correspondence with the gate contact hole and a data pad in contact with the data line in correspondence with the data contact hole. Array substrate for liquid crystal display device.
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KR20170078053A (en) * 2015-12-29 2017-07-07 엘지디스플레이 주식회사 Liquid crystal display device
US20220317530A1 (en) * 2020-03-24 2022-10-06 Beijing Boe Display Technology Co., Ltd. Array substrate and display apparatus

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