KR20120101885A - Package module - Google Patents

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KR20120101885A
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Abstract

PURPOSE: A package module is provided to electrically connect packages with different sizes by arranging a connection member with a hole and a pad between stacked packages. CONSTITUTION: A first package(100) includes via holes on both edges thereof. A connection member(300) is arranged on the first package and includes a pad(310) which is electrically connected to a conductive layer. A second package(200) is electrically connected to the pad of the connection member. A joint member(330) electrically connects the first package to the connection member.

Description

패키지 모듈 {PACKAGE MODULE}Package Module {PACKAGE MODULE}

본 발명은 패키지 모듈에 관한 것으로, 보다 상세하게, 서로 다른 크기를 갖는 패키지들 간의 전기적인 연결이 가능한 패키지 모듈에 관한 것이다.The present invention relates to a package module, and more particularly, to a package module capable of electrical connection between packages having different sizes.

일반적으로, 반도체 패키징 기술은 인쇄회로기판(Printed Circuit Board : PCB)에 반도체 칩을 실장하거나 상기 인쇄회로기판 및 반도체 칩을 포함하는 패키지를 서로 전기적으로 연결하고 포장하여 반도체 제품을 제조하는 기술을 말한다. 반도체 집적 회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 효율성을 만족시키기 위해 지속적으로 발전되어 왔다, 최근에 들어서는 전기/전자 제품의 소형화 및 고성능화가 요구됨에 따라 "스택"에 대한 다양한 기술들이 개발되고 있다.In general, semiconductor packaging technology refers to a technology for manufacturing a semiconductor product by mounting a semiconductor chip on a printed circuit board (PCB) or by electrically connecting and packaging a package including the printed circuit board and the semiconductor chip to each other. . Packaging technology for semiconductor integrated circuits has been continuously developed to meet the demand for miniaturization and mounting efficiency. Recently, various technologies for "stack" have been developed as miniaturization and high performance of electric / electronic products are required. have.

반도체 산업에서 말하는 "스택"이란 적어도 둘 이상의 반도체 칩들 또는 상기 반도체 칩을 포함하는 패키지들을 수직으로 쌓아올리는 기술을 일컫는 것으로서, 이러한 스택 기술에 의하면, 메모리 소자의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 두 배 이상의 메모리 용량을 갖는 제품을 구현할 수 있고, 또한, 실장 면적 사용의 효율성을 높일 수 있다.The term "stack" in the semiconductor industry refers to a technology of vertically stacking at least two or more semiconductor chips or packages including the semiconductor chips. According to the stack technology, the memory capacity of a memory device may be implemented in a semiconductor integrated process. Products with more than twice the memory capacity can be implemented and the efficiency of using the footprint can be increased.

그런데, 기존의 스택 기술을 이용한 패키지의 경우에는 서로 다른 크기를 갖는 패키지들 간의 전기적인 연결이 용이하지 않다는 한계가 있다. 왜냐하면, 서로 다른 크기를 갖는 패키지들은 각 패키지들의 전기적인 연결부가 서로 대응되는 위치에 배치되어 있지 않기 때문이다. 그래서, 서로 다른 크기를 갖는 패키지들이 스택되는 경우에는, 상기 각 패키지들 간의 전기적인 연결이 용이하지 않다.However, in the case of a package using a conventional stack technology, there is a limit that electrical connection between packages having different sizes is not easy. This is because packages having different sizes are not disposed at positions in which electrical connections of the respective packages correspond to each other. Thus, when packages having different sizes are stacked, electrical connection between the respective packages is not easy.

본 발명은 서로 다른 크기를 갖는 패키지들 간의 전기적인 연결이 가능한 패키지 모듈을 제공한다.The present invention provides a package module capable of electrical connection between packages having different sizes.

본 발명의 실시예에 따른 반도체 패키지 모듈은, 양측 가장자리부에 비아홀을 구비한 제1 패키지와, 상기 제1 패키지 상에 배치되고, 양측 가장자리부에 상기 제1 패키지의 비아홀과 연결되며 내표면 상에 도전막이 형성된 홀을 구비하며, 중앙부에 상기 도전막과 전기적으로 연결된 패드를 구비한 연결부재와, 상기 연결부재 상에 상기 연결부재의 패드와 전기적으로 연결되도록 배치된 제2 패키지 및 상기 제1 패키지의 비아홀과 상기 연결부재의 홀 내에 상기 제1 패키지와 상기 연결부재를 전기적으로 연결하도록 형성된 접속부재를 포함한다.According to an embodiment of the present invention, a semiconductor package module includes a first package having via holes at both edges thereof, and disposed on the first package, and connected to via holes of the first package at both edges thereof and on an inner surface thereof. A connection member having a hole in which a conductive film is formed, the connection member having a pad electrically connected to the conductive film at a central portion thereof, a second package and the first package disposed on the connection member so as to be electrically connected to the pad of the connection member. And a connection member configured to electrically connect the first package and the connection member in the via hole of the package and the hole of the connection member.

상기 제1 패키지는, 제1 기판과, 상기 제1 기판의 일면 상에 실장된 제1 반도체 칩 및 상기 제1 반도체 칩이 실장된 제1 기판의 일면을 밀봉하며 양측 가장자리부에 비아홀이 구비된 제1 봉지부재를 포함한다.The first package seals a first substrate, a first semiconductor chip mounted on one surface of the first substrate, and one surface of the first substrate on which the first semiconductor chip is mounted, and via holes at both edges thereof. It includes a first sealing member.

상기 제2 패키지는, 제2 기판과, 상기 제2 기판의 일면 상에 실장된 제2 반도체 칩 및 상기 제2 반도체 칩이 실장된 제2 기판의 일면을 밀봉하는 제2 봉지부재를 포함한다.The second package includes a second substrate, a second semiconductor chip mounted on one surface of the second substrate, and a second encapsulation member sealing one surface of the second substrate on which the second semiconductor chip is mounted.

상기 제1 패키지는 제1 크기를 가지며, 상기 제2 패키지는 상기 제1 크기보다 작은 제2 크기를 갖는다.The first package has a first size and the second package has a second size that is smaller than the first size.

상기 연결부재는 상기 제1 패키지와는 동일한 크기를 갖고 상기 제2 패키지보다는 큰 크기를 갖는다.The connecting member has the same size as the first package and has a larger size than the second package.

상기 제1 패키지는 상기 비아홀의 적어도 일부를 매립하도록 형성된 도전성 갭필물질을 더 포함한다.The first package further includes a conductive gapfill material formed to fill at least a portion of the via hole.

상기 도전성 갭필물질은 상기 비아홀의 상단부에서 일부 두께가 리세스되어 하단부를 선택적으로 매립하도록 형성된다.The conductive gap fill material is formed to selectively fill a lower portion by recessing a portion of the thickness in the upper portion of the via hole.

상기 제2 패키지는 하면에 상기 연결부재의 패드와 콘택하도록 형성된 외부접속단자를 더 포함한다.The second package further includes an external connection terminal formed on a lower surface of the second package to contact the pad of the connection member.

상기 연결부재는 플렉서블 기판을 포함한다.The connection member includes a flexible substrate.

상기 제1 패키지와 상기 연결부재 사이에 개재된 접착 테이프를 더 포함한다.Further comprising an adhesive tape interposed between the first package and the connecting member.

상기 연결부재는 상기 도전막과 상기 패드 간을 전기적으로 연결하는 회로배선을 더 포함한다.The connection member further includes a circuit wiring for electrically connecting the conductive film and the pad.

상기 접속부재는 솔더볼을 포함한다.The connection member includes a solder ball.

본 발명은 서로 다른 크기를 갖는 패키지들이 스택하고 상기 스택된 패키지들 사이에 홀 및 패드를 구비한 연결부재를 배치함으로써, 상기 서로 다른 크기를 갖는 패키지들 간의 전기적인 연결을 용이하게 수행할 수 있다.The present invention stacks packages having different sizes and arranges connecting members having holes and pads between the stacked packages, thereby enabling easy electrical connection between the packages having different sizes. .

즉, 본 발명은 상기 연결부재의 홀과 연결되는 비아홀을 갖는 하부 패키지와 상기 연결부재를 전기적으로 연결하고, 상기 연결부재의 패드와 상부 패키지를 전기적으로 연결하며, 상기 연결부재의 홀 내에 상기 패드와 전기적으로 연결되는 도전막을 형성함으로써, 상기 연결부재를 통해 서로 다른 크기를 갖는 상부 및 하부 패키지들 간의 전기적이 연결을 용이하게 할 수 있다.That is, the present invention electrically connects the lower package having the via hole connected to the hole of the connecting member and the connecting member, electrically connecting the pad of the connecting member and the upper package, and the pad in the hole of the connecting member. By forming a conductive film that is electrically connected with each other, electrical connection between upper and lower packages having different sizes may be facilitated through the connection member.

도 1a 내지 도 1b는 본 발명의 실시예에 따른 반도체 패키지의 비아홀 형성방법을 설명하기 위한 공정별 단면도들이다.
도 2는 본 발명의 실시예에 따른 패키지 모듈을 설명하기 위한 단면도이다.
도 3은 본 발명의 실시예에 따른 패키지 모듈의 연결부재를 설명하기 위한 평면도이다.1A through 1B are cross-sectional views illustrating processes of forming a via hole of a semiconductor package according to an exemplary embodiment of the present invention.
2 is a cross-sectional view illustrating a package module according to an embodiment of the present invention.
3 is a plan view illustrating a connection member of a package module according to an exemplary embodiment of the present invention.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 1a 내지 도 1b는 본 발명의 실시예에 따른 반도체 패키지의 비아홀 형성방법을 설명하기 위한 공정별 단면도들이다.1A through 1B are cross-sectional views illustrating processes of forming a via hole of a semiconductor package according to an exemplary embodiment of the present invention.

도 1a를 참조하면, 일면 상에 배선부(112)를 구비한 제1 기판(110)을 마련한다. 상기 배선부(112)는 상기 제1 기판(110)과 전기적으로 연결되어 있다. 상기 제1 기판(110) 상에 접착제(115)의 개재하에 제1 반도체 칩(120)을 배치한다. 상기 제1 반도체 칩(120)을 제1 본딩와이어(122)를 이용하여 상기 제1 기판(110), 즉, 제1 기판(110)의 배선부(112)와 전기적으로 연결시킨다. 상기 제1 반도체 칩(120)이 배치된 제1 기판(110)의 일면 상에 상기 일면을 밀봉하는 제1 봉지부재(130)를 형성해서 제1 패키지(100)를 제조한다.Referring to FIG. 1A, a first substrate 110 having a wiring part 112 is provided on one surface. The wiring part 112 is electrically connected to the first substrate 110. The first semiconductor chip 120 is disposed on the first substrate 110 with the adhesive 115 interposed therebetween. The first semiconductor chip 120 is electrically connected to the first substrate 110, that is, the wiring part 112 of the first substrate 110 using the first bonding wire 122. The first package 100 is manufactured by forming a first encapsulation member 130 that seals the one surface on one surface of the first substrate 110 on which the first semiconductor chip 120 is disposed.

한편, 도시하지는 않았으나, 상기 제1 반도체 칩(120)은 상기 제1 본딩와이어(122) 외의 다른 수단, 예컨대, 범프, 관통전극 등의 다양한 방식을 통해 상기 제1 기판(110)과 전기적으로 연결되는 것도 가능하다. 또한, 도시하지는 않았으나, 상기 제1 기판(110)의 일면 상에는 적어도 둘 이상의 다수개의 제1 반도체 칩(120)들이 스택되어 실장되는 것도 가능하다.Although not illustrated, the first semiconductor chip 120 may be electrically connected to the first substrate 110 through various methods other than the first bonding wire 122, for example, a bump and a through electrode. It is also possible. Although not shown, at least two or more first semiconductor chips 120 may be stacked and mounted on one surface of the first substrate 110.

도 1b를 참조하면, 상기 제1 패키지(100)의 하부와 상부 각각에 제1 및 제2 몰드(10, 20)를 배치하고, 이를 통해, 상기 제1 패키지(100)의 제1 봉지부재(130) 내에 비아홀(VH)을 형성한다. 구체적으로, 리세스부(R)를 갖는 제1 몰드(10)의 상기 리세스부(R)에 상기 제1 패키지(100)를 배치하고, 상기 제1 패키지(100)의 상부에 돌출부(P)를 갖는 제2 몰드(20)를 배치하며, 상기 제1 및 제2 몰드(10, 20)로 제1 패키지(100)를 압착하면, 그 결과, 상기 제2 몰드(20))의 돌출부(P)에 의해 제1 패키지의 제1 봉지부재(130) 내에 비아홀(VH)이 형성되는 것이다. Referring to FIG. 1B, the first and second molds 10 and 20 are disposed on the lower and upper portions of the first package 100, and thereby, the first encapsulation member of the first package 100 ( The via hole VH is formed in the 130. Specifically, the first package 100 is disposed in the recess R of the first mold 10 having the recess R, and the protrusion P is disposed on the first package 100. ) Is disposed, and when the first package 100 is squeezed by the first and second molds 10 and 20, the protrusions of the second mold 20 are formed. Vias VH are formed in the first encapsulation member 130 of the first package by P).

상기 비아홀(VH)은 상기 제1 패키지(100)의 양쪽 가장자리부에 형성되며, 제1 기판(110)의 배선부(112)를 노출시키는 깊이로 형성된다. 또한, 상기 비아홀(VH)은 상기 제1 패키지(100)의 양쪽 가장자리부에 각각 적어도 하나 이상의 다수개가 형성되어도 무방하다. The via hole VH is formed at both edges of the first package 100 and is formed to a depth that exposes the wiring 112 of the first substrate 110. In addition, at least one or more plurality of via holes VH may be formed at both edge portions of the first package 100.

도 2는 본 발명의 실시예에 따른 패키지 모듈을 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating a package module according to an embodiment of the present invention.

도시된 바와 같이, 본 발명의 실시예에 따른 반도체 패키지 모듈은 하부에 배치된 제1 패키지(100)와, 상기 제1 패키지(100)의 상부에 배치되며 상기 제1 패키지(100)와 서로 다른 크기를 갖는 제2 패키지(200) 및 상기 제1 패키지(100)와 제2 패키지(200) 사이에 배치되어 상기 제1 패키지(100)와 제2 패키지(200) 간을 전기적으로 연결하는 연결부재(300)를 포함한다. 예를 들어, 상기 제1 패키지(100)는 제1 크기를 갖고, 상기 연결부재(300)는 상기 제1 패키지(100)와 동일한 크기를 가지며, 상기 제2 패키지(200)는 상기 제1 크기보다 작은 제2 크기를 갖는다.As shown, the semiconductor package module according to an embodiment of the present invention is different from the first package 100 and the first package 100 disposed below the first package 100 and different from the first package 100. A connecting member disposed between the second package 200 having a size and the first package 100 and the second package 200 to electrically connect the first package 100 and the second package 200. 300. For example, the first package 100 has a first size, the connection member 300 has the same size as the first package 100, and the second package 200 has the first size. Have a smaller second size.

상기 제1 패키지(100)는, 배선부(112)를 구비한 제1 기판(110)과, 접착제(115)의 개재하에 상기 제1 기판(110)의 일면 상에 실장된 제1 반도체 칩(120) 및 상기 제1 반도체 칩(120)이 실장된 제1 기판(110)의 일면을 밀봉하는 제1 봉지부재(130)를 포함한다. 상기 제1 기판(110)의 일면에 대향하는 타면에는 제1 외부접속단자(150)가 형성되어 있다.The first package 100 may include a first semiconductor chip having a wiring portion 112 and a first semiconductor chip mounted on one surface of the first substrate 110 through an adhesive 115. 120 and a first encapsulation member 130 for sealing one surface of the first substrate 110 on which the first semiconductor chip 120 is mounted. The first external connection terminal 150 is formed on the other surface of the first substrate 110 that faces the one surface of the first substrate 110.

상기 제1 반도체 칩(120)은 예컨대, 제1 본딩와이어(122)를 통해 상기 제1 기판(110)의 배선부(112)와 전기적으로 연결되며, 도시하지는 않았으나, 예컨대, 범프, 관통전극 등의 다양한 방식을 통해 상기 제1 기판(110)과 전기적으로 연결되는 것도 가능하다. 또한, 도시하지는 않았으나, 상기 제1 기판(110)의 일면 상에는 적어도 둘 이상의 다수개의 제1 반도체 칩(120)들이 스택되어 실장되는 것도 가능하다.The first semiconductor chip 120 is electrically connected to the wiring part 112 of the first substrate 110 through, for example, the first bonding wire 122, but is not illustrated, for example, bumps, through electrodes, or the like. It is also possible to be electrically connected to the first substrate 110 through various ways. Although not shown, at least two or more first semiconductor chips 120 may be stacked and mounted on one surface of the first substrate 110.

그리고, 상기 제1 봉지부재(130)의 양측 가장자리부에 비아홀(VH)이 구비되어 있으며, 상기 비아홀(VH)은 상기 제1 기판(110)의 배선부(112)가 노출되도록 형성되어 있다. 또한, 상기 비아홀(VH) 내에는 상기 비아홀(VH)의 적어도 일부를 매립하도록 도전성 갭필물질(140)이 형성되는 것도 가능하다. 예컨대, 상기 도전성 갭필물질(140)은 상기 비아홀(VH)의 상단부에서 일부 두께가 리세스되어 상기 비아홀(VH)의 하단부를 선택적으로 매립하도록 형성되어 있다.In addition, via holes VH are provided at both edges of the first encapsulation member 130, and the via holes VH are formed to expose the wiring part 112 of the first substrate 110. In addition, the conductive gap fill material 140 may be formed in the via hole VH to fill at least a portion of the via hole VH. For example, the conductive gap fill material 140 is formed to selectively fill a lower end portion of the via hole VH by recessing a portion of the thickness at the upper end portion of the via hole VH.

상기 제1 패키지(100) 상에는 연결부재(300)가 배치되어 있다. 상기 연결부재(300)는, 예컨대, 플렉서블(Flexible substrate)을 포함한다. 구체적으로, 상기 연결부재(300)는 접착 테이프(160)의 개재하에 상기 제1 패키지(100) 상에 배치되고, 상기 제1 패키지(100)와는 동일한 크기를 갖고 상기 제2 패키지(200)보다는 큰 크기를 갖는다. The connection member 300 is disposed on the first package 100. The connection member 300 includes, for example, a flexible substrate. Specifically, the connection member 300 is disposed on the first package 100 under the interposition of the adhesive tape 160, has the same size as the first package 100, and is smaller than the second package 200. Has a large size.

그리고, 상기 연결부재(300)의 양측 가장자리부에 상기 제1 패키지(100)의 비아홀(VH)과 연결된 홀(H)이 구비되어 있으며, 상기 홀(H)의 내표면 상에는 도전막(도시안됨)이 형성되어 있다. 또한, 상기 연결부재(300)의 중앙부에는 상기 도전막과 전기적으로 연결된 패드(310)가 형성되어 있다.In addition, holes H connected to the via holes VH of the first package 100 are provided at both edges of the connection member 300, and a conductive film (not shown) is formed on an inner surface of the holes H. ) Is formed. In addition, a pad 310 electrically connected to the conductive layer is formed at a central portion of the connection member 300.

도 3은 본 발명의 실시예에 따른 연결부재를 설명하기 위한 평면도로서, 도시된 바와 같이, 연결부재(300)의 양측 가장자리부에 다수개의 홀(H)들이 구비되어 있으며, 상기 다수개의 홀(H)들은 제1 패키지(100)의 비아홀(VH)과 연결되도록 배치된다. 상기 각 홀(H)의 내표면 상에는 도전막(315)이 형성되어 있다. 또한, 상기 연결부재(300)의 중앙부에는 상기 도전막(315)과 각각 전기적으로 연결된 패드(310)가 형성되어 있다. 상기 도전막(315)과 상기 패드(310)는, 예컨대, 회로배선(320)에 의해 각각 전기적으로 연결된다.3 is a plan view for explaining a connection member according to an embodiment of the present invention, as shown, a plurality of holes (H) are provided at both edges of the connection member 300, the plurality of holes ( H) are arranged to be connected to the via hole VH of the first package 100. A conductive film 315 is formed on the inner surface of each of the holes H. In addition, pads 310 electrically connected to the conductive layer 315 are formed at the center of the connection member 300. The conductive layer 315 and the pad 310 are electrically connected to each other by, for example, a circuit wiring 320.

서로 연결된 상기 제1 패키지(100)의 비아홀(VH)과 상기 연결부재(300)의 홀(H) 내에 접속부재(330)가 형성되어 있다. 상기 접속부재는, 예컨대, 솔더볼을 포함한다. 한편, 도시하지는 않았으나, 상기 제1 패키지(100)의 비아홀(VH) 하단부에 도전성 갭필물질(140)이 형성되어 있지 않은 경우에는, 상기 접속부재(330)가 상기 제1 패키지(100)의 비아홀(VH)을 완전히 채움과 아울러 상기 연결부재(300)의 홀(H)을 매립하도록 형성된다.The connection member 330 is formed in the via hole VH of the first package 100 connected to each other and the hole H of the connection member 300. The connection member includes, for example, a solder ball. Although not illustrated, when the conductive gap fill material 140 is not formed at the lower end of the via hole VH of the first package 100, the connection member 330 is a via hole of the first package 100. It is formed to completely fill the (VH) and to fill the hole (H) of the connecting member (300).

여기서, 본 발명은 서로 연결된 제1 패키지(100)의 비아홀(VH)과 연결부재(300)의 홀(H) 내에 접속부재(330)가 형성됨으로써, 상기 제1 패키지(100)와 연결부재(300)가 전기적으로 연결된다.Here, in the present invention, the connection member 330 is formed in the via hole VH of the first package 100 connected to each other and the hole H of the connection member 300, whereby the first package 100 and the connection member ( 300 is electrically connected.

상기 연결부재(300)의 중앙부에 형성된 패드(310) 상에 제2 패키지(200)가 배치되어 있다. 상기 제2 패키지(200)는 상기 제1 패키지(100) 및 연결부재(300)보다 작은 제2 크기를 갖는다. 상기 제2 패키지(200)는, 제2 기판(210)과, 상기 제2 기판(210)의 일면 상에 접착제(215)의 개재하에 실장된 제2 반도체 칩(220) 및 상기 제2 반도체 칩(220)이 실장된 제2 기판(210)의 일면을 밀봉하는 제2 봉지부재(230)를 포함한다. The second package 200 is disposed on the pad 310 formed at the center of the connection member 300. The second package 200 has a second size smaller than the first package 100 and the connection member 300. The second package 200 includes a second substrate 210, a second semiconductor chip 220 and a second semiconductor chip mounted on one surface of the second substrate 210 with an adhesive 215 interposed therebetween. The second encapsulation member 230 sealing one surface of the second substrate 210 on which the 220 is mounted is included.

상기 제2 반도체 칩(220)은 예컨대, 제2 본딩와이어(222)를 통해 상기 제2 기판(210)과 전기적으로 연결되며, 도시하지는 않았으나, 예컨대, 범프, 관통전극 등의 다양한 방식을 통해 상기 제2 기판(210)과 전기적으로 연결되는 것도 가능하다. 또한, 도시하지는 않았으나, 상기 제2 기판(210)의 일면 상에는 적어도 둘 이상의 다수개의 제2 반도체 칩(220)들이 스택되어 실장되는 것도 가능하다.The second semiconductor chip 220 is electrically connected to the second substrate 210 through, for example, a second bonding wire 222. Although not illustrated, the second semiconductor chip 220 may be formed through various methods such as bumps and through electrodes. It is also possible to be electrically connected to the second substrate 210. Although not shown, at least two or more second semiconductor chips 220 may be stacked and mounted on one surface of the second substrate 210.

그리고, 상기 제2 기판(210)의 일면에 대향하는 타면에는 제2 외부접속단자(240)가 형성되어 있으며, 상기 제2 외부접속단자(240)는 상기 연결부재(300)의 패드(310) 상에 배치되어 상기 연결부재(300)와 전기적으로 연결된다.In addition, a second external connection terminal 240 is formed on the other surface of the second substrate 210 opposite to one surface of the second substrate 210, and the second external connection terminal 240 is a pad 310 of the connection member 300. Disposed on and electrically connected to the connection member 300.

여기서, 상기 연결부재(300)는 서로 다른 크기를 갖는 제1 패키지(100)와 제2 패키지(200) 사이에 배치되어, 상기 제1 패키지(100)와 제2 패키지(200)를 전기적으로 연결하는 역할을 한다. 즉, 상기 제1 패키지(100)의 비아홀(VH)과 상기 연결부재(300)의 홀(H) 내에 접속부재(330)가 형성되어 상기 제1 패키지(100)와 연결부재(300)가 전기적으로 연결되며, 상기 연결부재(300)의 패드(310) 상에 제2 외부접속단자(240)의 개재하에 제2 패키지(200)가 배치되어 상기 제2 패키지(200)와 연결부재(300)가 전기적으로 연결된다.Here, the connection member 300 is disposed between the first package 100 and the second package 200 having different sizes, and electrically connects the first package 100 and the second package 200. It plays a role. That is, the connection member 330 is formed in the via hole VH of the first package 100 and the hole H of the connection member 300 to electrically connect the first package 100 and the connection member 300. The second package 200 is disposed on the pad 310 of the connection member 300 under the interposition of the second external connection terminal 240 so that the second package 200 and the connection member 300 are disposed. Is electrically connected.

따라서, 본 발명은 서로 다른 크기를 갖는 제1 및 제2 패키지(100, 200)들이 스택되고, 그래서, 상기 제1 및 제2 패키지(100, 200)들의 전기적인 연결부가 서로 대응되는 위치에 배치되지 않더라도, 양측 가장자리부에 홀(H)이 구비되고 중앙부에 패드(310)가 구비된 연결부재(300)를 통해, 상기 서로 다른 크기를 갖는 제1 및 제2 패키지(100, 200)들의 전기적인 연결이 용이해진다.Accordingly, in the present invention, the first and second packages 100 and 200 having different sizes are stacked, so that the electrical connections of the first and second packages 100 and 200 are disposed at positions corresponding to each other. If not, through the connecting member 300 having a hole (H) at both edges and a pad 310 in the center, the electrical of the first and second packages 100 and 200 having different sizes Easy connection

한편, 도시하지는 않았으나, 본 발명은 상기 연결부재의 비아홀과 패드가 배치된 위치를 변경하여 상기 제1 패키지 상에 상기 제1 패키지보다 큰 크기를 갖는 제2 패키지가 배치되는 경우에도 적용 가능하며, 상기 제2 패키지 상에 연결부재의 개재하에 추가로 다른 패키지들이 배치되는 경우에도 적용 가능하다.Although not shown, the present invention is applicable to a case in which a second package having a larger size than the first package is disposed on the first package by changing a position where via holes and pads of the connection member are disposed. It is also applicable to the case where other packages are additionally arranged on the second package under the connection member.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

10 : 제1 몰드 20 : 제2 몰드
100 : 제1 패키지 110 : 제1 기판
112 : 배선부 115 : 접착제
120 : 제1 반도체 칩 122 : 제1 본딩와이어
130 : 제1 봉지부재 VH : 비아홀
150 : 제1 외부접속단자 160 : 접착 테이프
200 : 제2 패키지 210 : 제2 기판
215 : 접착제 220 : 제2 반도체 칩
222 : 제2 본딩와이어 230 : 제2 봉지부재
240 : 제2 외부접속단자 300 : 연결부재
310 : 패드 H : 홀
315 : 도전막 320 : 회로배선
330 : 접속부재10: first mold 20: second mold
100: first package 110: first substrate
112: wiring portion 115: adhesive
120: first semiconductor chip 122: first bonding wire
130: first sealing member VH: via hole
150: first external connection terminal 160: adhesive tape
200: second package 210: second substrate
215: adhesive 220: second semiconductor chip
222: second bonding wire 230: second sealing member
240: second external connection terminal 300: connection member
310: pad H: hole
315 conductive film 320 wiring
330: connecting member

Claims (12)

양측 가장자리부에 비아홀을 구비한 제1 패키지;
상기 제1 패키지 상에 배치되고, 양측 가장자리부에 상기 제1 패키지의 비아홀과 연결되며 내표면 상에 도전막이 형성된 홀을 구비하며, 중앙부에 상기 도전막과 전기적으로 연결된 패드를 구비한 연결부재;
상기 연결부재 상에 상기 연결부재의 패드와 전기적으로 연결되도록 배치된 제2 패키지; 및
상기 제1 패키지의 비아홀과 상기 연결부재의 홀 내에 상기 제1 패키지와 상기 연결부재를 전기적으로 연결하도록 형성된 접속부재;
을 포함하는 패키지 모듈.A first package having via holes at both edges thereof;
A connection member disposed on the first package, the connection member having a hole connected to the via hole of the first package at both edges thereof and having a conductive film formed on an inner surface thereof, and having a pad electrically connected to the conductive film at a central portion thereof;
A second package disposed on the connection member to be electrically connected to the pad of the connection member; And
A connection member formed to electrically connect the first package and the connection member to the via hole of the first package and the hole of the connection member;
Package module comprising a. 제 1 항에 있어서,
상기 제1 패키지는, 제1 기판과, 상기 제1 기판의 일면 상에 실장된 제1 반도체 칩 및 상기 제1 반도체 칩이 실장된 제1 기판의 일면을 밀봉하며 양측 가장자리부에 비아홀이 구비된 제1 봉지부재를 포함하는 것을 특징으로 하는 패키지 모듈.The method of claim 1,
The first package seals a first substrate, a first semiconductor chip mounted on one surface of the first substrate, and one surface of the first substrate on which the first semiconductor chip is mounted, and via holes at both edges thereof. A package module comprising a first sealing member. 제 1 항에 있어서,
상기 제2 패키지는, 제2 기판과, 상기 제2 기판의 일면 상에 실장된 제2 반도체 칩 및 상기 제2 반도체 칩이 실장된 제2 기판의 일면을 밀봉하는 제2 봉지부재를 포함하는 것을 특징으로 하는 패키지 모듈.The method of claim 1,
The second package may include a second substrate, a second semiconductor chip mounted on one surface of the second substrate, and a second sealing member sealing one surface of the second substrate on which the second semiconductor chip is mounted. Characterized by a package module. 제 1 항에 있어서,
상기 제1 패키지는 제1 크기를 가지며, 상기 제2 패키지는 상기 제1 크기보다 작은 제2 크기를 갖는 것을 특징으로 하는 패키지 모듈.The method of claim 1,
Wherein the first package has a first size and the second package has a second size that is smaller than the first size. 제 1 항에 있어서,
상기 연결부재는 상기 제1 패키지와는 동일한 크기를 갖고 상기 제2 패키지보다는 큰 크기를 갖는 것을 특징으로 하는 패키지 모듈The method of claim 1,
The connecting member is a package module, characterized in that having the same size as the first package and larger than the second package 제 1 항에 있어서,
상기 제1 패키지는 상기 비아홀의 적어도 일부를 매립하도록 형성된 도전성 갭필물질을 더 포함하는 것을 특징으로 하는 패키지 모듈.The method of claim 1,
And the first package further includes a conductive gapfill material formed to fill at least a portion of the via hole. 제 6 항에 있어서,
상기 도전성 갭필물질은 상기 비아홀의 상단부에서 일부 두께가 리세스되어 하단부를 선택적으로 매립하도록 형성된 것을 특징으로 하는 패키지 모듈.The method according to claim 6,
The conductive gapfill material is a package module, characterized in that formed in the upper portion of the via hole is recessed in part of the thickness selectively fill the lower portion. 제 1 항에 있어서,
상기 제2 패키지는 하면에 상기 연결부재의 패드와 콘택하도록 형성된 외부접속단자를 더 포함하는 것을 특징으로 하는 패키지 모듈.The method of claim 1,
The second package may further include an external connection terminal formed on a lower surface of the second package to contact the pad of the connection member. 제 1 항에 있어서,
상기 연결부재는 플렉서블 기판을 포함하는 것을 특징으로 하는 패키지 모듈.The method of claim 1,
The connecting member is a package module, characterized in that it comprises a flexible substrate. 제 1 항에 있어서,
상기 제1 패키지와 상기 연결부재 사이에 개재된 접착 테이프를 더 포함하는 것을 특징으로 하는 패키지 모듈.The method of claim 1,
The package module further comprises an adhesive tape interposed between the first package and the connecting member. 제 1 항에 있어서,
상기 연결부재는 상기 도전막과 상기 패드 간을 전기적으로 연결하는 회로배선을 더 포함하는 것을 특징으로 하는 패키지 모듈.The method of claim 1,
The connecting member further comprises a circuit wiring for electrically connecting between the conductive film and the pad. 제 1 항에 있어서,
상기 접속부재는 솔더볼을 포함하는 것을 특징으로 하는 패키지 모듈.
The method of claim 1,
The connecting member is a package module, characterized in that it comprises a solder ball.
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