KR101207883B1 - package module - Google Patents

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KR101207883B1
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Abstract

본 발명은 수직으로 스택된 패키지들 간의 전기적인 연결이 용이한 패키지 모듈을 개시한다. 개시된 본 발명에 따른 패키지 모듈은, 제1 기판과 상기 제1 기판의 일면 상에 실장된 제1 반도체 칩 및 상기 제1 반도체 칩이 실장된 제1 기판의 일면 상에 형성된 제1 봉지부재를 포함하며, 상기 제1 봉지부재의 양측 가장자리부에 비아 전극이 구비된 제1 패키지, 상기 제1 패키지의 제1 봉지부재 상에 상기 비아 전극과 전기적으로 연결되도록 형성된 패드 및 상기 제1 패키지 상부에 상기 패드와 전기적으로 연결되도록 배치된 제2 패키지를 포함한다.The present invention discloses a package module that facilitates electrical connection between vertically stacked packages. The disclosed package module includes a first substrate, a first semiconductor chip mounted on one surface of the first substrate, and a first encapsulation member formed on one surface of the first substrate on which the first semiconductor chip is mounted. And a first package having via electrodes at both edges of the first encapsulation member, a pad formed to be electrically connected to the via electrode on the first encapsulation member of the first package, and the upper portion of the first package. And a second package disposed to be electrically connected with the pad.

Description

패키지 모듈 {PACKAGE MODULE}Package Module {PACKAGE MODULE}

본 발명은 패키지 모듈에 관한 것으로, 보다 상세하게, 수직으로 스택된 패키지들 간의 전기적인 연결이 용이한 패키지 모듈에 관한 것이다.The present invention relates to a package module, and more particularly, to a package module that facilitates electrical connection between vertically stacked packages.

일반적으로, 반도체 패키징 기술은 인쇄회로기판(Printed Circuit Board : PCB)에 반도체 칩을 실장하거나 상기 인쇄회로기판 및 반도체 칩을 포함하는 패키지를 서로 전기적으로 연결하고 포장하여 반도체 제품을 제조하는 기술을 말한다. 반도체 집적 회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 효율성을 만족시키기 위해 지속적으로 발전되어 왔다, 최근에 들어서는 전기/전자 제품의 소형화 및 고성능화가 요구됨에 따라 "스택"에 대한 다양한 기술들이 개발되고 있다.In general, semiconductor packaging technology refers to a technology for manufacturing a semiconductor product by mounting a semiconductor chip on a printed circuit board (PCB) or by electrically connecting and packaging a package including the printed circuit board and the semiconductor chip to each other. . Packaging technology for semiconductor integrated circuits has been continuously developed to meet the demand for miniaturization and mounting efficiency. Recently, various technologies for "stack" have been developed as miniaturization and high performance of electric / electronic products are required. have.

반도체 산업에서 말하는 "스택"이란 적어도 둘 이상의 반도체 칩들 또는 상기 반도체 칩을 포함하는 패키지들을 수직으로 쌓아올리는 기술을 일컫는 것으로서, 이러한 스택 기술에 의하면, 메모리 소자의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 두 배 이상의 메모리 용량을 갖는 제품을 구현할 수 있고, 또한, 실장 면적 사용의 효율성을 높일 수 있다.The term "stack" in the semiconductor industry refers to a technology of vertically stacking at least two or more semiconductor chips or packages including the semiconductor chips. According to the stack technology, the memory capacity of a memory device may be implemented in a semiconductor integrated process. Products with more than twice the memory capacity can be implemented and the efficiency of using the footprint can be increased.

그런데, 기존의 스택 기술을 이용한 패키지의 경우에는 수직으로 스택된 패키지들 간의 전기적인 연결이 용이하지 않다는 단점이 있다. 특히, 서로 다른 크기를 갖는 패키지들을 수직으로 스택하는 경우에는, 각 패키지들의 전기적인 연결부가 서로 대응되는 위치에 배치되기 어려우며, 그래서, 수직으로 스택된 패키지들 간의 전기적인 연결이 용이하지 않다. However, in the case of a package using a conventional stack technology, there is a disadvantage in that electrical connection between vertically stacked packages is not easy. In particular, in the case of vertically stacking packages having different sizes, it is difficult for electrical connections of the respective packages to be disposed at corresponding positions, so that electrical connection between vertically stacked packages is not easy.

본 발명은 수직으로 스택된 패키지들 간의 전기적인 연결이 용이한 패키지 모듈을 제공한다.The present invention provides a package module that facilitates electrical connection between vertically stacked packages.

본 발명의 실시예에 따른 패키지 모듈은, 제1 기판과 상기 제1 기판의 일면 상에 실장된 제1 반도체 칩 및 상기 제1 반도체 칩이 실장된 제1 기판의 일면 상에 형성된 제1 봉지부재를 포함하며, 상기 제1 봉지부재의 양측 가장자리부에 비아 전극이 구비된 제1 패키지, 상기 제1 패키지의 제1 봉지부재 상에 상기 비아 전극과 전기적으로 연결되도록 형성된 패드 및 상기 제1 패키지 상부에 상기 패드와 전기적으로 연결되도록 배치된 제2 패키지를 포함한다.The package module according to an exemplary embodiment of the present invention may include a first encapsulation member formed on a first substrate, a first semiconductor chip mounted on one surface of the first substrate, and a first substrate on which the first semiconductor chip is mounted. A first package including via electrodes at both edges of the first encapsulation member, a pad formed to be electrically connected to the via electrode on the first encapsulation member of the first package, and an upper portion of the first package; And a second package disposed to be electrically connected to the pad.

상기 제1 패키지는 제1 크기를 가지며, 상기 제2 패키지는 상기 제1 크기보다 작은 제2 크기를 갖는다.The first package has a first size and the second package has a second size that is smaller than the first size.

본 발명의 실시예에 따른 패키지 모듈은, 상기 제1 패키지의 제1 봉지부재 상에 형성되며 상기 비아 전극과 상기 패드를 전기적으로 연결하는 도전막 패턴을 더 포함한다.The package module according to an embodiment of the present invention further includes a conductive film pattern formed on the first encapsulation member of the first package and electrically connecting the via electrode and the pad.

상기 도전막 패턴은 상기 제1 봉지부재의 표면 상에 돌출되도록 형성된다.The conductive film pattern is formed to protrude on the surface of the first encapsulation member.

상기 도전막 패턴은 상기 제1 봉지부재의 상면에 구비된 그루브(Groove) 내에 형성된다.The conductive layer pattern is formed in a groove provided on an upper surface of the first encapsulation member.

상기 제2 패키지는 제2 기판과 상기 제2 기판의 일면 상에 실장된 제2 반도체 칩 및 상기 제2 기판의 일면을 밀봉하도록 형성된 제2 봉지부재를 포함한다.The second package includes a second substrate, a second semiconductor chip mounted on one surface of the second substrate, and a second sealing member formed to seal one surface of the second substrate.

상기 제2 패키지는 상기 제2 기판의 일면에 대향하는 타면에 상기 패드와 콘택하도록 형성된 외부접속단자를 더 포함한다.The second package further includes an external connection terminal formed to contact the pad on the other surface of the second substrate facing the one surface of the second substrate.

본 발명은 서로 다른 크기를 갖는 패키지들을 수직으로 스택하되, 하부에 배치된 패키지의 봉지부재 상에 패드를 형성하고 그 상부에 상기 패드와 콘택하도록 패키지를 수직으로 스택함으로써, 상기 하부에 배치된 패키지와 상부에 배치된 패키지 간의 전기적인 연결을 용이하게 수행할 수 있다.The present invention is to vertically stack the packages having different sizes, by forming a pad on the sealing member of the package disposed on the bottom and vertically stack the package to contact the pad on the top, thereby placing the package placed on the lower And electrical connection between the package disposed on the upper portion can be easily performed.

도 1은 본 발명의 실시예에 따른 패키지 모듈을 설명하기 위해 도시한 단면도이다.
도 2는 본 발명의 실시예에 따른 패키지 모듈을 설명하기 위해 도시한 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 패키지 모듈을 설명하기 위해 도시한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 패키지 모듈을 설명하기 위해 도시한 단면도이다.1 is a cross-sectional view illustrating a package module according to an embodiment of the present invention.
2 is a plan view illustrating a package module according to an embodiment of the present invention.
3 is a cross-sectional view illustrating a package module according to another embodiment of the present invention.
4 is a cross-sectional view illustrating a package module according to another embodiment of the present invention.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명의 실시예에 따른 패키지 모듈을 설명하기 위해 도시한 단면도이다.1 is a cross-sectional view illustrating a package module according to an embodiment of the present invention.

도시된 바와 같이, 배선부(112)를 포함하는 제1 기판(110)과 상기 제1 기판(110)의 일면 상에 실장된 제1 반도체 칩(120) 및 상기 제1 반도체 칩(120)이 실장된 제1 기판(110)의 일면 상에 형성된 제1 봉지부재(130)를 포함하는 제1 패키지(100)가 배치되어 있다. 상기 제1 패키지(100)는, 예컨대, 제1 크기를 갖는다.As illustrated, the first substrate 110 including the wiring part 112, the first semiconductor chip 120 and the first semiconductor chip 120 mounted on one surface of the first substrate 110 may be formed. The first package 100 including the first encapsulation member 130 formed on one surface of the mounted first substrate 110 is disposed. The first package 100 has, for example, a first size.

상기 제1 패키지(100)의 제1 반도체 칩(120)은 접착제(115)의 개재하에 상기 제1 기판(110)의 일면 상에 배치되며, 예컨대, 제1 본딩와이어(122)에 의해 상기 제1 기판(110)의 배선부(112)와 전기적으로 연결되어 있다. 그리고, 상기 제1 패키지(100) 양측 가장자리부의 제1 봉지부재(130) 내에는 각각 비아 전극(140)이 형성되어 있다. 상기 비아 전극(140)은 상기 제1 기판(110)의 배선부(112)와 콘택하도록 형성되어, 상기 제1 패키지(100)의 제1 기판(110)과 전기적으로 연결된다. 상기 제1 기판(110)의 일면에 대향하는 타면에는 제1 외부접속단자(150)가 형성되어 있다.The first semiconductor chip 120 of the first package 100 is disposed on one surface of the first substrate 110 through the adhesive 115, for example, by the first bonding wire 122. 1 is electrically connected to the wiring portion 112 of the substrate 110. In addition, via electrodes 140 are formed in the first encapsulation member 130 at both edges of the first package 100. The via electrode 140 is formed to contact the wiring part 112 of the first substrate 110 and is electrically connected to the first substrate 110 of the first package 100. The first external connection terminal 150 is formed on the other surface of the first substrate 110 that faces the one surface of the first substrate 110.

한편, 도시하지는 않았으나, 상기 제1 반도체 칩(120)은 상기 제1 본딩와이어(122) 외의 다른 수단, 예컨대, 범프, 솔더 볼, 관통전극 등의 다양한 방식을 통해 상기 제1 기판(110)과 전기적으로 연결되는 것도 가능하다. 또한, 도시하지는 않았으나, 상기 제1 기판(110)의 일면 상에는 적어도 둘 이상의 다수개의 제1 반도체 칩(120)들이 스택되어 실장되는 것도 가능하다.Although not shown, the first semiconductor chip 120 may be connected to the first substrate 110 through various methods other than the first bonding wire 122, such as bumps, solder balls, and through electrodes. It is also possible to be electrically connected. Although not shown, at least two or more first semiconductor chips 120 may be stacked and mounted on one surface of the first substrate 110.

도 2는 본 발명의 실시예에 따른 패키지 모듈을 설명하기 위해 도시한 평면도로서, 구체적으로, 상기 제1 패키지의 제1 봉지부재 부분을 도시한 평면도이다.FIG. 2 is a plan view illustrating a package module according to an exemplary embodiment of the present invention. Specifically, FIG. 2 is a plan view illustrating a first encapsulation member of the first package.

도 1 및 도 2에 도시된 바와 같이, 상기 제1 패키지(100)의 제1 봉지부재(130)의 양측 가장자리 부분에 각각 다수개의 비아 전극(140)들이 형성되어 있으며, 상기 제1 봉지부재(130) 부분, 예컨대, 중앙 부분 상에는 상기 비아 전극(140)과 전기적으로 연결되도록 패드(160)가 형성되어 있다. 상기 패드(160)는 각각 대응하는 비아 전극(140)과 전기적으로 연결되어 있다. As illustrated in FIGS. 1 and 2, a plurality of via electrodes 140 are formed at both edges of the first encapsulation member 130 of the first package 100, respectively, and the first encapsulation member ( 130, a pad 160 is formed on the portion, for example, the central portion, to be electrically connected to the via electrode 140. The pads 160 are electrically connected to the corresponding via electrodes 140, respectively.

구체적으로, 상기 제1 봉지부재(130)의 상면에는 상기 각 비아 전극(140)으로부터 상기 제1 봉지부재(130)의 중앙 부분까지 연장되도록 그루브(Groove)들이 형성되어 있으며, 상기 각 그루브들을 매립하도록 도전막 패턴(170)이 형성되어 있다. 그래서, 상기 도전막 패턴(170)에 의해 상기 비아 전극(140)과 상기 패드(160)가 전기적으로 연결된다.In detail, grooves are formed on an upper surface of the first encapsulation member 130 to extend from each via electrode 140 to a central portion of the first encapsulation member 130. The conductive film pattern 170 is formed. Thus, the via electrode 140 and the pad 160 are electrically connected to each other by the conductive layer pattern 170.

한편, 도시하지는 않았으나, 상기 비아 전극(140) 상에 재배선 패드(도시안됨)가 형성되고 상기 재배선 패드와 상기 패드(160) 사이에 도전막 패턴(170)이 형성되어, 상기 비아 전극(140)과 패드(160) 간의 전기적인 연결이 이루어지는 것도 가능하다.Although not shown, a redistribution pad (not shown) is formed on the via electrode 140, and a conductive layer pattern 170 is formed between the redistribution pad and the pad 160 to form the via electrode ( It is also possible to make an electrical connection between the 140 and the pad 160.

도 1에 도시된 바와 같이, 상기 패드(160) 및 도전막 패턴(170)이 형성된 제1 패키지(100) 상부에 제2 패키지(200)가 스택되어 있다. 상기 제2 패키지(200)는 상기 제1 패키지(100)의 제1 크기보다 작은 제2 크기를 가지며, 제2 기판(210)과 상기 제2 기판(210)의 일면 상에 실장된 제2 반도체 칩(220) 및 상기 제2 기판(210)의 일면을 밀봉하도록 형성된 제2 봉지부재(230)를 포함한다.As illustrated in FIG. 1, a second package 200 is stacked on the first package 100 on which the pad 160 and the conductive layer pattern 170 are formed. The second package 200 has a second size smaller than the first size of the first package 100 and is mounted on the second substrate 210 and one surface of the second substrate 210. And a second encapsulation member 230 formed to seal the chip 220 and one surface of the second substrate 210.

상기 제2 반도체 칩(220)은 접착제(215)의 개재하에 상기 제2 기판(210)의 일면 상에 배치되며, 예컨대, 제2 본딩와이어(222)에 의해 상기 제2 기판(210)과 전기적으로 연결되어 있다. 상기 제2 기판(210)의 일면에 대향하는 타면에는 제2 외부접속단자(250)가 형성되어 있다.The second semiconductor chip 220 is disposed on one surface of the second substrate 210 through the adhesive 215, and is electrically connected to the second substrate 210 by, for example, a second bonding wire 222. Is connected. The second external connection terminal 250 is formed on the other surface of the second substrate 210 opposite to one surface of the second substrate 210.

한편, 도시하지는 않았으나, 상기 제2 반도체 칩(220)은 상기 제2 본딩와이어(222) 외의 다른 수단, 예컨대, 범프, 솔더 볼, 관통전극 등의 다양한 방식을 통해 상기 제2 기판(210)과 전기적으로 연결되는 것도 가능하다. 또한, 도시하지는 않았으나, 상기 제2 기판(210)의 일면 상에는 적어도 둘 이상의 다수개의 제2 반도체 칩(220)들이 스택되어 실장되는 것도 가능하다.Although not shown, the second semiconductor chip 220 may be connected to the second substrate 210 through various methods such as bumps, solder balls, through electrodes, etc. other than the second bonding wires 222. It is also possible to be electrically connected. Although not shown, at least two or more second semiconductor chips 220 may be stacked and mounted on one surface of the second substrate 210.

여기서, 상기 제2 패키지(200)는 상기 제2 외부접속단자(250)가 상기 제1 패키지(100)의 제1 봉지부재(130) 상에 형성된 패드(160) 부분과 콘택하도록 스택되며, 그래서, 상기 제2 패키지(200)는 상기 패드(160)를 통해 제1 패키지(100)와 전기적으로 연결된다.Here, the second package 200 is stacked such that the second external connection terminal 250 contacts a portion of the pad 160 formed on the first encapsulation member 130 of the first package 100. The second package 200 is electrically connected to the first package 100 through the pad 160.

즉, 본 발명은 하부에 배치된 제1 패키지(100)는 제1 봉지부재(130)의 양측 가장자리 부분에 비아 전극(140)을 구비하고 상기 제1 봉지부재(130)의 상면에 상기 비아 전극(140)과 전기적으로 연결된 패드(160)를 구비하며, 상기 제1 패키지(100)의 상부에 배치되는 제2 패키지(200)는 상기 제1 패키지(100)의 패드(160)와 전기적으로 연결되도록 스택됨에 따라, 수직으로 스택된 제1 패키지(100) 및 제2 패키지(200) 간의 전기적인 연결이 이루어진다.That is, in the present invention, the first package 100 disposed below the via electrode 140 is provided at both edge portions of the first encapsulation member 130, and the via electrode is disposed on the upper surface of the first encapsulation member 130. And a pad 160 electrically connected to the 140, and the second package 200 disposed on the first package 100 is electrically connected to the pad 160 of the first package 100. As stacked as such, an electrical connection is made between the vertically stacked first package 100 and the second package 200.

특히, 본 발명은 상기 제1 패키지(100)의 양측 가장자리에 형성된 비아 전극(140)과 상기 제1 패키지(100)의 중앙 부분에 형성된 패드(160)가 도전막 패턴(170)에 의해 전기적으로 연결됨으로써, 상기 양측 가장자리 부분이 아닌 중앙 부분에서 제1 및 제2 패키지들(100, 200) 간의 전기적인 연결이 이루어지는 것이 가능하다. Particularly, in the present invention, via electrodes 140 formed at both edges of the first package 100 and pads 160 formed at the central portion of the first package 100 are electrically connected to each other by the conductive layer pattern 170. By being connected, it is possible to make an electrical connection between the first and second packages 100 and 200 at the central portion, not at both edge portions.

따라서, 본 발명은 서로 다른 크기를 갖는 제1 및 제2 패키지(100, 200)가 스택되는 경우, 예를 들어, 제1 패키지(100) 상에 상기 제1 패키지(100)보다 작은 크기를 갖는 제2 패키지(200)가 스택되어 각 패키지들(100, 200)의 전기적인 연결부가 서로 대응되는 위치에 배치되지 않는 경우에도, 상기 제1 패키지(100)의 중앙 부분에 형성된 패드(160)를 통해 상기 제1 및 제2 패키지(100, 200) 간의 전기적인 연결이 용이하게 이루어질 수 있다.Therefore, in the present invention, when the first and second packages 100 and 200 having different sizes are stacked, for example, the first and second packages 100 and 200 may have a smaller size than the first package 100. Even when the second package 200 is stacked so that the electrical connection portions of the packages 100 and 200 are not disposed at positions corresponding to each other, the pad 160 formed at the center portion of the first package 100 may be removed. Electrical connection between the first and second packages 100 and 200 may be easily performed.

한편, 전술한 본 발명의 실시예에서는 제1 패키지(100)의 도전막 패턴(170)이 제1 봉지부재(130)의 그루브 내에 매립된 형태로 형성되는 경우에 대해 도시하고 설명하였으나, 본 발명은 이에 한정된 것이 아니며, 본 발명의 다른 실시예로서 상기 도전막 패턴이 상기 제1 봉지부재의 표면 상에 형성되는 것도 가능하다.Meanwhile, in the above-described embodiment of the present invention, the case in which the conductive film pattern 170 of the first package 100 is formed in the groove of the first encapsulation member 130 is illustrated and described, but the present invention is described. Is not limited thereto, and as another example, the conductive film pattern may be formed on the surface of the first encapsulation member.

도 3은 본 발명의 다른 실시예에 따른 패키지 모듈을 설명하기 위해 도시한 단면도이다.3 is a cross-sectional view illustrating a package module according to another embodiment of the present invention.

도시된 바와 같이, 배선부(112)를 포함하는 제1 기판(110)의 일면 상에 제1 반도체 칩(120)이 실장되고 상기 제1 반도체 칩(120)이 실장된 제1 기판(110)의 일면을 밀봉하도록 제1 봉지부재(130)가 형성된 제1 패키지(100)가 배치되어 있다. 상기 제1 패키지(100) 양측 가장자리부의 제1 봉지부재(130) 내에는 각각 상기 제1 기판(110)과 전기적으로 연결된 비아 전극(140)이 형성되어 있으며, 상기 제1 기판(110)의 일면에 대향하는 타면에는 제1 외부접속단자(150)가 형성되어 있다. As illustrated, the first substrate 110 on which the first semiconductor chip 120 is mounted and the first semiconductor chip 120 is mounted on one surface of the first substrate 110 including the wiring part 112. The first package 100 having the first encapsulation member 130 is formed to seal one surface of the first package 100. Via electrodes 140 electrically connected to the first substrate 110 are formed in the first encapsulation member 130 at both edges of the first package 100, respectively, on one surface of the first substrate 110. The first external connection terminal 150 is formed on the other surface opposite to the second surface.

상기 제1 봉지부재(130)의 중앙 부분 상에는 상기 비아 전극(140)과 전기적으로 연결된 패드(160)가 형성되어 있다. 상기 패드(160)와 상기 비아 전극(140)은 도전막 패턴(170)을 통해 상호 전기적으로 연결되어 있으며, 상기 도전막 패턴(170)은 상기 제1 봉지부재(130)의 표면 상에 돌출되도록 형성되어 있다.A pad 160 electrically connected to the via electrode 140 is formed on a central portion of the first encapsulation member 130. The pad 160 and the via electrode 140 are electrically connected to each other through the conductive layer pattern 170, and the conductive layer pattern 170 protrudes from the surface of the first encapsulation member 130. Formed.

한편, 도시하지는 않았으나, 상기 비아 전극(140) 상에 재배선 패드(도시안됨)가 형성되고 상기 재배선 패드와 상기 패드(160) 사이에 도전막 패턴(170)이 형성되어, 상기 비아 전극(140)과 패드(160) 간의 전기적인 연결이 이루어지는 것도 가능하다.Although not shown, a redistribution pad (not shown) is formed on the via electrode 140, and a conductive layer pattern 170 is formed between the redistribution pad and the pad 160 to form the via electrode ( It is also possible to make an electrical connection between the 140 and the pad 160.

상기 제1 패키지(100) 상부에는 상기 패드(160)를 통해 상기 제1 패키지(100)와 전기적으로 연결되도록 제2 패키지(200)가 배치되어 있다. 상기 제2 패키지(200)는 제2 기판(210)과 상기 제2 기판(210)의 일면 상에 실장된 제2 반도체 칩(220), 상기 제2 기판(210)의 일면을 밀봉하도록 형성된 제2 봉지부재(230) 및 상기 제2 기판(210)의 일면에 대향하는 타면에 상기 패드(160)와 콘택하도록 형성된 제2 외부접속단자(250)를 포함한다.The second package 200 is disposed on the first package 100 to be electrically connected to the first package 100 through the pad 160. The second package 200 is formed to seal the second semiconductor chip 220 mounted on the second substrate 210 and one surface of the second substrate 210 and one surface of the second substrate 210. And a second external connection terminal 250 formed to contact the pad 160 on the other surface of the second encapsulation member 230 and the other surface of the second substrate 210.

여기서, 상기 제2 패키지(200)는 상기 제2 외부접속단자(250)가 상기 제1 패키지(100)의 제1 봉지부재(130) 상에 형성된 패드(160) 부분과 콘택하도록 스택되며, 그래서, 상기 제2 패키지(200)는 상기 패드(160)를 통해 제1 패키지(100)와 전기적으로 연결된다.Here, the second package 200 is stacked such that the second external connection terminal 250 contacts a portion of the pad 160 formed on the first encapsulation member 130 of the first package 100. The second package 200 is electrically connected to the first package 100 through the pad 160.

전술한 본 발명의 다른 실시예에서는 제1 패키지(100)의 비아 전극(140)과 패드(160)를 전기적으로 연결하는 도전막 패턴(170)이 제1 봉지부재(130)의 표면 상에 형성되며, 그래서, 상기 제1 봉지부재(130)에 그루브를 형성할 필요가 없는 바, 반도체 패키지의 제조 공정이 보다 단순해지는 효과를 얻을 수 있다.In another embodiment of the present invention described above, a conductive layer pattern 170 that electrically connects the via electrode 140 and the pad 160 of the first package 100 is formed on the surface of the first encapsulation member 130. Therefore, it is not necessary to form a groove in the first encapsulation member 130, so that the manufacturing process of the semiconductor package can be more simplified.

한편, 본 발명의 또 다른 실시예로서, 상기 제1 패키지(100)의 비아 전극(140)과 도전막 패턴(170) 간의 전기적인 연결을 개선하기 위해 상기 비아 전극(140) 상에 접속 부재를 형성하는 것도 가능하다.Meanwhile, as another embodiment of the present invention, a connection member is formed on the via electrode 140 to improve electrical connection between the via electrode 140 and the conductive layer pattern 170 of the first package 100. It is also possible to form.

도 4는 본 발명의 또 다른 실시예에 따른 패키지 모듈을 설명하기 위해 도시한 단면도이다.4 is a cross-sectional view illustrating a package module according to another embodiment of the present invention.

도시된 바와 같이, 제1 패키지(100)의 비아 전극(140) 상에 접속부재(180), 예컨대, 솔더 볼이 형성되어 있으며, 상기 접속부재(180)가 형성된 비아 전극(140)과 패드(160) 간을 전기적으로 연결하도록 도전막 패턴(170)이 형성되어 있다. 상기 도전막 패턴(170)은 제1 봉지부재(130)의 표면 상으로 돌출되도록 형성되거나, 또는, 도시하지는 않았으나, 상기 제1 봉지부재(130)의 그루브 내에 매립된 형태로 형성되어도 무방하다.As illustrated, a connection member 180, for example, a solder ball is formed on the via electrode 140 of the first package 100, and the via electrode 140 and the pad on which the connection member 180 is formed are formed. The conductive film pattern 170 is formed to electrically connect the two layers 160 with each other. The conductive layer pattern 170 may be formed to protrude onto the surface of the first encapsulation member 130 or may be formed to be embedded in a groove of the first encapsulation member 130.

본 발명의 또 다른 실시예에서는 상기 비아 전극(140) 상에 접속부재(180)가 추가로 형성됨으로써, 상기 비아 전극(140)과 도전막 패턴(170) 간의 전기적인 연결을 개선할 수 있다.In another embodiment of the present invention, the connection member 180 is additionally formed on the via electrode 140, thereby improving electrical connection between the via electrode 140 and the conductive layer pattern 170.

한편, 도시하지는 않았으나, 상기 비아 전극(140) 상에 접속부재(180)를 추가로 형성하는 대신 상기 비아 전극(140)을 상기 제1 봉지부재(130)의 상면 상부로 돌출되도록 형성하는 것도 가능하며, 이 경우에도 상기 비아 전극(140)과 도전막 패턴(170) 간의 전기적인 연결을 개선할 수 있다.Although not shown, the via electrode 140 may be formed to protrude above the upper surface of the first encapsulation member 130 instead of further forming the connection member 180 on the via electrode 140. In this case, electrical connection between the via electrode 140 and the conductive layer pattern 170 may be improved.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

100 : 제1 패키지 110 : 제1 기판
112 : 배선부 115 : 접착제
120 : 제1 반도체 칩 122 : 제1 본딩와이어
130 : 제1 봉지부재 140 : 제1 비아전극
150 : 제2 외부접속단자 160 : 패드
170 : 도전막 패턴 180 : 접속부재
200 : 제2 패키지 210 : 제2 기판
215 : 접착제 220 : 제2 반도체 칩
222 : 제2 본딩와이어 230 : 제2 봉지부재
250 : 제2 외부접속단자100: first package 110: first substrate
112: wiring portion 115: adhesive
120: first semiconductor chip 122: first bonding wire
130: first encapsulation member 140: first via electrode
150: second external connection terminal 160: pad
170: conductive film pattern 180: connection member
200: second package 210: second substrate
215: adhesive 220: second semiconductor chip
222: second bonding wire 230: second sealing member
250: second external connection terminal

Claims (7)

제1 기판과 상기 제1 기판의 일면 상에 실장된 제1 반도체 칩 및 상기 제1 반도체 칩이 실장된 제1 기판의 일면 상에 형성된 제1 봉지부재를 포함하며, 상기 제1 봉지부재의 양측 가장자리부에 비아 전극이 구비된 제1 패키지;
상기 제1 패키지의 제1 봉지부재 상에 상기 비아 전극과 전기적으로 연결되도록 형성된 패드; 및
상기 제1 패키지 상부에 상기 패드와 전기적으로 연결되도록 배치된 제2 패키지;
를 포함하는 패키지 모듈.A first encapsulation member formed on a first substrate, a first semiconductor chip mounted on one surface of the first substrate, and a first substrate on which the first semiconductor chip is mounted, and both sides of the first encapsulation member. A first package having a via electrode at an edge portion thereof;
A pad formed on the first encapsulation member of the first package to be electrically connected to the via electrode; And
A second package disposed on the first package to be electrically connected to the pad;
Package module comprising a. 제 1 항에 있어서,
상기 제1 패키지는 제1 크기를 가지며, 상기 제2 패키지는 상기 제1 크기보다 작은 제2 크기를 갖는 것을 특징으로 하는 패키지 모듈.The method of claim 1,
Wherein the first package has a first size and the second package has a second size that is smaller than the first size. 제 1 항에 있어서,
상기 제1 패키지의 제1 봉지부재 상에 형성되며 상기 비아 전극과 상기 패드를 전기적으로 연결하는 도전막 패턴;
을 더 포함하는 것을 특징으로 하는 패키지 모듈.The method of claim 1,
A conductive layer pattern formed on the first encapsulation member of the first package and electrically connecting the via electrode and the pad;
Package module characterized in that it further comprises. 제 3 항에 있어서,
상기 도전막 패턴은 상기 제1 봉지부재의 표면 상에 돌출되도록 형성된 것을 특징으로 하는 패키지 모듈.The method of claim 3, wherein
The conductive film pattern is formed to protrude on the surface of the first encapsulation member. 제 3 항에 있어서,
상기 도전막 패턴은 상기 제1 봉지부재의 상면에 구비된 그루브(Groove) 내에 형성된 것을 특징으로 하는 패키지 모듈.The method of claim 3, wherein
The conductive film pattern is a package module, characterized in that formed in the groove (groove) provided on the upper surface of the first sealing member. 제 1 항에 있어서,
상기 제2 패키지는 제2 기판과 상기 제2 기판의 일면 상에 실장된 제2 반도체 칩 및 상기 제2 기판의 일면을 밀봉하도록 형성된 제2 봉지부재를 포함하는 것을 특징으로 하는 패키지 모듈.The method of claim 1,
The second package includes a second substrate, a second semiconductor chip mounted on one surface of the second substrate, and a second encapsulation member formed to seal one surface of the second substrate. 제 6 항에 있어서,
상기 제2 패키지는 상기 제2 기판의 일면에 대향하는 타면에 상기 패드와 콘택하도록 형성된 외부접속단자를 더 포함하는 것을 특징으로 하는 패키지 모듈.
The method according to claim 6,
The second package further comprises an external connection terminal formed to contact the pad on the other surface of the second substrate facing the one surface.
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