KR20120100401A - 반도체 패키지 제조용 리드프레임 및 이를 이용한 반도체 패키지 제조 방법 - Google Patents

반도체 패키지 제조용 리드프레임 및 이를 이용한 반도체 패키지 제조 방법 Download PDF

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Abstract

본 발명은 몰딩 공정후 서로 교번 배열을 이루며 일체로 연결된 리드들을 독립적인 리드가 되도록 에칭할 때, 에칭액에 의하여 독립적으로 분리된 리드가 손상되는 것을 방지할 수 있도록 한 반도체 패키지 제조용 리드프레임 및 이를 이용한 반도체 패키지 제조 방법에 관한 것이다.
즉, 본 발명은 다수의 제1인너리드 및 제1아우터리드가 연결바의 안쪽면 및 바깥쪽면에 각각 일체로 연결된 상태에서, 그 일체로 연결된 부분의 저면을 에칭 처리하여, 제1인너리드 및 제1아우터리드가 연결바에 일체로 연결된 부분의 두께를 감소시키고, 두께가 감소된 제1인너리드와 연결바간의 연결부분 및 제1아우터리드와 연결바간의 연결부분을 몰딩 컴파운드 수지로 몰딩하여 외부로 노출되지 않도록 하고, 동시에 연결바의 저면만이 노출되도록 한 후, 노출된 연결바만을 에칭 공정을 통하여 용이하게 제거할 수 있도록 함으로써, 종래의 에칭 공정에 의하여 제1인너리드 및 제1아우터리드의 일부분까지 제거되는 것을 방지하여, 일정한 면적의 단자면을 제공할 수 있도록 한 반도체 패키지 제조용 리드프레임 및 이를 이용한 반도체 패키지 제조 방법을 제공하고자 한 것이다.

Description

반도체 패키지 제조용 리드프레임 및 이를 이용한 반도체 패키지 제조 방법{Lead frame for fabricating semiconductor package and Method for fabricating semiconductor package using the same}
본 발명은 반도체 패키지 제조용 리드프레임 및 이를 이용한 반도체 패키지 제조 방법에 관한 것으로서, 더욱 상세하게는 몰딩 공정후 서로 교번 배열을 이루며 일체로 연결된 리드들을 독립적인 리드가 되도록 에칭할 때, 에칭액에 의하여 독립적으로 분리된 리드가 손상되는 것을 방지할 수 있도록 한 반도체 패키지 제조용 리드프레임 및 이를 이용한 반도체 패키지 제조 방법에 관한 것이다.
통상적으로 반도체 패키지를 제조하기 위한 기파의 한 종류인 금속 재질의 리드프레임은 전체 골격을 이루는 사이드프레임과, 반도체 칩이 실장되는 칩탑재판과, 상기 사이드프레임과 칩탑재판을 일체로 연결하는 타이바와, 사이드프레임으로부터 칩탑재판의 사방 모서리에 인접되게 연장된 다수의 리드로 구성되어 있다.
최근에는 반도체 패키지를 칩의 크기에 가깝게 경박단소화시키기 위하여 리드프레임을 매우 얇고 작게 제작하고 있고, 또한 단위 생산성을 향상시키기 위하여 다수의 반도체 패키지 영역이 한꺼번에 매트릭스 배열을 이루도록 제작되고 있으며, 이렇게 제작된 리드프레임중 하나를 소위 "마이크로 리드프레임(MLF: Micro Lead Frame)"이라 칭한다.
첨부한 도 4는 종래의 마이크로 리드프레임의 일례를 나타내는 저면도로서, 하나의 유니트 단위(하나의 반도체 패키지 영역)만을 나타내고 있다.
도 4에서 보듯이, 상기 마이크로 리드프레임의 구성중 리드는 긴 길이의 인너리드(10)와 보다 짧은 길이의 아우터리드(12)가 사이드프레임(32)에 일체로 연결된 상태에서 서로 파인 피치(fine pitch)를 이루며 엇갈림 배열되어 있고, 칩탑재판(14)이 타이바(30)에 의하여 사이드프레임(32)에 연결되어 있으며, 도면에서 해칭(hatching) 처리된 부분은 몰딩 컴파운드 수지와의 결합력 증대를 위하여 하프-에칭 처리된 부분으로서, 칩 탑재판(14)의 저면 테두리 부분과 인너리드(10)의 뒤쪽 부분과 아우터리드(12)의 앞쪽 부분이 각각 하프에칭되어 있으며, 하프-에칭되지 않은 부분이 실질적인 단자가 된다.
참고로, 도 4의 안쪽 은선은 칩탑재판의 반도체 칩 부착영역을 나타내고, 바깥쪽 은선은 싱귤레이션 라인을 나타낸다.
상기 마이크로 리드프레임을 이용하여 제조된 반도체 패키지 구조를 보면, 칩탑재판에 부착된 반도체 칩의 본딩패드와 인너리드의 상면, 그리고 반도체 칩의 본딩패드와 아우터리드의 상면이 도전성 와이어로 연결된 후, 반도체 칩 및 와이어, 각 리드 등을 몰딩 컴파운드 수지로 몰딩되며, 단자 역할을 하는 인너리드 및 아우터리드의 저면은 외부로 노출되는 상태가 된다.
즉, 마이크로 리드프레임을 이용하여 완성된 반도체 패키지의 저면을 보면, 도 4에 도시된 리드프레임 구성중 단자 역할을 하는 인너리드(10) 및 아우터리드(12)의 저면이 외부로 노출되는 동시에 칩탑재판(14)의 저면이 열방출 효과를 얻기 위하여 외부로 노출된 구조를 이루게 된다.
그러나, 종래의 마이크로 리드프레임은 인너리드와 아우터리드가 서로 파인피치를 이루며 엇갈림 배열되어 있지만, 단자 역할을 하는 인너리드와 아우터리드를 합하여도 단자수가 적은 단점이 있고, 이로 인하여 고집적화 및 다핀화를 실현하는데 한계가 있었다.
이러한 문제점을 해결하고자, 리드 단자수를 크게 늘린 듀얼 리드 구조의 마이크로 리드프레임이 제안되었는 바, 첨부한 도 3a 내지 도 3g를 참조로 그 구성을 살펴보면 다음과 같다.
종래의 듀얼 리드 구조의 마이크로 리드프레임은 다수의 동일한 반도체 패키지 제조 영역이 매트릭스 배열을 이루며 제작된 것이며, 하나의 패키지 제조 영역내의 구성을 보면, 반도체 칩이 탑재되는 칩탑재판(100)과, 이 칩탑재판(100)의 사방 위치에 엇갈림 배열되는 제1인너리드(102)와 제1아우터리드(104)와, 제1아우터리드(104)의 바깥쪽에 서로 파인 피치를 이루며 엇갈림 배열되는 제2인너리드(106)와 제2아우터리드(108)를 포함하여 구성된다.
보다 상세하게는, 상기 제1인너리드(102)와 제1아우터리드(104)는 후공정에서 독립적인 리드로 분리되기 전에 사각 링 타입의 연결바(110)에 의하여 일체로 연결된 상태를 유지하되, 제1인너리드(102)는 연결바(110)의 안쪽면에서 칩탑재판(100)쪽을 향하여 연장되고, 제1아우터리드(104)는 연결바(110)의 바깥쪽면에서 제2인너리드(106) 및 제2아우터 리드(108)쪽을 향하여 연장된다.
이때, 도 3a 및 도 3b에서 보듯이, 상기 제1인너리드(102)와 제1아우터리드(104), 그리고 이들을 연결하고 있는 연결바(110)는 모두 동일한 두께로 형성되고, 상하면이 모두 평평한 구조로 형성된다.
또한, 도 3a에서 보듯이 제2인너리드(106)와 제2아우터리드(108)의 상면은 평평하고, 반면에 도 3b에서 잘 볼 수 있듯이 상기 제2인너리드(106)의 저면 구간중 중간부분을 제외한 앞쪽과 뒤쪽 부분이 하프에칭되고, 상기 제2아우터리드(108)의 저면구간중 후단부를 제외한 그 앞쪽 부분이 하프에칭되어, 하프-에칭되지 않은 제2인너리드(106)의 중간부분 저면과 제2아우터리드(108)의 후단 저면이 패키지 제조 완료시 외부로 노출되는 실질적인 단자면이 된다.
위와 같이 제작된 듀얼 리드 구조의 마이크로 리드프레임을 이용하여 반도체 패키지를 제조하는 과정을 살펴보면 다음과 같다.
먼저, 칩탑재판(100)에 반도체 칩(112)을 부착한 후, 반도체 칩(112)의 본딩패드와 각 리드(102,104,106,108)의 상면이 도전성 와이어(114)로 연결된다(도 3f 참조).
즉, 반도체 칩(112)의 본딩패드에 도전성 와이어(114)의 1차 본딩(볼 본딩)이 이루어지고, 제1인너리드(102) 및 제1아우터리드(104)의 상면, 그리고 제2인너리드(106) 및 제2아우터리드(108)의 상면에 2차 본딩(스티치 본딩)이 이루어짐으로써, 반도체 칩(112)과 각 리드들이 전기적 신호 전달 가능하게 연결되는 상태가 된다.
다음으로, 몰딩 컴파운드 수지에 의한 몰딩 공정이 진행됨으로써, 반도체 칩 및 도전성 와이어를 비롯하여 각 리드의 상면 및 측면이 몰딩 컴파운드 수지(116)로 몰딩되어 봉지되는 상태가 된다.
이때, 도 3c에서 보듯이 제1인너리드(102) 및 제1아우터리드(104)의 저면, 그리고 제2인너리드(106) 및 제2아우터리드(108)의 저면은 실질적인 단자면이 되도록 몰딩 컴파운드 수지(116)에 의하여 몰딩되지 않고 외부로 노출되는 상태가 되고, 물론 상기 칩탑재판(100)의 저면도 열방출 효과를 얻기 위하여 외부로 노출되는 상태가 된다.
또한, 상기 제1인너리드(102) 및 제1아우터리드(104)를 연결하고 있는 연결바(110)의 저면도 외부로 노출되는 상태가 된다.
이와 같이 듀얼 리드 구조의 마이크로 리드프레임을 이용한 반도체 패키지를 개개의 패키지 단위로 분리하는 싱귤레이션 공정을 진행할 때, 제2인너리드(106)와 제2아우터리드(108)의 바깥쪽 끝단부 즉, 사이드프레임(118)과 연결된 부분이 커팅됨으로써, 도 3d에서 보듯이 제2인너리드(106)와 제2아우터리드는 서로 독립적인 단자가 된다.
한편, 몰딩 공정후에도 제1인너리드(102)와 제1아우터리드(104)가 연결바(110)에 의하여 서로 일체로 연결된 상태이므로, 제1인너리드(102)와 제1아우터리드(104)가 서로 독립적인 단자가 되도록 연결바(110)를 제거하는 공정이 더 진행된다.
즉, 도 3c 및 도 3d에 나타낸 바와 같이 에칭 공정에 의하여 연결바를 식각하여 제거함으로써, 제1인너리드(102)와 제1아우터리드(104)가 서로 분리되어 독립적인 단자가 된다.
그러나, 몰딩 공정후 제1인너리드(102) 및 제1아우터리드(104)의 저면, 그리고 제1인너리드(102) 및 제1아우터리드(104)를 연결하고 있는 연결바(110)의 저면이 동시에 노출된 상태에서 에칭 공정을 실시하게 되면, 연결바(110) 부분만 제거되어야 하는데, 제1인너리드(102) 및 제1아우터리드(104)의 일부분도 제거되어, 제1인너리드(102) 및 제1아우터리드(104)의 저면, 즉 단자면의 면적이 줄어드는 문제점이 있었다.
즉, 도 3g의 전자현미경 사진에서 보는 바와 같이, 에칭 공정중 에칭액에 의하여 연결바(110)가 풀 에칭되어 완전히 제거되는 동시에 에칭액이 연결바(110)의 안쪽면에 일체로 된 제1인너리드(102)와, 연결바(110)의 바깥쪽면에 일체로 된 제1아우터리드(104)에까지 영향을 미치는 오버 에칭이 이루어짐으로써, 제1인너리드(102)의 바깥쪽 일부분까지 에칭으로 제거되는 동시에 제1아우터리드(104)의 안쪽 일부분까지 에칭으로 제거되어, 결국 제1인너리드(102) 및 제1아우터리드(104)의 저면, 즉 단자면의 면적이 줄어드는 문제점이 있었다.
따라서, 각 제1인너리드 및 제1아우터리드의 노출 면적이 서로 일정치 않게 되어, 단자로서의 기능을 상실할 수 있는 불량 원인이 되고 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로서, 다수의 제1인너리드 및 제1아우터리드가 연결바의 안쪽면 및 바깥쪽면에 각각 일체로 연결된 상태에서, 그 일체로 연결된 부분의 저면을 에칭 처리하여, 제1인너리드 및 제1아우터리드가 연결바에 일체로 연결된 부분의 두께를 감소시킨 새로운 구조의 반도체 패키지 제조용 리드프레임을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 에칭 공정을 통해 그 두께가 감소된 제1인너리드와 연결바간의 연결부분, 그리고 제1아우터리드와 연결바간의 연결부분을 몰딩 컴파운드 수지로 몰딩하여 외부로 노출되지 않도록 하고, 동시에 연결바의 저면만이 노출되도록 한 후, 노출된 연결바만을 에칭 공정을 통하여 용이하게 제거할 수 있도록 함으로써, 종래의 에칭 공정에 의하여 제1인너리드 및 제1아우터리드의 일부분까지 제거되는 것을 방지하여, 일정한 면적의 단자면을 제공할 수 있도록 한 반도체 패키지 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 반도체 칩이 탑재되는 칩탑재판과, 이 칩탑재판의 사방 위치에 배열되는 연결바와, 연결바의 안쪽면에 일체로 형성되는 제1인너리드와, 연결바의 바깥쪽면에 일체로 형성되는 제1아우터리드와, 제1아우터리드의 바깥쪽에 엇갈림 배열되는 제2인너리드 및 제2아우터리드를 포함하는 반도체 패키지 제조용 리드프레임에 있어서, 상기 제1인너리드와 연결바의 연결부분 저면 및 제1아우터리드와 연결부의 연결부분 저면을 하프 에칭시켜서, 몰딩 공정시 몰딩 컴파운드 수지로 몰딩되는 부분이 되도록 한 것을 특징으로 하는 반도체 패키지 제조용 리드프레임을 제공한다.
바람직하게는, 상기 연결바의 상면에 대하여 에칭 처리를 더 실시하여, 연결바의 두께를 감소시킨 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 반도체 칩이 탑재되는 칩탑재판과, 이 칩탑재판의 사방 위치에 배열되는 연결바와, 연결바의 안쪽면에 일체로 형성되는 제1인너리드와, 연결바의 바깥쪽면에 일체로 형성되는 제1아우터리드와, 제1아우터리드의 바깥쪽에 엇갈림 배열되는 제2인너리드 및 제2아우터리드를 포함하되, 상기 제1인너리드와 연결바의 연결부분 저면 및 제1아우터리드와 연결부의 연결부분 저면을 하프 에칭시킨 리드프레임 제공 단계와; 상기 칩탑재판에 반도체 칩을 부착하는 단계와; 상기 반도체 칩의 본딩패드와 제1인너리드 및 제1아우터리드의 상면간을 도전성 와이어로 연결하는 동시에 반도체 칩의 본딩패드와 제2인너리드 및 제2아우터리드의 상면간을 도전성 와이어로 연결하는 단계와; 상기 반도체 칩 및 도전성 와이어를 비롯하여, 제1인너리드 및 제1아우터리드의 상면 및 측면, 제2인너리드 및 제2아우터리드의 상면 및 측면, 하프에칭된 제1인너리드와 연결바간의 연결부분 저면, 하프에칭된 제1아우터리드와 연결바간의 연결부분 저면을 몰딩 컴파운드 수지로 감싸는 몰딩 단계와; 몰딩 단계후, 외부로 노출된 연결바의 저면에 대하여 에칭 공정을 실시하여, 연결바를 완전 제거하는 동시에 제1인너리드들과 제1아우터리드들이 개개의 단자로 분리되는 단계; 를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법을 제공한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 반도체 칩이 탑재되는 칩탑재판과, 이 칩탑재판의 사방 위치에 배열되는 연결바와, 연결바의 안쪽면에 일체로 형성되는 제1인너리드와, 연결바의 바깥쪽면에 일체로 형성되는 제1아우터리드와, 제1아우터리드의 바깥쪽에 엇갈림 배열되는 제2인너리드 및 제2아우터리드를 포함하는 듀얼 리드 구조의 마이크로 리드프레임 구조를 개선하되, 제1인너리드와 연결바의 연결부분 및 제1아우터리드와 연결바의 연결부분 저면을 하프 에칭시킨 구조로 개선하여, 몰딩 공정시 하프 에칭된 제1인너리드와 연결바 간의 연결부분 및 제1아우터리드와 연결바 간의 연결부분이 몰딩 컴파운드 수지로 감싸여지도록 하고, 동시에 연결바의 저면만이 노출되도록 한 후, 노출된 연결바만을 에칭 공정을 통하여 용이하게 제거할 수 있다.
이렇게 제1인너리드들 및 제1아우터리드들과 일체로 연결되어 있던 연결바만을 제거함으로써, 종래의 에칭 공정에 의하여 제1인너리드 및 제1아우터리드의 일부분까지 제거되는 것을 방지할 수 있다.
결국, 연결바만이 제거됨에 따라, 제1인너리드들과 제1아우터리드들이 개개의 단자로 용이하게 분리되는 동시에 외부로 노출되는 제1인너리드들 및 제1아우터리드들의 저면 즉, 단자면들의 크기를 일정하게 형성시킬 수 있다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 패키지 제조용 리드프레임 및 이를 이용한 반도체 패키지 제조 방법을 설명하는 도면,
도 2는 본 발명에 따른 반도체 패키지 제조용 리드프레임의 다른 실시예 및 이를 이용하여 제조된 반도체 패키지를 나타내는 도면,
도 3a 내지 도 3g는 종래의 반도체 패키지 제조용 리드프레임 및 이를 이용한 반도체 패키지 제조 방법을 설명하는 도면,
도 4는 종래의 리드프레임을 구조를 설명하는 저면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명의 반도체 패키지 제조용 리드프레임은 듀얼 리드 구조의 마이크로 리드프레임 구조를 개선한 것으로서, 연결바에 의하여 일체로 연결되어 있는 제1인너리드 및 제1아우터리드를 독립적인 단자로 분리하는 에칭 공정시, 오버 에칭에 의하여 제1인너리드 및 제1아우터리드의 일부분이 제거되는 현상을 방지할 수 있도록 개선한 점에 주안점이 있다.
본 발명에 따른 리드프레임은 첨부한 도 1a의 평면 사시도 및 도 1b의 저면 사시도에 도시된 바와 같이, 반도체 칩이 탑재되는 칩탑재판(100)과, 이 칩탑재판(100)의 사방 위치에 배열되는 사각 고리 형상의 연결바(110)와, 이 연결바(110)의 안쪽면에 바깥쪽 단부가 일체가 되는 동시에 안쪽 단부가 칩탑재판(100)의 사방 인접 위치까지 연장되는 제1인너리드(102)와, 연결바(100)의 바깥쪽면에 안쪽 단부가 일체가 되는 동시에 바깥쪽 단부가 제2인너리드(106) 및 제2아우터리드(108)쪽을 향하여 연장되는 제1아우터리드(104)와, 제1아우터리드(104)의 바깥쪽에 서로 파인 피치를 이루며 엇갈림 배열되는 제2인너리드(106)와 제2아우터리드(108)를 포함하여 구성된다.
특히, 도 1b에서 잘 볼 수 있듯이, 상기 제1인너리드(102)와 연결바(110)가 일체로 연결된 부분의 저면 및 제1아우터리드(104)와 연결부(110)가 일체로 연결된 부분의 저면은 에칭 공정에 의하여 하프 에칭부(120)로 형성된다.
즉, 상기 제1인너리드(102) 및 제1아우터리드(104), 그리고 연결바(110)는 동일 두께를 이루면서 그 상하면이 평평한 면을 이루되, 제1인너리드(102)와 연결바(110)가 일체로 연결된 부분의 저면 및 제1아우터리드(104)와 연결부(110)가 일체로 연결된 부분의 저면에는 에칭 공정에 의하여 오목하게 된 하프 에칭부(120)가 형성되고, 이 하프 에칭부(120)는 후술하는 바와 같이 몰딩 공정시 몰딩 컴파운드 수지로 몰딩되어 감싸여지는 부분이 된다.
따라서, 제1인너리드(102)와 연결바(110)가 일체로 연결된 부분 및 제1아우터리드(104)와 연결부(110)가 일체로 연결된 부분의 저면에 하프 에칭부(120)가 형성됨에 따라, 그 상면은 측면에서 보았을 때 제1인너리드(102) 및 제1아우터리드(104)의 상면, 그리고 연결바(110)의 상면과는 동일 평면을 이루고, 반면에 그 저면(하프 에칭부의 저면)은 제1인너리드(102) 및 제1아우터리드(104)의 저면, 그리고 연결바(110)의 저면에 비하여 높은 위치를 갖게 된다.
여기서, 상기와 같이 제작된 리드프레임을 이용하여 반도체 패키지를 제조하는 과정을 설명하면 다음과 같다.
먼저, 상기와 같은 구조로 제작된 본 발명의 리드프레임이 반도체 칩 부착 장비로 제공되어, 반도체 칩 부착 공정이 진행된다.
즉, 상기와 같이 칩탑재판(100)의 사방 위치에 배열되는 연결바(110)와, 연결바(110)의 안쪽면에 일체로 형성되는 제1인너리드(102)와, 연결바(110)의 바깥쪽면에 일체로 형성되는 제1아우터리드(104)와, 제1아우터리드(104)의 바깥쪽에 엇갈림 배열되는 제2인너리드(106) 및 제2아우터리드(108)를 포함하되, 상기 제1인너리드(102)와 연결바(110)의 연결부분 저면 및 제1아우터리드(104)와 연결부(110)의 연결부분 저면에 하프 에칭부(120)가 형성된 리드프레임이 제공된 후, 도 1f에서 보듯이 칩탑재판(100)에 반도체 칩(112)이 부착된다.
이어서, 와이어 본딩 장비로 이동한 후, 와이어 본딩 공정을 진행함으로써, 도 1f에서 보듯이 반도체 칩(112)의 본딩패드와 제1인너리드(102) 및 제1아우터리드(104)의 상면 간이 도전성 와이어(114)로 연결되는 동시에 반도체 칩(112)의 본딩패드와 제2인너리드(106) 및 제2아우터리드(108)의 상면 간이 도전성 와이어(114)로 연결된다.
다음으로, 반도체 칩을 비롯한 도전성 와이어, 그리고 각 리드들을 감싸서 보호하기 위한 몰딩 공정이 진행된다.
보다 상세하게는, 첨부한 도 1c에서 보는 바와 같이 몰딩 공정을 진행함으로써, 상기 반도체 칩(112) 및 도전성 와이어(114)를 비롯하여, 제1인너리드(102) 및 제1아우터리드(104)의 상면 및 측면, 제2인너리드(106) 및 제2아우터리드(108)의 상면 및 측면, 제1인너리드(102)와 연결바(110) 간의 연결부분 저면에 형성된 하프 에칭부(120) 및 제1아우터리드(104)와 연결바(110) 간의 연결부분 저면에 형성된 하프 에칭부(120)가 몰딩 컴파운드 수지(116)로 감싸여지며 보호되는 상태가 된다.
이때, 상기 칩 탑재판(100)의 저면, 제1인너리드(102) 및 제1아우터리드(104)의 저면, 제2인너리드(106) 및 제2아우터리드(108)의 저면, 제1인너리드(102)와 제2인너리드(104)를 연결하고 있는 연결바(110)의 저면 등이 몰딩 컴파운드 수지로 감싸여지지 않고 외부로 노출되는 상태가 된다.
따라서, 외부로 노출된 칩 탑재판(100)은 반도체 칩에서 발생된 열을 외부로 방출시키는 역할을 하게 되고, 제1인너리드(102) 및 제1아우터리드(104)의 저면, 그리고 제2인너리드(106) 및 제2아우터리드(108)의 저면은 전자기기의 마더보드 등이 전기적 신호 교환 가능하게 연결되는 단자 부분이 된다.
본 발명에 따르면, 상기한 몰딩 단계후, 연결바(110)에 의하여 일체로 연결된 제1인너리드(102) 및 제1아우터리드(104)들을 독립적인 단자로 분리시키는 싱귤레이션 공정이 진행되는 바, 몰딩 공정후 외부로 노출된 연결바(110)의 저면에 대하여 에칭 공정을 실시함으로써, 도 1d 내지 도 1f에서 보듯이 연결바(110)만이 완전 제거되어 제1인너리드(102)들과 제1아우터리드(104)들이 개개의 단자로 용이하게 분리되어진다.
기존에는 몰딩 공정후 제1인너리드(102) 및 제1아우터리드(104)를 독립적인 단자로 만들어주기 위한 에칭 공정을 실시하게 되면, 연결바(110) 부분만이 제거되어야 하는데, 제1인너리드(102)와 연결바(110) 간의 연결 부분 및 제1아우터리드(104)와 연결바(110)간의 연결 부분까지 제거되어, 제1인너리드(102) 및 제1아우터리드(104)의 저면, 즉 단자면의 일부까지 에칭에 의하여 손상되며 제거되는 문제점이 있었다.
이와 달리 본 발명에 따르면, 몰딩 공정후 제1인너리드(102)와 연결바(110) 간의 연결부분인 하프 에칭부(120) 및 제1아우터리드(104)와 연결바(110) 간의 연결부분인 하프 에칭부(120)가 몰딩 컴파운드 수지(116)로 감싸여진 상태가 되고, 동시에 연결바(110)만이 외부로 노출되는 상태가 되므로, 에칭 공정에 의하여 연결바(110)만이 완전 제거될 수 있고, 결국 제1인너리드(102)들과 제1아우터리드(104)들은 에칭시 어떠한 손상없이 개개의 단자로 용이하게 분리될 수 있다.
한편, 본 발명의 다른 실시예로서, 도 2에서 보듯이 리드프레임 제작시 연결바(110)의 상면에도 에칭 공정을 실시하여 연결바(110)의 두께를 미리 줄여줌으로써, 연결바(110)를 제거하는 에칭 공정 시간을 단축시킬 수 있다.
100 : 칩탑재판 102 : 제1인너리드
104 : 제1아우터리드 106 : 제2인너리드
108 : 제2아우터리드 110 : 연결바
112 : 반도체 칩 114 : 도전성 와이어
116 : 몰딩 컴파운드 수지 118 : 사이드프레임
120 : 하프 에칭부

Claims (3)

  1. 반도체 칩이 탑재되는 칩탑재판(100)과, 이 칩탑재판(100)의 사방 위치에 배열되는 연결바(110)와, 연결바(110)의 안쪽면에 일체로 형성되는 제1인너리드(102)와, 연결바(110)의 바깥쪽면에 일체로 형성되는 제1아우터리드(104)와, 제1아우터리드(104)의 바깥쪽에 엇갈림 배열되는 제2인너리드(106) 및 제2아우터리드(108)를 포함하는 반도체 패키지 제조용 리드프레임에 있어서,
    상기 제1인너리드(102)와 연결바(110)의 연결부분 저면 및 제1아우터리드(104)와 연결부(110)의 연결부분 저면에 에칭 처리에 의한 하프 에칭부(120)를 형성시켜서, 몰딩 공정시 몰딩 컴파운드 수지로 감싸여지는 부분이 되도록 한 것을 특징으로 하는 반도체 패키지 제조용 리드프레임.
  2. 청구항 1에 있어서,
    상기 연결바(110)의 상면에 대하여 에칭 처리를 더 실시하여, 연결바(110)의 두께를 감소시킨 것을 특징으로 하는 반도체 패키지 제조용 리드프레임.
  3. 반도체 칩이 탑재되는 칩탑재판(100)과, 이 칩탑재판(100)의 사방 위치에 배열되는 연결바(110)와, 연결바(110)의 안쪽면에 일체로 형성되는 제1인너리드(102)와, 연결바(110)의 바깥쪽면에 일체로 형성되는 제1아우터리드(104)와, 제1아우터리드(104)의 바깥쪽에 엇갈림 배열되는 제2인너리드(106) 및 제2아우터리드(108)를 포함하되, 상기 제1인너리드(102)와 연결바(110)의 연결부분 저면 및 제1아우터리드(104)와 연결부(110)의 연결부분 저면에 하프 에칭부(120)가 형성된 리드프레임 제공 단계와;
    상기 칩탑재판(100)에 반도체 칩(112)을 부착하는 단계와;
    상기 반도체 칩(112)의 본딩패드와 제1인너리드(102) 및 제1아우터리드(104)의 상면 간을 도전성 와이어(114)로 연결하는 동시에 반도체 칩(112)의 본딩패드와 제2인너리드(106) 및 제2아우터리드(108)의 상면 간을 도전성 와이어(114)로 연결하는 단계와;
    상기 반도체 칩(112) 및 도전성 와이어(114)를 비롯하여, 제1인너리드(102) 및 제1아우터리드(104)의 상면 및 측면, 제2인너리드(106) 및 제2아우터리드(108)의 상면 및 측면, 제1인너리드(102)와 연결바(110) 간의 연결부분 저면에 형성된 하프 에칭부(120) 및 제1아우터리드(104)와 연결바(110) 간의 연결부분 저면에 형성된 하프 에칭부(120)를 몰딩 컴파운드 수지(116)로 감싸는 몰딩 단계와;
    몰딩 단계후, 외부로 노출된 연결바(110)의 저면에 대하여 에칭 공정을 실시하여, 연결바(110)를 완전 제거하는 동시에 제1인너리드(102)들과 제1아우터리드(104)들이 개개의 단자로 분리되는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
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