KR20120090257A - 반도체 메모리 소자 및 그 형성방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 메모리 소자는 소자 분리 영역에 의해 구획된 활성 영역들을 구비하는 반도체 기판, 상기 활성 영역들에 교차되어 상기 반도체 기판 상에 형성되며 서로 이격된 도전성 라인들, 상기 도전성 라인들 사이에 공간이 형성되도록 상기 도전성 라인들 표면을 따라 형성되며, 상기 도전성 라인들보다 넓은 폭으로 상기 도전성 라인들의 일부를 노출시키는 개구부들을 가진 박막 패턴, 상기 공간을 유지하면서 상기 개구부들을 매립하며 상기 박막 패턴의 상부에 형성된 절연막, 및 상기 절연막 및 상기 박막 패턴 하부의 상기 도전성 라인들 사이에 형성된 에어-갭을 포함한다.

Description

반도체 메모리 소자 및 그 형성방법{Semiconductor memory device and method of manufacturing the same}
본 발명은 반도체 메모리 소자 및 그 형성방법에 관한 것으로, 특히 도전성 라인간 간섭 현상을 감소시키기 위한 반도체 메모리 소자 및 그 형성방법에 관한 것이다.
반도체 메모리 소자는 다수의 메모리 셀들을 포함하며, 각각의 메모리 셀에는 도전성 라인을 통해 전기적인 신호가 인가된다. 도전성 라인들 사이에는 절연막이 형성되어 도전성 라인들끼리 전기적으로 절연된다. 이에 따라, 절연막을 사이에 두고 이웃하는 도전성 라인들 사이에 기생 캐패시턴스가 형성될 수 있다. 이러한 기생 캐패시턴스로 인하여 도전성 라인간에 간섭 현상이 발생한다. 간섭 현상은 반도체 메모리 소자가 고집적화됨에 따라 도전성 라인들 사이의 거리가 좁아짐으로써 더욱 심화된다.
도 1은 종래 낸드 플래시 메모리 소자를 예로 들어 도전성 라인간 간섭 현상을 설명하기 위한 단면도이다.
도 1을 참조하면, 낸드 플래시 메모리 소자의 게이트는 반도체 기판(1) 상에 적층된 게이트 절연막(3), 제1 도전막(5), 유전체막(7), 및 제2 도전막(9)으로 구성된 적층형 구조로 형성된다. 메모리 셀의 제1 도전막(5)은 플로팅 게이트로 이용되며, 제2 도전막(9)은 컨트롤 게이트로 이용된다. 그리고, 메모리 셀들의 컨트롤 게이트들은 워드 라인에 연결되어 신호를 인가받는다. 상술한 적층형 게이트들 사이는 절연막(11)으로 채워진다. 반도체 메모리 소자가 고집적화되면서, 게이트들간 거리가 좁아짐에 따라 게이트들간 간섭 현상이 증가되는 양상을 보이고 있다.
도 2는 간섭 현상 증가에 따른 메모리 셀들의 문턱 전압 분포 특성 열화를 설명하기 위한 도면이다.
도 2를 참조하면, 특정 프로그램 상태의 메모리 셀들의 문턱 전압(Vth)은 S1에 도시된 바와 같이 분포하는 것이 이상적이다. 그러나, 게이트들간 간섭 현상으로 인해 메모리 셀들의 프로그램 문턱 전압(Vth) 분포가 S2에 도시된 바와 같이 확대되어 반도체 메모리 소자의 수율 하락의 원인이 되고 있다. 따라서 간섭 현상을 개선할 수 있는 방안이 요구된다.
본 발명은 도전성 라인들 사이에 에어-갭(air-gap)이 차지하는 비율을 증대시켜 도전성 라인들간 간섭 현상을 감소시킬 수 있는 반도체 메모리 소자 및 그 형성방법을 제공한다.
본 발명의 제1 실시 예에 따른 반도체 메모리 소자는 소자 분리 영역에 의해 구획된 활성 영역들을 구비하는 반도체 기판, 상기 활성 영역들에 교차되어 상기 반도체 기판 상에 형성되며 서로 이격된 도전성 라인들, 상기 도전성 라인들 사이에 공간이 형성되도록 상기 도전성 라인들 표면을 따라 형성되며, 상기 도전성 라인들보다 넓은 폭으로 상기 도전성 라인들의 일부를 노출시키는 개구부들을 가진 박막 패턴, 상기 공간을 유지하면서 상기 개구부들을 매립하며 상기 박막 패턴의 상부에 형성된 절연막, 및 상기 절연막 및 상기 박막 패턴 하부의 상기 도전성 라인들 사이에 형성된 에어-갭을 포함한다.
본 발명의 제2 실시 예에 따른 반도체 메모리 소자는 소자 분리 영역에 의해 구획된 활성 영역들을 구비하는 반도체 기판, 상기 활성 영역들에 교차되어 상기 반도체 기판 상에 형성되며 서로 이격된 도전성 라인들, 상기 도전성 라인들 사이에 공간이 형성되도록 상기 도전성 라인들 표면을 따라 상기 활성 영역들에 나란하게 형성되며, 서로 이격된 박막 패턴들, 상기 박막 패턴들 사이의 공간을 매립하며 상기 박막 패턴들의 상부에 형성된 절연막, 및 상기 박막 패턴들 각각의 하부의 상기 도전성 라인들 사이에 형성된 에어-갭을 포함한다.
본 발명의 제1 실시 예에 따른 반도체 메모리 소자의 형성방법은 소자 분리 영역에 의해 구획된 활성 영역들을 구비하는 반도체 기판 상부에 상기 활성 영역들에 교차하며 서로 이격된 도전성 라인들을 형성하는 단계와, 상기 도전성 라인들 사이를 갭-필막으로 채우는 단계와, 상기 갭-필막의 높이가 상기 도전성 라인들의 상부면보다 낮아져서 상기 도전성 라인들 각각의 상부 측벽이 노출되도록 상기 갭-필막을 식각하는 단계와, 상기 갭-필막의 일부를 노출시키는 개구부들을 가진 박막 패턴을 상기 갭-필막의 상부면 및 상기 도전성 라인들의 표면을 따라 형성하는 단계와, 상기 갭-필막의 잔여하는 부분을 제거하는 단계, 및 상기 개구부들을 채우도록 상기 박막 패턴의 상부에 절연막을 형성하여, 상기 도전성 라인들 사이의 공간에 에어-갭을 형성하는 단계를 포함한다.
본 발명의 제2 실시 예에 따른 반도체 메모리 소자의 형성방법은 소자 분리 영역에 의해 구획된 활성 영역들을 구비하는 반도체 기판 상부에 상기 활성 영역들에 교차하며 서로 이격된 도전성 라인들을 형성하는 단계와, 상기 도전성 라인들 사이를 갭-필막으로 채우는 단계와, 상기 갭-필막의 높이가 상기 도전성 라인들의 상부면보다 낮아져서 상기 도전성 라인들 각각의 상부 측벽이 노출되도록 상기 갭-필막을 식각하는 단계와, 상기 활성 영역들에 나란하며 서로 이격된 박막 패턴들을 상기 갭-필막의 상부면 및 상기 도전성 라인들의 표면을 따라 형성하여, 상기 박막 패턴들 사이의 공간에서 상기 갭-필막을 노출시키는 단계와, 상기 갭-필막의 잔여하는 부분을 제거하는 단계, 및 상기 박막 패턴들 사이의 공간을 절연막으로 채워서 상기 박막 패턴들 각각의 하부의 상기 도전성 라인들 사이에 에어-갭을 형성하는 단계를 포함한다.
본 발명은 도전성 라인들 사이의 스페이스 하부가 공기로 채워진 상태에서 스페이스 상부가 절연물로 채워질 수 있도록 박막 패턴을 통해 스페이스 하부를 좁은 폭으로 개구시키거나, 스페이스 하부를 차단한다. 이로써, 본 발명은 스페이스에 절연막이 채워지는 비율을 줄이고, 절연막보다 유전율이 작은 공기가 채워지는 비율을 늘려 도전성 라인들간 간섭 현상을 개선할 수 있다. 그 결과, 본 발명은 도전성 라인들간 간섭 현상으로 인한 메모리 셀들의 프로그램 문턱 전압 분포 특성 열화를 개선할 수 있다.
도 1은 낸드 플래시 메모리 소자의 게이트들간 간섭 현상을 설명하기 위한 단면도이다.
도 2는 간섭 현상에 의한 메모리 셀들의 문턱 전압 분포 특성 열화를 설명하기 위한 도면이다.
도 3 내지 도 5는 본 발명의 제1 실시 예에 따른 반도체 메모리 소자 및 그 형성방법을 설명하기 위한 도면들이다.
도 6 내지 도 9c는 본 발명의 제2 실시 예에 따른 반도체 메모리 소자 및 그 형성방법을 설명하기 위한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3 내지 도 5를 참조하여, 본 발명의 제1 실시 예에 따른 반도체 메모리 소자 및 그 형성방법을 설명한다. 도 3은 본 발명의 제1 실시 예에 따른 도전성 라인들의 레이 아웃을 설명하기 위한 도면이다. 그리고 도 4a 내지 도 4h는 본 발명의 제1 실시 예에 따른 반도체 메모리 소자의 형성방법을 설명하기 위한 단면도들이다. 또한, 도 5는 포토레지스트 패턴과 도전성 라인들의 레이 아웃을 설명하기 위한 도면이다. 특히, 도 3 내지 도 5에서는 낸드 플래시 메모리 소자를 예로 들어 도시하였다.
도 3을 참조하면, 소자 분리 영역(Rb)에 의해 구획된 활성 영역(Ra)들을 구비하는 반도체 기판 상부에 상기 활성 영역(Ra)들에 교차하며 서로 이격된 제1 도전성 라인들(WL)과, 제1 도전성 라인(WL)에 나란하며 제1 도전성 라인(WL)보다 넓은 폭을 가진 제2 도전성 라인(SL)을 형성한다. 소자 분리 영역들(Rb) 각각에는 소자 분리막(107)이 형성된다.
한편, 도면에 구체적으로 도시하진 않았으나, 제2 도전성 라인들(SL) 사이에 다수의 제1 도전성 라인(WL)들이 배치되어 하나의 그룹을 구성하고, 상술한 배치의 그룹들은 일렬로 반복 배열된다. 그룹들간 경계에서 이웃하는 제2 도전성 라인들(SL)은 제1 도전성 라인들(WL)간 간격보다 넓은 간격으로 이격된다. 상술한 제1 도전성 라인들(WL)은 낸드 플래시 메모리 소자의 워드 라인들이며, 제2 도전성 라인들(SL)은 낸드 플래시 메모리 소자의 셀렉트 라인들이다. 셀렉트 라인들은 소스 셀렉트 라인과 드레인 셀렉트 라인으로 구분된다.
도 3에 도시된 선 "I-I'"를 따라 절취한 단면도인 도 4a를 참조하면, 제1 도전성 라인들(WL) 및 제2 도전성 라인들(SL)이 낸드 플래시 메모리 소자의 워드 라인들 및 셀렉트 라인들인 경우, 제1 도전성 라인들(WL) 및 제2 도전성 라인들(SL) 각각은 게이트 절연막(103), 제1 도전막(105), 유전체막(109), 및 제2 도전막(111)의 적층 구조로 이루어진 적층형 게이트에 연결된다. 제2 도전성 라인(SL)에 연결된 적층형 게이트의 유전체막(109)에는 제1 도전막(105)을 노출시키는 콘택홀(CT)이 형성된다. 이러한 콘택홀(CT)을 통해 제1 도전막(105)과 제2 도전막(111)이 전기적으로 연결된다. 제1 도전성 라인(WL)에 연결된 적층형 게이트의 게이트 절연막(103)은 터널 절연막이 되며, 제1 도전막(105)은 전하 저장막인 플로팅 게이트가 된다. 제2 도전막(111) 상부에는 게이트 하드 마스크 패턴(113)이 더 적층될 수 있다.
상술한 제1 도전성 라인들(WL) 및 제2 도전성 라인들(SL)은 이하와 같은 방법으로 형성될 수 있다.
내부에 웰(well: 미도시)이 형성되고 문턱 전압 조절용 이온이 주입된 반도체 기판(101)의 상부에 게이트 절연막(103) 및 제1 도전막(105)을 적층한다. 게이트 절연막(103)은 SiO2로 형성할 수 있으며, 산화 공정 또는 산화막 증착 공정을 통해 형성할 수 있다. 제1 도전막(105)은 폴리 실리콘으로 형성할 수 있다. 이 후, 반도체 기판(101)의 소자 분리 영역들 상부에 형성된 제1 도전막(105)의 일부와, 게이트 절연막(103)의 일부를 제거한다. 이를 위해, 제1 도전막(105)의 상부에 소자 분리 영역들을 개구시키는 소자 분리 마스크들을 형성하고, 소자 분리 마스크들을 마스크로 제1 도전막(105) 및 게이트 절연막(103)의 노출된 영역을 제거하기 위한 식각 공정을 실시한다. 이로써, 반도체 기판(101)의 활성 영역들 각각의 상부에 제1 도전막(105) 및 게이트 절연막(103)이 잔여한다.
이 후, 소자 분리 마스크들을 마스크로 반도체 기판(101)의 소자 분리 영역들(B)을 제거하기 위하여 반도체 기판(101)에 트렌치를 형성하기 위한 식각 공정을 더 실시한다. 트렌치 형성 후, 트렌치 내부를 절연물로 채우고 화학적 기계적 연마(CMP: Chemical mechanical polishing) 방식 등으로 활성 영역 상부의 절연물을 제거한다. 이어서, 식각 공정으로 절연물의 높이를 낮추어 소자 분리막(도 3의 107)을 형성한다. 소자 분리막(107)은 활성 영역의 손상을 방지하기 위해 게이트 절연막(103)보다 높게 형성하고, 전하 저장막과 컨트롤 게이트간 커플링 비를 개선함과 아울러 전하 저장막들 간 간섭 현상을 개선하기 위해 제1 도전막(105)보다 낮게 형성한다. 소자 분리막(107)을 제1 도전막(105)보다 낮게 형성하면, 전하 저장막인 제1 도전막(105)과 컨트롤 게이트막인 제2 도전막(111) 간에 대면하는 면적이 증가하여 전하 저장막과 컨트롤 게이트간 커플링 비를 개선할 수 있다. 소자 분리막(107) 형성 후, 잔여하는 소자 분리 마스크들을 제거한다.
이어서, 활성 영역들 각각의 상부에 잔여하는 제1 도전막들(105) 표면을 따라 전체 구조 상부에 유전체막(109)을 형성한다. 유전체막(109)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화막이 적층된 ONO 구조로 형성되거나, 컨트롤 게이트와 전하 저장막 간 커플링 비를 개선하고 전하 저장막간 간섭 현상을 개선하기 위해 유전 상수가 큰 Al2O3막, ZrO2막 및 HfO3막 중 적어도 한 층의 고유전율막으로 구성될 수 있다. 이 후, 유전체막(109)에 콘택홀(CT)을 형성하기 위한 식각 공정을 실시한다.
이어서, 콘택홀(CT)이 채워지도록 유전체막(111)의 상부에 제2 도전막(111)을 형성한다. 제2 도전막(111)은 폴리 실리콘막의 단일층이거나, 폴리 실리콘막, 금속막, 및 금속 실리사이드막 중 2이상의 막이 적층된 다중층일수 있다. 이 후, 제2 도전막(111)의 상부에 활성 영역들에 교차하는 게이트 하드 마스크 패턴들(113)을 형성한다. 그리고 나서, 게이트 하드 마스크 패턴들(113) 사이에서 노출된 제2 금속막(111)을 식각 공정으로 제거하여 유전체막(109)의 일부를 노출시킨다. 이어서 유전체막(109)의 노출된 영역을 식각 공정으로 제거하여 제1 도전막(105)의 일부를 노출시킨다. 이 후, 제1 도전막(105)의 노출된 영역을 식각 공정으로 제거한다. 이 때, 게이트 절연막(103)이 더 식각될 수 있다. 이로써, 활성 영역들 각각의 상부에 형성된 제1 도전막(105)은 다수의 패턴으로 분리되며, 제2 도전막(111)은 활성 영역들에 교차하는 제1 도전성 라인들(WL) 및 제2 도전성 라인들(SL)로 패터닝되어, 낸드 플래시 메모리 소자의 적층형 게이트들이 형성된다.
도 4b를 참조하면, 제1 도전성 라인들(WL) 사이와, 서로 이웃한 제1 도전성 라인(WL)과 제2 도전성 라인(SL) 사이와, 제2 도전성 라인들(SL) 사이를 갭-필막(115)으로 채운다. 갭-필막(115)은 제1 및 제2 도전성 라인들(WL, SL)이 형성된 전체 구조 표면의 토폴로지(topology)를 따라 형성되지 않고 제1 도전성 라인들(WL) 사이와, 서로 이웃한 제1 도전성 라인(WL)과 제2 도전성 라인(SL) 사이와, 제2 도전성 라인들(SL) 사이를 채우며 평탄하게 형성될 수 있는 SOC(Spin On Carbon)막인 것이 바람직하다. SOC막의 코팅 공정을 통해 제1 및 제2 도전성 라인들(WL, SL)은 갭-필막(115)으로 덮힌다.
도 4c를 참조하면, 에치-백(etch-back)등의 식각 공정으로 갭-필막(115)을 식각하여 갭-필막(115)의 높이를 제1 및 제2 도전성 라인들(WL, SL)의 상부면보다 낮춘다. 갭-필막(115)의 식각 공정은 유전체막(109)과 제2 도전막(111)의 사이의 높이에서 정지한다. 이로써, 제1 및 제2 도전성 라인들(WL, SL) 각각의 상부 측벽이 노출된다.
도 4d를 참조하면, 갭-필막(115)의 상부면과, 상기 제1 및 제2 도전성 라인들(WL, SL)의 표면을 따라 박막(117)을 형성한다. 박막(117)의 두께는 제1 도전성 라인들(WL) 사이의 공간이 박막(117)으로 채워지지 않도록 제1 도전성 라인들(WL)간 간격의 1/2보다 얇은 것이 바람직하다. 예를 들어, 박막(117)은 40 내지 50Å의 두께로 형성될 수 있다. 그러나, 박막(117)의 두께는 상술한 범위에 한정되지 않고, 반도체 메모리 소자의 디자인룰에 따라 다양한 수치로 형성될 수 있다. 박막(117)은 갭-필막(115)에 대한 식각 선택비가 큰 물질로 형성되는 것이 바람직하다. 예를 들어, 박막(117)은 40℃ 내지 90℃에서 증착되는 ULTO(ULTO: Ultra Low Temperature Oxide)막일 수 있다.
도 4e 및 도 5를 참조하면, 박막(117)의 일부를 노출시키는 제1 개구부들(H1)을 가진 포토레지스트 패턴들(119a)을 박막(117)의 상부에 형성한다. 포토레지스트 패턴들(119a)은 제1 트렌치(T1)를 사이에 두고 이격된다.
포토레지스트 패턴들(119a)은 포토레지스트막을 포토리소그래피 공정을 통해 패터닝함으로써 형성한다. 포토레지스트막의 양호한 패터닝을 위해 포토레지스트막은 토폴로지 없이 평탄하게 형성되는 플래너(Planar) 타입을 이용한다.
제1 개구부들(H1)은 제1 도전성 라인들(WL) 각각에 중첩되며 제1 도전성 라인들(WL) 각각에 나란하게 배치된다. 또한, 제1 개구부들(H1)은 제1 도전성 라인(WL)의 대각선 방향으로 나란하게 배치된다. 즉 제1 개구부들(H1)은 제1 도전성 라인들(WL) 각각에 중첩되며, 지그재그(Zig-Zag)로 배치된다. 상술한 배치를 통해 제1 개구부들(H1)의 형성 공정 마진을 확보할 수 있다. 또한 제1 개구부들(H1)의 형성 공정 마진을 확보하기 위해 제1 개구부들(H1) 각각은 타원형으로 형성되며, 타원형의 단축은 제1 도전성 라인(WL)에 교차된다. 타원형의 단축은 소자 분리 영역(Rb) 상부의 박막(117)을 노출시키기 위해 상기 제1 도전성 라인(WL)의 폭보다 길다. 그리고, 제1 개구부들(H1)끼리 연결되는 것을 방지하기 위해 타원형의 단축은 제1 도전성 라인들(WL)간 피치(제1 도전성 라인의 폭과 박막(117)의 두께는 제1 도전성 라인들(WL) 사이의 공간이 박막(117)으로 채워지지 않도록 제1 도전성 라인들(WL)간 간격의 합)보다 짧다. 그리고 타원형의 단축은 소자 분리막(107)의 중앙선에 중첩되며, 제1 개구부들(H1) 각각의 중심은 제1 도전성 라인들(WL) 각각의 중앙선에 중첩된다.
포토레지스트 패턴들(119a)은 제2 도전성 라인들(SL) 사이의 박막(117)을 개구시키는 제1 트렌치(T1)를 사이에 두고 분리된다. 제2 도전성 라인들(SL) 사이의 박막(117)을 노출시키기 위해 포토레지스트 패턴들(119a)은 각각의 가장자리는 제2 도전성 라인(SL)의 상부면에 중첩된다.
한편, 포토레지스트 패턴들(119a)에 형성되는 제1 개구부들(H1) 각각을 원하는 폭으로 줄이기 위해 포토레지스트 패턴들(119a)을 형성한 후, 포토레지스트 패턴들(119a)에 열을 가하여 포토레지스트 패턴들(119a) 각각을 측면 방향으로 연장시키는 포토 레지스트 플로우(resist flow) 공정이 더 실시될 수 있다. 또는 포토레지스트 패턴들(119a) 각각의 표면에 포토레지스트 패턴(119a)에 가교 결합된 RELACS(Resolution Enhancement Lithography Assisted by Chemical Shrink) 물질막(미도시)을 형성하여 제1 개구부들(H1) 각각을 통해 개구된 부분의 폭을 원하는 폭으로 줄이는 공정이 더 실시될 수 있다. 포토레지스트 패턴(119a)에 가교 결합된 RELACS(Resolution Enhancement Lithography Assisted by Chemical Shrink) 물질막은 이하와 같은 방법으로 형성할 수 있다. 먼저, 포토레지스트 패턴들(119a)이 형성된 전체 구조 상부에 RELACS 물질막을 스핀 코팅한다. RELACS 물질막은 수용성 폴리머(water-soluble polymer)와 가교제(Cross Linker)로 구성된 것이다. 이 후, RELACS 물질막이 코팅된 전체 구조에 대해 열을 가하여 베이킹(baking)을 실시함으로써 포토레지스트 패턴들(119a) 각각의 표면에 RELACS 물질막을 가교 결합시킨다. 이 후, 포토레지스트 패턴들(119a) 각각의 표면에 가교 결합된 RELACS 물질을 제외한 나머지 RELACS 물질막을 제거한다.
도 4f를 참조하면, 포토레지스트 패턴들(119a)을 마스크로 박막의 노출된 영역을 제거하여 박막 패턴들(117a)을 형성한다. 박막 패턴들(117a)은 포토레지스트 패턴들(119a)과 동일한 형태로 형성된다. 즉, 박막 패턴들(117a) 각각은 갭-필막(115)의 일부를 노출시키는 제2 개구부들(H2)을 가진다. 그리고 박막 패턴들(117a)은 제2 트렌치(T2)를 사이에 두고 이격된다.
제2 개구부들(H2)은 제1 도전성 라인들(WL) 각각에 중첩되며 제1 도전성 라인들(WL) 각각에 나란하게 배치된다. 또한, 제2 개구부들(H2)은 제1 도전성 라인(WL)의 대각선 방향으로 나란하게 배치된다. 즉 제2 개구부들(H2)은 제1 도전성 라인들(WL) 각각에 중첩되며, 지그재그(Zig-Zag)로 배치된다. 또한 제2 개구부들(H2) 각각은 타원형으로 형성되며, 타원형의 단축은 제1 도전성 라인(WL)에 교차된다. 타원형의 단축은 제1 도전성 라인(WL)의 폭보다 길며, 제1 도전성 라인들(WL)간 피치보다 짧다. 그리고 타원형의 단축은 소자 분리막의 중앙선에 중첩되며, 제2 개구부들(H2) 각각의 중심은 제1 도전성 라인들(WL) 각각의 중앙선에 중첩된다. 그리고, 박막 패턴들(117a)은 제2 도전성 라인들(SL) 사이의 갭-필막(115)을 개구시키는 제2 트렌치(T2)를 사이에 두고 분리되며, 박막 패턴들(117a) 각각의 가장자리는 제2 도전성 라인(SL)의 상부면에 중첩된다.
상기에서 박막을 식각하는 공정은 갭-필막(115)이 잔여하는 상태에서 정지한다.
도 4g를 참조하면, 제2 개구부들(H2) 및 제2 트렌치(T2)를 통해 갭-필막(115)의 잔여하는 영역을 모두 제거한다. 갭-필막(115)이 SOC막인 경우, 갭-필막(115)을 제거하는 폴리머 스트립 공정을 통해 포토레지스트 패턴들도 갭-필막(115)과 동시에 제거된다.
도 4h를 참조하면, 제2 개구부들(H2)을 가진 박막 패턴들(117a)이 형성된 전체 구조 상부에 TEOS(Tetra-Ethly-Ortho-Silicate) 산화막등의 절연막을 증착한다. 절연막의 증착 초기 제1 도전성 라인들(WL) 사이의 공간 하부가 채워지지 않은 상태에서 상대적으로 좁은 박막 패턴(117a)과 제1 도전성 라인(WL) 사이가 매립되어, 제1 도전성 라인들(WL) 사이의 공간에 에어-갭(air-gap)이 형성된다. 그리고, 제2 도전성 라인들(SL) 사이보다 좁으며 에어-갭 상부에 대응하는 제1 도전성 라인들(WL) 사이의 공간, 그리고 제1 도전성 라인(WL)과 제2 도전성 라인(SL) 사이가 절연막으로 매립된다. 반면, 상대적으로 넓은 제2 도전성 라인들(SL) 사이는 절연막으로 매립되지 않고, 제2 도전성 라인들(SL) 사이에 형성된 절연막은 제2 도전성 라인들(SL)로 인한 토폴로지를 따라 형성된다.
이 후, 제2 도전성 라인들(SL) 사이의 반도체 기판(101)이 노출될 때까지 절연막을 에치-백등의 식각 공정으로 식각하여 스페이서(121)를 형성한다. 스페이서(121)는 제2 도전성 라인들(SL) 각각의 측벽을 따라 형성되며, 에어-갭 상부에 대응하는 제1 도전성 라인들(WL) 사이의 공간, 및 제2 개구부들(H2)이 스페이서(121)로 채워진 상태가 유지된다.
제2 도전성 라인들(SL) 각각의 측벽에 형성된 스페이서(121)는 후속 공정에서 제2 도전성 라인들(SL) 사이의 반도체 기판(101)을 노출시키는 콘택홀 형성 공정시 제2 도전성 라인들(SL)이 노출되는 것을 방지할 수 있다.
이와 같이 본 발명의 제1 실시 예에서는 개구부들(H2)을 통해 제1 도전성 라인들(WL) 사이의 공간을 제1 도전성 라인들(WL)간 간격보다 좁은 폭으로 노출시키는 박막 패턴(117a)을 형성한 후, 박막 패턴(117a) 상부에 절연막을 형성함으로써 박막 패턴(117a)과 절연막 하부에 위치하는 제1 도전성 라인들(WL) 사이의 공간이 전체적으로 공기로 채워진 상태에서 좁은 폭의 개구부들(H2)을 절연막으로 매립할 수 있다. 그 결과, 본 발명의 제1 실시 예에서는 제1 도전성 라인들(WL) 사이의 공간에 절연막이 채워지는 비율을 줄이고, 절연막보다 유전율이 작은 공기가 채워지는 비율을 늘릴 수 있다. 제1 도전성 라인들(WL)간 간섭 현상은 제1 도전성 라인들(WL) 간의 커패시턴스(capacitance)에 비례한다. 제1 도전성 라인들(WL) 간의 커패시턴스(C)는 하기의 수학식 1에 기재된 바와 같이 제1 도전성 라인들(WL)간의 마주보는 면적(A), 제1 도전성 라인들(WL)간의 간격(d), 그리고, 제1 도전성 라인들(WL) 사이의 공간을 채우는 물질의 유전율(εr)에 의해 결정된다. 참고로, ε0는 진공의 유전율이다.
Figure pat00001
공기의 유전율을 절연막의 유전율에 비해 낮으므로 본 발명의 제1 실시 예에서는 제1 도전성 라인들(WL) 사이의 공간에서 공기가 차지하는 비율을 증대시킴으로써 제1 도전성 라인들(WL)간 간섭 현상을 개선할 수 있다.
이하, 도 6 내지 도 9c를 참조하여, 본 발명의 제2 실시 예에 따른 반도체 메모리 소자 및 그 형성방법을 설명한다. 도 6 및 도 7은 본 발명의 제2 실시 예에 따른 도전성 라인들과 포토레지스트 패턴들의 레이 아웃을 설명하기 위한 도면이다. 그리고 도 8a 내지 도 8c는 도 7에 도시된 선 "Ⅱ-Ⅱ'"와 같이 소자 분리 영역을 따라 단위 공정의 결과물을 절취하여 나타낸 단면도들이다. 그리고, 도 9a 내지 도 9c는 도 7에 도시된 선"Ⅲ-Ⅲ'"와 같이 활성 영역을 따라 단위 공정의 결과물을 절취하여 나타낸 단면도들이다.
도 6을 참조하면, 소자 분리 영역(Rb)에 의해 구획된 활성 영역들(Ra)을 구비하는 반도체 기판 상부에 상기 활성 영역들(Ra)에 교차하며 서로 이격된 제1 도전성 라인들(WL)과, 제1 도전성 라인(WL)에 나란하며 제1 도전성 라인(WL)보다 넓은 폭을 가진 제2 도전성 라인(SL)을 형성한다. 소자 분리 영역들(Rb) 각각에는 소자 분리막(207)이 형성된다. 제1 도전성 라인들(WL)과 제2 도전성 라인들(SL)의 배치 관계는 도 3에서 상술한 바와 동일하므로 생략한다. 제1 도전성 라인들(WL)은 낸드 플래시 메모리 소자의 워드 라인들이며, 제2 도전성 라인들(SL)은 낸드 플래시 메모리 소자의 셀렉트 라인들이다. 셀렉트 라인들은 소스 셀렉트 라인과 드레인 셀렉트 라인으로 구분된다.
제1 도전성 라인들(WL)과 제2 도전성 라인들(SL)은 도 4a에서 상술한 바와 동일한 방법으로 형성된다.
이어서, 도 4b 및 도 4c에서 상술한 바와 동일한 방법으로 제1 도전성 라인들(WL) 사이, 서로 이웃한 제1 도전성 라인(WL)과 제2 도전성 라인(SL) 사이, 제2 도전성 라인들(SL) 사이를 갭-필막으로 채운 후, 갭-필막을 에치-백(etch-back)등의 식각 공정으로 식각한다. 이로써, 제1 및 제2 도전성 라인들(WL, SL) 각각의 상부 측벽이 노출된다.
이 후, 도 4d에서 상술한 바와 동일한 방법으로 박막을 형성한다. 이어서 박막의 상부에 서로 이격된 포토레지스트 패턴들(219a)을 형성한다. 본 발명의 제2 실시 예에서 포토레지스트 패턴들(219a)은 본 발명의 제1 실시 예에서와 다르게 활성 영역들(Ra)에 나란한 라인 형태로 형성된다. 그리고 포토레지스트 패턴들(219a)은 활성 영역(Ra)에 교차하는 방향으로 이격될 뿐 아니라, 활성 영역(Ra)에 나란한 방향으로 이격된다. 이러한 포토레지스트 패턴들(219a)은 박막 상부에 포토레지스트막을 증착 한 후, 노광 및 현상 공정을 실시하여 포토레지스트막을 패터닝함으로써 형성한다. 포토레지스트막의 양호한 패터닝을 위해 포토레지스트막은 토폴로지 없이 평탄하게 형성되는 플래너(Planar) 타입을 이용한다.
활성 영역들(Ra) 각각의 폭을 A라 정의하고, 활성 영역들(Ra) 간 거리를 B이라 정의하면, 제1 도전성 라인들(WL)을 따라 나란하게 배치된 포토레지스트 패턴들(219a)은 2A+B의 간격으로 이격되게 배치할 수 있다. 그리고, 포토레지스트 패턴들(219a) 각각은 A+2XB(단, X는 자연수)의 폭을 가질 수 있다. 그리고, 포토레지스트 패턴들(219a) 각각의 가장 자리는 제2 도전성 라인(SL)의 상부면에 중첩된다.
도 7을 참조하면, 포토레지스트 패턴들을 통해 개구된 영역의 폭을 좁히기 위해 도 6에서 상술한 포토레지스트 패턴들(219a)에 열을 가하여 포토레지스트 패턴들(219a) 각각을 측면 방향으로 연장시키는 포토 레지스트 플로우(resist flow) 공정을 더 실시한다. 이로써, 도 7에 도시된 바와 같이 측면 방향으로 연장된 포토레지스트 패턴들(219b)이 형성된다.
상술한 방법과는 다르게, 포토레지스트 패턴들을 통해 개구된 영역의 폭을 좁히기 위해 포토레지스트 패턴들(219a) 각각의 표면에 포토레지스트 패턴(219a)에 가교 결합된 RELACS(Resolution Enhancement Lithography Assisted by Chemical Shrink) 물질막(미도시)을 형성한다. 포토레지스트 패턴(219a)에 가교 결합된 RELACS 물질막은 도 4e에서 상술한 바와 동일한 방법으로 형성한다.
도 6에서 상술한 바와 같이 A+2XB(단, X는 자연수)의 폭을 가진 포토레지스트 패턴들(219a)을 2A+B의 간격으로 이격되게 배치하면, 측면 방향으로 연장된 포토레지스트 패턴들(219b) 또는 RELACS 물질막과 가교 결합된 포토레지스트 패턴들 은 워드 라인 방향을 따라 소자 분리 영역(Rb)의 폭 만큼 이격된다. 또한, 노광 공정시 노광 마스크의 정렬을 제어하여 측면 방향으로 연장된 포토레지스트 패턴들(219b) 또는 RELACS 물질막과 가교 결합된 포토레지스트 패턴들에 의한 개구부를 소자 분리 영역(Rb)에 중첩시킬 수 있다.
도 6에서 상술한 공정의 결과, 도 8a 및 도 9a에 도시된 바와 같이 소자 분리 영역들 상부의 박막(217) 일부가 노출되고, 제2 도전성 라인들(SL) 사이의 박막(217) 일부가 노출된다.
도 8a 및 도 9a를 참조하면, 제1 도전성 라인들(WL) 및 제2 도전성 라인들(SL)이 낸드 플래시 메모리 소자의 워드 라인들 및 셀렉트 라인들인 경우, 제1 도전성 라인들(WL) 및 제2 도전성 라인들(SL) 각각은 게이트 절연막(203), 제1 도전막(205), 유전체막(209), 및 제2 도전막(211)의 적층 구조로 이루어진 적층형 게이트에 연결된다. 제2 도전성 라인(SL)에 연결된 적층형 게이트의 유전체막(209)에는 제1 도전막(205)을 노출시키는 콘택홀(CT)이 형성된다. 이러한 콘택홀(CT)을 통해 제1 도전막(205)과 제2 도전막(211)이 전기적으로 연결된다. 제1 도전성 라인(WL)에 연결된 적층형 게이트의 게이트 절연막(203)은 터널 절연막이 되며, 제1 도전막(205)은 전하 저장막인 플로팅 게이트가 된다. 제2 도전막(211) 상부에는 게이트 하드 마스크 패턴(213)이 더 적층될 수 있다.
도 6에서 상술하였듯, 제1 도전성 라인들(WL) 및 제2 도전성 라인들(SL)은 도 4a에서 상술한 바와 동일한 방법으로 형성한다. 그리고, 도 6에서 상술하였듯. 도 4b 및 도 4c에서 상술한 바와 동일한 방법으로 제1 도전성 라인들(WL) 사이, 서로 이웃한 제1 도전성 라인(WL)과 제2 도전성 라인(SL) 사이, 제2 도전성 라인들(SL) 사이에 제1 및 제2 도전성 라인들(WL, SL) 각각의 상부 측벽을 노출시키는 갭-필막(215)을 형성한다. 갭-필막(215)의 구성 물질 또한 도 4b에서 상술한 바와 동일하다. 그리고 도 6에서 상술하였듯, 도 4d에서 상술한 바와 동일한 방법으로 갭-필막(215)의 상부면과, 상기 제1 및 제2 도전성 라인들(WL, SL)의 표면을 따라 박막(217)을 형성한다. 박막(217)의 두께 및 박막(217)의 구성 물질 또한 도 4d에서 상술한 바와 동일하다.
도 8b 및 도 9b를 참조하면, 포토레지스트 패턴들(219b)을 마스크로 박막의 노출된 영역을 제거하여 박막 패턴들(217a)을 형성한다. 박막 패턴들(217a)은 포토레지스트 패턴들(219a)과 동일한 형태로 형성된다. 즉, 박막 패턴들(217a) 각각은 활성 영역에 나란한 라인 형태로 형성된다. 그리고 박막 패턴들(217a)은 활성 영역에 교차하는 방향으로 개구부(S)를 사이에 두고 서로 이격될 뿐 아니라, 활성 영역에 나란한 방향으로 트렌치(T)를 사이에 두고 이격된다. 또한, 개구부(S)는 소자 분리 영역과 동일한 폭으로 소자 분리 영역에 중첩된다. 그리고, 제2 도전성 라인들(SL) 사이의 갭-필막이 노출되며, 박막 패턴들(217a) 각각의 가장자리는 제2 도전성 라인(SL)의 상부면에 중첩된다.
이어서, 박막 패턴들(217a) 사이의 개구부(S) 및 트렌치(T)를 통해 갭-필막의 잔여하는 영역을 모두 제거한다. 갭-필막이 SOC막인 경우, 갭-필막을 제거하는 폴리머 스트립 공정을 통해 포토레지스트 패턴들도 갭-필막과 동시에 제거된다.
도 8c 및 도 9c를 참조하면, 박막 패턴들(217a)이 형성된 전체 구조 상부에 TEOS(Tetra-Ethly-Ortho-Silicate) 산화막등의 절연막을 증착한다. 이 때, 박막 패턴들(217a) 하부의 제1 도전성 라인들(WL) 사이 공간은 박막 패턴들(217a)에 의해 차단되어 박막 패턴들(217a) 하부의 제1 도전성 라인들(WL) 사이 공간에는 절연막이 형성되지 않고 에어-갭(air-gap)이 형성된다. 반면, 박막 패턴들(217a) 상부의 제1 도전성 라인들(WL) 사이 공간과, 개구부(S), 제1 도전성 라인(WL)과 제2 도전성 라인(SL) 사이는 제2 도전성 라인들(SL) 사이보다 상대적으로 폭이 좁아 절연막으로 매립된다. 반면, 상대적으로 넓은 제2 도전성 라인들(SL) 사이는 절연막으로 매립되지 않고, 제2 도전성 라인들(SL) 사이에 형성된 절연막은 제2 도전성 라인들(SL)로 인한 토폴로지를 따라 형성된다.
이 후, 제2 도전성 라인들(SL) 사이의 반도체 기판(201)이 노출될 때까지 절연막을 에치-백등의 식각 공정으로 식각하여 스페이서(221)를 형성한다. 스페이서(221)는 제2 도전성 라인들(SL) 각각의 측벽을 따라 형성된다. 그리고, 박막 패턴들(217a) 상부의 제1 도전성 라인들(WL) 사이 공간과 및 박막 패턴들(217a) 사이의 개구부(S)가 스페이서(221)로 채워진 상태가 유지된다.
제2 도전성 라인들(SL) 각각의 측벽에 형성된 스페이서(221)는 후속 공정에서 제2 도전성 라인들(SL) 사이의 반도체 기판(201)을 노출시키는 콘택홀 형성 공정시 제2 도전성 라인들(SL)이 노출되는 것을 방지할 수 있다.
이와 같이 본 발명의 제2 실시 예에서는 박막 패턴들(217a)을 통해 박막 패턴들(217a) 하부의 제1 도전성 라인들(WL) 사이 공간이 절연막으로 채워지는 것이 차단되어 박막 패턴들(217a) 하부의 제1 도전성 라인들(WL) 사이 공간을 공기로 채울 수 있다. 그 결과, 본 발명의 제2 실시 예에서는 제1 도전성 라인들(WL) 사이의 공간에 절연막이 채워지는 비율을 줄이고, 절연막보다 유전율이 작은 공기가 채워지는 비율을 늘릴 수 있다. 이에 따라 본 발명의 제1 실시 예에서와 같이 제1 도전성 라인들(WL)간 간섭 현상을 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101, 201: 반도체 기판 Ra: 활성 영역
Rb: 소자 분리 영역 WL: 제1 도전성 라인
SL: 제2 도전성 라인 H1, H2, S: 개구부
115, 215: 갭-필막 117a, 217a: 박막 패턴
119a, 219a, 219b: 포토레지스트 패턴 121: 절연막

Claims (32)

  1. 소자 분리 영역에 의해 구획된 활성 영역들을 구비하는 반도체 기판;
    상기 활성 영역들에 교차되어 상기 반도체 기판 상에 형성되며 서로 이격된 도전성 라인들;
    상기 도전성 라인들 사이에 공간이 형성되도록 상기 도전성 라인들 표면을 따라 형성되며, 상기 도전성 라인들보다 넓은 폭으로 상기 도전성 라인들의 일부를 노출시키는 개구부들을 가진 박막 패턴;
    상기 공간을 유지하면서 상기 개구부들을 매립하며 상기 박막 패턴의 상부에 형성된 절연막; 및
    상기 절연막 및 상기 박막 패턴 하부의 상기 도전성 라인들 사이에 형성된 에어-갭을 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 도전성 라인들은 낸드 플래시 메모리 소자의 워드 라인들인 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 개구부들은 상기 도전성 라인들 각각에 중첩되며 상기 도전성 라인의 대각선 방향으로 나란하게 배치된 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 개구부들 각각은 타원형인 반도체 메모리 소자.
  5. 제 4 항에 있어서,
    상기 타원형의 단축은 상기 도전성 라인에 교차되며, 상기 타원형의 단축은 상기 도전성 라인의 폭보다 길고, 상기 도전성 라인들간 피치보다 짧은 반도체 메모리 소자.
  6. 제 1 항에 있어서,
    상기 박막 패턴은 ULTO(Ultra Low Temperature Oxide)막인 반도체 메모리 소자.
  7. 제 1 항에 있어서,
    상기 박막 패턴은 상기 도전성 라인들간 간격의 1/2보다 얇은 두께를 가지는 반도체 메모리 소자.
  8. 소자 분리 영역에 의해 구획된 활성 영역들을 구비하는 반도체 기판;
    상기 활성 영역들에 교차되어 상기 반도체 기판 상에 형성되며 서로 이격된 도전성 라인들;
    상기 도전성 라인들 사이에 공간이 형성되도록 상기 도전성 라인들 표면을 따라 상기 활성 영역들에 나란하게 형성되며, 서로 이격된 박막 패턴들;
    상기 박막 패턴들 사이의 공간을 매립하며 상기 박막 패턴들의 상부에 형성된 절연막; 및
    상기 박막 패턴들 각각의 하부의 상기 도전성 라인들 사이에 형성된 에어-갭을 포함하는 반도체 메모리 소자.
  9. 제 8 항에 있어서,
    상기 박막 패턴들 사이의 공간은 상기 소자 분리 영역의 폭과 동일한 폭을 가지며, 상기 소자 분리 영역에 중첩된 반도체 메모리 소자.
  10. 제 8 항에 있어서,
    상기 도전성 라인들은 낸드 플래시 메모리 소자의 워드 라인들인 반도체 메모리 소자.
  11. 제 8 항에 있어서,
    상기 박막 패턴들 각각은 ULTO(Ultra Low Temperature Oxide)막인 반도체 메모리 소자.
  12. 제 8 항에 있어서,
    상기 박막 패턴들 각각은 상기 도전성 라인들간 간격의 1/2보다 얇은 두께를 가지는 반도체 메모리 소자.
  13. 소자 분리 영역에 의해 구획된 활성 영역들을 구비하는 반도체 기판 상부에 상기 활성 영역들에 교차하며 서로 이격된 도전성 라인들을 형성하는 단계;
    상기 도전성 라인들 사이를 갭-필막으로 채우는 단계;
    상기 갭-필막의 높이가 상기 도전성 라인들의 상부면보다 낮아져서 상기 도전성 라인들 각각의 상부 측벽이 노출되도록 상기 갭-필막을 식각하는 단계;
    상기 갭-필막의 일부를 노출시키는 개구부들을 가진 박막 패턴을 상기 갭-필막의 상부면 및 상기 도전성 라인들의 표면을 따라 형성하는 단계;
    상기 갭-필막의 잔여하는 부분을 제거하는 단계; 및
    상기 개구부들을 채우도록 상기 박막 패턴의 상부에 절연막을 형성하여, 상기 도전성 라인들 사이의 공간에 에어-갭을 형성하는 단계를 포함하는 반도체 메모리 소자의 형성방법.
  14. 제 13 항에 있어서,
    상기 박막 패턴을 형성하는 단계는,
    상기 갭-필막의 상부면 및 상기 도전성 라인들의 표면을 따라 박막을 형성하는 단계;
    상기 박막의 일부를 노출시키는 개구부들을 가진 포토레지스트 패턴을 상기 박막의 상부에 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 상기 박막의 노출된 영역을 제거하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 반도체 메모리 소자의 형성방법.
  15. 제 14 항에 있어서,
    상기 포토레지스트 패턴은 상기 갭-필막과 동시에 제거되는 반도체 메모리 소자의 형성방법.
  16. 제 14 항에 있어서,
    상기 박막 패턴을 형성하는 단계는
    상기 포토레지스트 패턴을 형성하는 단계 이 후,
    상기 포토레지스트 패턴에 열을 가하여 상기 포토레지스트 패턴을 측면 방향으로 연장시켜 상기 포토레지스트 패턴의 상기 개구부들 각각의 폭을 줄이는 단계를 더 포함하는 반도체 메모리 소자의 형성방법.
  17. 제 14 항에 있어서,
    상기 박막 패턴을 형성하는 단계는
    상기 포토레지스트 패턴을 형성하는 단계 이 후,
    상기 포토레지스트 패턴의 표면에 상기 포토레지스트 패턴에 가교 결합된 RELACS(Resolution Enhancement Lithography Assisted by Chemical Shrink) 물질막을 형성하여 상기 포토레지스트 패턴의 개구부들 각각의 폭을 줄이는 단계를 더 포함하는 반도체 메모리 소자의 형성방법.
  18. 제 13 항에 있어서,
    상기 개구부들은 상기 도전성 라인들 각각에 중첩되며, 상기 도전성 라인의 대각선 방향으로 나란하게 배치된 반도체 메모리 소자의 형성방법.
  19. 제 13 항에 있어서,
    상기 개구부들 각각은 타원형인 반도체 메모리 소자의 형성방법.
  20. 제 19 항에 있어서,
    상기 타원형의 단축은 상기 도전성 라인에 교차되며, 상기 타원형의 단축은 상기 도전성 라인의 폭보다 길고, 상기 도전성 라인들간 피치보다 짧은 반도체 메모리 소자의 형성방법.
  21. 제 13 항에 있어서,
    상기 갭-필막은 SOC(Spin On Carbon)막인 반도체 메모리 소자의 형성방법.
  22. 제 13 항에 있어서,
    상기 박막 패턴은 ULTO(Ultra Low Temperature Oxide)막인 반도체 메모리 소자의 형성방법.
  23. 제 13 항에 있어서,
    상기 박막 패턴은 상기 도전성 라인들간 간격의 1/2보다 얇은 두께를 가지는 반도체 메모리 소자의 형성방법.
  24. 소자 분리 영역에 의해 구획된 활성 영역들을 구비하는 반도체 기판 상부에 상기 활성 영역들에 교차하며 서로 이격된 도전성 라인들을 형성하는 단계;
    상기 도전성 라인들 사이를 갭-필막으로 채우는 단계;
    상기 갭-필막의 높이가 상기 도전성 라인들의 상부면보다 낮아져서 상기 도전성 라인들 각각의 상부 측벽이 노출되도록 상기 갭-필막을 식각하는 단계;
    상기 활성 영역들에 나란하며 서로 이격된 박막 패턴들을 상기 갭-필막의 상부면 및 상기 도전성 라인들의 표면을 따라 형성하여, 상기 박막 패턴들 사이의 공간에서 상기 갭-필막을 노출시키는 단계;
    상기 갭-필막의 잔여하는 부분을 제거하는 단계; 및
    상기 박막 패턴들 사이의 공간을 절연막으로 채워서 상기 박막 패턴들 각각의 하부의 상기 도전성 라인들 사이에 에어-갭을 형성하는 단계를 포함하는 반도체 메모리 소자의 형성방법.
  25. 제 24 항에 있어서,
    상기 박막 패턴들을 형성하는 단계는,
    상기 갭-필막의 상부면 및 상기 도전성 라인들의 표면을 따라 박막을 형성하는 단계;
    상기 박막의 상부에 서로 이격된 포토레지스트 패턴들을 형성하는 단계;
    상기 포토레지스트 패턴들 사이에서 노출된 상기 박막의 일부를 제거하는 단계; 및
    상기 포토레지스트 패턴들을 제거하는 단계를 포함하는 반도체 메모리 소자의 형성방법.
  26. 제 25 항에 있어서,
    상기 포토레지스트 패턴은 상기 갭-필막과 동시에 제거되는 반도체 메모리 소자의 형성방법.
  27. 제 25 항에 있어서,
    상기 박막 패턴들을 형성하는 단계는
    상기 포토레지스트 패턴들을 형성하는 단계 이 후,
    상기 포토레지스트 패턴들에 열을 가하여 상기 포토레지스트 패턴들 각각을 측면 방향으로 연장시켜 상기 포토레지스트 패턴들 사이의 개구부 폭을 줄이는 단계를 더 포함하는 반도체 메모리 소자의 형성방법.
  28. 제 25 항에 있어서,
    상기 박막 패턴들을 형성하는 단계는
    상기 포토레지스트 패턴들을 형성하는 단계 이 후,
    상기 포토레지스트 패턴들 각각의 표면에 상기 포토레지스트 패턴들에 가교 결합된 RELACS(Resolution Enhancement Lithography Assisted by Chemical Shrink) 물질막을 형성하여 상기 포토레지스트 패턴들 사이의 개구부 폭을 줄이는 단계를 더 포함하는 반도체 메모리 소자의 형성방법.
  29. 제 24 항에 있어서,
    상기 박막 패턴들 사이의 공간은 상기 소자 분리 영역의 폭과 동일한 폭을 가지며, 상기 소자 분리 영역에 중첩된 반도체 메모리 소자.
  30. 제 24 항에 있어서,
    상기 갭-필막은 SOC(Spin On Carbon)막인 반도체 메모리 소자의 형성방법.
  31. 제 24 항에 있어서,
    상기 박막 패턴들 각각은 ULTO(Ultra Low Temperature Oxide)막인 반도체 메모리 소자의 형성방법.
  32. 제 24 항에 있어서,
    상기 박막 패턴들 각각은 상기 도전성 라인들간 간격의 1/2보다 얇은 두께를 가지는 반도체 메모리 소자의 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012204537A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 半導体記憶装置およびその製造方法
JP2014053542A (ja) * 2012-09-10 2014-03-20 Toshiba Corp 半導体記憶装置およびその製造方法
KR102003881B1 (ko) * 2013-02-13 2019-10-17 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9401305B2 (en) * 2014-11-05 2016-07-26 Sandisk Technologies Llc Air gaps structures for damascene metal patterning
CN105116694B (zh) * 2015-09-25 2017-12-22 京东方科技集团股份有限公司 一种掩膜版、曝光装置及曝光方法
CN106653758B (zh) 2015-10-28 2020-04-07 中芯国际集成电路制造(上海)有限公司 快闪存储器的制作方法
US9704923B1 (en) * 2015-12-23 2017-07-11 Intel Corporation Dual-layer dielectric in memory device
US9899256B2 (en) * 2016-06-29 2018-02-20 International Business Machines Corporation Self-aligned airgaps with conductive lines and vias
US10446577B1 (en) * 2018-07-06 2019-10-15 Micron Technology, Inc. Integrated assemblies having thicker semiconductor material along one region of a conductive structure than along another region
US11423951B2 (en) * 2020-01-12 2022-08-23 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Semiconductor structure and method for fabricating the same
KR20220049742A (ko) * 2020-10-15 2022-04-22 삼성전기주식회사 인쇄회로기판
CN113035770B (zh) * 2021-05-26 2021-08-13 晶芯成(北京)科技有限公司 一种半导体结构及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6984577B1 (en) * 2000-09-20 2006-01-10 Newport Fab, Llc Damascene interconnect structure and fabrication method having air gaps between metal lines and metal layers
US8097949B2 (en) * 2006-03-30 2012-01-17 Nxp B.V. Control of localized air gap formation in an interconnect stack
KR100880310B1 (ko) 2006-09-06 2009-01-28 주식회사 하이닉스반도체 반도체 소자의 제조방법
US8946048B2 (en) * 2010-06-19 2015-02-03 Sandisk Technologies Inc. Method of fabricating non-volatile memory with flat cell structures and air gap isolation
US8778749B2 (en) * 2011-01-12 2014-07-15 Sandisk Technologies Inc. Air isolation in high density non-volatile memory

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