KR20120085135A - 자기 랜덤 액세스 메모리 및 그의 제조 방법 - Google Patents
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Abstract
본 발명의 실시 형태에 따르면, 반도체 기판과, 상기 반도체 기판의 표면부에 형성되어, 게이트 전극, 게이트 절연막, 소스 및 드레인을 갖는 선택 트랜지스터와, 상기 소스 또는 상기 드레인 상에 설치되고, 자화의 방향이 가변인 자화 기억층, 자화의 방향이 고정인 자기 참조층 및 상기 자화 기억층과 상기 자기 참조층 사이에 설치된 비자성층을 갖는 기억 소자를 갖는 자기 랜덤 액세스 메모리가 개시된다.
Description
<관련 출원>
본원은 2011년 1월 21일에 출원된 일본 특허 출원 번호 제2011-11357호를 기초로 하여 그 우선권을 주장하고, 그 전체 내용은 본원에 참조로서 원용된다.
본 발명에서 설명하는 실시 형태들은 일반적으로 자기 랜덤 액세스 메모리 및 그의 제조 방법에 관한 것이다.
최근 들어 터널 자기 저항 효과(TMR: Tunneling Magneto Resistive)를 이용한 자기 랜덤 액세스 메모리(MRAM: Magnetic Random Access Memory)가 개발되고 있다. 이 자기 랜덤 액세스 메모리에는, 자기 터널 접합(MTJ: Magnetic Tunnel Junction)을 포함한 자기 저항 효과 소자가 사용되고 있어 큰 자기 저항 변화율을 갖는다.
현재 검토되고 있는 스핀 주입 기입 방식에서는, 자기 저항 효과 소자에 전류를 주입함으로써, 자기 저항 효과 소자 중 자화의 방향을 반전하고 있다. 이때, 일반적으로 자기 저항 효과 소자에 흐르는 전류는, MISFET(Metal-Insulator-Semiconductor Field-Effect Transistor)의 드레인으로부터 콘택트 플러그를 통해서 흐른다. 그러나, 이 경우에는, 드레인과 콘택트 플러그의 접촉 저항, 콘택트 플러그 자신의 저항 및 콘택트 플러그와 자기 저항 효과 소자의 전극과의 접촉 저항 등의 기생 저항이 존재하여, 드레인으로부터 자기 저항 효과 소자에 전류가 흐를 때, 전류값이 작아진다. 그로 인해, 자기 저항 효과 소자에 있어서의 자화를 반전할 때에 필요한 전류를 확보할 수 없다는 문제가 발생하고 있었다.
본 발명의 실시 형태는, 자기 저항 효과 소자의 자화 반전을 위한 전류를 충분히 확보 가능한 자기 랜덤 액세스 메모리 및 그의 제조 방법을 제공한다.
본 발명의 하나의 실시 형태에 따르면, 반도체 기판과, 상기 반도체 기판의 표면부에 형성되고, 게이트 전극, 게이트 절연막, 소스 및 드레인을 갖는 선택 트랜지스터와, 상기 소스 또는 상기 드레인 상에 설치되어, 자화의 방향이 가변인 자화 기억층, 자화의 방향이 고정인 자기 참조층 및 상기 자화 기억층과 상기 자기 참조층 사이에 설치된 비자성층을 갖는 기억 소자를 갖는 자기 랜덤 액세스 메모리가 개시된다.
본 발명의 실시 형태에 따르면, 자기 저항 효과 소자의 자화 반전을 위한 전류를 충분히 확보 가능한 자기 랜덤 액세스 메모리 및 그의 제조 방법을 제공할 수 있다.
도 1은, 제1 실시 형태에 따른 자기 랜덤 액세스 메모리를 도시하는 단면도이다.
도 2는, 제1 실시 형태의 변형예에 따른 자기 랜덤 액세스 메모리를 도시하는 단면도이다.
도 3의 A 내지 도 3의 G는, 제1 실시 형태에 따른 자기 랜덤 액세스 메모리의 제조 방법을 도시하는 단면도이다.
도 4는, 제2 실시 형태에 따른 자기 랜덤 액세스 메모리를 도시하는 단면도이다.
도 5의 A 내지 도 5의 C는, 제2 실시 형태에 따른 자기 랜덤 액세스 메모리의 제조 방법을 도시하는 단면도이다.
도 6은, 제3 실시 형태에 따른 자기 랜덤 액세스 메모리를 도시하는 단면도이다.
도 7의 A 내지 도 7의 F는, 제3 실시 형태에 따른 자기 랜덤 액세스 메모리의 제조 방법을 도시하는 단면도이다.
도 2는, 제1 실시 형태의 변형예에 따른 자기 랜덤 액세스 메모리를 도시하는 단면도이다.
도 3의 A 내지 도 3의 G는, 제1 실시 형태에 따른 자기 랜덤 액세스 메모리의 제조 방법을 도시하는 단면도이다.
도 4는, 제2 실시 형태에 따른 자기 랜덤 액세스 메모리를 도시하는 단면도이다.
도 5의 A 내지 도 5의 C는, 제2 실시 형태에 따른 자기 랜덤 액세스 메모리의 제조 방법을 도시하는 단면도이다.
도 6은, 제3 실시 형태에 따른 자기 랜덤 액세스 메모리를 도시하는 단면도이다.
도 7의 A 내지 도 7의 F는, 제3 실시 형태에 따른 자기 랜덤 액세스 메모리의 제조 방법을 도시하는 단면도이다.
이하, 본 발명의 실시 형태에 대해서 도면을 참조하여 설명한다. 이 설명시에, 전체 도면에 걸쳐 공통되는 부분에는 공통되는 참조 부호를 부여한다.
(제1 실시 형태)
제1 실시 형태에 따른 자기 랜덤 액세스 메모리에 대해서 이하 설명한다. 도 1 및 도 2는, 제1 실시 형태에 따른 자기 랜덤 액세스 메모리에 있어서의 메모리 셀을 도시하는 단면도이다.
도 1에 도시한 바와 같이, 반도체 기판, 예를 들어 실리콘 기판(1)의 표면부에는, 선택 트랜지스터가 매립되어 있다. 선택 트랜지스터에는, 게이트 절연막(2), 게이트 전극(3), 소스 확산층(4) 및 드레인 확산층(5)이 포함된다.
실리콘 기판(1)은, 예를 들어 p형의 실리콘 기판이 사용된다. 실리콘 기판(1)의 표면부에는, 게이트 전극(3)이 매립되어 있다. 게이트 전극(3)에는, 예를 들어 폴리실리콘, W 등이 사용된다. 게이트 절연막(2)은, 게이트 전극(3)을 덮도록, 실리콘 기판(1) 중에 매립되어 있다. 게이트 절연막(2)에는, 예를 들어 실리콘 산화막이 사용된다. 게이트 절연막(2) 및 게이트 전극(3)의 상면의 높이는, 실리콘 기판(1) 상면의 높이 즉, 소스 확산층(4) 및 드레인 확산층(5)의 상면의 높이와 대략 동일하다.
실리콘 기판(1)의 표면부에는, 소스 확산층(4) 및 드레인 확산층(5)이 설치된다. 소스 확산층(4) 및 드레인 확산층(5)은, 게이트 전극(3) 및 게이트 절연막(2)을 개재하도록 설치된다. 소스 확산층(4) 및 드레인 확산층(5)은 예를 들어 n형의 확산층이다. 이상에 의해, 실리콘 기판(1)에 매립된 매립형 트랜지스터가 구성된다.
소스 확산층(4) 또는 드레인 확산층(5) 상에는, 기억 소자로서 자기 저항 효과 소자(6)가 설치된다. 또한, 본 실시 형태에서는 드레인 확산층(5) 상에 자기 저항 효과 소자(6)를 형성하였다. 자기 저항 효과 소자(6)는, 적어도 자화 기억층(7), 비자성층(8) 및 자화 참조층(9)을 포함하는 것이며, 예를 들어 하부 전극(10), 자화 기억층(7), 비자성층(8), 자화 참조층(9) 및 상부 전극(11)이 순서대로 적층된 것이다.
하부 전극(10)에는, 예를 들어 Pt, Ir, Ru, Cu, Ta, W, TiN이 사용된다.
하부 전극(10) 상에는, 자화 기억층(7)이 설치된다. 자화 기억층(7)은, 예를 들어 자화의 방향이 막면에 대하여 실질적으로 수직인 수직 자화막이며, 이 자화의 방향은 가변이다.
자화 기억층(7) 상에는, 터널 절연막으로서 비자성층(8)이 설치된다. 비자성층(8)에는, 예를 들어 MgO, CaO, SrO, TiO, VO, NbO 등의 NaCl형의 산화물이 사용되지만, 다른 재료로도 좋다.
비자성층(8) 상에는, 자화 참조층(9)이 설치된다. 자화 참조층(9)은, 예를 들어 자화의 방향이 막면에 대하여 실질적으로 수직인 수직 자화막이며, 이 자화의 방향은 한 방향으로 고정되어 있는 것이다. 수직 자화막인 자화 참조층(9)에는, 예를 들어 불규칙 합금, 규칙 합금, 인공 격자 등이 사용된다. 불규칙 합금에서는, Co와 Cr, Ta, Nb, V, W, Hf, Ti, Zr, Pt, Pd, Fe 또는 Ni 등의 원소와 합금을 형성한 것이 사용되고, 예를 들어 CoCr 합금, CoPt 합금이 사용된다. 규칙 합금에서는, Fe, Co 또는 Ni과 Pt 또는 Pd과의 합금이 사용되고, 예를 들어 FePt, FePd, CoPt을 들 수 있다. 인공 격자에서는, 예를 들어 Fe, Co 또는 Ni 원소와 Cr, Pt, Pd, Ir, Rh, Ru, Os, Re 또는 Au의 원소 또는 그들의 합금이 적층된 것이 사용되고, 예를 들어 Co/Pd, Co/Pt, Co/Ru이 사용된다. 그 밖에도, Tb, Dy, Gd 등의 전이 금속을 포함하는 합금 재료, TbFe, TbCo, DyTbFeCo, TbCoFe 등도 사용할 수 있다.
자화 참조층(9) 상에는, 예를 들어 상부 전극(11)이 설치된다. 상부 전극(11)에는, 예를 들어 Ru 또는 Ta로 이루어지는 막이 사용된다. 또한, 자화 참조층(9) 상에는, 자화 조정층을 설치해도 좋다. 자화 조정층은, 자화 참조층(9)으로부터의 누설 자장을 조정하고, 자화 기억층(7)에의 자기적 영향을 억제하는 역할이 있다. 자화 조정층에는, 예를 들어 불규칙 합금, 규칙 합금, 인공 격자 등이 사용된다. 불규칙 합금에서는, Co와 Cr, Ta, Nb, V, W, Hf, Ti, Zr, Pt, Pd, Fe 또는 Ni 등의 원소와 합금을 형성한 것이 사용된다.
또한 자화 조정층 상에 자화 조정층의 자화를 소정의 한방향으로 고정하기 위해서 설치되는 반강자성막이 있어도 된다. 반강자성막에는, 예를 들어 Fe, Ni, Pt, Pd, Ru, Os, Ir와 Mn의 합금인 FeMN,NiMn, PtMn, PdMn, PtPdMn, RuMn, OsMn, IrMn, CrPtMn 등이 사용된다.
또한, 자화 기억층(7)과 비자성층(8) 사이에 제1 계면 자성층이 설치되고, 비자성층(8)과 자화 참조층(9) 사이에 제2 계면 자성층이 설치되어도 좋다. 이 경우, 비자성층(8)은 NaCl 구조의 산화물이며, 이 산화물의 (100)면과 제1 계면 자성층과 격자 부정합도가 작은 재료를 선택하는 것이 바람직하다. 제1 계면 자성층 및 제2 계면 자성층에는, 예를 들어 Co, Fe, CoFe, CoFeB가 사용된다. 제1 계면 자성층 및 제2 계면 자성층은, 각각 자화 기억층(7) 및 자화 참조층(9)과의 수직 자화막 사이의 교환 결합에 의해 수직 자화를 갖는다. 이 경우, 비자성층(8)이, 예를 들어 제1 계면 자성층으로서의 아몰퍼스 CoFeB 합금 상에서 결정 성장하면, [100] 방향으로 우선 배향한 절연막을 얻을 수 있다.
또한, 자기 저항 효과 소자(6)의 적층 순서는 상기에 한정되지 않으며, 하부 전극(10), 자화 조정층, 자화 참조층(9), 제1 계면 자성층, 비자성층(8), 제2 계면 자성층, 자화 기억층(7), 상부 전극(11)의 순서대로 적층해도 좋다.
또한, 자화 기억층(7) 및 자화 참조층(9)은, 자화의 방향이 막면에 실질적으로 평행한 수평 자화막이여도 좋다.
또한, 제2 확산층(5)과 자기 저항 효과 소자(6) 사이에는, 도 2에 도시한 바와 같이, 배리어층(15)이 설치되어 있어도 좋다. 배리어층(15)이 설치되어 있음으로써, 자기 저항 효과 소자(6)에 포함되는 금속 원자가, 열처리 공정 등에 의해 실리콘 기판(1)에 확산되는 것을 방지할 수 있다.
자기 저항 효과 소자(6) 상에는, 제1 콘택트 플러그(12)가 설치된다. 제1 콘택트 플러그(12)에는, 예를 들어 W 또는 Cu 등이 사용된다.
소스 확산층(4) 상에는, 제2 콘택트 플러그(13)가 설치된다. 제2 콘택트 플러그(13)에는, 예를 들어 W 또는 Cu 등이 사용된다.
실리콘 기판(1) 상에 제1 콘택트 플러그(12) 및 제2 콘택트 플러그(13)를 덮도록 층간 절연막(14)이 설치된다. 층간 절연막(14)에는, 예를 들어 실리콘 산화막이 사용된다. 제1 콘택트 플러그(12) 및 제2 콘택트 플러그(13) 상에는, 각각 독립한 비트선(BL)이 설치된다.
층간 절연막(14) 상에 비트선(BL)을 덮도록 절연막(도시 없음)이 설치된다. 절연막(도시 없음)에는, 예를 들어 실리콘 산화막이 사용된다.
이상에 의해, 본 실시 형태에 따른 자기 랜덤 액세스 메모리가 구성된다.
이상과 같이, 제1 실시 형태에 따른 자기 랜덤 액세스 메모리에 의하면, 콘택트 플러그를 통하지 않고, 드레인 확산층(5) 상에 기억 소자로서의 자기 저항 효과 소자(6)가 직접 설치되어 있다. 이에 따라, 드레인 확산층과 콘택트 플러그의 접촉 저항, 콘택트 플러그 자신의 저항 및 콘택트 플러그와 자기 저항 효과 소자(6)의 전극과의 접촉 저항 등의 기생 저항을 감소시킬 수 있고, 드레인 확산층(5)으로부터 자기 저항 효과 소자(6)에의 전류를 충분히 확보할 수 있다.
이어서, 제1 실시 형태에 따른 자기 랜덤 액세스 메모리의 제조 방법에 대해서 이하 도 3의 A 내지 도 3의 G를 이용해서 설명한다. 도 3의 A 내지 도 3의 G는, 제1 실시 형태에 따른 자기 랜덤 액세스 메모리의 제조 방법을 도시하는 단면도이다.
도 3의 A에 도시한 바와 같이, 소자 분리 영역(도시 없음)에 의해 분리된 실리콘 기판(1)에 포토리소그래피법 및 RIE(Reactive Ion Etching)를 이용해서 게이트 홈(16)을 형성한다.
이어서, 도 3의 B에 도시한 바와 같이, 실리콘 기판(1) 및 게이트 홈(16)에 따라, 예를 들어 열산화법에 의해 게이트 절연막(2)으로서 실리콘 산화막을 형성한다. 그 후, 게이트 홈(16)에서, 예를 들어 CVD법에 의해 게이트 절연막(2) 상에 게이트 전극(3)으로서 폴리실리콘막 또는 금속막으로서 예를 들어 W막을 성막하고, 매립한다. 그 후, CMP(Chemical Mechanical Polishing) 처리에 의해, 게이트 절연막(2) 및 게이트 전극(3)을 실리콘 기판(1)이 노출될 때까지 연마한다.
이어서, 도 3의 C에 도시한 바와 같이, 게이트 전극(3) 및 게이트 절연막(2)을 마스크로 하여, 실리콘 기판(1)에 이온 주입을 행하고, 실리콘 기판(1)의 표면부에 소스 확산층(4) 및 드레인 확산층(5)을 형성한다.
이상에 의해, 실리콘 기판(1) 중에 매립형 트랜지스터가 형성된다. 또한, 매립형 트랜지스터를 형성하는 방법은, 상기한 방법으로 한정되지 않고, 다른 방법에 의해 형성해도 좋다.
이어서, 도 3의 D에 도시한 바와 같이, 실리콘 기판(1), 게이트 절연막(2) 및 게이트 전극(3) 상에 적어도 자화 기억층(7), 비자성층(8) 및 자화 참조층(9)을 포함하는 적층막을 예를 들어 스퍼터링법에 의해 성막한다. 적층막은, 예를 들어 하부 전극(10), 자화 기억층(7), 비자성층(8), 자화 참조층(9), 상부 전극(11)을 순서대로 형성한 것이며, 그 밖에도 하부 전극(10), 자화 기억층(7), 제1 계면 자성층, 비자성층(8), 제2 계면 자성층, 자화 참조층(9), 상부 전극(11)을 순서대로 형성한 것이어도 좋다. 또한, 적층막은 그 밖에도 하부 전극(10), 자화 참조층(9), 비자성층(8), 자화 기억층(7), 상부 전극(11)을 순서대로 형성해도 좋고, 하부 전극(10), 자화 참조층(9), 제1 계면 자성층, 비자성층(8), 제2 계면 자성층, 자화 기억층(7), 상부 전극(11)을 순서대로 형성해도 좋다. 본 실시 형태에 따른 자기 랜덤 액세스 메모리의 제조 방법에 있어서는, 매립형 트랜지스터를 사용하고 있기 때문에, 평탄성이 높은 표면 상에 적어도 자화 기억층(7), 비자성층(8) 및 자화 참조층(9)을 포함하는 적층막을 형성할 수 있다.
이어서, 도 3의 E에 도시한 바와 같이, 드레인 확산층(5) 상에 적층막을 남기고, 다른 부분의 적층막을 RIE에 의해 실리콘 기판(1)이 노출될 때까지 선택적으로 제거한다. 이에 따라, 드레인 확산층(5) 상에 적어도 자화 기억층(7), 비자성층(8) 및 자화 참조층(9)을 갖는 자기 저항 효과 소자(6)가 형성된다.
이어서, 도 3의 F에 도시한 바와 같이, 실리콘 기판(1), 게이트 절연막(2) 및 게이트 전극(3) 상에 자기 저항 효과 소자(6)를 덮도록 층간 절연막(14)을 형성한다.
이어서, 도 3의 G에 도시한 바와 같이, 자기 저항 효과 소자(6)가 노출되도록, 층간 절연막(14)을 RIE에 의해 선택적으로 제거하고, 제1 콘택트 홀을 형성하여, 소스 확산층(4)이 노출되도록 층간 절연막(14)을 RIE에 의해 선택적으로 제거하고, 제2 콘택트 홀을 형성한다.
이어서, 예를 들어 스퍼터링법에 의해, 메탈 배리어막(도시 없음)을 제2 콘택트 홀에 있어서, 실리콘 기판(1) 위 및 층간 절연막(14)의 측면을 따라서 형성한다. 메탈 배리어막에는, 예를 들어 Ta, TaN, TiN 등이 사용된다.
이어서, 메탈 배리어막(도시 없음) 상에 CVD법 또는 스퍼터링법에 의해, 예를 들어 W 또는 Cu 등의 콘택트 플러그재를 매립한다. 그 후, CMP 처리에 의해, 층간 절연막(14)이 노출될 때까지 콘택트 플러그재 및 메탈 배리어막을 연마한다. 이에 따라, 제1 콘택트 플러그(12) 및 제2 콘택트 플러그(13)를 형성한다.
이어서, 제1 콘택트 플러그(12), 제2 콘택트 플러그(13) 및 층간 절연막(14) 상에 비트선(BL)을 퇴적하고, 비트선(BL)을 형성한다. 그 후, 층간 절연막(14) 상에 비트선(BL)을 덮도록 절연막(도시 없음)을 형성한다. 절연막(도시 없음)은, 예를 들어 CVD법에 의해 성막된 실리콘 산화막이다.
이상에 의해, 자기 랜덤 액세스 메모리가 형성된다.
이상과 같이, 제1 실시 형태에 따른 자기 랜덤 액세스 메모리의 제조 방법에 의하면, 실리콘 기판(1)에 매립된 매립형 트랜지스터를 형성하고 있기 때문에, 게이트 전극의 상면과 소스 확산층(4) 및 드레인 확산층(5)의 상면을 실질상 동일한 높이로 할 수 있다. 이에 따라, 평탄성이 높은 표면 상에 적어도 자화 기억층(7), 비자성층(8) 및 자화 참조층(9)을 포함하는 적층막을 형성할 수 있고, 평탄성이 높은 자기 저항 효과 소자(6)를 형성할 수 있다.
이상과 같이, 본 발명의 제1 실시 형태에 의하면, 콘택트 플러그를 통하지 않고, 드레인 확산층(5) 상에 기억 소자로서의 자기 저항 효과 소자(6)가 직접 설치되어 있다. 이에 따라, 드레인 확산층과 콘택트 플러그의 접촉 저항, 콘택트 플러그 자신의 저항 및 콘택트 플러그와 자기 저항 효과 소자(6)의 전극과의 접촉 저항 등의 기생 저항을 없애는 것이 가능해지고, 드레인 확산층(5)으로부터 자기 저항 효과 소자(6)에의 전류를 충분히 확보할 수 있다.
(제2 실시 형태)
본 발명의 제2 실시 형태에 의한 자기 랜덤 액세스 메모리에 대해서 도 4를 사용해서 설명한다. 제2 실시 형태의 구성에 대해서 도 1의 제1 실시 형태의 자기 랜덤 액세스 메모리의 구성과 동일 부분은 동일 부호로 나타내고, 그의 상세한 설명을 생략한다.
제2 실시 형태에 따른 자기 랜덤 액세스 메모리는, 제1 실시 형태와 매립형 트랜지스터가 사용되고 있다는 점에서 공통된다. 한편, 제2 실시 형태는, 매립형 트랜지스터가 실리콘 기판(1)에 매립되어 있는 대신, 반도체층, 예를 들어 실리콘막(18)에 매립되어 있다는 점에서 상이하다. 구체적으로는, 게이트 절연막(2) 및 게이트 전극(3)이 실리콘 기판(1)에 매립되어 있는 대신, 실리콘 기판(1) 상에 설치되어, 게이트 절연막(2) 및 게이트 전극(3)의 측면에 접하도록 게이트 측벽 절연막(17)이 설치되고, 게이트 측벽 절연막(17)의 측면을 덮도록 실리콘막(18)이 설치되어 있다는 점이다.
본 발명의 제2 실시 형태에 의한 자기 랜덤 액세스 메모리의 제조 방법에 대해서 도 5의 A 내지 도 5의 C를 사용해서 설명한다. 제2 실시 형태의 구성에 대해서 도 1에 나타내는 제1 실시 형태의 자기 랜덤 액세스 메모리의 구성과 동일 부분은 동일 부호로 나타내고, 그의 상세한 설명을 생략한다.
제1 실시 형태에 있어서는, 실리콘 기판(1)에 게이트 홈(16)을 형성하고, 게이트 홈(16)에 게이트 절연막(2) 및 게이트 전극(3)을 매립함으로써 매립형 선택 트랜지스터를 형성한다. 한편, 제2 실시 형태에 있어서는, 실리콘 기판(1) 상에 게이트 절연막(2) 및 게이트 전극(3)을 형성한 후, 실리콘 기판(1) 상에 실리콘막(18)을 퇴적한다.
도 5의 A에 도시한 바와 같이, 실리콘 기판(1) 상에 게이트 절연막(2) 및 게이트 전극(3)을 퇴적하고, 포토리소그래피법 및 RIE에 의해 게이트 절연막(2) 및 게이트 전극(3)을 가공한다. 그 후, 실리콘 기판(1), 게이트 절연막(2) 및 게이트 전극(3)을 덮도록, 게이트 측벽 절연막재로서 예를 들어 실리콘 산화막을 CVD에 의해 퇴적하고, 그 후 게이트 전극(3)의 표면이 노출될 때까지 RIE에 의해 에칭한다. 이에 따라, 게이트 절연막(2) 및 게이트 전극(3)의 측면에 접하도록 게이트 측벽 절연막(17)이 형성된다.
이어서, 도 5의 B에 도시한 바와 같이, 게이트 전극(3) 및 게이트 측벽 절연막(17)을 마스크로 하여, 실리콘 기판(20)에 이온 주입을 행하고, 실리콘 기판(1)의 표면부에 소스 확산층(4) 및 드레인 확산층(5)을 형성한다.
이어서, 도 5의 C에 도시한 바와 같이, 실리콘 기판(1) 상에 CVD법에 의해, 적어도 게이트 전극(3)의 상면의 높이까지 실리콘막(18)을 에피택셜 성장한다. 그 후, CMP 처리에 의해, 게이트 전극(3)의 표면이 노출될 때까지 실리콘막(18)을 연마한다.
이상에 의해, 실리콘막(18) 중에 매립형 트랜지스터가 형성된다. 또한, 소스 확산층(4)과 그 위에 형성된 실리콘막(18)이 이 매립 트랜지스터의 소스로서 기능하여, 드레인 확산층(5)과 그 위에 형성된 실리콘막(18)이 이 매립 트랜지스터의 드레인으로서 기능한다.
이상의 방법에 의해, 매립형 트랜지스터를 형성하는 경우, 실리콘 기판(1)에 매립하지 않고 매립형 트랜지스터를 형성하고 있다. 이에 따라, 게이트 절연막(2) 및 게이트 전극(3)을 매립할 경우에, 매립성이 나쁠 경우에 발생하는 보이드, 심 등을 발생시키지 않고 매립형 트랜지스터를 형성할 수 있다.
이어서, 도 3의 D 및 도 3의 E에 나타낸 제1 실시 형태와 마찬가지로, 드레인 확산층(5) 상의 실리콘막(18) 위에 기억 소자인 자기 저항 효과 소자(6)를 형성한다. 그 후, 도 3의 F에 나타낸 제1 실시 형태와 마찬가지로, 자기 저항 효과 소자(6)를 덮도록 층간 절연막(14)을 형성한다. 그 후, 도 3의 G에 나타낸 제1 실시 형태와 마찬가지로, 자기 저항 효과 소자(6) 상에 제1 콘택트 플러그(12)를 형성하고, 소스 확산층(4) 상의 실리콘막(18) 상에 제2 콘택트 플러그(13)를 형성한다. 그 후, 층간 절연막(14), 제1 콘택트 플러그(12) 및 제2 콘택트 플러그(13) 상에 비트선(BL)을 형성한다. 그 후, 층간 절연막(14) 상에 비트선(BL)을 덮도록 절연막(도시 없음)을 형성한다.
이상에 의해, 제2 실시 형태에 있어서의 자기 랜덤 액세스 메모리가 형성된다.
이상과 같이, 본 발명의 제2 실시 형태에 의하면, 콘택트 플러그를 통하지 않고, 드레인 확산층(5) 상에 설치된 실리콘막(18) 위에 기억 소자로서의 자기 저항 효과 소자(6)가 직접 설치되어 있다. 이에 따라, 드레인 확산층(5)과 콘택트 플러그의 접촉 저항, 콘택트 플러그 자신의 저항 및 콘택트 플러그와 자기 저항 효과 소자(6)의 전극과의 접촉 저항 등의 기생 저항을 없애는 것이 가능해지고, 드레인 확산층(5)으로부터 자기 저항 효과 소자(6)로의 전류를 충분히 확보할 수 있다.
또한, 제2 실시 형태에 의하면, 게이트 절연막(2) 및 게이트 전극(3)을 실리콘 기판(1)에 매립하지 않고, 매립형 선택 트랜지스터를 형성하고 있다. 이에 따라, 게이트 절연막(2) 및 게이트 전극(3)의 실리콘 기판(1)에의 매립성에 관계없이, 보이드, 심 등이 발생하지 않는 매립형 선택 트랜지스터를 형성할 수 있다.
(제3 실시 형태)
본 발명의 제3 실시 형태에 의한 자기 랜덤 액세스 메모리에 대해서 도 6을 사용해서 설명한다. 제3 실시 형태의 구성에 대해서 도 1에 나타낸 제1 실시 형태의 자기 랜덤 액세스 메모리의 구성과 동일 부분은 동일 부호로 나타내고, 그의 상세한 설명을 생략한다.
제3 실시 형태가 제1 실시 형태와 상이한 점은, 게이트 절연막(2) 및 게이트 전극(3)이 실리콘 기판(1)에 매립되어 있는 대신, 실리콘 기판(1) 상에 설치되어 있다는 점이다.
본 발명의 제3 실시 형태에 의한 자기 랜덤 액세스 메모리의 제조 방법에 대해서 도 7의 A 내지 도 7의 F를 사용해서 설명한다.
도 7의 A에 도시한 바와 같이, 실리콘 기판(1) 상에 게이트 절연막(2) 및 게이트 전극(3)을 퇴적하고, 포토리소그래피법 및 RIE에 의해 게이트 절연막(2) 및 게이트 전극(3)을 형성한다.
이어서, 도 7의 B에 도시한 바와 같이, 게이트 전극(3)을 마스크로 하여, 실리콘 기판(1)에 이온 주입을 행하고, 실리콘 기판(1)의 표면부에 소스 확산층(4) 및 드레인 확산층(5)을 형성한다.
이어서, 도 7의 C에 도시한 바와 같이, 실리콘 기판(1) 상에 게이트 절연막(2) 및 게이트 전극(3)을 덮도록 층간 절연막(14)을 형성한다.
이어서, 도 7의 D에 도시한 바와 같이, 드레인 확산층(5)을 노출하도록, RIE에 의해 층간 절연막(14)을 선택적으로 제거하고, 제1 콘택트 홀을 형성한다. 이 제1 콘택트 홀은, 후술하는 자기 저항 효과 소자(6)를 형성하는 부분이 된다.
이어서, 도 7의 E에 도시한 바와 같이, 제1 콘택트 홀 내의 드레인 확산층(5) 상에 예를 들어 가스 클러스터 이온 빔을 사용해서 적어도 자화 기억층(7), 비자성층(8) 및 자화 참조층(9)을 포함하는 적층막을 퇴적하여, 기억 소자로서의 자기 저항 효과 소자(6)를 형성한다. 또한, 스퍼터링법에 의해 자기 저항 효과 소자(6)를 형성해도 좋다. 이 경우, 도 7의 D에 도시한 공정에서 제1 콘택트 홀을 상부의 개구 폭이 저부의 개구 폭보다 좁은 역테이퍼 형상으로 형성함으로써, 층간 절연막(14)의 측벽을 따라 자기 저항 효과 소자(6)의 형성을 방지할 수 있다.
이어서, 도 7의 F에 도시한 바와 같이, 기억 소자 상에 콘택트 플러그재로서 예를 들어 W막을 성막하고, CMP 처리에 의해 층간 절연막(14)이 노출될 때까지 이 콘택트 플러그재를 연마하고, 제1 콘택트 플러그(12)를 형성한다.
이어서, 층간 절연막(14)을 소스 확산층(4)이 노출되도록 선택적으로 제거한다. 그 후, 노출된 소스 확산층(4) 상에 콘택트 플러그재로서 예를 들어 W막을 매립한다. 그 후, CMP 처리에 의해 층간 절연막(14)이 노출될 때까지 이 콘택트 플러그재를 연마하고, 제2 콘택트 플러그(13)를 형성한다.
이어서, 도 6에 도시한 바와 같이, 층간 절연막(14), 제1 콘택트 플러그(12) 및 제2 콘택트 플러그(13) 상에 비트선(BL)을 형성한다. 그 후, 층간 절연막(14) 상에 비트선(BL)을 덮도록 절연막(도시 없음)을 형성한다.
이상에 의해, 제3 실시 형태에 있어서의 자기 랜덤 액세스 메모리가 형성된다.
이상과 같이, 본 발명의 제3 실시 형태에 의하면, 콘택트 플러그를 통하지 않고, 드레인 확산층(5) 위에 기억 소자로서의 자기 저항 효과 소자(6)가 직접 설치되어 있다. 이에 따라, 드레인 확산층(5)과 콘택트 플러그의 접촉 저항, 콘택트 플러그 자신의 저항 및 콘택트 플러그와 자기 저항 효과 소자(6)의 전극과의 접촉 저항 등의 기생 저항을 없애는 것이 가능해지고, 드레인 확산층(5)으로부터 자기 저항 효과 소자(6)로의 전류를 충분히 확보할 수 있다.
또한, 제3 실시 형태에 의하면, 게이트 절연막(2) 및 게이트 전극(3)을 실리콘 기판(1)에 매립하지 않고, 선택 트랜지스터를 형성하고 있다. 이상에 의해, 제3 실시 형태에 따른 자기 랜덤 액세스 메모리의 제조 방법에 의하면, 제조 공정을 적게 할 수 있고, 제조 비용을 억제할 수 있다.
또한, 본 발명은 상술한 실시 형태만으로 한정되는 것이 아닌, 본 발명의 요지를 일탈하지 않는 범위 내에서 다양한 변경을 가할 수 있는 것은 물론이다.
상술한 실시예는, 간단히 예로서 나타낸 것으로, 본 발명의 범위를 한정하는 것을 의도한 것은 아니다. 실제로, 여기에서 설명한 신규 회로는, 다양한 다른 형태로 구체화되어도 좋고, 또한 본 발명의 주지 또는 스피릿으로부터 일탈하지 않고 여기에서 설명한 회로의 형태에서의 다양한 생략, 치환 및 변경을 행해도 좋다. 부수되는 청구항 및 그들의 균등물은, 본 발명의 범위 및 주지 또는 스피릿에 들어가도록 그러한 형태 또는 변형을 포함하는 것을 의도하고 있다.
Claims (15)
- 자기 랜덤 액세스 메모리로서,
반도체 기판과,
상기 반도체 기판의 표면부에 형성되어, 게이트 전극, 게이트 절연막, 소스 및 드레인을 갖는 선택 트랜지스터와,
상기 소스 또는 상기 드레인 상에 설치되어, 자화의 방향이 가변인 자화 기억층, 자화의 방향이 고정인 자기 참조층 및 상기 자화 기억층과 상기 자기 참조층 사이에 설치된 비자성층을 갖는 기억 소자
를 갖는, 자기 랜덤 액세스 메모리. - 제1항에 있어서,
상기 게이트 전극은, 상기 반도체 기판의 표면부에 형성된 홈의 내부에 매립되고,
상기 게이트 절연막은, 상기 홈의 저면 및 측면에서 상기 게이트 전극과 상기 반도체 기판 사이에 설치되고,
상기 소스 및 상기 드레인은, 상기 반도체 기판의 표면부에서 상기 게이트 전극 및 상기 게이트 절연막을 개재하도록 형성되고,
상기 게이트 전극의 상면과 상기 소스 및 상기 드레인의 상면이 실질상 동일 높이인, 자기 랜덤 액세스 메모리. - 제1항에 있어서,
상기 게이트 절연막은 상기 반도체 기판의 표면 상에 설치되고,
상기 게이트 전극은 상기 게이트 절연막 상에 설치되고,
상기 소스 및 상기 드레인은, 상기 반도체 기판의 표면부에서 상기 게이트 전극을 개재하도록 각각 형성된 소스 확산층 및 드레인 확산층과, 상기 소스 확산층 및 드레인 확산층 상에 각각 형성된 반도체층을 갖고,
상기 게이트 전극의 상면과 상기 반도체층의 상면이 실질상 동일 높이인, 자기 랜덤 액세스 메모리. - 제1항에 있어서,
상기 게이트 절연막은 상기 반도체 기판의 표면 상에 설치되고,
상기 게이트 전극은 상기 게이트 절연막 상에 설치되고,
상기 소스 및 상기 드레인은, 상기 반도체 기판의 표면부에서 상기 게이트 전극을 개재하도록 각각 형성된 소스 확산층 및 드레인 확산층을 갖는, 자기 랜덤 액세스 메모리. - 제1항에 있어서, 상기 소스 또는 상기 드레인과 상기 기억 소자 사이에 설치된 배리어층을 더 갖는, 자기 랜덤 액세스 메모리.
- 제1항에 있어서,
상기 기억 소자는 하부 전극과 상부 전극을 더 갖고,
상기 하부 전극은 상기 소스 또는 상기 드레인과 접하고,
상기 하부 전극과 상기 상부 전극 사이에 상기 자화 기억층, 상기 비자성층, 상기 자기 참조층이 적층되어 있는, 자기 랜덤 액세스 메모리. - 제1항에 있어서, 상기 기억 소자는 상기 자화 참조층 상에 상기 자화 참조층으로부터의 누설 자장에 의한 상기 자화 기억층에의 영향을 억제하는 자화 조정층을 더 갖는, 자기 랜덤 액세스 메모리.
- 제7항에 있어서, 상기 기억 소자는 상기 자화 조정층 상에 상기 자화 조정층의 자화의 방향을 고정시키는 반강자성막을 더 갖는, 자기 랜덤 액세스 메모리.
- 제1항에 있어서, 상기 기억 소자는 상기 자화 기억층과 상기 비자성층 사이에 설치된 제1 계면 자성층과, 상기 자기 참조층과 상기 비자성층 사이에 설치된 제2 계면 자성층을 더 갖는, 자기 랜덤 액세스 메모리.
- 제1항에 있어서, 상기 자화 기억층의 자화의 방향이 상기 자화 기억층의 막면에 대하여 실질적으로 수직이고, 상기 자기 참조층의 자화의 방향이 상기 자기 참조층의 막면에 대하여 실질적으로 수직인, 자기 랜덤 액세스 메모리.
- 제1항에 있어서, 상기 자화 기억층의 자화의 방향이 상기 자화 기억층의 막면에 대하여 실질적으로 평행하고, 상기 자기 참조층의 자화의 방향이 상기 자기 참조층의 막면에 대하여 실질적으로 평행한, 자기 랜덤 액세스 메모리.
- 자기 랜덤 액세스 메모리의 제조 방법으로서,
반도체 기판에 홈을 형성하는 공정과,
상기 홈의 측면 및 저면에 게이트 절연막을 성막하는 공정과,
상기 홈에서, 상기 게이트 절연막 상에 게이트 전극을 매설하는 공정과,
상기 반도체 기판의 표면부에서 상기 게이트 절연막 및 상기 게이트 전극을 개재하도록 소스 확산층 및 드레인 확산층을 형성하는 공정과,
상기 소스 확산층 또는 드레인 확산층 상에 자화 기억층, 비자성층 및 자화 참조층을 갖는 기억 소자를 형성하는 공정
을 구비한, 자기 랜덤 액세스 메모리의 제조 방법. - 자기 랜덤 액세스 메모리의 제조 방법으로서,
반도체 기판 상에 게이트 절연막을 형성하는 공정과,
상기 게이트 절연막 상에 게이트 전극을 형성하는 공정과,
상기 게이트 절연막 및 상기 게이트 전극의 측면을 덮는 게이트 측벽 절연막을 형성하는 공정과,
상기 반도체 기판의 표면부에서 상기 게이트 절연막 및 상기 게이트 전극을 개재하도록 소스 확산층 및 드레인 확산층을 형성하는 공정과,
상기 소스 확산층 및 상기 드레인 확산층 상에 상기 게이트 전극의 상면의 높이까지 상기 게이트 측벽 절연막을 덮도록 반도체막을 형성하는 공정과,
상기 소스 확산층 또는 드레인 확산층 상의 상기 반도체막 상에 자화 기억층, 비자성층 및 자화 참조층을 갖는 기억 소자를 형성하는 공정
을 구비한, 자기 랜덤 액세스 메모리의 제조 방법. - 자기 랜덤 액세스 메모리의 제조 방법으로서,
반도체 기판 상에 게이트 절연막을 형성하는 공정과,
상기 게이트 절연막 상에 게이트 전극을 형성하는 공정과,
상기 반도체 기판의 표면부에서 상기 게이트 절연막 및 상기 게이트 전극을 개재하도록 소스 및 드레인 확산층을 형성하는 공정과,
상기 반도체 기판 상에 상기 게이트 절연막 및 상기 게이트 전극을 덮는 층간 절연막을 형성하는 공정과,
상기 절연막을 선택적으로 제거하고, 상기 소스 확산층 또는 드레인 확산층을 노출하는 콘택트 홀을 형성하는 공정과,
상기 콘택트 홀 내에 자화 기억층, 비자성층 및 자화 참조층을 갖는 기억 소자를 형성하는 공정
을 구비한, 자기 랜덤 액세스 메모리의 제조 방법. - 제14항에 있어서, 상기 콘택트 홀이 상부의 개구 폭이 저부의 개구 폭보다 좁은 역테이퍼 형상을 갖는, 자기 랜덤 액세스 메모리의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| JP2011011357A JP2012156167A (ja) | 2011-01-21 | 2011-01-21 | 磁気ランダムアクセスメモリ及びその製造方法 |
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