KR20120082848A - Ｄｃ 오프셋 트랙킹 회로 - Google Patents

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KR20120082848A
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앤드류 엠. 조단
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페어차일드 세미컨덕터 코포레이션
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Abstract

본 명세서는 특히 상호 컨덕턴스 증폭기를 포함하는 피드백 루프를 사용해서 입력 신호를 수신하고 차동 출력 신호를 제공하도록 구성된 제1 및 제2 증폭기를 포함하는 증폭기 회로에 대해 논의한다. 제1 증폭기 회로의 비반전 입력은 입력 신호를 수신하도록 구성되어 있다. 피드백 루프는 제1 및 제2 증폭기로부터의 출력을 수신하고 제2 증폭기의 비반전 입력에 피드백 신호를 제공하며, 예를 들어 DC 오프셋 에러를 감소시키거나 증폭기 회로의 동적 범위를 넓히도록 구성되어 있다.

Description

ＤＣ 오프셋 트랙킹 회로{DC OFFSET TRACKING CIRCUIT}
본 발명은 일반적으로 증폭기에 관한 것이며, 특히 싱글 엔디드 차동 출력 증폭기(single-ended to differential output amplifier)에서의 DC 오프셋 트랙킹에 관한 것이다.
일반적으로, 센서 회로는 트랜스듀서로부터 전기 신호를 수신한다. 센서 회로는 그 수신된 신호를 처리하기 위해 원하는 레벨로 증폭한다. 일부의 센서 회로에서는, 신호를 바이어스하고 증폭하여 차동 출력을 제공한다. 파워 서플라이 상의 노이즈, 예를 들어 신호를 바이어스시키는 데 사용되는 공통 노드 파워 서플라이 상의 노이즈는 수신 및 수신된 센서 신호의 증폭과 간섭할 수 있다.
일부의 센서 회로에서는, 필터를 사용하여, 관심의 대상이 되는 특정한 주파수들이 있는 신호를 통과시킨다. 파워 서플라이 또는 집적 회로 상의 그외의 회로와 결합하거나 근처에 종래의 필터를 제공하면, 파워 서플라이 또는 그외의 회로에 의해 생기는 왜곡으로 인해, 필터가 신호를 처리하는 품질이 제한될 수 있을 뿐만 아니라 저주파 극성(low frequency poles)을 제공하는 필터의 성능도 제한될 수 있다.
특정한 예에서, 증폭기 회로는, 상호 컨덕턴스 증폭기를 포함하는 피드백 루프 회로를 사용하여, 입력 신호를 수신하고 차동 출력 신호를 제공하도록 구성된 제1 및 제2 증폭기를 포함할 수 있다. 제1 증폭기의 비반전 입력은 입력 신호를 수신하도록 구성될 수 있다. 피드백 루프는 제1 및 제2 증폭기로부터 출력을 수신하고 피드백 신호를 제2 증폭기의 비반전 입력에 제공하도록 구성될 수 있으며, 이러한 구성에 따라, 예를 들어, DC 오프셋 에러를 감소시키고 증폭기 회로의 동적 범위를 넓힐 수 있다. 특정한 예에서, 피드백 루프는 제1 및 제2 증폭기의 출력과 제2 증폭기의 비반전 입력 사이에 결합된 상호 컨덕턴스 증폭기, 및 제2 증폭기의 비반전 입력과 접지 사이에 결합된 커패시터를 포함할 수 있다.
이러한 개관은 본 특허출원의 요지에 대한 개관을 제공하려는 것이며, 본 발명의 배타적 또는 철저한 설명을 제공하려는 것이 아니다. 상세한 설명은 본 특허출원에 관한 추가의 정보를 제공하기 위해 포함된다.
도면은 반드시 축척대로 도시되어 있지 않으며, 서로 다른 도면에서 유사한 도면부호는 유사한 구성요소를 나타낼 수 있다. 첨자가 붙어 있는 유사한 도면부호는 다른 예의 유사한 구성요소를 나타낼 수 있다. 도면은 대체로 본 명세서에서 논의된 다양한 실시예를 예를 들어 설명하지만, 이에 제한되는 것은 아니다.
도 1 및 도 2는 제1 및 제2 증폭기(AMP1, AMP2) 및 공통 모드 전압(VCM)에서 제1 및 제2 증폭기의 DC 레벨을 바이어스시키도록 구성된 입력 바이어스 네트워크(ZIN1, ZIN2)를 포함하는 싱글 엔디드 차동 출력 증폭기의 일례도이다.
도 3은 제1 및 제2 증폭기(AMP1, AMP2), 입력 바이어스 네트워크(ZIN1), 상호 컨덕턴스(GM) 증폭기, 및 커패시터(CLPF)를 포함하는 싱글 엔디드 차동 출력 증폭기의 일례도이다.
본 발명의 발명자들은 특히, 예를 들어 신호 경로 디지털 마이크로폰에서 사용되는 증폭기, 또는 하나 이상의 그외 증폭기 응용에서 DC 오프셋 에러를 제거하기 위한 시스템 및 방법을 인식하고 있다. 일례에서, 증폭기의 입력에서의 DC 값을 사용하여 회로를 바이어스시킴으로써 통과대역의 신호만을 증폭할 수 있다. 따라서, 신호의 DC 값을 증폭하지 않으면서, 낮은 파워 서플라이 어플리케이션에서 동작하는 회로의 동적 범위(dynamic range)를 더 넓힐 수 있다.
특정한 회로는 (예를 들어, 1-100 GΩ의 범위에서) 높은 값의 입력 임피던스를 필요로 한다. 이러한 임피던스 값을 생성하는 회로는 부하에 민감하며, 이로 인해 동작 전압이 시프트될 수 있다. 일례에서는, 동작 전압의 시프트를 감지하고, 이러한 시프트를 보정하여, 회로가 외부 부하(예를 들어, 누설(leakage))에 대해 우수한 허용공차(tolerance)로 동작하도록 할 수 있다.
도 1은 제1 및 제2 증폭기(AMP1, AMP2)(105, 110), 입력 바이어스 네트워크(예를 들어, 제1 및 제2 입력 바이어스 네트워크(ZIN1, ZIN2)(115, 120)), 및 제1, 제2, 제3 저항기(R1, R2, R3)(135, 140, 145)를 포함하는 싱글 엔디드 차동 출력 증폭기(100)의 일례도이다. 회로(100)는 싱글 엔디드 소스(INPUT)(130)로부터 입력을 수신하고, 공통 모드 서플라이(VCM)(125)로부터 공통 모드 전압을 수신하며, 포지티브 노드(OUTP)와 네거티브 노드(OUTN) 사이의 차동 출력을 제공하도록 구성될 수 있다. 일례에서, 싱글 엔디드 소스(130)는 관련 입력 임피던스(CIN)(131)를 포함할 수 있다. 일례에서, 공통 모드 전압(VCM)(125)에서 제1 및 제2 증폭기(105, 110)의 DC 레벨을 바이어스시키도록 입력 바이어스 네트워크가 구성될 수 있다.
일례에서, 입력 바이어스 네트워크는 매우 높은 값의 저항기로서 개념화될 수 있다. 회로(100)의 전달 함수는 다음과 같다:
(수학식 1)
Figure pat00001
이고, 여기서,
(수학식 2)
Figure pat00002
일례에서, 회로(100)의 제조 동안, 입력 노드(NODEIN)는 입력 바이어스 네트워크가 전류를 공급하게 하는 기생 저항을 잠재적으로 수신할 수 있다.
일례에서, 싱글 엔디드 차동 출력 증폭기(single-ended to differential output amplifier)를 가지는 하나 이상의 고임피던스 네트워크를 사용하는 설명이 포함되어 있는, 공동으로 양도된 톰슨 등의 미국특허출원 No. 12/874,832에 서술된 바와 같이, 입력 바이어스 네트워크는 입력 바이어스 네트워크 또는 고임피던스 네트워크를 포함할 수 있으며, 상기 문헌은 본 명세서에 원용에 의해 포함된다.
도 2는, 도 1에 도시된 바와 유사하고, 입력 노드(NODEIN)로부터 기생 저항(RLEAK)(150)을 부가적으로 포함하는 싱글 엔디드 차동 출력 증폭기(200)의 일례도이다.
예를 들어, VCM(125)이 0.75 V의 값을 가지고, 기생 저항(150)이 50 GΩ의 값을 가지는 경우, 입력 바이어스 네트워크는 12.5 pA를 공급해야만 한다. 입력 바이어스 네트워크가 10 GΩ를 합성하도록 되어 있는 경우, NODEIN의 DC 레벨은 125 mV만큼 시프트된다. 이러한 조건 하에서, 제1 노드(NODE1)는 DC 바이어스 VCM에 있을 수 있고, NODEIN은 VCM - 125 mV에 있을 수 있다. 제1 및 제2 증폭기(105, 110)의 출력(VOUTp, VOUTn)(예를 들어, 출력 노드(OUTP, OUTN)에서의 전압)은 5의 차동 이득을 가정하는 경우, 다음과 같이 될 수 있다:
(수학식 3)
Figure pat00003
(수학식 4)
Figure pat00004
이고, 여기서
(수학식 5)
Figure pat00005
(수학식 6)
Figure pat00006
여기서, 기생 저항(150)의 효과로 인해 회로(200)는 입력 신호가 없을 때에도 네거티브 출력 -0.625 V를 생성할 수 있다. 회로(200)가 ±1.2 V 동적 범위 내에서 동작하는 경우, 이 동적 범위의 25%가, 또는 특정한 예에서는 그 이상이, 이 기생 저항의 효과로 인해 손실될 수 있다. 본 발명의 발명자는 특히, 전술한 바와 같이, 기생 저항(150)의 효과를 제거하기 위한 시스템 및 방법을 인식하고 있다.
도 3은 제1 및 제2 증폭기(AMP1, AMP2)(105, 110), 입력 바이어스 네트워크(ZIN)(221), 제1, 제2, 제3 저항기(R1, R2, R3)(135, 140, 145), 상호 컨덕턴스(GM) 증폭기(155), 및 커패시터(CLPF)(160)를 포함하는 싱글 엔디드 차동 출력 증폭기(300)의 일례도이다.
도 3의 예에서는, 도 1 및 도 2와는 대조적으로, 제1 및 제2 증폭기(105, 110)의 출력이 상호 컨덕턴스 증폭기(155) 및 커패시터(160)로 공급될 수 있고, 이는 "GMC 블록" 또는 피드백 루프로 칭해지기도 하며, 다음과 같은 전달 함수를 형성한다:
(수학식 7)
Figure pat00007
여기서,
(수학식 8)
Figure pat00008
크로스오버 주파수 ωTI는 이득이 제로 이하로 되는 포인트이다. 값을 올바르게 선택함으로써, GMC 블록은 제1 및 제2 증폭기(105, 110)의 출력을 로우 패스 필터를 통과시킬 수 있고, 제1 및 제2 증폭기의 출력으로부터 제2 증폭기(110)의 비반전 입력으로의 피드백 루프를 제공할 수 있다. 일례에서, GMC 블록을 포함하는 루프는 상호 컨덕턴스 증폭기(155)의 입력이 필터의 로우 패스 응답(low pass response) 내에서 제로 차분(zero difference)을 가질 때까지 NODE1을 구동할 수 있다. 신호가 인가되지 않았으나 기생 저항(150)이 존재하는 경우, 루프는 단지 NODE1==NODEIN일 때 만족될 수 있을 뿐이다. 특정한 예에서, 신호가 인가되면, GMC 블록은 필터 코너(filter corner) 이상의 주파수들은 무시할 수 있으나 DC 투시(DC perspective)로부터 루프를 서보할 수 있을 뿐이다.
여기서, 도 2에 도시된 예에서와 같이, NODEIN은 VCM - 125 mV이다. GMC 블록의 루프는 NODE1을 VCM - 100 mV로 구동할 수 있다. 입력 동적 범위의 125 mV가 손실되었더라도, 더 이상 정적 오프셋(static offset)이 없을 것이므로, 증폭기들의 출력에서의 범위는 획득되었다. 도 3에 도시된 예에서, 입력 동적 범위는 ±0.75V 내지 ±0.625V, 또는 -16% 떨어졌는데, 도 2에 도시된 예를 포함한 이전의 예에서는, 동적 범위가 50% 이상 떨어졌다. 또한, 도 3의 예에서, 회로(300)가 기생 저항(150)의 값에 관계없이 안정하게 될 것이다.
추가 사항
예 1에서, 입력 신호를 수신하고 차동 출력 신호를 제공하도록 구성된 증폭기 회로는 제1 및 제2 증폭기를 포함하고, 각각의 증폭기는 반전 입력, 비반전 입력, 및 출력을 포함하며, 제1 및 제2 증폭기의 출력과 제2 증폭기의 비반전 입력 간에는 피드백 루프가 결합되어 있으며, 상기 피드백 루프는 상호 컨덕턴스 증폭기를 포함하고, 제1 증폭기의 비반전 입력은 입력 신호를 수신하도록 구성되어 있고, 제1 및 제2 증폭기의 출력은 차동 출력 신호를 제공하도록 구성되어 있고, 상기 피드백 루프는 제1 및 제2 증폭기로부터의 출력을 수신하고 제2 증폭기의 비반전 입력에 피드백 신호를 제공하도록 구성되어 있다.
예 2에서, 예 1의 피드백 루프는 제2 증폭기의 비반전 입력에 피드백 신호를 제공하여 DC 오프셋 에러를 감소시키고 증폭기 회로의 동적 범위를 넓히도록 선택적으로 구성되어 있다.
예 3에서, 예 1 - 2 중 하나 이상의 예의 회로는 싱글 엔디드 대 차동 증폭기 회로를 선택적으로 포함하며, 예 1 - 2 중 하나 이상의 예의 입력 신호는 싱글 엔디드 입력 신호를 선택적으로 포함한다.
예 4에서, 예 1 - 3 중 임의의 하나 이상의 예는 제1 증폭기의 비반전 입력에 결합된 싱글 엔디드 소스를 선택적으로 결합한다.
예 5에서, 예 1 - 4 중 임의의 하나 이상의 예는 입력 바이어스 네트워크를 선택적으로 포함하고, 여기서 예 1 - 4 중 임의의 하나 이상의 예의 제1 증폭기의 비반전 입력은 입력 바이어스 네트워크를 통해 공통 모드 전압을 수신하도록 선택적으로 구성되어 있다.
예 6에서, 예 1 - 5 중 임의의 하나 이상의 예는 입력 바이어스 네트워크를 통해 제1 증폭기에 결합된 공통 모드 공급부를 선택적으로 포함한다.
예 7에서, 예 1 - 6 중 임의의 하나 이상의 예의 제1 증폭기의 반전 입력은 제1 임피던스를 통해 제1 증폭기의 출력에 선택적으로 결합되어 있고, 예 1 - 6 중 임의의 하나 이상의 예의 제2 증폭기의 반전 입력은 제2 임피던스를 통해 제2 증폭기의 출력에 선택적으로 결합되어 있고, 예 1 - 6 중 임의의 하나 이상의 예의 제1 증폭기의 반전 입력은 제3 임피던스를 통해 제2 증폭기의 반전 입력에 선택적으로 결합되어 있다.
예 8에서, 예 1 - 7 중 임의의 하나 이상의 예의 상호 컨덕턴스 증폭기는 반전 입력, 비반전 입력, 및 출력을 선택적으로 포함하고, 예 1 - 7 중 임의의 하나 이상의 예의 상호 컨덕턴스 증폭기의 출력은 제2 증폭기의 비반전 입력에 선택적으로 결합되어 있다.
예 9에서, 예 1 - 8 중 임의의 하나 이상의 예의 피드백 루프는 제2 증폭기의 비반전 입력 및 상호 컨덕턴스 증폭기의 출력에 결합된 커패시터를 선택적으로 포함한다.
예 10에서, 예 1 - 9 중 임의의 하나 이상의 예의 피드백 루프는 제2 증폭기의 비반전 입력과 접지 간에 결합된 커패시터를 선택적으로 포함한다.
예 11에서, 예 1 - 10 중 임의의 하나 이상의 예는 집적 회로를 선택적으로 포함하며, 상기 집적 회로는 제1 및 제2 증폭기 및 피드백 루프를 포함한다.
예 12에서, 예 1 - 11 중 임의의 하나 이상의 예의 상호 컨덕턴스 증폭기의 비반전 입력은 제1 증폭기의 출력을 수신하도록 선택적으로 구성되어 있고, 여기서 예 1 - 11 중 임의의 하나 이상의 예의 상호 컨덕턴스 증폭기의 반전 입력은 제2 증폭기의 출력을 수신하도록 선택적으로 구성되어 있다.
예 13에서, 예 1 - 12 중 임의의 하나 이상의 예는 집적 회로를 선택적으로 포함하며, 상기 집적 회로는 제1 및 제2 증폭기 및 상호 컨덕턴스 증폭기를 포함한다.
예 14에서, 증폭 방법은 증폭기 회로의 제1 증폭기의 비반전 입력에서 입력 신호를 수신하는 단계, 상호 컨덕턴스 증폭기를 포함하는 피드백 루프에서 증폭기 회로의 제2 증폭기의 출력과 제1 증폭기의 출력을 수신하는 단계, 상호 컨덕턴스 증폭기를 사용해서 제2 증폭기의 비반전 입력에 피드백 신호를 제공하는 단계, 및 제1 및 제2 증폭기의 출력에서 차동 출력 신호를 제공하는 단계를 포함한다.
예 15에서, 예 1 - 14 중 임의의 하나 이상의 예의 피드백 신호를 제공하는 단계는 DC 오프셋 에러를 감소시키는 것과 증폭기 회로의 동적 범위를 넓히는 것을 선택적으로 포함한다.
예 16에서, 예 1 - 15 중 임의의 하나 이상의 예의 증폭기 회로는 싱글 엔디드 차동 출력 증폭기를 선택적으로 포함하고, 여기서 예 1 - 15 중 임의의 하나 이상의 예의 입력 신호는 싱글 엔디드 입력 신호를 선택적으로 포함한다.
예 17에서, 예 1 - 16 중 임의의 하나 이상의 예는 입력 바이어스 네트워크를 통해 제1 증폭기의 비반전 입력에서 공통 모드 전압을 수신하는 단계를 선택적으로 포함한다.
예 18에서, 예 1 - 17 중 임의의 하나 이상의 예는 제1 임피던스를 사용해서 제1 증폭기의 반전 입력을 제1 증폭기의 출력에 결합하는 단계, 제2 임피던스를 사용해서 제2 증폭기의 반전 입력을 제2 증폭기의 출력에 결합하는 단계, 및 제3 임피던스를 사용해서 제1 증폭기의 반전 입력을 제2 증폭기의 반전 입력에 결합하는 단계를 선택적으로 포함한다.
예 19에서, 예 1 - 18 중 임의의 하나 이상의 예는 상호 컨덕턴스 증폭기의 제1 및 제2 입력에서 제1 및 제2 증폭기의 출력을 수신하는 단계 및 상호 컨덕턴스 증폭기의 출력을 제2 증폭기의 비반전 입력에 제공하는 단계를 선택적으로 포함한다.
예 20에서, 예 1 - 19 중 임의의 하나 이상의 예는 제2 증폭기의 비반전 입력과 접지 사이에 커패시터를 결합하는 단계를 선택적으로 포함하며, 여기서 예 1 - 19 중 임의의 하나 이상의 예의 피드백 루프는 커패시터를 선택적으로 포함한다.
예 21에서, 싱글 엔디드 입력 신호를 수신하고 차동 출력 신호를 제공하도록 구성되어 있는 싱글 엔디드 대 차동 증폭기 회로는 제1 및 제2 증폭기, 및 입력 바이어스 네트워크를 포함하고, 각각의 증폭기는 반전 입력, 비반전 입력, 및 출력을 포함하며, 제1 및 제2 증폭기의 출력과 제2 증폭기의 비반전 입력 간에는 피드백 루프가 결합되어 있다. 피드백 루프는 상호 컨덕턴스 증폭기 및 커패시터를 포함한다. 제1 증폭기의 비반전 입력은 입력 바이어스 네트워크를 통해 입력 신호를 수신하고 공통 모드 전압을 수신하도록 구성되어 있다. 제1 및 제2 증폭기의 출력은 차동 출력 신호를 제공하도록 구성되어 있다. 제1 증폭기의 반전 입력은 제1 임피던스를 통해 제1 증폭기의 출력에 결합되어 있고, 제2 증폭기의 반전 입력은 제2 임피던스를 통해 제2 증폭기의 출력에 결합되어 있으며, 제1 증폭기의 반전 입력은 제3 임피던스를 통해 제2 증폭기의 반전 입력에 결합되어 있다. 피드백 루프는 제1 및 제2 증폭기로부터의 출력을 수신하고 제2 증폭기의 비반전 입력에 피드백 신호를 제공하여, DC 오프셋 에러를 감소시키고 싱글 엔디드 대 차동 증폭기 회로의 동적 범위를 넓히도록 구성되어 있다. 상호 컨덕턴스 증폭기의 비반전 입력은 제1 증폭기의 출력을 수신하도록 구성되어 있고, 상호 컨덕턴스 증폭기의 반전 입력은 제2 증폭기의 출력을 수신하도록 구성되어 있으며, 상호 컨덕턴스 증폭기의 출력은 제2 증폭기의 비반전 입력에 결합되어 있다.
예 22에서, 시스템 또는 장치는 예 1 - 20 중 하나 이상의 예의 임의 부분 또는 임의 부분의 조합을 포함하거나, 또는 선택적으로 결합될 수 있어서, 예 1 - 20의 기능 중 임의의 하나 이상의 기능을 수행하기 위한 수단, 또는 머신에 의해 수행될 때 상기 머신으로 하여금 예 1 - 20의 기능 중 임의의 하나 이상의 기능을 수행하게 하는 명령어를 포함하는 머신-판독 가능 매체를 포함한다.
전술한 상세한 설명은 첨부된 도면에 대한 참조를 포함하고, 첨부된 도면은 상세한 설명의 일부를 형성한다. 도면은 본 발명이 수행될 수 있는 특정한 실시예를 도해를 통해 나타낸다. 이러한 실시예는 여기서 "예"라고도 칭한다. 본 명세서에 언급된 모든 공보, 특허 및 특허 문헌은 비록 개별적으로 원용에 의해 포함되어 있다 할지라도, 원용에 의해 본 명세서에 포함된다. 본 명세서와 이러한 원용된 문서 간에 일치하지 않는 사용법이 있으면, 원용된 문서(들)에서의 사용법이 본 명세서의 사용법을 보완하는 것으로 고려되어야 하며, 양립할 수 없는 불일치에 있어서는, 본 명세서의 사용법이 우선이다.
본 명세서에서, "적어도 하나" 또는 "하나 이상의"의 임의의 다른 예 또는 용법과는 관계없이, "하나" 또는 "하나의"는 특허 문헌에서 공통으로서, 하나 이상을 포함한다. 본 명세서에서, "또는"은 비배타적임을 언급하는 데 사용되며, 이에 따라 "A 또는 B"는 다른 것을 나타내지 않는 한, "A가 아닌 B", "B가 아닌 A", 및 "A 및 B"를 포함한다. 첨부된 청구의 범위에서, "포함하는" 및 "여기에서"는 "구비하는" 및 "이와 같은"과 각각 동등한 뜻이다. 또한, 이하의 청구의 범위에서, "포함하는" 및 "구비하는"은 개방적인 것이며, 즉, 하나의 청구항에서의 용어가 그 청구항의 범주 내에서 해당된 후에 열거된 것들 외의 구성요소를 포함하는 시스템, 디바이스, 물품, 또는 공정이다. 또한, 이하의 청구의 범위에서, "제1", "제2", "제3" 등은 단지 레이블로서 사용된 것일 뿐, 그 대상에 대한 수치적 조건을 부과하려는 의도가 아니다.
전술한 상세한 설명은 예시를 목적으로 하며 제한을 목적으로 하는 것이 아니다. 예를 들어, 전술한 예들이 PNP 디바이스에 관해서 서술하였을지라도, 하나 이상의 예는 NPN 디바이스에 적용될 수 있다. 다른 예에서, 전술한 예(또는 그것들의 하나 이상의 관점)은 서로 조합해서 사용될 수 있다. 당업자가 전술한 상세한 설명을 검토해 봄으로써, 다른 실시예가 사용될 수도 있다. 요약서는 독자가 기술적 개시의 속성을 신속하게 확인할 수 있도록 37 C.F.R.§1.72(b)를 따르도록 제공된다. 청구의 범위의 범주 또는 의미를 해석 또는 제한하는 데 사용되지 않는다는 것을 이해해야 한다. 또한, 전술한 상세한 설명에서, 다양한 특징들은 함께 그룹화되어 설명을 합리적으로 할 수도 있다. 이것은 청구되지 아니한 개시된 특징이 어떠한 청구의 범위에도 본질적으로 되도록 의도된 것으로 해석되어서는 아니 된다. 오히려, 본 발명의 요지는 특별히 개시되지 않은 실시예의 모든 특징들조차 망라한다. 그러므로 이하의 청구의 범위는 이로써 상세한 설명에 통합되며, 각각의 청구항은 개별의 실시예로서 그 자체를 유지한다. 본 발명의 범주는 청구의 범위에 권리가 부여되는 완전한 등가의 범주와 함께 첨부된 청구의 범위를 참조하여 결정될 수 있다.

Claims (12)

  1. 싱글 엔디드 입력 신호(single-ended input signal)를 수신하고 차동 출력 신호(differential output signal)를 제공하도록 구성된 싱글 엔디드 차동 출력 증폭기 회로(single-ended to differential output amplifier)에 있어서,
    반전 입력(inverting input), 비반전 입력(non-inverting input), 및 출력을 각각 포함하는 제1 및 제2 증폭기; 및
    상기 제1 및 제2 증폭기의 출력과 상기 제2 증폭기의 비반전 입력 사이에 결합되며, 상호 컨덕턴스 증폭기(transconductance amplifier)를 포함하는 피드백 루프
    를 포함하며,
    상기 제1 증폭기의 비반전 입력은 상기 싱글 엔디드 입력 신호를 수신하도록 구성되어 있으며,
    상기 제1 및 제2 증폭기의 출력은 상기 차동 출력 신호를 제공하도록 구성되어 있으며,
    상기 피드백 루프는 상기 제1 및 제2 증폭기로부터의 출력을 수신하고 상기 제2 증폭기의 비반전 입력에 피드백 신호를 제공하도록 구성되어 있는, 싱글 엔디드 차동 출력 증폭기 회로.
  2. 제1항에 있어서,
    상기 피드백 루프는 제2 증폭기의 비반전 입력에 상기 피드백 신호를 제공하여, DC 오프셋 에러를 감소시키고 상기 증폭기 회로의 동적 범위를 넓히도록 구성되어 있는, 싱글 엔디드 차동 출력 증폭기 회로.
  3. 제1항에 있어서,
    입력 바이어스 네트워크를 포함하며,
    상기 제1 증폭기의 비반전 입력은 상기 입력 바이어스 네트워크를 통해 공통 모드 전압을 수신하도록 구성되어 있는, 싱글 엔디드 차동 출력 증폭기 회로.
  4. 제1항에 있어서,
    상기 제1 증폭기의 반전 입력은 제1 임피던스를 통해 상기 제1 증폭기의 출력에 결합되어 있고,
    상기 제2 증폭기의 반전 입력은 제2 임피던스를 통해 상기 제2 증폭기의 출력에 결합되어 있으며,
    상기 제1 증폭기의 반전 입력은 제3 임피던스를 통해 상기 제2 증폭기의 반전 입력에 결합되어 있는, 싱글 엔디드 차동 출력 증폭기 회로.
  5. 제1항에 있어서,
    상기 상호 컨덕턴스 증폭기는 반전 입력, 비반전 입력, 및 출력을 포함하며,
    상기 상호 컨덕턴스 증폭기의 출력은 상기 제2 증폭기의 비반전 입력에 결합되어 있는, 싱글 엔디드 차동 출력 증폭기 회로.
  6. 제5항에 있어서,
    상기 피드백 루프는 상기 제2 증폭기의 비반전 입력과 접지 사이에 결합되어 있는 커패시터를 포함하는, 싱글 엔디드 차동 출력 증폭기 회로.
  7. 제1항에 있어서,
    집적 회로를 포함하며,
    상기 집적 회로는 상기 제1 및 제2 증폭기 및 상기 상호 컨덕턴스 증폭기를 포함하는, 싱글 엔디드 차동 출력 증폭기 회로.
  8. 증폭 방법에 있어서,
    싱글 엔디드 대 차동 증폭기 회로의 제1 증폭기의 비반전 입력에서 싱글 엔디드 입력 신호를 수신하는 단계;
    상호 컨덕턴스 증폭기를 포함하는 피드백 루프에서 상기 싱글 엔디드 대 증폭기 회로의 제2 증폭기의 출력과 상기 제1 증폭기의 출력을 수신하는 단계;
    상기 상호 컨덕턴스 증폭기를 사용해서 상기 제2 증폭기의 비반전 입력에 피드백 신호를 제공하는 단계; 및
    상기 제1 및 제2 증폭기의 출력에서 차동 출력 신호를 제공하는 단계
    를 포함하는 증폭 방법.
  9. 제8항에 있어서,
    상기 피드백 신호를 제공하는 단계는 DC 오프셋 에러를 감소시키는 것과 상기 싱글 엔디드 대 증폭기 회로의 동적 범위를 넓히는 것을 포함하는, 증폭 방법.
  10. 제8항에 있어서,
    입력 바이어스 네트워크를 통해 상기 제1 증폭기의 비반전 입력에서 공통 모드 전압을 수신하는 단계를 포함하는 증폭 방법.
  11. 제8항에 있어서,
    제1 임피던스를 사용해서 상기 제1 증폭기의 반전 입력을 상기 제1 증폭기의 출력에 결합하는 단계;
    제2 임피던스를 사용해서 상기 제2 증폭기의 반전 입력을 상기 제2 증폭기의 출력에 결합하는 단계; 및
    제3 임피던스를 사용해서 상기 제1 증폭기의 반전 입력을 상기 제2 증폭기의 반전 입력에 결합하는 단계
    를 포함하는 증폭 방법.
  12. 제8항에 있어서,
    상기 상호 컨덕턴스 증폭기의 제1 및 제2 입력에서 상기 제1 및 제2 증폭기의 출력을 수신하는 단계;
    상기 상호 컨덕턴스 증폭기의 출력을 상기 제2 증폭기의 비반전 입력에 제공하는 단계; 및
    상기 제2 증폭기의 비반전 입력과 접지 사이에 커패시터를 결합하는 단계
    를 포함하며,
    상기 피드백 루프는 상기 커패시터를 포함하는, 증폭 방법.
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