KR20120078381A - 전류 저지층을 갖는 발광 다이오드 및 발광 다이오드 패키지 - Google Patents
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Abstract
본 발명은, 전류 저지층을 갖는 발광 다이오드 및 발광 다이오드 패키지에 관한 것으로서, 본 발명의 전류 저지층을 갖는 발광 다이오드는, 제 1 도전형 반도체층, 활성층, 제 2 도전형 반도체층을 포함하는 발광구조물; 상기 제 1 도전형 반도체층에 전기적으로 연결되는 제 1 전극; 상기 제 2 도전형 반도체층에 전기적으로 연결되는 제 2 전극; 및 상기 제 1 전극 및/또는 제 2 전극 주변에 전류가 집중되지 않고 분산될 수 있도록 상기 제 1 전극 및/또는 제 2 전극 인근을 둘러싸도록 형성되는 전류 저지층;을 포함하는 것을 특징으로 하기 때문에 전류의 분산을 원활하게 하는 효과를 갖는다.
Description
본 발명은 전류 저지층을 갖는 발광 다이오드 및 발광 다이오드 패키지에 관한 것으로서, 더욱 상세하게는, 전류 집중 현상을 방지하여 전류의 분산을 원활하게 하는 전류 저지층을 갖는 발광 다이오드 및 발광 다이오드 패키지에 관한 것이다.
발광다이오드는 공기에 비하여 높은 굴절율을 가지므로, 전자와 정공의 재결합으로 발생하는 광의 많은 부분이 소자 내부에 잔존하게 된다. 이러한 광자는 외부로 탈출하기 전에 박막, 기판, 전극 등 여러 경로를 거치게 되며, 이에 따른 흡수에 의하여 외부양자효율이 감소된다. 이러한 외부양자효율의 증가를 위한 다양한 연구가 계속되고 있다.
특히, 전극과 전극 사이에서 발생되는 전류 집중 현상은 넓은 지역으로 전류를 분산하지 못하고, 특정 지역, 특히 전극 주변에서 전류가 집중되어 전극으로부터 멀리 떨어진 영역에 상대적으로 어두운 암부가 발생된다.
따라서, 암부 발생으로 인해 광추출 효율이 크게 떨어지고, 국부적인 열화나 노화 현상이 발생되는 등 전극 주변에서의 전류 집중으로 인한 많은 문제점이 있었다.
본 발명이 이루고자 하는 기술적 과제는, 전극 주변에 초승달형 또는 반고리형 전류 저지층을 형성하여 전류를 골고루 분산시킬 수 있고, 전류 집중 현상을 방지하여 칩의 신뢰도와 내구성을 향상시키며, 광추출 효율을 향상시킬 수 있게 하는 전류 저지층을 갖는 발광 다이오드 및 발광 다이오드 패키지를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 전류 저지층을 갖는 발광 다이오드는, 제 1 도전형 반도체층, 활성층, 제 2 도전형 반도체층을 포함하는 발광구조물; 상기 제 1 도전형 반도체층에 전기적으로 연결되는 제 1 전극; 상기 제 2 도전형 반도체층에 전기적으로 연결되는 제 2 전극; 및 상기 제 1 전극 및/또는 제 2 전극 주변에 전류가 집중되지 않고 분산될 수 있도록 상기 제 1 전극 및/또는 제 2 전극 인근을 둘러싸도록 형성되는 전류 저지층;을 포함하는 것을 특징으로 한다.
본 발명의 일부 실시예들에 있어서, 본 발명의 사상에 따른 전류 저지층을 갖는 발광 다이오드는, 상기 제 1 도전형 반도체층과 제 1 전극 사이에 형성되는 투명 전극층;을 더 포함하고, 상기 전류 저지층은, 상기 투명 전극층과 제 1 도전형 반도체층 사이에 형성될 수 있다.
또한, 본 발명의 사상에 따르면, 상기 제 2 전극은 제 2 도전형 반도체층의 메사 식각된 일부분에 설치되며, 상기 전류 저지층은, 상기 제 1 도전형 반도체층의 메사 식각된 모서리 부분에 설치될 수 있다.
또한, 본 발명의 사상에 따르면, 상기 전류 저지층은, 전체적으로 초승달 형상이거나, 전체적으로 반고리형인 것이 가능하다.
또한, 본 발명의 사상에 따르면, 상기 제 1 전극은 일측에 핑거가 형성되고, 상기 전류 저지층은, 상기 제 1 전극과 핑거를 둘러싸는 형상으로 형성될 수 있다.
또한, 본 발명의 사상에 따르면, 상기 전류 저지층은, 실리콘 산화물 또는 갈륨 산화물이고, 투명 재질인 것이 가능하다.
또한, 본 발명의 사상에 따르면, 상기 전류 저지층은, 제 1 전극 및/또는 제 2 전극 주변에 다수개가 서로 이격되어 다중으로 형성될 수 있다.
한편, 상기 기술적 과제를 달성하기 위한 본 발명에 따른 전류 저지층을 갖는 발광 다이오드 패키지는, 제 1 도전형 반도체층, 활성층, 제 2 도전형 반도체층이 순차적으로 적층된 발광구조물; 상기 제 1 도전형 반도체층에 전기적으로 연결되는 제 1 전극; 상기 제 2 도전형 반도체층에 전기적으로 연결되는 제 2 전극; 및 상기 제 1 전극 및/또는 제 2 전극 사이에 형성되고, 상기 제 1 전극 및/또는 제 2 전극 주변에 전류가 집중되지 않고 분산될 수 있도록 상기 제 1 전극 및/또는 제 2 전극 인근을 둘러싸도록 형성되는 전류 저지층;을 포함하는 발광 다이오드; 상기 제 1 전극 및/또는 제 2 전극과 와이어로 연결되는 리드프레임; 및 상기 발광 다이오드와 리드프레임을 덮어 보호하는 투명 보호층;을 포함하는 것을 특징으로 한다.
본 발명의 전류 저지층을 갖는 발광 다이오드 및 발광 다이오드 패키지는, 국부적인 열화나 노화를 방지하고, 칩의 신뢰도와 내구성을 향상시킬 수 있고, 전류를 균일하게 분산하여 광추출 효율을 향상시킬 수 있는 효과를 갖는 것이다.
도 1은 본 발명의 일 실시예에 따른 전류 저지층을 갖는 발광 다이오드를 나타내는 평면도이다.
도 2는 도 1의 II-II선 단면도이다.
도 3은 도 1의 사시도이다.
도 4 내지 도 13은 본 발명의 또 다른 실시예들에 따른 전류 저지층을 갖는 발광 다이오드들을 나타내는 평면도들이다.
도 14는 본 발명의 일 실시예에 따른 전류 저지층을 갖는 발광 다이오드 패키지를 나타내는 단면도이다.
도 2는 도 1의 II-II선 단면도이다.
도 3은 도 1의 사시도이다.
도 4 내지 도 13은 본 발명의 또 다른 실시예들에 따른 전류 저지층을 갖는 발광 다이오드들을 나타내는 평면도들이다.
도 14는 본 발명의 일 실시예에 따른 전류 저지층을 갖는 발광 다이오드 패키지를 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 여러 실시예들을 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다. 본 명세서에서 동일한 부호는 동일한 요소를 지칭한다. 명세서 전체에 걸쳐서 층, 영역, 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "하에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "하에" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접적으로 연결되어", 또는 "직접적으로 하에" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다.
도면에서 전류의 흐름은 실선 화살표로 도시되어 있고, 광의 진행은 점선 화살표로 도시되어 있다.
도 1은 본 발명의 일 실시예에 따른 전류 저지층을 갖는 발광 다이오드를 나타내는 평면도이고, 도 2는 도 1의 II-II선 단면도이고, 도 3은 도 1의 사시도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 전류 저지층을 갖는 발광 다이오드는, 발광구조물(10)과, 제 1 전극(21)과, 제 2 전극(22)과, 전류 저지층(30) 및 기판(40)을 포함하여 이루어지는 구성이다.
여기서, 상기 발광구조물(10)은, 제 1 도전형 반도체층(11), 활성층(13), 제 2 도전형 반도체층(12)이 적층된 것으로서, 상기 발광 구조물(10)은 기판(40) 상에 위치할 수 있고, 복수의 도전형 반도체층이 기판(40)을 기준으로 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 하나로 형성될 수 있다. 이하에서는 발광 구조물(10)이 n-p 접합 구조인 경우를 일 예로 설명하기로 한다.
상기 발광 구조물(10)은 순차적으로 적층된 제 2 도전형 반도체층(12), 활성층(13), 및 제 1 도전형 반도체층(11)을 포함한다. 발광 구조물(10)은, 예를 들어 전자빔 증착(electron beam evaporation), 물리기상증착(physical vapor deposition, PVD), 화학기상증착(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 플라즈마 레이저 증착(plasma laser deposition, PLD), 듀얼 타입 열증착(dual-type thermal evaporator), 스퍼터링(sputtering), 유기금속 화학기상증착(metal organic chemical vapor deposition, MOCVD), 분자빔 에피택시(Molecular Beam Epitaxy, MBE), 수소화물 기상 에피택시(Hydride Vapor Phase Epitaxy, HVPE) 등을 이용하여 형성할 수 있다.
상기 발광구조물(10)에 순방향으로 전압을 인가하면, 활성층(13)의 전도대에 있는 전자와 가전자대에 있는 정공이 천이되어 재결합하고, 에너지 갭에 해당하는 에너지가 광으로 방출된다. 활성층(13)을 구성하는 물질의 종류에 따라서 방출되는 광의 파장이 결정된다. 또한, 제 1 도전형 반도체층(11) 및 제 2 도전형 반도체층(12)은 상기 인가되는 전압에 따라 전자 또는 정공을 활성층(13)에 제공하는 기능을 수행한다. 제 1 도전형 반도체층(11)과 제 2 도전형 반도체층(12)은 서로 다른 도전형을 가지도록 불순물들을 포함할 수 있다. 예를 들어 제 1 도전형 반도체층(11)은 p-형 불순물들을 포함할 수 있고, 제 2 도전형 반도체층(12)은 n-형 불순물들을 포함할 수 있다. 이러한 경우에는, 제 1 도전형 반도체층(11)은 정공을 제공할 수 있고, 제 2 도전형 반도체층(12)은 전자를 제공할 수 있다. 또한, 이와 반대로, 제 1 도전형 반도체층(11)이 n-형이고, 제 2 도전형 반도체층(12)이 p-형인 경우도 본 발명의 기술적 사상에 포함된다. 제 1 도전형 반도체층(11) 및 제 2 도전형 반도체층(12)은 각각 III족-V족 화합물 물질을 포함할 수 있고, 예를 들어 갈륨 질화물계 물질을 포함할 수 있다.
제 2 도전형 반도체층(12)은 n-형 도판트가 도핑된 n-형 반도체층으로 구현될 수 있고, 예를 들어 n-형 AlxInyGazN (0≤x, y, z ≤1, x+y+z=1)을 포함할 수 있다. 예를 들어 제 2 도전형 반도체층(12)은 n-형 GaN을 포함할 수 있다. 상기 n-형 도판트는 실리콘(Si), 게르마늄(Ge), 주석(Sn), 셀레늄(Se), 및 텔루륨(Te) 중 적어도 어느 하나일 수 있다.
제 1 도전형 반도체층(11)은 p-형 도판트가 도핑된 p-형 반도체층으로 구현될 수 있고, 예를 들어 p-형 AlxInyGazN (0≤x, y, z ≤1, x+y+z=1)을 포함할 수 있다. 예를 들어 제 1 도전형 반도체층(11)은 p-형 GaN을 포함할 수 있다. 상기 n-형 도판트는 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 스트론튬(Sr), 베릴륨(Be), 및 바륨(Ba) 중 적어도 어느 하나일 수 있다. 도시되지는 않았으나, 제 1 도전형 반도체층(11)은 광을 굴절하여 외부로 방출시키도록 요철 패턴(미도시)이 상측 표면에 형성될 수 있다.
상기 활성층(13)은 제 1 도전형 반도체층(11) 및 제 2 도전형 반도체층(12)에 비하여 낮은 에너지 밴드갭을 가지므로 발광을 활성화할 수 있다. 활성층(13)은 다양한 파장의 광을 방출할 수 있으며, 예를 들어 적외선, 가시 광선, 또는 자외선을 방출할 수 있다. 활성층(13)은 III족-V족 화합물 물질을 포함할 수 있고, 예를 들어 AlxInyGazN (0≤x, y, z ≤1, x+y+z=1)을 포함할 수 있고, 예를 들어 InGaN 또는 AlGaN을 포함할 수 있다. 또한, 활성층(13)은 단일양자우물(single quantum well, SQW) 또는 다중양자우물(multi quantum well, MQW)을 포함할 수 있다. 활성층(13)은 양자 우물층과 양자 장벽층의 적층 구조를 가질 수 있고, 상기 양자 우물층과 상기 양자 장벽층의 갯수는 설계 상의 필요에 따라 다양하게 변경될 수 있다. 또한, 활성층(13)은, 예를 들어 GaN/InGaN/GaN MQW 구조 또는 GaN/AlGaN/GaN MQW 구조를 포함할 수 있다. 그러나 이는 예시적이며, 활성층(13)은 구성 물질에 따라 방출되는 광의 파장이 달라지며, 예를 들어, 인듐의 양이 약 22%의 경우에는 청색 광을 발광할 수 있고, 약 40%의 경우에는 녹색 광을 발광할 수 있다. 본 발명은 활성층(13)의 구성 물질에 대해 한정하는 것은 아니다.
상기 발광구조물(10)은 활성층(13), 및 제 2 도전형 반도체층(12)의 일부 영역이 제거된 메사(mesa) 영역을 가질 수 있고, 또한 제2 도전형 반도체층(12)의 일부가 제거될 수 있다. 활성층(13)은 상기 메사 영역에 한정되어 광을 방출할 수 있다. 상기 메사 영역을 형성함에 따라, 제2 도전형 반도체층(12)의 일부 영역이 노출될 수 있다. 상기 메사 영역은 유도결합 플라즈마 반응성 이온 식각(inductively coupled plasma reactive ion etching, ICP-RIE), 습식 식각 또는 건식 식각을 이용하여 형성할 수 있다.
이러한 상기 발광구조물(10)은, 상기 기판(40) 위에 적층된다. 상기 기판(40)은, 사파이어(Al2O3), 실리콘 탄화물(SiC), 갈륨 질화물(GaN), 갈륨 비소(GaAs), 실리콘(Si), 게르마늄(Ge), 아연 산화물(ZnO), 마그네슘 산화물(MgO), 알루미늄 질화물(AlN), 붕산 질화물(BN), 갈륨 인화물(GaP), 인듐 인화물(InP), 리튬-알루미늄 산화물(LiAl2O3) 중 어느 하나를 포함할 수 있다. 도시되지는 않았으나, 기판(40)의 상면 및/또는 하면에는 광을 반사시킬 수 있는 요철 패턴(미도시)이 형성될 수 있으며, 상기 요철 패턴은 스트라이프 형태, 렌즈 형태, 기둥 형태, 뿔 형태 등 다양한 형상을 가질 수 있다.
또한, 상기 기판(40)의 일측 상에는 상기 기판(40)과 발광구조물(10) 사이의 격자 부정합을 완화하기 위한 버퍼층(미도시)이 위치할 수 있다. 버퍼층은 단일층 또는 다중층으로 형성될 수 있고, 예를 들어, GaN, InN, AlN, InGaN, AlGaN, AlGaInN, AlInN 중 적어도 어느 하나를 포함할 수 있다. 도시되지는 않았으나, 기판(40) 또는 버퍼층 상에 언도프드(undoped) 반도체층(미도시)이 위치할 수 있고, 상기 언도프드 반도체층은 GaN를 포함할 수 있다.
한편, 상기 제 1 전극(21)은, 상기 제 1 도전형 반도체층(11)에 전기적으로 연결되는 것이고, 제 2 전극(22)은, 상기 제 2 도전형 반도체층(12)에 전기적으로 연결되는 것이다.
여기서, 상기 제 2 전극(22)은 상기 메사 영역으로부터 노출된 제 2 도전형 반도체층(12) 상에 위치할 수 있다. 제 2 전극(22)은 제 2 도전형 반도체층(12)과 오믹 콘택을 형성하는 물질을 포함할 수 있고, 예를 들어 금(Au), 은(Ag), 알루미늄(Al), 팔라듐(Pd), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 주석(Sn), 크롬(Cr), 백금(Pt), 텅스텐(W), 코발트(Co), 이리듐(Ir), 로듐(Rh), 루테늄(Ru), 아연(Zn), 마그네슘(Mg) 또는 이들의 합금을 포함할 수 있고, 예를 들어 탄소나노튜브(carbon nano tube)를 포함할 수 있다. 제 1 전극(21)은 단일층으로 구성되거나 또는 다중층으로 구성될 수 있고, 예를 들어 Ti/Al, Cr/Au, Ti/Au, Au/Sn과 같은 다중층으로 구성될 수 있다. 제 1 전극(21)은 패키지 공정에서 본딩 와이어가 연결될 수 있다.
또한, 상기 제 1 전극(21)은 투명 전극층(14) 상에 위치할 수 있다. 제 1 전극(21)과 제 2 전극(22)은 서로 대향하도록 위치할 수 있다. 제 1 전극(21)은 투명 전극층(14)과 오믹 콘택을 형성하는 물질을 포함할 수 있고, 예를 들어 금(Au), 은(Ag), 팔라듐(Pd), 티타늄(Ti), 니켈(Ni), 주석(Sn), 크롬(Cr), 백금(Pt), 텅스텐(W), 코발트(Co), 이리듐(Ir), 로듐(Rh), 루테늄(Ru), 아연(Zn), 마그네슘(Mg) 또는 이들의 합금을 포함할 수 있고, 예를 들어 탄소나노튜브를 포함할 수 있다. 제 2 전극(22)은 단일층으로 구성되거나 또는 다중층으로 구성될 수 있고, 예를 들어 Ni/Au, Pd/Au, Pd/Ni 과 같은 다중층으로 구성될 수 있다. 제 2 전극(22)은 패키지 공정에서 본딩 와이어가 연결될 수 있다.
제 1 전극(21)과 제 2 전극(22)은 열증착, 전자빔 증착(e-beam evaporation), 스퍼터링(sputtering), 또는 화학기상증착(chemical vapor deposition)을 이용하여 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 제 1 전극(21)과 제 2 전극(22)은 리프트 오프(lift-off), 도금법 등 다양한 방법을 이용하여 형성할 수 있다. 또한, 제 1 전극(21)과 제 2 전극(22)은 오믹 콘택을 향상시키기 위하여 열처리될 수 있다.
제 1 전극(21)은 제 2 전극(22)을 향하여 연장된 전극 핑거(F)를 더 포함할 수 있다. 핑거(F)는 전류를 투명 전극층(14)에 더 균일하게 분산시킬 수 있다. 상기 핑거(F)는 제 1 전극(21)과 동일한 물질로 형성될 수 있고, 제 1 전극(21)과 동시에 형성될 수 있다.
제 1 전극(21)의 하측에는 반사 전극층(미도시)을 더 포함할 수 있다. 반사 전극층은 광을 반사하여 제 1 전극(21)이 광을 흡수하는 것을 방지할 수 있다. 반사 전극층은 알루미늄(Al), 은(Ag), 이들의 합금, 은(Ag)계 산화물(Ag-O) 또는 APC 합금(Ag, Pd, Cu를 포함하는 합금)을 포함할 수 있다. 또한, 반사 전극층은 로듐(Rh), 구리(Cu), 팔라듐(Pd), 니켈(Ni), 루테늄(Ru), 이리듐(Ir) 및 백금(Pt) 중의 적어도 어느 하나를 더 포함할 수 있다. 또한, 반사 전극층은 투명 전극층(14)과 제 1 전극(21) 사이의 오믹 접촉을 증가시키는 물질로 구성될 수 있다. 도시되지는 않았지만, 이러한 반사 전극층은 제 2 전극(22)의 하측에도 형성될 수 있다.
한편, 상기 투명 전극층(14)은 제 1 도전형 반도체층(11) 상에 위치하는 것으로서, 제 1 전극(21)으로부터 주입되는 전류를 제 1 도전형 반도체층(11)에 대하여 균일하게 분산하는 기능을 수행할 수 있다. 투명 전극층(14)은 전체적으로 패턴이 없는 박막 형태를 가지거나 또는 일정한 패턴 형태를 가질 수 있다. 투명 전극층(14)은 제 1 도전형 반도체층(11)과의 접착성을 위해 메쉬(mesh) 구조의 패턴으로 형성될 수 있다. 투명 전극층(14)은 투명하고 전도성이 있는 물질을 포함할 수 있다. 투명 전극층(14)은 금속을 포함할 수 있고, 예를 들어 니켈(Ni)과 금(Au)의 복합층일 수 있다. 또한, 투명 전극층(14)은 산화물을 포함할 수 있고, 예를 들어 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), AZO(aluminum zinc oxide), IAZO(indium aluminum zinc oxide), GZO(gallium zinc oxide), IGO(indium gallium oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), ATO(aluminum tin oxide), IWO(indium tungsten oxide), CIO(cupper indium oxide), MIO(magnesium indium oxide), MgO, ZnO, In2O3, TiTaO2, TiNbO2, TiOx, RuOx, 및 IrOx 중 적어도 어느 하나를 포함할 수 있다. 투명 전극층(14)은 예를 들어 증착(Evaporation) 또는 스퍼터링을 이용하여 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 투명 전극층(14)은 광을 굴절하여 외부로 방출시키도록 요철 패턴(미도시)이 상측 표면에 형성될 수 있다.
한편, 상기 전류 저지층(30)은, 상기 제 1 전극(21) 및/또는 제 2 전극(22) 주변에 전류가 집중되지 않고 분산될 수 있도록 상기 제 1 전극(21) 및/또는 제 2 전극(22) 인근을 둘러싸도록 형성되는 것으로서, 상기 투명 전극층(14)과 제 1 도전형 반도체층(11) 사이에 형성될 수 있다.
여기서, 상기 전류 저지층(30, current blocking layer)은 상기 투명 전극층(14)의 하측에 위치할 수 있는 것으로서, 상기 제 2 전극(22)은 제 2 도전형 반도체층(12)의 메사 식각된 일부분(A1)에 설치되며, 상기 전류 저지층(31)은, 상기 제 1 도전형 반도체층(11)의 메사 식각된 모서리 부분(A2)에 설치될 수 있는 것이다.
또한, 도 1에 도시된 바와 같이, 상기 전류 저지층(31)은, 전체적으로 초승달 형상인 것도 가능하고, 상기 제 2 전류 저지층(32)은, 전체적으로 반고리형인 것도 가능하다.
또한, 도 4에 도시된 바와 같이, 상기 전류 저지층(33)은 반고리형과 초승달형의 복합형태인 것도 가능하다. 이외에도, 도 5에 도시된 바와 같이, 상기 전류 저지층(32)(34)은 둘 다 반고리형인 것도 가능하다.
또한, 도 7에 도시된 바와 같이, 상기 전류 저지층(50)은, 상기 제 1 전극(21)과 핑거(F)를 둘러싸는 형상으로 형성되는 것도 가능하다.
또한, 도 9에 도시된 바와 같이, 상기 전류 저지층(70)은, 상기 제 1 전극(21)과 핑거(F) 및 제 2 전극(22)을 둘러싸는 형상으로 형성되는 것도 가능하다.
여기서, 이러한 상기 전류 저지층(30)은, 부도체인 실리콘 산화물 또는 갈륨 산화물인 것으로서, 투명 재질로 제작되어 상기 활성층(13)에서 발생된 광을 상방으로 통과시킬 수 있는 것이 가능하다.
한편, 도 6, 도 8 및 도 10에 도시된 바와 같이, 상기 전류 저지층(30)은, 제 2 전극(22) 주변에 폭이 넓거나 좁은 적어도 하나 이상의 이중 전류 저지층(60)(61)이 다중으로 형성되는 것도 가능하다.
또한, 도 11에 도시된 바와 같이, 상술된 핑거(F)가 없는 형태의 칩에서 제 2 전극(22)의 둘레에 설치되거나, 도 12에 도시된 바와 같이, 제 1 전극(21)의 둘레에 설치되거나, 도 13에 도시된 바와 같이, 제 1 전극(21) 및 제 2 전극(22)에 모두 설치되는 것도 가능하다.
따라서, 도 2에 도시된 바와 같이, 상기 전류 저지층(30)은, 제 1 전극(21)으로부터 상기 제 1 전극(21) 및 제 2 전극(22) 주변에 집중되어 흐르는 전류를 부분적으로 차단하여 제 1 전극(21) 및 제 2 전극(22) 주변에 전류가 집중되는 것을 방지할 수 있고, 이에 따라 제 1 도전형 반도체층(11)에 전류가 균일하게 분산되는 기능을 한다. 또한, 상기 전류 저지층(30)은, 제 1 도전형 반도체층(11)의 일부 영역을 산소 플라즈마 공정을 이용하여 산화시켜 형성한 갈륨 산화물(GaxOy)일 수 있다. 이외에도 상기 전류 저지층(30)은 제 1 도전형 반도체층(11)과 쇼트키 콘택을 이루는 물질을 포함할 수 있다.
상술한 실시예들에 있어서, 상기 발광 다이오드가 래터럴(lateral) 형태를 가지는 경우에 대하여 설명되었으나, 이는 예시적이다. 본 발명의 기술적 사상에 따른 발광 다이오드는 플립칩(flip-chip)형, 버티컬(vertical)형, 또는 다양한 형상을 가질 수 있음을 본 발명이 속하는 분야의 당업자는 이해할 수 있다.
도 14는 본 발명의 일 실시예에 따른 전류 저지층을 갖는 발광 다이오드 패키지(1000)를 나타내는 단면도이다.
도 14에 도시된 바와 같이, 본 발명의 일 실시예에 따른 전류 저지층을 갖는 발광 다이오드 패키지(1000)는, 상술된 상기 발광 다이오드(100)와, 상기 제 1 전극(21) 및/또는 제 2 전극(22)과 와이어(200)로 연결되는 리드프레임(300) 및 상기 발광 다이오드(100)와 리드프레임(300)을 덮어 보호하는 투명 보호층(400)을 포함하여 이루어지는 것을 특징으로 한다.
따라서, 상기 리드프레임(300)을 통하여 전류가 제공되면, 발광 다이오드(100)의 발광 구조물에서 광이 방출되고, 이어서 투명 보호층(400)을 통하여 발광된다. 이러한, 발광 다이오드 패키지(1000)는 예시적이며, 본 발명은 기술적 사상은 이에 한정되는 것은 아니다.
10: 발광구조물 11: 제 1 도전형 반도체층
12: 제 2 도전형 반도체층 13: 활성층
14: 투명 전극층 21: 제 1 전극
22: 제 2 전극
30, 31, 32, 33, 34, 50, 70: 전류 저지층
40: 기판 F: 핑거
60, 61: 이중 전류 저지층 100: 발광 다이오드
200: 와이어 300: 리드프레임
400: 투명 보호층 1000: 발광 다이오드 패키지
12: 제 2 도전형 반도체층 13: 활성층
14: 투명 전극층 21: 제 1 전극
22: 제 2 전극
30, 31, 32, 33, 34, 50, 70: 전류 저지층
40: 기판 F: 핑거
60, 61: 이중 전류 저지층 100: 발광 다이오드
200: 와이어 300: 리드프레임
400: 투명 보호층 1000: 발광 다이오드 패키지
Claims (10)
- 제 1 도전형 반도체층, 활성층, 제 2 도전형 반도체층을 포함하는 발광구조물;
상기 제 1 도전형 반도체층에 전기적으로 연결되는 제 1 전극;
상기 제 2 도전형 반도체층에 전기적으로 연결되는 제 2 전극; 및
상기 제 1 전극, 제 2 전극 또는 이들 모두의 주변에 전류가 집중되지 않고 분산될 수 있도록 상기 제 1 전극, 제 2 전극 또는 이들 모두의 인근을 둘러싸도록 형성되는 전류 저지층;
을 포함하는 것을 특징으로 하는 전류 저지층을 갖는 발광 다이오드. - 제 1 항에 있어서,
상기 제 1 도전형 반도체층과 제 1 전극 사이에 형성되는 투명 전극층;을 더 포함하고,
상기 전류 저지층은, 상기 투명 전극층과 제 1 도전형 반도체층 사이에 형성되는 것을 특징으로 하는 전류 저지층을 갖는 발광 다이오드. - 제 1 항에 있어서,
상기 제 2 전극은 제 2 도전형 반도체층의 메사 식각된 일부분에 설치되며,
상기 전류 저지층은, 상기 제 1 도전형 반도체층의 메사 식각된 모서리 부분에 설치되는 것을 특징으로 하는 전류 저지층을 갖는 발광 다이오드. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 전류 저지층은, 전체적으로 초승달 형상인 것을 특징으로 하는 전류 저지층을 갖는 발광 다이오드. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 전류 저지층은, 전체적으로 반고리형인 것을 특징으로 하는 전류 저지층을 갖는 발광 다이오드. - 제 1 항 내지 제 3항 중 어느 한 항에 있어서,
상기 제 1 전극은 일측에 핑거가 형성되고,
상기 전류 저지층은, 상기 제 1 전극과 핑거를 둘러싸는 형상으로 형성되는 것을 특징으로 하는 전류 저지층을 갖는 발광 다이오드. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 전류 저지층은, 실리콘 산화물 또는 갈륨 산화물인 것을 특징으로 하는 전류 저지층을 갖는 발광 다이오드. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 전류 저지층은, 투명 재질인 것을 특징으로 하는 전류 저지층을 갖는 발광 다이오드. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 전류 저지층은, 제 1 전극, 제 2 전극 또는 이들 모두의 주변에 다수개가 서로 이격되어 다중으로 형성되는 것을 특징으로 하는 전류 저지층을 갖는 발광 다이오드. - 제 1 도전형 반도체층, 활성층, 제 2 도전형 반도체층을 포함하는 발광구조물; 상기 제 1 도전형 반도체층에 전기적으로 연결되는 제 1 전극; 상기 제 2 도전형 반도체층에 전기적으로 연결되는 제 2 전극; 및 상기 제 1 전극, 제 2 전극 또는 이들 모두의 주변에 전류가 집중되지 않고 분산될 수 있도록 상기 제 1 전극, 제 2 전극 또는 이들 모두의 인근을 둘러싸도록 형성되는 전류 저지층;을 포함하는 발광 다이오드;
상기 제 1 전극, 제 2 전극 또는 이들 모두와 와이어로 연결되는 리드프레임; 및
상기 발광 다이오드와 리드프레임을 덮어 보호하는 투명 보호층;
을 포함하는 것을 특징으로 하는 전류 저지층을 갖는 발광 다이오드 패키지.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100140665A KR101294824B1 (ko) | 2010-12-31 | 2010-12-31 | 전류 저지층을 갖는 발광 다이오드 및 발광 다이오드 패키지 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100140665A KR101294824B1 (ko) | 2010-12-31 | 2010-12-31 | 전류 저지층을 갖는 발광 다이오드 및 발광 다이오드 패키지 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120078381A true KR20120078381A (ko) | 2012-07-10 |
| KR101294824B1 KR101294824B1 (ko) | 2013-08-08 |
Family
ID=46711742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100140665A KR101294824B1 (ko) | 2010-12-31 | 2010-12-31 | 전류 저지층을 갖는 발광 다이오드 및 발광 다이오드 패키지 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101294824B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150089338A (ko) * | 2014-01-27 | 2015-08-05 | 엘지이노텍 주식회사 | 발광 소자 |
| CN106887491A (zh) * | 2015-09-17 | 2017-06-23 | 丰田合成株式会社 | 发光元件 |
| JP2017208400A (ja) * | 2016-05-17 | 2017-11-24 | ローム株式会社 | 半導体発光素子 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI246210B (en) * | 2005-04-28 | 2005-12-21 | Epitech Corp Ltd | Lateral current blocking light emitting diode and method for manufacturing the same |
-
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- 2010-12-31 KR KR1020100140665A patent/KR101294824B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
| KR20150089338A (ko) * | 2014-01-27 | 2015-08-05 | 엘지이노텍 주식회사 | 발광 소자 |
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|---|---|
| KR101294824B1 (ko) | 2013-08-08 |
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