KR101148190B1 - 리세스들을 가지는 발광 다이오드 및 발광 다이오드 패키지 - Google Patents

리세스들을 가지는 발광 다이오드 및 발광 다이오드 패키지 Download PDF

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오병준
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송준영
임미정
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Abstract

리세스를 가지는 발광 다이오드를 개시한다. 본 발명의 기술적 사상에 따른 발광 다이오드는, 기판, 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층이 순차적으로 적층되며, 제1 도전형 반도체층을 노출시키는 제1 리세스를 가지는 발광구조물, 제1 리세스로부터 제1 도전형 반도체층 내로 연장되도록 형성되는 제2 리세스, 제2 리세스 내의 측면을 통해서 제 1 도전형 반도체층에 전기적으로 연결되는 제 1 전극 및 제2 도전형 반도체층 상에 형성되어, 제2 도전형 반도체층에 전기적으로 연결되는 제2 전극을 포함한다.

Description

리세스들을 가지는 발광 다이오드 및 발광 다이오드 패키지{Light emitting diode having recesses and light emitting diode package}
본 발명의 기술적 사상은 발광 다이오드에 관한 것으로서, 더욱 상세하게는, 전류 집중 현상을 방지하여 전류의 분산을 원활하게 하는 전극 구조를 가지도록 리세스를 가지는 발광 다이오드 및 발광 다이오드 패키지에 관한 것이다.
발광다이오드는 공기에 비하여 높은 굴절률을 가지므로, 전자와 정공의 재결합으로 발생하는 광의 많은 부분이 소자 내부에 잔존하게 된다. 이러한 광자는 외부로 탈출하기 전에 박막, 기판, 전극 등 여러 경로를 거치게 되며, 이에 따른 흡수에 의하여 외부양자효율이 감소된다. 이러한 외부양자효율의 증가를 위한 다양한 연구가 계속되고 있다.
특히, p-전극과 n-전극 사이에서 발생되는 전류 집중 현상에 의하여, 활성층 전체에 대하여 전류를 균일하게 분산하지 못하고, 전극 주변에 전류가 집중됨으로써 전극으로부터 멀리 떨어진 영역에 상대적으로 어두운 암부를 발생시킨다. 이러한 전류 집중 현상에 의하여 외부양자효율이 저하되고, 국부적인 열화나 노화 현상이 발생되는 등의 문제점이 있었다.
본 발명이 이루고자 하는 기술적 과제는, 전류의 분산을 원활하게 하고, 이에 따라 외부양자효율을 향상시킬 수 있는 전극 구조를 가지도록 리세스를 가지는 발광 다이오드 및 발광 다이오드 패키지를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 발광 다이오드는, 기판, 상기 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층이 순차적으로 적층되며, 상기 제1 도전형 반도체층을 노출시키는 제1 리세스를 가지는 발광구조물, 상기 제1 리세스로부터 상기 제1 도전형 반도체층 내로 연장되도록 형성되는 제2 리세스, 제2 리세스 내의 측면을 통해서 상기 제 1 도전형 반도체층에 전기적으로 연결되는 제 1 전극 및 상기 제2 도전형 반도체층 상에 형성되어, 상기 제2 도전형 반도체층에 전기적으로 연결되는 제2 전극을 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 제2 리세스의 측면과 상기 제1 리세스의 측면은 서로 이격될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제2 리세스에 의하여 상기 기판이 노출될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 전극은 상기 제2 리세스 내에 제3 리세스가 형성되어 있는 상면을 가지도록 상기 제2 리세스 내의 측면 및 저면을 따라서 형성될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제2 리세스는 복수개의 홀이며, 상기 제1 전극은 상기 제2 리세스를 매립할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 리세스로부터 상기 제2 전극을 향하여 연장되며 상기 제1 도전형 반도체층을 노출시키는 제1 연장 리세스 및 상기 제1 연장 리세스로부터 상기 제1 도전형 반도체층 내로 연장되도록 형성되는 제2 연장 리세스를 더 포함하며, 상기 제2 연장 리세스의 측면과 상기 제1 연장 리세스의 측면은 서로 이격될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 전극은, 상기 제2 연장 리세스 내에 제4 리세스가 형성되어 있는 상면을 가지도록 상기 제2 연장 리세스 내의 측면 및 저면을 따라서 연장되도록 형성될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 전극은, 상기 제1 리세스에 의하여 노출되는 상기 제1 도전형 반도체층 상에 형성되는 제1 전극 연장부를 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 리세스에 의하여 노출되는 상기 제1 도전형 반도체층과 상기 본딩 패드부 사이에 형성되는 전류차단층을 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 리세스에 의하여 노출되는 상기 제1 도전형 반도체층과 상기 제1 전극 연장부 사이에 형성되는 전류차단층을 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 기판에 대한 상기 제1 전극의 최상면은 상기 제1 도전형 반도체층의 최상면보다 같거나 낮은 레벨을 가질 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 발광 다이오드 패키지는, 기판, 상기 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층이 순차적으로 적층되며, 상기 제1 도전형 반도체층을 노출시키는 제1 리세스를 가지는 발광구조물, 상기 제1 리세스로부터 상기 제1 도전형 반도체층 내로 연장되도록 형성되는 제2 리세스, 제2 리세스 내의 측면을 통해서 상기 제 1 도전형 반도체층에 전기적으로 연결되는 제 1 전극 및 상기 제2 도전형 반도체층 상에 형성되어, 상기 제2 도전형 반도체층에 전기적으로 연결되는 제2 전극을 포함하는 발광 다이오드, 상기 본딩 패드, 상기 제2 전극, 또는 이들 모두와 와이어로 연결되는 리드프레임 및 상기 발광 다이오드와 상기 리드프레임을 덮어 보호하는 투명 보호층을 포함한다.
본 발명의 기술적 사상에 따른 발광 다이오드는, 제1 전극이 제1 도전형 반도체층의 측면을 통하여 전기적으로 연결되어, 발광구조물에 더 균일하게 전류를 제공할 수 있고, 이에 따라 광의 방출되는 발광구조물의 면적을 더 크게 하여 외부 양자효율을 증가시킬 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 발광 다이오드(1)의 사시도이다. 도 2는 본 발명의 일부 실시예들에 따른 도 1의 발광 다이오드(1)의 상면도이다. 도 3은 본 발명의 일부 실시예들에 따른 도 2의 선 III-III을 따라 절취된 발광 다이오드(1)의 단면도이다.
도 4는 본 발명의 일부 실시 예에 따른 발광 다이오드(1a)의 사시도이다.
도 5는 본 발명의 일부 실시 예에 따른 발광 다이오드(1b)의 사시도이다. 도 6은 본 발명의 일부 실시예들에 따른 도 5의 발광 다이오드(1b)의 상면도이다. 도 7 내지 도 9는 본 발명의 일부 실시예들에 따른 도 6의 선 VII-VII, VIII-VIII 및 IX-IX을 따라 각각 절취된 발광 다이오드(1b)의 단면도이다.
도 10은 본 발명의 일부 실시 예에 따른 발광 다이오드(1c)의 사시도이다. 도 11은 본 발명의 일부 실시예들에 따른 도 11의 발광 다이오드(1c)의 상면도이다. 도 12는 도 11의 선 XII-XII을 따라 절취된 발광 다이오드(1c)의 단면도이다.
도 13은 본 발명의 일부 실시 예에 따른 발광 다이오드(1d)의 사시도이다.
도 14는 본 발명의 일부 실시 예에 따른 발광 다이오드(1e)의 사시도이다.
도 15는 본 발명의 일부 실시 예에 따른 발광 다이오드(1f)의 사시도이다. 도 16은 본 발명의 일부 실시예들에 따른 도 15의 발광 다이오드(1f)의 상면도이다. 도 17은 본 발명의 일부 실시예들에 따른 도 16의 선 XVII-XVII을 따라 절취된 발광 다이오드(1f)의 단면도이다.
도 18은 본 발명의 일부 실시 예에 따른 발광 다이오드(1g)의 사시도이다. 도 19는 본 발명의 일부 실시예들에 따른 도 18의 선 XIX-XIX를 따라 절취된 발광 다이오드(1g)의 단면도이다.
도 20은 본 발명의 일부 실시 예에 따른 발광 다이오드(1h)의 사시도이다. 도 21은 본 발명의 일부 실시예들에 따른 도 20의 선 XXI-XXI을 따라 절취된 발광 다이오드(1i)의 단면도이다.
도 22는 본 발명의 일부 실시예들에 따른 발광 다이오드(1)를 포함하는 발광 다이오드 패키지(1000)의 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다. 본 명세서에서 동일한 부호는 동일한 요소를 지칭한다. 명세서 전체에 걸쳐서 층, 영역, 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "하에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "하에" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접적으로 연결되어", 또는 "직접적으로 하에" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다.
도면에서 전류의 흐름은 실선 화살표로 도시되어 있고, 광의 진행은 점선 화살표로 도시되어 있다.
도 1은 본 발명의 일부 실시예들에 따른 발광 다이오드(1)의 사시도이다. 도 2는 본 발명의 일부 실시예들에 따른 도 1의 발광 다이오드(1)의 상면도이다. 도 3은 본 발명의 일부 실시예들에 따른 도 2의 선 III-III을 따라 절취된 발광 다이오드(1)의 단면도이다.
도 1 내지 도 3을 참조하면, 발광 다이오드(1)는 기판(100) 및 기판(100)의 제1 면(102) 상에 위치한 발광구조물(110), 제1 전극(130) 및 제2 전극(140)을 포함한다. 선택적으로(optionally), 기판(100)의 제2 면(104)에 위치한 제1 반사 부재(170), 제2 반사 부재(180), 또는 이들 모두를 더 포함할 수 있다. 또한 선택적으로 발광구조물(110) 상에 전류 분산층(120, current spreading layer)을 더 포함할 수 있다.
기판(100)은 사파이어(Al2O3), 실리콘 탄화물(SiC), 갈륨 질화물(GaN), 갈륨 비소(GaAs), 실리콘(Si), 게르마늄(Ge), 아연 산화물(ZnO), 마그네슘 산화물(MgO), 알루미늄 질화물(AlN), 붕산 질화물(BN), 갈륨 인화물(GaP), 인듐 인화물(InP), 리튬-알루미늄 산화물(LiAl2O3) 중 어느 하나를 포함할 수 있다. 도시되지는 않았으나, 기판(100)의 상면, 하면, 또는 이들 모두에는 광을 반사시킬 수 있는 요철 패턴(미도시)이 형성될 수 있으며, 상기 요철 패턴은 스트라이프 형태, 렌즈 형태, 기둥 형태, 뿔 형태 등 다양한 형상을 가질 수 있다.
기판(100)의 제1 면(102) 상에는 기판(100)과 발광구조물(110) 사이의 격자 부정합을 완화하기 위한 버퍼층(106)이 위치할 수 있다. 버퍼층(106)은 단일층 또는 다중층으로 형성될 수 있고, 예를 들어, GaN, InN, AlN, InGaN, AlGaN, AlGaInN, AlInN 중 적어도 어느 하나를 포함할 수 있다. 도시되지는 않았으나, 기판(100) 또는 버퍼층(106) 상에 언도프드(undoped) 반도체층(미도시)이 위치할 수 있고, 상기 언도프드 반도체층은 GaN를 포함할 수 있다.
발광구조물(110)은 기판(100) 상에 위치할 수 있고, 또한 버퍼층(106) 상에 위치할 수 있다. 발광구조물(110)은 복수의 도전형 반도체층이 기판(100)을 기준으로 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 하나로 형성될 수 있다. 이하에서는 발광구조물(110)이 n-p 접합 구조인 경우를 일 예로 설명하기로 한다.
발광구조물(110)은 순차적으로 적층된 제1 도전형 반도체층(112), 활성층(114), 및 제2 도전형 반도체층(116)을 포함할 수 있다. 발광구조물(110)은, 예를 들어 전자빔 증착(electron beam evaporation), 물리기상증착(physical vapor deposition, PVD), 화학기상증착(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 플라즈마 레이저 증착(plasma laser deposition, PLD), 듀얼 타입 열증착(dual-type thermal evaporator), 스퍼터링(sputtering), 유기금속 화학기상증착(metal organic chemical vapor deposition, MOCVD), 분자빔 에피택시(Molecular Beam Epitaxy, MBE), 수소화물 기상 에피택시(Hydride Vapor Phase Epitaxy, HVPE) 등을 이용하여 형성할 수 있다.
발광구조물(110)에 순방향으로 전압을 인가하면, 활성층(114)의 전도대에 있는 전자와 가전자대에 있는 정공이 천이되어 재결합하고, 에너지 갭에 해당하는 에너지가 광으로 방출된다. 활성층(114)을 구성하는 물질의 종류에 따라서 방출되는 광의 파장이 결정된다. 또한, 제1 도전형 반도체층(112) 및 제2 도전형 반도체층(116)은 상기 인가되는 전압에 따라 전자 또는 정공을 활성층(114)에 제공하는 기능을 수행할 수 있다. 제1 도전형 반도체층(112)과 제2 도전형 반도체층(116)은 서로 다른 도전형을 가지도록 서로 다른 불순물들을 포함할 수 있다. 예를 들어 제1 도전형 반도체층(112)은 n형 불순물들을 포함할 수 있고, 제2 도전형 반도체층(116)은 p형 불순물들을 포함할 수 있다. 이러한 경우에는, 제1 도전형 반도체층(112)는 전자를 제공할 수 있고, 제2 도전형 반도체층(116)은 정공을 제공할 수 있다. 또한, 이와 반대로, 제1 도전형 반도체층(112)이 p형이고, 제2 도전형 반도체층(116)이 n형인 경우도 본 발명의 기술적 사상에 포함된다. 제1 도전형 반도체층(112) 및 제2 도전형 반도체층(116)은 각각 III족-V족 화합물 물질을 포함할 수 있고, 예를 들어 갈륨 질화물계 물질을 포함할 수 있다.
제1 도전형 반도체층(112)은 n형 도펀트(dopant)가 도핑된 n-형 반도체층으로 구현될 수 있고, 예를 들어 n-형 AlxInyGazN (0≤x, y, z ≤1, x+y+z=1)을 포함할 수 있다. 예를 들어 제1 도전형 반도체층(112)은 n-형 GaN을 포함할 수 있다. 상기 n형 도펀트는 실리콘(Si), 게르마늄(Ge), 주석(Sn), 셀레늄(Se), 및 텔루륨(Te) 중 적어도 어느 하나일 수 있다.
제2 도전형 반도체층(116)은 p형 도펀트가 도핑된 p-형 반도체층으로 구현될 수 있고, 예를 들어 p-형 AlxInyGazN (0≤x, y, z ≤1, x+y+z=1)을 포함할 수 있다. 예를 들어 제2 도전형 반도체층(116)은 p-형 GaN을 포함할 수 있다. 상기 p형 도펀트는 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 스트론튬(Sr), 베릴륨(Be), 및 바륨(Ba) 중 적어도 어느 하나일 수 있다. 도시되지는 않았으나, 제2 도전형 반도체층(116)은 광을 산란 및 굴절시켜 외부로 방출시키도록 요철 패턴(미도시)이 상측 표면에 형성될 수 있다.
활성층(114)은 제1 도전형 반도체층(112) 및 제2 도전형 반도체층(116)에 비하여 낮은 에너지 밴드갭을 가지므로 발광을 활성화할 수 있다. 활성층(114)은 다양한 파장의 광을 방출할 수 있으며, 예를 들어 적외선, 가시 광선, 또는 자외선을 방출할 수 있다. 활성층(114)은 III족-V족 화합물 물질을 포함할 수 있고, 예를 들어 AlxInyGazN (0≤x, y, z ≤1, x+y+z=1)을 포함할 수 있고, 예를 들어 InGaN 또는 AlGaN을 포함할 수 있다. 또한, 활성층(114)은 단일양자우물(single quantum well, SQW) 또는 다중양자우물(multi quantum well, MQW)을 포함할 수 있다. 활성층(114)은 양자 우물층과 양자 장벽층의 적층 구조를 가질 수 있고, 상기 양자 우물층과 상기 양자 장벽층의 갯수는 설계 상의 필요에 따라 다양하게 변경될 수 있다. 또한, 활성층(114)은, 예를 들어 GaN/InGaN/GaN MQW 구조 또는 GaN/AlGaN/GaN MQW 구조를 포함할 수 있다. 그러나 이는 예시적이며, 활성층(114)은 구성 물질에 따라 방출되는 광의 파장이 달라지며, 예를 들어, 인듐의 양이 약 22%의 경우에는 청색 광을 발광할 수 있고, 약 40%의 경우에는 녹색 광을 발광할 수 있다. 본 발명의 기술적 사상은 활성층(114)의 구성 물질에 대해 한정하는 것은 아니다.
발광구조물(110)은 활성층(114) 및 제2 도전형 반도체층(116)의 일부 영역이 제거된 메사(mesa) 영역을 가질 수 있고, 또한 제1 도전형 반도체층(112)의 일부가 제거될 수 있다. 활성층(114)은 상기 메사 영역에 한정되어 광을 방출할 수 있다. 상기 메사 영역을 형성함에 따라, 제1 도전형 반도체층(112)의 일부 영역이 노출되는 제1 리세스(192)가 형성될 수 있다. 제1 리세스(192)를 형성하기 위하여 유도결합 플라즈마 반응성 이온 식각(inductively coupled plasma reactive ion etching, ICP-RIE), 습식 식각 또는 건식 식각을 이용할 수 있다.
제1 리세스(192)로부터 연장되는 제2 리세스(194)가 추가로 형성될 수 있다. 제2 리세스(194)는 제1 리세스(192)로부터 제1 도전형 반도체층(112) 내로 연장될 수 있다. 즉, 제2 리세스(194)는 제1 리세스(192)로부터 수직 방향, 즉 기판(100)을 향하여 연장될 수 있다. 제2 리세스(194)는 제1 도전형 반도체층(112)의 일부분을 제거하여 버퍼층(106)이 노출되지 않도록 형성할 수 있다. 또는 제2 리세스(194)는 제1 도전형 반도체층(112)을 관통하여 버퍼층(106)이 노출되도록 할 수 있다. 또는 제2 리세스(194)는 제1 도전형 반도체층(112) 및 버퍼층(106)을 관통하여 기판(100)이 노출되도록 할 수 있다. 제2 리세스(194)는 제1 리세스(192)보다 작은 개구 면적을 가질 수 있다. 이 경우, 제1 리세스(192)의 측면과 제2 리세스(194)의 측면은 서로 직접 접하지 않고 이격되어 있을 수 있다. 따라서, 제1 리세스(192)의 측면과 제2 리세스(194)의 측면의 사이에는 제1 도전형 반도체층(112)의 상면이 노출될 수 있다.
전류 분산층(120)은 제2 도전형 반도체층(116) 상에 위치할 수 있다. 전류 분산층(120)은 제2 전극(140)으로부터 주입되는 전류를 제2 도전형 반도체층(116)에 대하여 균일하게 분산하는 기능을 수행할 수 있다. 전류 분산층(120)은 전체적으로 패턴이 없는 박막 형태를 가지거나 또는 일정한 패턴 형태를 가질 수 있다. 전류 분산층(120)은 제2 도전형 반도체층(116)과의 접착성을 위해 메쉬(mesh) 구조의 패턴으로 형성될 수 있다. 전류 분산층(120)에는 전류 분산층(120)을 관통하는 개구부(122)가 형성될 수 있다. 개구부(122)를 통하여, 제2 도전형 반도체층(116)의 일부 또는 후술할 전류 저지층(160)의 일부가 노출될 수 있다.
전류 분산층(120)은 투명하고 전도성이 있는 물질을 포함할 수 있으며, 투명 전극층으로 지칭될 수 있다. 전류 분산층(120)은 금속을 포함할 수 있고, 예를 들어 니켈(Ni)과 금(Au)의 복합층일 수 있다. 또한, 전류 분산층(120)은 산화물을 포함할 수 있고, 예를 들어 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), AZO(aluminum zinc oxide), IAZO(indium aluminum zinc oxide), GZO(gallium zinc oxide), IGO(indium gallium oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), ATO(aluminum tin oxide), IWO(indium tungsten oxide), CIO(cupper indium oxide), MIO(magnesium indium oxide), MgO, ZnO, In2O3, TiTaO2, TiNbO2, TiOx, RuOx, 및 IrOx 중 적어도 어느 하나를 포함할 수 있다. 전류 분산층(120)은 예를 들어 증착(Evaporation) 또는 스퍼터링을 이용하여 형성할 수 있으며, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 또한, 전류 분산층(120)은 광을 산란 및 굴절시켜 외부로 방출시키도록 요철 패턴(미도시)이 상측 표면에 형성될 수 있다.
제1 전극(130)은 제1 도전형 반도체층(112) 상에 위치할 수 있고, 제1 도전형 반도체층(112)과 전기적으로 연결될 수 있다. 제1 전극(130)은 제1 도전형 반도체층(112)과 오믹 콘택을 형성하는 물질을 포함할 수 있고, 예를 들어 금(Au), 은(Ag), 알루미늄(Al), 팔라듐(Pd), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 주석(Sn), 크롬(Cr), 백금(Pt), 텅스텐(W), 코발트(Co), 이리듐(Ir), 로듐(Rh), 루테늄(Ru), 아연(Zn), 마그네슘(Mg) 또는 이들의 합금을 포함할 수 있고, 예를 들어 탄소나노튜브(carbon nano tube)를 포함할 수 있다. 제1 전극(130)은 단일층으로 구성되거나 또는 다중층으로 구성될 수 있고, 예를 들어 Ti/Al, Cr/Au, Ti/Au, Au/Sn과 같은 다중층으로 구성될 수 있다. 제1 전극(130)는 패키지 공정에서 본딩 와이어가 연결될 수 있다.
제1 전극(130)은 제2 리세스(194) 내에 형성될 수 있다. 제1 전극(130)은 제2 리세스(194) 내에서 제2 리세스(194)의 측면에 노출된 제1 도전형 반도체층(112)과 접촉하여 전기적으로 연결될 수 있다. 제1 전극(130)은 상면에 제3 리세스(196)가 형성되도록, 제2 리세스(194)의 측면 및 저면을 따라서 형성될 수 있다. 이 경우, 제1 전극(130)은 제2 리세스(194)의 저면 상에 형성되는 하측 기저부(132)와 제2 리세스(194)의 측면에 형성되는 측벽부(134)으로 이루어질 수 있다. 따라서 제1 전극(130)은 컵의 일부분이 수직으로 절단된 형상을 가질 수 있다. 기판(100)에 대한 제1 전극(130)의 최상면은 제1 도전형 반도체층(112)의 상면보다 같거나 낮은 레벨을 가질 수 있다. 하측 기저부(132)와 측벽부(134)에 의하여 둘러싸이는 제3 리세스(194)는 식각 공정, 에치백 공정 등을 통하여 형성할 수 있다. 또는 제3 리세스(194)가 형성되도록 하측 기저부(132)와 측벽부(134)를 함께 형성할 수도 있다. 즉, 하측 기저부(132)와 측벽부(134)를 소정의 두께로 형성하여 제3 리세스(194) 부분이 채워지지 않도록 형성할 수 있다. 하측 기저부(132)는 패키지 공정에서 본딩 와이어가 연결될 수 있다.
제2 전극(140)은 제2 도전형 반도체층(114) 상에 위치할 수 있고, 제2 도전형 반도체층(114)과 전기적으로 연결될 수 있다. 또한, 제2 전극(140)은 전류 분산층(120) 상에 위치하여, 전류 분산층(120)을 통하여 제2 도전형 반도체층(114)과 전기적으로 연결될 수 있다. 제1 전극(130)과 제2 전극(140)은 서로 대향하도록 위치할 수 있다. 제2 전극(140)은 전류 분산층(120)과 오믹 콘택을 형성하는 물질을 포함할 수 있고, 예를 들어 금(Au), 은(Ag), 팔라듐(Pd), 티타늄(Ti), 니켈(Ni), 주석(Sn), 크롬(Cr), 백금(Pt), 텅스텐(W), 코발트(Co), 이리듐(Ir), 로듐(Rh), 루테늄(Ru), 아연(Zn), 마그네슘(Mg) 또는 이들의 합금을 포함할 수 있고, 예를 들어 탄소나노튜브를 포함할 수 있다. 제2 전극(140)은 단일층으로 구성되거나 또는 다중층으로 구성될 수 있고, 예를 들어 Ni/Au, Pd/Au, Pd/Ni 과 같은 다중층으로 구성될 수 있다. 제2 전극(140)은 패키지 공정에서 본딩 와이어가 연결될 수 있다.
제1 전극(130)과 제2 전극(140)은 열증착, 전자빔 증착(e-beam evaporation), 스퍼터링(sputtering), 또는 화학기상증착(chemical vapor deposition)을 이용하여 형성할 수 있으며, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 또한, 제1 전극(130)과 제2 전극(140)은 리프트 오프(lift-off), 도금법 등 다양한 방법을 이용하여 형성할 수 있다. 또한, 제1 전극(130)과 제2 전극(140)은 오믹 콘택을 향상시키기 위하여 열처리될 수 있다.
제2 전극(140)은 본딩 와이어가 연결되는 본딩 패드(142) 및 제1 전극(130)을 향하여 연장된 핑거(144)를 더 포함할 수 있다. 핑거(144)는 전류를 전류 분산층(120)에 더 균일하게 분산시킬 수 있다. 본딩 패드(142)와 핑거(144)는 동일한 물질로 형성될 수 있고, 동시에 형성될 수 있다. 제1 전극(130)이 발광구조물(110)의 일측에 위치하고, 제2 전극(140) 중 본딩 패드(142)가 발광구조물(110)의 상기 일측에 대향하는 타측에 인접하도록 위치하는 경우, 핑거(144)는 본딩 패드(142)로부터 제1 전극(130)을 향하는 방향인 제1 방향(x 방향)으로 연장될 수 있다.
제2 전극(140)의 하측에는 반사 전극층(148)을 더 포함할 수 있다. 반사 전극층(148)은 광을 반사하여 제2 전극(140)이 광을 흡수하는 것을 방지할 수 있다. 반사 전극층(148)은 알루미늄(Al), 은(Ag), 이들의 합금, 은(Ag)계 산화물(Ag-O) 또는 APC 합금(Ag, Pd, Cu를 포함하는 합금)을 포함할 수 있다. 또한, 반사 전극층(148)은 로듐(Rh), 구리(Cu), 팔라듐(Pd), 니켈(Ni), 루테늄(Ru), 이리듐(Ir) 및 백금(Pt) 중의 적어도 어느 하나를 더 포함할 수 있다. 또한, 반사 전극층(148)은 전류 분산층(120)과 제2 전극(140) 사이의 오믹 접촉을 증가시키는 물질로 구성될 수 있다. 도시되지는 않았지만, 이러한 반사 전극층(148)은 제1 전극(130)의 하측, 예를 들면 제1 전극(130)의 하측 기저부(132)의 하측에도 형성될 수 있다.
선택적으로, 제2 전극(140)의 하측에 전류 저지층(160)이 위치할 수 있다. 또한, 전류 저지층(160)은 제2 전극(140)의 하측에서, 전류 분산층(120)과 제2 도전형 반도체층(116) 사이에 위치할 수 있다. 전류 저지층(160)은 제2 전극(140)으로부터 직접적으로 하측 방향으로의 전류의 흐름을 저지시킬 수 있고 제1 전극(130)과 상대적으로 가까운 제2 전극(140)의 부분에 전류가 집중되어 흐르는 것을 방지할 수 있다. 이에 따라, 전류 저지층(160)은 제2 도전형 반도체층(116)에 전류가 균일하게 분산되는 기능을 할 수 있다. 전류 저지층(160)은 제2 전극(140)에 전체적으로 대응하여 형성될 수 있고, 제2 전극(140)의 면적과 동일한 면적을 가지거나 더 큰 면적을 가질 수 있다. 전류 저지층(160)은 제2 전극(140)의 형상과 대응하는 형상을 가질 수 있고, 예를 들어 본딩 패드(142) 및 핑거(144)의 형상과 대응하는 형상을 가질 수 있다. 따라서, 핑거(144)의 하측에 위치하는 전류 저지층(160)은 상대적으로 좁은 폭을 가질 수 있고, 본딩 패드(142)의 하측에 위치하는 전류 저지층(160)은 상대적으로 넓은 폭을 가질 수 있다. 전류 저지층(160)은, 예를 들어 산화물과 같은 절연체일 수 있다. 전류 저지층(160)은 불투명하거나 또는 투명할 수 있다. 전류 저지층(160)은, 예를 들어 산화물 또는 질화물일 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등일 수 있고, 제2 도전형 반도체층(116)의 일부 영역을 산소 플라즈마 공정을 이용하여 산화시켜 형성한 갈륨 산화물(GaxOy)일 수 있고, 제2 도전형 반도체층(116)의 일부 영역에 불순물을 주입하여 도전형을 바꾼 부분일 수 있다. 이와 같은 전류 저지층(160)을 구성하는 물질은 예시적이며, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제1 반사 부재(170)와 제2 반사 부재(180)는 기판(100)의 제2 면(104) 상에 위치할 수 있고, 활성층(114)으로부터 방출된 광을 반사시키는 기능을 수행할 수 있다. 도면에서는, 기판(100)의 제2 면(104)으로부터 제1 반사 부재(170)와 제2 반사 부재(180)의 순서로 위치하고 있으나, 이와 반대로 제2 반사 부재(180)와 제2 반사 부재(180)의 순서로 위치할 수 있다.
제1 반사 부재(170)는 분산 브래그 반사기(distributed Bragg reflector, DBR)일 수 있다. 제1 반사 부재(170)는 "mλ/4n" 의 두께를 각각 가지고 교대로 적층된 복수의 층들로 구성될 수 있다. 여기에서, λ는 방출되는 광의 파장, n은 매질의 굴절률, m은 홀수이다. 제1 반사 부재(170)은 저굴절률층(172)과 고굴절률층(174)의 적층 구조가 연속적으로 반복되어 적층 구조를 가질 수 있다. 저굴절률층(172)은, 예를 들어 실리콘 산화물(SiO2, 굴절률 1.4) 또는 알루미늄 산화물(Al2O3, 굴절률 1.6)을 포함할 수 있다. 고굴절률층(174)은, 예를 들어, 실리콘 질화물(Si3N4, 굴절률 2.05~2.25) 티타늄 질화물(TiO2, 굴절률 2 이상), 또는 Si-H(굴절률 3 이상)를 포함할 수 있다.
제2 반사 부재(180)는, 예를 들어 금속을 포함할 수 있고, 예를 들어 은(Ag), 알루미늄(Al), 로듐(Rh), 구리(Cu), 팔라듐(Pd), 니켈(Ni), 루테늄(Ru), 이리듐(Ir), 백금(Pt) 또는 이들을 합금을 포함할 수 있다. 제2 반사 부재(180)는 단일층으로 구성되거나 또는 다중층으로 구성될 수 있다.
도시하지는 않았으나 선택적으로(optionally), 반사 방지층이 전류 분산층(120) 상에 위치할 수 있다. 상기 반사 방지층)은 광의 내부 반사를 감소시키고, 내부에서 방출된 광을 산란 및 굴절시켜 외부로 더 용이하게 방출시키는 기능을 할 수 있다. 상기 반사 방지층은 울퉁불퉁한(roughened) 표면을 가질 수 있고, 규칙적인 패턴 또는 불규칙적 패턴일 수 있고, 또는 광결정(photonic crystal) 구조를 가질 수 있다. 상기 반사 방지층은 투명한 절연물을 포함할 수 있고, 예를 들어 실리콘 산화물(SiO2), 다공질 SiO2, KH2PO4(KDP), NH4H2PO4, CaCO3, BaB2O4, NaF, 및 Al2O3 중 적어도 어느 하나를 포함할 수 있다. 상기 반사 방지층은 전류 분산층(120) 상에 투명한 절연층을 형성하고, 상기 투명한 절연층을 식각하여 형성할 수 있다. 전류 분산층(120)이 형성되지 않은 경우, 상기 반사 방지층)은 제2 도전형 반도체층(116) 상에 형성될 수 있다. 상기 반사 방지층은 빛이 나오는 부분, 예를 들면 전류 분산층(120) 또는 제2 도전형 반도체층(116)보다는 굴절률이 작고, 빛이 나가는 부분, 즉 발광 다이오드(1)의 외부(예를 들면, 대기 또는 봉지재)보다는 굴절률이 큰 물질로 이루어질 수 있다.
도시되지는 않았지만, 외부로부터의 전기적 단락 방지와 충격 방지를 위하여, 실리콘 산화막과 같은 봉지 부재(미도시)로 발광 다이오드(1)의 전체 구조를 덮을 수 있다.
제1 전극(130)은 제1 도전형 반도체층(112)의 측면과 접하므로, 전류는 제1 전극(130)의 측벽부(134)를 통해서 주입될 수 있다. 따라서, 제1 전극(130)의 측벽부(134)와 접촉하는 제1 도전형 반도체층(112)의 측면을 통하여 전류는 주입될 수 있다. 따라서 제2 전극(140)으로부터 제1 전극(130)으로 주입되는 전류는 제1 전극(130)과 제2 전극(140)의 최단 경로에 집중되지 않을 수 있다. 즉, 제1 전극(130)의 측벽부(134)의 하부로 주입되는 전류는 제1 전극(130)의 측벽부(134)의 상부로 주입되는 전류에 비하여 제2 전극(140)의 상대적으로 제1 전극(130)으로부터 먼 곳으로부터 공급될 수 있다. 제1 전극(130)에 인접하는 제2 전극(140)의 부분, 즉, 핑거(144)의 제1 전극(130)을 향하는 일단 부분에서 발광구조물(110)로 주입되는 전류는 상대적으로 제1 전극(130)의 측벽부(134)의 상부를 통하여 제1 전극(130)으로 주입될 수 있다. 그러나, 제1 전극(130)에 상대적으로 먼 제2 전극(140)의 부분에서 발광구조물(110)로 주입되는 전류는 상대적으로 제1 전극(130)의 측벽부(134)의 하부를 통하여 제1 전극(130)으로 주입될 수 있다. 따라서 제2 전극(140)에서 주입되는 전류는 발광구조물(110)의 넓은 부분으로 분산되어 공급될 수 있으며, 따라서 활성층(114)으로부터 더욱 많은 빛이 방출될 수 있다.
도 4는 본 발명의 일부 실시 예에 따른 발광 다이오드(1a)의 사시도이다. 도 4에 도시된 실시 예는 도 1 내지 도 3에 도시된 실시 예와 비교하여 제2 리세스(194)의 형상이 상이한 경우에 관한 것이다. 따라서 도 1 내지 도 3을 참조하여 설명한 실시 예와 중복되는 설명은 생략하기도 한다.
도 4를 참조하면, 발광 다이오드(1)는 기판(100), 기판(100) 상에 형성된 발광구조물(110), 제1 전극(130) 및 제2 전극(140)을 포함한다. 발광구조물(110)에는 활성층(114) 및 제2 도전형 반도체층(116)의 일부가 제거되어, 제1 도전형 반도체층(112)의 일부 영역이 노출되는 제1 리세스(192)가 형성된다. 또한 제1 리세스(192)로부터 연장되는 제2 리세스(194)가 추가로 형성될 수 있다. 제2 리세스(194)는 제1 리세스(192)로부터 제1 도전형 반도체층(112) 내로 연장될 수 있다. 제2 리세스(194)는 제1 도전형 반도체층(112)의 일부분을 제거하여 버퍼층(106)이 노출되지 않도록 형성할 수 있다. 즉, 제2 리세스(194)의 저면에 제1 도전형 반도체층(112)이 덮혀있도록 제2 리세스(194)는 제1 도전형 반도체층(112)을 완전히 관통하지 않도록 형성될 수 있다. 또는 제2 리세스(194)는 제1 도전형 반도체층(112)을 관통하여 버퍼층(106)이 노출되도록 할 수 있다.
즉, 도 1 내지 도 3과 도 4를 함께 비교하면, 제2 리세스(194)는 제1 도전형 반도체층(112)을 완전히 관통하지 않도록 형성하거나, 제1 도전형 반도체층(112)을 완전히 관통하도록 형성할 수 있다. 또한 제2 리세스(194)가 제1 도전형 반도체층(112)을 완전히 관통하도록 형성하는 경우에도, 제2 리세스(194)가 버퍼층(106)을 완전히 관통하지 않도록 형성하거나, 완전히 관통하도록 형성할 수도 있다. 제2 리세스(194)는 그 측면에 제1 도전형 반도체층(112)의 측면이 충분히 노출되도록 형성하되, 제1 도전형 반도체층(112)의 관통 여부 또는 버퍼층(106)의 관통 여부는 선택적으로 적용할 수 있다.
도 1 내지 도 3에 보인 것과 같이 제2 리세스(194)가 제1 도전형 반도체층(112)을 완전히 관통하는 경우, 제1 도전형 반도체층(112)의 측면의 높이가 전부 제1 전극(130)과 접촉되도록 할 수 있다. 반면에 도 4에 보인 것과 같이 제2 리세스(194)가 제1 도전형 반도체층(112)을 완전히 관통하지 않는 경우, 제1 전극(130)은 제1 도전형 반도체층(112)과의 접촉 면적을 최대화할 수 있다.
또한 도시하지는 않았으나, 제2 리세스(194)가 제1 도전형 반도체층(112)은 완전히 관통하면서 버퍼층(106)은 관통하지 않는 경우, 제1 전극(130)이 유사한 물질들(즉, 제1 도전형 반도체층(112)과 버퍼층(106)에만 접촉하게 되어, 제1 전극(130)에 기판(100)과의 접착 특성이 떨어지는 물질이 사용되는 경우에도 접착 특성을 유지할 수 있다. 반면에, 제1 전극(130)을 이루는 물질이 기판(100)과의 접착 특성에 문제가 없는 경우, 도 1 내지 도 3에서 보인 것과 같이 제2 리세스(194)가 버퍼층(106) 또한 완전히 관통하도록 형성할 수도 있다.
도 5는 본 발명의 일부 실시 예에 따른 발광 다이오드(1b)의 사시도이다. 도 6은 본 발명의 일부 실시예들에 따른 도 5의 발광 다이오드(1b)의 상면도이다. 도 7 내지 도 9는 본 발명의 일부 실시예들에 따른 도 6의 선 VII-VII, VIII-VIII 및 IX-IX을 따라 각각 절취된 발광 다이오드(1b)의 단면도이다. 도 5 내지 도 9에 도시된 실시 예는 도 1 내지 도 3에 도시된 실시 예와 비교하여 제1 전극(130)의 형상이 상이한 경우에 관한 것이다. 따라서 도 1 내지 도 3을 참조하여 설명한 실시 예와 중복되는 설명은 생략하기도 한다.
도 5 내지 도 9를 참조하면, 발광 다이오드(1b)는 기판(100) 및 기판(100)의 제1 면(102) 상에 위치한 발광구조물(110), 제1 전극(130) 및 제2 전극(140)을 포함한다. 제2 전극(140)은 별도의 핑거가 형성될 수 있으나, 본딩 패드(142)만으로 이루어질 수 있다. 제1 전극(130)은 제1 전극 연장부(132a, 134a)를 더 포함할 수 있다. 즉, 제1 전극(130)은 하측 기저부(132), 측벽부(134) 외에 기저 연장부(132a) 및 측벽 연장부(134a)를 포함하는 제1 전극 연장부(132a, 134a)를 더 포함할 수 있다. 제1 전극 연장부(132a, 134a)는 도 1 내지 도 3에 도시한 제2 전극(140)의 핑거(144)에 대응되는 유사한 기능을 할 수 있다. 단, 도 1 내지 도 3에 도시한 제2 전극(140)의 핑거가 전류의 주입을 넓게 분산하여 해주는 기능을 하는데에 반하여, 제1 전극 연장부(132a, 134a)는 주입된 전류를 넓게 분산하여 받아주는 기능을 할 수 있다.
발광구조물(110)에는 활성층(114) 및 제2 도전형 반도체층(116)의 일부가 제거되어, 제1 도전형 반도체층(112)의 일부 영역이 노출되는 제1 리세스(192)가 형성된다. 또한 제1 리세스(192)로부터 연장되는 제2 리세스(194)가 추가로 형성될 수 있다. 제2 리세스(194)는 제1 리세스(192)로부터 제1 도전형 반도체층(112) 내로 연장될 수 있다. 또한 제1 리세스(192)로부터 연장되는 제1 연장 리세스(192a) 및 제2 리세스(194)로부터 연장되는 제2 연장 리세스(194a)를 더 포함할 수 있다. 제2 리세스(194)가 제1 리세스(192)로부터 수직 방향, 즉 기판(100)을 향하여 연장된다면, 제1 연장 리세스(192a) 및 제2 연장 리세스(194a)는 각각 제1 리세스(192) 및 제2 리세스(194)로부터 수평 방향, 즉 기판(100)의 상면에 대하여 평행하게 연장될 수 있다. 제1 연장 리세스(192a) 및 제2 연장 리세스(194a)는 각각 제1 리세스(192) 및 제2 리세스(194)로부터 제1 방향(x 방향)의 반대 방향(-x 방향)으로 연장될 수 있다. 제1 연장 리세스(192a)는 제1 리세스(192)와 동일한 레벨에서 동일한 깊이를 가지도록 형성될 수 있다. 또한 제2 연장 리세스(194a)는 제2 리세스(194)와 동일한 레벨에서 동일한 깊이를 가지도록 형성될 수 있다.
제1 연장 리세스(192a)의 폭, 즉 제1 연장 리세스(192a)의 연장 방향에 수직인 방향으로의 폭은 제1 리세스(192)의 동일한 방향으로의 폭보다 작은 값을 가질 수 있다. 또한 제2 연장 리세스(194a)의 폭, 즉 제2 연장 리세스(194a)의 연장 방향에 수직인 방향으로의 폭은 제2 리세스(194)의 동일한 방향으로의 폭보다 작은 값을 가질 수 있다. 제1 연장 리세스(192a) 및 제2 연장 리세스(194a)이 제1 방향(x 방향)의 반대 방향(-x 방향)으로 연장되는 경우, 제1 및 제2 리세스(192, 194)와 제1 및 제2 연장 리세스(192a, 194a)의 폭은 각각 제2 방향(y 방향)으로의 폭을 의미한다.
제1 전극(130) 중 제1 전극 연장부(132a, 134a)는 제2 연장 리세스(194a) 내에 형성될 수 있다. 제1 전극 연장부(132a, 134a) 중 측벽 연장부(134a)는 제2 연장 리세스(194a) 내에서 제2 연장 리세스(194a)의 측면에 노출된 제1 도전형 반도체층(112)과 접촉하여 전기적으로 연결될 수 있다. 제1 전극 연장부(132a, 134a)는 상면에 제4 리세스(196a)가 형성되도록, 제2 연장 리세스(194a)의 측면 및 저면을 따라 형성될 수 있다. 이 경우, 제1 전극 연장부(132a, 134a)는 제2 연장 리세스(194a)의 저면 상에 형성되는 기저 연장부(132a)와 제2 연장 리세스(194a)의 측면에 형성되는 측벽 연장부(134a)로 이루어질 수 있다. 따라서 제1 전극 연장부(132a, 134a)는 골짜기 형태의 형상을 가질 수 있다. 선택적으로, 제2 연장 리세스(194a)의 폭이 충분히 좁은 경우, 도시하지는 않았으나 제1 전극 연장부(132a, 134a)는 상면에 리세스가 형성되지 않고, 제2 연장 리세스(194a)를 채우도록 형성될 수 있다. 이는 제1 전극 연장부(132a, 134a)를 포함하는 제1 전극(130)의 형성 두께와 제2 연장 리세스(194a)의 폭에 따라서 선택적으로 결정될 수 있다. 제1 전극 연장부(132a, 134a)는 제1 전극(130)의 일부로, 하측 기저부(132) 및 측벽부(134)와 함께 동일한 물질로 이루어지도록 형성할 수 있다.
제1 전극(130)은 제1 도전형 반도체층(112)의 측면과 접하므로, 전류는 제1 전극(130)의 측벽부(134)를 통해서 주입될 수 있다. 따라서, 제1 전극(130)의 측벽부(134)와 접촉하는 제1 도전형 반도체층(112)의 측면을 통하여 전류는 주입될 수 있다. 제1 전극(130)이 제1 도전형 반도체층(112)의 넓은 측면과 접촉하므로, 제2 전극(140)에서 주입되는 전류는 발광구조물(110)의 넓은 부분으로 분산되어 공급될 수 있으며, 따라서 활성층(114)으로부터 더욱 많은 빛이 방출될 수 있다.
도 10은 본 발명의 일부 실시 예에 따른 발광 다이오드(1c)의 사시도이다. 도 11은 본 발명의 일부 실시예들에 따른 도 11의 발광 다이오드(1c)의 상면도이다. 도 12는 도 11의 선 XII-XII을 따라 절취된 발광 다이오드(1c)의 단면도이다. 도 10 내지 도 12에 도시된 실시 예는 도 5 내지 도 9에 도시된 실시 예와 비교하여 제2 전극(140)의 형상이 상이한 경우에 관한 것이다. 따라서 도 5 내지 도 9를 참조하여 설명한 실시 예와 중복되는 설명은 생략하기도 한다.
도 10 내지 도 12를 참조하면, 제2 전극(140)은 본딩 패드(142)와 외곽 핑거(146)를 포함한다. 본딩 패드(142)와 외곽 핑거(146)는 동일한 물질로 형성될 수 있고, 동시에 형성될 수 있다. 외곽 핑거(146)는 본딩 패드(142)로부터 제1 전극(130)의 주위을 따라서 연장되는 형상을 가지도록 형성될 수 있다. 외곽 핑거(146)는 제1 전극 연장부(132a, 134a)의 둘레를 따라서 연장되는 형상을 가지도록 형성될 수 있다. 따라서 외곽 핑거(146)를 포함하는 제2 전극(140)은 제1 전극 연장부(132a, 134a)를 포함하는 제1 전극(130)의 주위를 둘러싸도록 배치되는 형상을 가질 수 있다. 외곽 핑거(146)는 본딩 패드(142)로부터 제2 방향(y 방향) 또는 제2 방향(y 방향)과 인접하는 방향을 따라서 발광구조물(110)의 테두리에 인접하도록 연장된 후, 제1 리세스(192)를 향하여 발광구조물(110)의 테두리를 따라서 제1 방향(x 방향) 또는 제1 방향(x 방향)과 인접하는 방향을 따라서 연장될 수 있다. 따라서, 제2 전극(140)과 제1 전극(130) 사이에 발광구조물(110)의 대부분 영역이 존재할 수 있으므로, 제2 전극(140)에서 주입되는 전류는 발광구조물(110)의 대부분의 영역으로 분산되어 공급될 수 있으며, 따라서 활성층(114)으로부터 더욱 많은 빛이 방출될 수 있다.
또한 외곽 핑거(146)는 제2 전극(140)의 형상을 따라서, 제2 전극(140)과의 동일하거나 유사한 최단 경로를 가지도록 형성할 수 있다. 또는 본딩 패드(142)로부터의 외곽 핑거(146)의 연장 길이에 따라서, 제2 전극(140)과의 최단 경로가 단축되도록 형성할 수 있다. 이를 통하여 발광구조물(110)을 통과하는 전류를 균일하도록 분산하여 활성층(114)으로부터 더욱 많은 빛이 방출될 수 있다.
또는 외곽 핑거(146)는 발광구조물(110)의 테두리에 인접하여 테두리를 따라서 연장되는 형태와 제2 전극(140)과의 최단 경로를 동일/유사하거나 본딩 패드(142)로부터의 연장 길이를 고려하여 단축되도록 하는 것을 부분적으로 혼용되도록 형성할 수 있다. 이를 통하여, 발광구조물(110)의 넓은 부분으로 전류가 통과하도록 하는 것과 발광구조물(110)을 통과하는 전류가 균일하도록 하는 점을 각각 고려하여 발광 효율을 최대화할 수 있다.
도 13은 본 발명의 일부 실시 예에 따른 발광 다이오드(1d)의 사시도이다. 도 13에 도시된 실시 예는 도 1 내지 도 3에 도시된 실시 예와 비교하여 제1 전극(130)의 형상이 상이한 경우에 관한 것이다. 따라서 도 1 내지 도 3을 참조하여 설명한 실시 예와 중복되는 설명은 생략하기도 한다.
도 13을 참조하면, 발광 다이오드(1d)는 기판(100) 및 기판(100)의 제1 면(102) 상에 위치한 발광구조물(110), 제1 전극(130) 및 제2 전극(140)을 포함한다. 제1 전극(130)은 하측 기저부(132)와 측벽부(134) 외에 제1 리세스(192)에 의하여 노출되는 상기 제1 도전형 반도체층(112) 상에 형성되는 상측 기저부(136)를 더 포함한다. 즉, 제1 전극(130)은 제2 리세스(194) 내의 저면 상에 형성되는 하측 기저부(132)와 제2 리세스(194)의 측면에 형성되는 측벽부(134) 및 측벽부(134)로부터 연장되어, 제1 리세스(192)의 저면, 즉 제1 리세스(192)에 의하여 노출되는 제1 도전형 반도체층(112)의 상에 형성되는 상측 기저부(136)를 포함한다. 상측 기저부(136)는 제1 리세스(192)의 측면과 이격되도록 형성될 수 있다. 따라서 상측 기저부(136)는 활성층(114), 제2 도전형 반도체층(116)과 이격되어 직접 접하지 않도록 형성될 수 있다. 제1 전극(130)을 이루는 하측 기저부(132), 측벽부(134) 및 상측 기저부(136)은 일체로 형성될 수 있다. 측벽부(134)와 상측 기저부(136)는 동일하거나 유사한 두께를 가지도록 형성될 수 있다. 하측 기저부(132)는 측벽부(134) 및 상측 기저부(136)보다 두껍도록 형성될 수 있다. 상측 기저부(136)를 형성하여, 제1 전극(130)이 제1 도전형 반도체층(112)의 측면에 접하도록 안정적으로 형성될 수 있다.
도 14는 본 발명의 일부 실시 예에 따른 발광 다이오드(1e)의 사시도이다. 도 14에 도시된 실시 예는 도 13에 도시된 실시 예와 비교하여 제1 전극(130)의 형상이 상이한 경우에 관한 것이다. 따라서 도 13을 참조하여 설명한 실시 예와 중복되는 설명은 생략하기도 한다.
도 14를 참조하면, 발광 다이오드(1e)는 기판(100) 및 기판(100)의 제1 면(102) 상에 위치한 발광구조물(110), 제1 전극(130) 및 제2 전극(140)을 포함한다. 제1 전극(130)은 하측 기저부(132), 측벽부(134) 및 상측 기저부(136)를 포함한다. 하측 기저부(132)와 상측 기저부(136)는 동일하거나 유사한 두께를 가지도록 형성될 수 있다. 하측 기저부(132) 및 상측 기저부(136)는 측벽부(134)보다 두껍도록 형성될 수 있다. 따라서 선택적으로 상측 기저부(136)에는 패키지 공정에서 본딩 와이어(미도시)가 연결될 수 있다. 이를 통하여 패키지 공정에서 제1 전극(130)과 제2 전극(140)에 각각 연결되는 본딩 와이어의 연결 높이의 차이를 최소화하여, 본딩 와이어 공정을 원활하게 수행할 수 있다.
도 15는 본 발명의 일부 실시 예에 따른 발광 다이오드(1f)의 사시도이다. 도 16은 본 발명의 일부 실시예들에 따른 도 15의 발광 다이오드(1f)의 상면도이다. 도 17은 본 발명의 일부 실시예들에 따른 도 16의 선 XVII-XVII을 따라 절취된 발광 다이오드(1f)의 단면도이다. 도 15 내지 도 17에 도시된 실시 예는 도 1 내지 도 3에 도시된 실시 예와 비교하여 제1 전극(130)의 형상 및 제2 리세스(194)의 형상이 상이한 경우에 관한 것이다. 따라서 도 1 내지 도 3을 참조하여 설명한 실시 예와 중복되는 설명은 생략하기도 한다.
도 15 내지 도 17을 참조하면, 발광 다이오드(1f)는 기판(100) 및 기판(100)의 제1 면(102) 상에 위치한 발광구조물(110), 제1 전극(130) 및 제2 전극(140)을 포함한다. 제1 전극(130)은 측벽부(134) 및 상측 기저부(136)를 포함한다. 발광구조물(110)에는 제1 도전형 반도체층(112)의 일부 영역이 노출되는 제1 리세스(192)가 형성될 수 있다. 제1 리세스(192)로부터 연장되는 홀 형상의 제2 리세스(194)가 추가로 형성될 수 있다. 홀 형상의 제2 리세스(194)는 복수 개일 수 있다.
제2 리세스(194)는 제1 리세스(192)로부터 수직 방향, 즉 기판(100)을 향하여 연장될 수 있다. 제2 리세스(194)는 제1 도전형 반도체층(112) 및 버퍼층(106)을 관통하여 기판(100)이 노출되도록 할 수 있다. 또는 도시하지는 않았으나, 전술한 일부 실시예에서 언급한 것과 같이 제2 리세스(194)는 제1 도전형 반도체층(112)의 일부분을 제거하여 버퍼층(106)이 노출되지 않도록 형성하거나, 제2 리세스(194)는 제1 도전형 반도체층(112)을 관통하여 버퍼층(106)이 노출되도록 할 수 있다.
제2 리세스(194) 내에는 도전 물질이 채워져서 측벽부(134)를 형성할 수 있다. 측벽부(134)는 제2 리세스(194)를 완전히 매립하는 플러그(plug) 형상을 가지도록 형성될 수 있다. 상측 기저부(136)는 측벽부(134)와 연결되며, 제1 리세스(192)의 측면과 이격되도록 형성될 수 있다. 제2 리세스(194) 내에 형성되는 측벽부(134)는 제1 전도성 반도체층(112)과 기판(100)에 대하여 수직 방향으로 접하므로, 전류는 제1 전극(130)과 제2 전극(140)의 최단 경로에 집중되지 않을 수 있다. 즉, 제1 전극(130)의 측벽부(134)의 하부로 주입되는 전류는 제1 전극(130)의 측벽부(134)의 상부로 주입되는 전류에 비하여 제2 전극(140)의 상대적으로 제1 전극(130)으로부터 먼 곳으로부터 공급될 수 있다. 따라서 제2 전극(140)에서 주입되는 전류는 발광구조물(110)의 넓은 부분으로 분산되어 공급될 수 있으며, 따라서 활성층(114)으로부터 더욱 많은 빛이 방출될 수 있다.
상측 기저부(136)는 복수의 측벽부(134)들과 모두 접하도록 제1 리세스(194) 내에 형성될 수 있다. 즉, 상측 기저부(136)는 제2 리세스(194)에 노출되는 복수의 측벽부(134)들과 모두 연결될 수 있도록 복수의 측벽부(134)와 제1 리세스(194)의 저면에 노출되는 제1 도전형 반도체층(112) 상에 형성될 수 있다. 상측 기저부(136)는 제1 리세스(192)의 측면과 이격되도록 형성될 수 있다. 상측 기저부(136) 상에는 패키지 공정에서 본딩 와이어가 연결될 수 있다.
도 18은 본 발명의 일부 실시 예에 따른 발광 다이오드(1g)의 사시도이다. 도 19는 본 발명의 일부 실시예들에 따른 도 18의 선 XIX-XIX를 따라 절취된 발광 다이오드(1g)의 단면도이다. 도 18 및 도 19에 도시된 실시 예는 도 1 내지 도 3에 도시된 실시 예와 비교하여 제1 전극(130)의 형상, 제1 리세스(192)의 형상 및 제2 리세스(194)의 형상이 상이하고, 전류차단층(230)을 더 포함하는 경우에 관한 것이다. 따라서 도 1 내지 도 3을 참조하여 설명한 실시 예와 중복되는 설명은 생략하기도 한다.
도 18 및 도 19를 참조하면, 발광 다이오드(1g)는 기판(100) 및 기판(100)의 제1 면(102) 상에 위치한 발광구조물(110), 제1 전극(130) 및 제2 전극(140)을 포함한다. 제1 전극(130)은 측벽부(134) 및 상측 기저부(136)를 포함한다.
제1 리세스(192)는 발광구조물(110)의 일측 전부에 걸쳐서 형성될 수 있다. 또한 제2 리세스(194)는 제1 리세스(192)로부터 연장되어 발광구조물(110)의 일측 전부에 걸쳐서 형성될 수 있다.
제1 전극(130)은 제2 리세스(194) 내에 형성되는 측벽부(134) 및 제1 리세스(192) 내에 형성되는 상측 기저부(136)을 포함한다. 측벽부(134)는 제2 리세스(194)를 모두 채우도록 형성될 수 있다. 따라서, 도 18 및 도 19에 도시된 본 발명의 일부 실시예에 따른 발광 다이오드(1g)에서는 도 1 내지 도 14에서 보인 하측 기저부(132)가 측벽부(134)와 구분되지 않도록 형성된다. 따라서 도 18 및 도 19에 도시된 본 발명의 일부 실시예에 따른 발광 다이오드(1g)에서 측벽부(134)는 도 1 내지 도 14에서 보인 본 발명의 일부 실시예에 따른 발광 다이오드(1, 1a, 1b, 1c, 1d, 1e)에서 측벽부(134) 및 하측 기저부(132) 모두에 대응될 수 있다.
상측 기저부(136)는 제1 리세스(192)의 측면과 이격되도록 하여 활성층(114) 및 제2 도전형 반도체층(116)과 직접 접하지 않도록 형성할수 있다. 상측 기저부(136) 상에는 패키지 공정에서 본딩 와이어가 연결될 수 있다. 상측 기저부(136)와 상측 기저부(136)의 하부에 있는 제1 도전형 반도체층(112)의 사이에는 전류차단층(230)이 더 배치될 수 있다. 따라서, 전류차단층(230)에 의하여, 제1 도전형 반도체층(112)으로부터 전달되는 전류가 제1 전극(130) 중 측벽부(134)를 통해서만 연결되도록 할 수 있다. 도 13 내지 도 17에 도시된 본 발명의 일부 실시 예에 따른 발광 다이오드(1d, 1e, 1f)의 경우도 도시하지는 않았으나, 도 18 및 도 19에 도시한 전류차단층(230)이 상측 기저부(136)와 상측 기저부(136)의 하부에 있는 제1 도전형 반도체층(112)의 사이에 배치될 수 있다.
전류차단층(230)에 의하여 제1 전극(130)으로 주입되는 모든 전류는 제1 도전형 반도체층(112)의 측면만을 통하여 전달될 수 있으며, 측벽부(134)가 제1 도전형 반도체층(112)의 일측면에 모두 접하므로, 제2 전극(140)에서 주입되는 전류는 발광구조물(110)의 넓은 부분으로 분산되어 공급될 수 있으며, 따라서 활성층(114)으로부터 더욱 많은 빛이 방출될 수 있다.
도 20은 본 발명의 일부 실시 예에 따른 발광 다이오드(1h)의 사시도이다. 도 21은 본 발명의 일부 실시예들에 따른 도 20의 선 XXI-XXI을 따라 절취된 발광 다이오드(1i)의 단면도이다. 도 20 및 도 21에 도시된 실시 예는 도 18 및 도 19에 도시된 실시 예와 비교하여 제1 전극(130)의 형상, 제1 리세스(192)의 형상, 제2 리세스(194)의 형상 및 전류차단층(230)의 형상이 상이한 경우에 관한 것이다. 따라서 도 18 내지 도 19를 참조하여 설명한 실시 예와 중복되는 설명은 생략하기도 한다.
도 20 및 도 21을 참조하면, 발광 다이오드(1h)는 기판(100) 및 기판(100)의 제1 면(102) 상에 위치한 발광구조물(110), 제1 전극(130) 및 제2 전극(140)을 포함한다. 제1 전극(130)은 측벽부(134, 134b) 및 상측 기저부(136, 136b)를 포함한다. 제2 전극(140)은 발광구조물(110) 상의 중심부에 배치될 수 있다. 제2 전극(140)은 별도의 핑거가 형성될 수 있으나, 본딩 패드(142)만으로 이루어질 수 있다.
제1 리세스(192)는 발광구조물(110)의 가장자리 전체에 걸쳐서 형성될 수 있다. 또한 제2 리세스(194)는 제1 리세스(192)로부터 연장되어 발광구조물(110)의 가장자리 전체에 걸쳐서 형성될 수 있다. 따라서, 제1 리세스(192) 또는 제2 리세스(194)는 발광 다이오드(1h)의 상면에서 볼 때, 발광구조물(110)을 완전히 둘러싸는 폐쇄형의 형상을 가질 수 있다. 그러나, 도시하지는 않았으나 선택적으로 제1 리세스(192) 또는 제2 리세스(194)는 상측 기저부(136)가 형성되는 발광구조물(110)의 일측에 대향하는 타측에는 형성되지 않거나 부분적으로 형성되는 개방형의 형상을 가질 수 있다.
제1 전극(130)은 제2 리세스(194) 내에 형성되는 측벽부(134, 134b) 및 제1 리세스(192) 내에 형성되는 상측 기저부(136, 136b)을 포함한다. 측벽부(134, 134b)는 제2 리세스(194)를 모두 채우도록 형성될 수 있다. 상측 기저부(136, 136b)는 제1 리세스(192)의 측면과 이격되도록 하여 활성층(114) 및 제2 도전형 반도체층(116)과 직접 접하지 않도록 형성할수 있다. 상측 기저부(136, 136b)와 상측 기저부(136, 136b)의 하부에 있는 제1 도전형 반도체층(112)의 사이에는 전류차단층(230)이 더 배치될 수 있다. 측벽부(134, 134b)와 상측 기저부(136, 136b)는 도 18 및 도 19에 도시한 본 발명의 일부 실시예에 따른 발광 다이오드(1g)와의 비교를 위하여, 각각 일측 측벽부(134)와 주변 측벽부(134b), 그리고 일측 상측 기저부(136)와 주변 상측 기저부(136b)로 구분할 수 있다. 도 20 및 도 21에 도시한 일측 측벽부(134)와 일측 상측 기저부(136)는 도 18 및 도 19에 도시한 측벽부(134)와 상측 기저부(136)에 대응될 수 있다. 도 20 및 도 21에 도시한 주변 측벽부(134b)와 주변 상측 기저부(136b)는 일측 측벽부(134)와 일측 상측 기저부(136)와 함께 발광구조물(110)을 완전히 둘러싸도록 형성될 수 있다. 주변 측벽부(134b)와 주변 상측 기저부(136b)는 도 20 및 도 21에 도시한 제1 리세스(192)와 제2 리세스(194)의 형상에 대응하여 일측 측벽부(134)와 일측 상측 기저부(136)로부터 연장될 수 있다. 일측 상측 기저부(136) 상에는 패키지 공정에서 본딩 와이어가 연결될 수 있다. 상측 기저부(136, 136b)와 상측 기저부(136, 136b)의 하부에 있는 제1 도전형 반도체층(112)의 사이에는 전류차단층(230)이 더 배치될 수 있다.
제1 전극(130)이 발광구조물(110)의 가장자리를 둘러싸고, 제2 전극(140)은 발광구조물(110) 상의 중심부에 배치되므로, 전류는 발광구조물(110) 상의 중심부로부터 발광구조물(110)의 거의 전체 부분으로 분산되어 공급될 수 있으며, 따라서 활성층(114)으로부터 더욱 많은 빛이 방출될 수 있다.
또는 도시하지는 않았으나, 선택적으로 제2 전극(140)을 발광구조물(110) 상의 타측에 배치하고, 제1 전극(130)이 발광구조물(110)의 타측의 전부 또는 일부를 제외한 가장자리만을 감싸도록 형성할 수 있다.
도 22는 본 발명의 일부 실시예들에 따른 발광 다이오드(1)를 포함하는 발광 다이오드 패키지(1000)의 단면도이다.
도 22를 참조하면, 발광 다이오드 패키지(1000)는 리드프레임(1100)상에 페이스트와 같은 접착 부재(1200)에 의해 부착된 발광 다이오드(1)를 포함한다. 발광 다이오드(1), 즉 발광 다이오드(1)의 전극들(130, 140)과 리드프레임(1100)은 본딩 와이어(1300)에 의하여 전기적으로 연결된다. 발광 다이오드(1)는 전체적으로 에폭시와 같은 투명 보호층(1400)으로 덮인다. 리드프레임(1100)을 통하여 전류가 제공되면, 발광 다이오드(1)의 발광구조물에서 광이 방출되고, 이어서 투명 보호층(1400)을 통하여 발광된다. 발광 다이오드(1)는 도 1 내지 도 3에서 개시된 발광 다이오드(1)뿐만 아니라, 도 4 내지 도 21에서 도시한 발광 다이오드(1a, 1b, 1c, 1d, 1e, 1f, 1g, 1h)들 또한 모두 적용 가능하다. 이러한, 발광 다이오드 패키지(1000)는 예시적이며, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
상술한 실시예들에 있어서, 상기 발광 다이오드가 래터럴(lateral) 형태를 가지는 경우에 대하여 설명되었으나, 이는 예시적이다. 본 발명의 기술적 사상에 따른 발광 다이오드는 플립칩(flip-chip)형, 버티컬(vertical)형, 또는 다양한 형상을 가질 수 있음을 본 발명이 속하는 분야의 당업자는 이해할 수 있다.
1, 1a, 1b, 1c, 1d, 1e, 1f, 1g, 1i : 발광 다이오드,
100: 기판, 102: 제1 면, 104: 제2 면, 106: 버퍼층,
110: 발광구조물, 112: 제1 도전형 반도체층, 114: 활성층,
116: 제2 도전형 반도체층, 120: 전류 분산층,
130: 제1 전극, 132 : 기저부, 134 : 측벽부,
132a : 기저 연장부, 134a : 측벽 연장부, 132a, 134a : 제1 전극 연장부,
140: 제2 전극, 142: 본딩 패드, 144: 핑거, 146 : 외곽 핑거,
160: 전류 저지층, 170: 제1 반사 부재, 172: 저굴절률층, 174: 고굴절률층,
180: 제2 반사 부재, 190: 반사 방지층,
192 : 제1 리세스, 194 : 제2 리세스, 196 : 제3 리세스,
192a : 제1 연장 리세스, 194a : 제2 연장 리세스, 196a : 제4 리세스,
230 : 전류차단층

Claims (11)

  1. 기판;
    상기 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층이 순차적으로 적층되며, 상기 제1 도전형 반도체층을 노출시키는 제1 리세스를 가지는 발광구조물;
    상기 제1 리세스로부터 상기 제1 도전형 반도체층 내로 연장되도록 형성되는 제2 리세스;
    제2 리세스 내의 측면을 통해서 상기 제 1 도전형 반도체층에 전기적으로 연결되는 제 1 전극; 및
    상기 제2 도전형 반도체층 상에 형성되어, 상기 제2 도전형 반도체층에 전기적으로 연결되는 제2 전극;을 포함하는 발광 다이오드.
  2. 제1 항에 있어서,
    상기 제2 리세스의 측면과 상기 제1 리세스의 측면은 서로 이격되어 있는 것을 특징으로 하는 발광 다이오드.
  3. 제1 항에 있어서,
    상기 제2 리세스에 의하여 상기 기판이 노출되는 것을 특징으로 하는 발광 다이오드.
  4. 제1 항에 있어서,
    상기 제1 전극은 상기 제2 리세스 내에 제3 리세스가 형성되어 있는 상면을 가지도록 상기 제2 리세스 내의 측면 및 저면을 따라서 형성되는 것을 특징으로 하는 발광 다이오드.
  5. 제1 항에 있어서,
    상기 제2 리세스는 복수개의 홀이며,
    상기 제1 전극은 상기 제2 리세스를 매립하는 것을 특징으로 하는 발광 다이오드.
  6. 제1 항에 있어서,
    상기 제1 리세스로부터 상기 제2 전극을 향하여 연장되며 상기 제1 도전형 반도체층을 노출시키는 제1 연장 리세스; 및
    상기 제1 연장 리세스로부터 상기 제1 도전형 반도체층 내로 연장되도록 형성되는 제2 연장 리세스;를 더 포함하며,
    상기 제2 연장 리세스의 측면과 상기 제1 연장 리세스의 측면은 서로 이격되는 것을 특징으로 하는 발광 다이오드.
  7. 제6 항에 있어서,
    상기 제1 전극은, 상기 제2 연장 리세스 내에 제4 리세스가 형성되어 있는 상면을 가지도록 상기 제2 연장 리세스 내의 측면 및 저면을 따라서 연장되도록 형성되는 것을 특징으로 하는 발광 다이오드.
  8. 제1 항에 있어서,
    상기 제1 전극은, 상기 제1 리세스에 의하여 노출되는 상기 제1 도전형 반도체층 상에 형성되는 제1 전극 연장부를 더 포함하는 것을 특징으로 하는 발광 다이오드.
  9. 제8 항에 있어서,
    상기 제1 리세스에 의하여 노출되는 상기 제1 도전형 반도체층과 상기 제1 전극 연장부 사이에 형성되는 전류차단층;을 더 포함하는 것을 특징으로 하는 발광 다이오드.
  10. 제1 항에 있어서,
    상기 기판에 대한 상기 제1 전극의 최상면은 상기 제1 도전형 반도체층의 최상면보다 같거나 낮은 레벨을 가지는 것을 특징으로 하는 발광 다이오드.
  11. 기판;, 상기 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층이 순차적으로 적층되며, 상기 제1 도전형 반도체층을 노출시키는 제1 리세스를 가지는 발광구조물; 상기 제1 리세스로부터 상기 제1 도전형 반도체층 내로 연장되도록 형성되는 제2 리세스; 제2 리세스 내의 측면을 통해서 상기 제 1 도전형 반도체층에 전기적으로 연결되는 제 1 전극; 및 상기 제2 도전형 반도체층 상에 형성되어, 상기 제2 도전형 반도체층에 전기적으로 연결되는 제2 전극;을 포함하는 발광 다이오드;
    상기 본딩 패드, 상기 제2 전극, 또는 이들 모두와 와이어로 연결되는 리드프레임; 및
    상기 발광 다이오드와 상기 리드프레임을 덮어 보호하는 투명 보호층;을 포함하는 발광 다이오드 패키지.
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