KR20120056365A - 포화 레벨 이상을 제한하여 성능 개선을 하는 디지털 전치 왜곡 방법 및 장치 - Google Patents

포화 레벨 이상을 제한하여 성능 개선을 하는 디지털 전치 왜곡 방법 및 장치 Download PDF

Info

Publication number
KR20120056365A
KR20120056365A KR1020100117855A KR20100117855A KR20120056365A KR 20120056365 A KR20120056365 A KR 20120056365A KR 1020100117855 A KR1020100117855 A KR 1020100117855A KR 20100117855 A KR20100117855 A KR 20100117855A KR 20120056365 A KR20120056365 A KR 20120056365A
Authority
KR
South Korea
Prior art keywords
power amplifier
saturation
input
output
value
Prior art date
Application number
KR1020100117855A
Other languages
English (en)
Inventor
우영윤
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100117855A priority Critical patent/KR20120056365A/ko
Priority to US13/301,200 priority patent/US8624670B2/en
Publication of KR20120056365A publication Critical patent/KR20120056365A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3241—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits
    • H03F1/3247—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits using feedback acting on predistortion circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

본 발명은 디지털 전치 홰곡 시스템에 관한 것으로 전력 증폭기의 입력 신호를 제한하는 디지털 전치 왜곡 시스템의 동작 방법에 있어서 디지털 전치 왜곡 동작을 수행하는 과정과 디지털 전치 왜곡 동작 중에, 전력 증폭기로 제한 임계 값 이상의 입력이 발생하는 경우 상기 전력 증폭기로 상기 제한 임계 값 이상의 입력을 제한하는 과정을 포함하는 것을 특징으로 한다.

Description

포화 레벨 이상을 제한하여 성능 개선을 하는 디지털 전치 왜곡 방법 및 장치{DIGITAL PRE-DISTORTION METHOD AND APPARATUS FOR PERFORMANCE IMPROVEMENT BY LIMITING LEVEL MORE THAN SATURATION LEVEL}
　본 발명은 전력 증폭기의 디지털 전치 왜곡기(DPD: Digital Pre-Distorter)에 관한 것으로, 디지털 전치 왜곡기 출력 단에 포화레벨 제한기(SLL: Saturation Level Limiter)를 추가하여 전력 증폭기의 출력 피크(peak)신호의 포화를 방지함으로써 디지털 전치 왜곡기의 안정성과 성능을 개선하기 위한 방법 및 장치에 관한 것이다
일반적인 디지털 전치 왜곡 시스템의 경우, 일정한 레벨 이상의 입력이 주어질 때, 전력 증폭기에서 포화 발생시 전력 증폭기의 입력 피크 레벨이 점점 높아지고, 결국 평균 출력 전력(average output power)이 높아져 발산 현상을 유발한다.
이러한 발산 현상은 송신 시스템의 안정성과 성능 확보에 아주 나쁜 영향을 미치는 문제점이 있다.
본 발명의 목적은 포화 레벨 이상을 제한하여 성능 개선을 하는 디지털 전치 왜곡 방법 및 장치를 제공함에 있다.
본 발명의 다른 목적은 전력 증폭기의 포화 현상을 방지하여 디지털 전치 왜곡 시스템의 안정성과 성능을 높이기 위한 방법 장치를 제공함에 있다.
본 발명의 목적들을 달성하기 위한 제 1 견지에 따르면, 전력 증폭기의 입력 신호를 제한하는 디지털 전치 왜곡 시스템의 동작 방법에 있어서 디지털 전치 왜곡 동작을 수행하는 과정과 디지털 전치 왜곡 동작 중에, 전력 증폭기로 제한 임계 값 이상의 입력이 발생하는 경우 상기 전력 증폭기로 상기 제한 임계 값 이상의 입력을 제한하는 과정을 포함하는 것을 특징으로 한다
본 발명의 목적들을 달성하기 위한 제 2 견지에 따르면, 전력 증폭기의 입력 신호를 제한하는 디지털 전치 왜곡 시스템의 동작을 위한 장치에 있어서 디지털 전치 왜곡 동작을 수행하는 디지털 전치 왜곡부와 디지털 전치 왜곡 동작 중에, 전력 증폭기로 제한 임계 값 이상의 입력이 발생하는 경우, 상기 전력 증폭기로 상기 제한 임계 값 이상의 입력을 제한하는 제어부와 상기 제어부의 출력 신호를 증폭하는 전력 증폭기를 포함하는 것을 특징으로 한다.
본 발명은 디지털 전치 왜곡 시스템에서 전력 증폭기의 과입력이나 원치 않는 성능저하, 시료 별 편차 등에 의한 포화와 이로 인한 입력 증가, 발산 등의 현상을 막기 위해 전력 증폭기의 입력 신호를 포화 시점으로 제한하여 전력 증폭기의 포화를 방지하여 안정적인 성능을 얻을 수 있는 이점이 있다.
도 1은 본 발명에 따른 디지털 선형화 장치를 사용하는 전력 송신 시스템의 블록 구성을 도시한 도면이다.
도 2는 본 발명의 실시 예에 따른 디지털 전치 왜곡 시스템의 전체 블록 구성을 도시한 도면이다
도 3은 본 발명에 따른 디지털 전치 왜곡 송신 시스템에서 전력 증폭기의 각 포트를 도시한 도면이다.
도 4는 본 발명의 실시 예에 따른 디지털 전치 왜곡 동작을 도시한 흐름도이다.
도 5는 본 발명에 따른 디지털 전치 왜곡 송신 시스템에서 각 포트의 입출력 특성을 도시한 도면이다
도 6은 본 발명에 따른 PIN_th　이상의 시스템 입력 값 인가 시 각 포트의 입출력 특성을 도시한 도면이다.
도 7은 본 발명의 실시 예에 따른 포화 레벨 제한기 사용시의 각 포트의 입출력 특성을 도시한 도면이다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하, 본 발명은 포화 레벨 이상을 제한하여 성능 개선을 하는 디지털 전치 왜곡 방법 및 장치 에 대해 설명할 것이다. 이하에서 전치 왜곡 이라 함은 디지털 전치 왜곡을 나타낸다.
도 1은 본 발명에 따른 디지털 선형화 장치를 사용하는 전력 송신 시스템의 블록 구성을 도시한 도면이다.
상기 도 1을 참조하면, 디지털 전치 왜곡부(110)는 도면과 같이 전력 증폭기(120)의 출력을 선형화 하기 위해 입력 신호와 출력 신호를 비교하고 출력 신호의 왜곡 성분을 디지털부(100)을 통해 최소화하여 입력 변조 신호가 선형적으로 증폭 되여 출력되게 한다.
전력 증폭기(120)의 왜곡 성분에 대한 추출과 디지털 전치 왜곡부(110)의 동작을 위한 수정부(135)의 보정 알고리즘(correction algorithm) 수행을 위해서는 전체 신호를 대표하는 입력 신호와 이에 대한 출력 신호가 필요하다. 수정부(135)는 입력 신호와 하향 컨버터(130)의 출력 신호를 입력으로 받아 디지털 전치왜곡을 위한 계수를 디지털 전치 왜곡부(110)에 제공한다.
상향 컨버터(115)는 디지털 전치 왜곡부(110)의 출력 신호를 상향 컨버팅하여 전력 증폭기(120)로 제공하고, 하향 컨버터(130)는 전력 증폭기(120)의 출력 신호를 일정 레벨 감쇄한 감쇄기(125)의 출력 신호를 하향 컨버팅하여 수정부(135)로 제공한다.
도 2는 본 발명의 실시 예에 따른 디지털 전치 왜곡 시스템의 전체 블록 구성을 도시한 도면이다.
상기 도 2를 참조하면, 상기 도 2에서, 상향 컨버터(215) 및 하향 컨버터(230)의 동작은 상기 도1 과 동일하고, 전력 증폭기(220)은 GPA 만큼 증폭하고, 감쇄기(225)는 1/GPA 만큼 전력 증폭기(220)의 출력 신호를 감쇄한다.
본 발명에서는 디지털부(200)에서의 전력 증폭기(220)의 출력 신호의 피크 레벨을 검출하기 위해 피크 레벨 검출기(PLD: Peak Level Detector)(214)를 사용하고, 피크 레벨 검출기(214)를 통해 전력 증폭기(220)의 포화를 방지하기 위해 포화 레벨 제한기 (SLL: Saturation Level Limiter)(215)를 디지털 전치 왜곡부(210)의 출력 단에 추가한다.
정격 전력이 시스템에 인가될 경우, 피크 레벨 검출기(214)가 동작을 하게 되고, 피크 레벨 검출기(214)를 통해 전력 증폭기(220)의 피크 레벨을 찾게 되면 상기 피크 레벨을 이용하여, 디지털 전치 왜곡부(210)의 출력 단에 포화 레벨 제한기(215)를 추가하여 포화 레벨 이상의 입력 신호가 상향 컨버터(215)에 입력되지 않게 한다.
상기 디지털 부(200)는 디지털 연산이 가능한 유니트를 나타내는 것으로, 일반적으로 제어부(CPU: Central Processing Unit)가 해당 기능을 수행할 수 있다. 상기 제어부는 상기 디지털 전치왜곡부(210), 포화레벨제한기(215), 피크레벨검출기(214) 및 수정부(235)의 기능 모두, 또는 기능의 일부를 수행할 수 있다.
　　
도 3은 본 발명에 따른 디지털 전치 왜곡 송신 시스템에서 전력 증폭기의 각 포트를 도시한 도면이다.
상기 도 3을 참조하면, 전력 증폭기(350, 355)의 이득을 1로 정규화 했을 때, 디지털 전치 왜곡기(352)를 이용한 시스템의 포트(1,2,3,4)를 도시한 것으로, 각 포트에 대한 입출력 특성을 도 5를 참고하여 설명하면 다음과 같다. 도 5에서, 흑색 실선은 전력 증폭기(350, 355)의 입출력 특성([1]:[2] 선형화 전, [3]:[4] 선형화 후)을 나타낸다.
이러한 입출력 특성의 역함수를 구하면 적색 점선과 같은 곡선을 얻게 되는데 이 곡선이 바로 디지털 전치 왜곡부의 입출력 특성([1]:[3])을 나타낸다. 입력신호 [1]을 인가 시 디지털 전치왜곡부의 출력신호는 [3]이 된다. 상기 [3] 신호가 입력된 전력 증폭기의 출력 신호는 [1] 신호에 대해 선형화 된 [4]의 신호가 된다.
청색 실선이 바로 선형화 후 시스템의 입출력 특성([1]:[4])를 나타낸다. 선형화 후 전력 증폭기 입출력신호([3]:[4])를 통해 전력 증폭기의 포화 전력 레벨(POUT _ sat)을 알 수 있다.
상기 전력 증폭기의 포화 전력 레벨(POUT _ sat)은 전력 증폭기의 왜곡(distortion)이 없을 때의 출력 값에 비하여 Gcomp(gain compression) 만큼 이득(gain)이 떨어진 값이다.
상기 전력 증폭기의 포화 전력 레벨(POUT _ sat)을 통해 청색 실선의 X축을 보면 선형화 가능한 시스템 선형화 입력 임계값(PIN _ th, input power threshold value)을 알 수 있다. 상기 PIN _ th　이상의 시스템 입력 값에서는 선형화 후 출력이 청색 실선과 같이 포화된다.
포화 현상 발생시 디지털 전치 왜곡부의 선형화 횟수(iteration time)를 증가하게 되면, 전력 증폭기의 포화 현상은 흑색 실선의 끝부분 점선과 같이 증가한다.
디지털 전치 왜곡부의 경우, 이로 인해 보다 정확한 역함수를 구하게 되어, 도면의 적색점선(디지털 전치 왜곡부 입출력 특성)과 같이 PIN _ th　이상에서 더욱 가파른 기울기를 가지게 된다.
도 4는 본 발명의 실시 예에 따른 디지털 전치 왜곡 동작을 도시한 흐름도이다.
상기 도 4를 참조하면, 시스템 동작이 시작되면 입력 신호가 디지털 전치 왜곡부에 인가된다(410 단계), 상기 디지털 전치 왜곡부는 디지털 전치 왜곡 적응 제어(adaptation)를 위해 필요한 입출력 신호를 캡처(capture)한다(420 단계).
상기 디지털 전치 왜곡부는 캡처한 신호를 통해 출력 전력(Pout)을 측정하고(430 단계), 출력 전력(Pout)이 원하는 정격 레벨 이상이면(440 단계) 피크 레벨 검출기와 포화 레벨 제한기를 동작시킨다.
피크 레벨 검출기는 캡처된 출력 전력의 피크 값을 Pout _ sat으로 설정하고, 이 값에 대한 포화 시 이득 감소분 (Gcomp)를 계산한다. 상기 포화 시 이득 감소분 (Gcomp)은 평균 입출력 이득에 대한 Pout _ sat 출력 시 입출력 이득의 비를 통해 쉽게 구할 수 있다. Pout _ sat은 디지털 전치 왜곡부의 반복 횟수(iteration time)가 증가함에 따라 계속 증가하다가 포화가 진행될 경우 고정(constant)적인 값을 가지게 된다(450 단계).
상기 피크 레벨 제한기는 상기 Pout _ sat와 Gcomp를 통해 포화 레벨 제한기에 사용할 제한 임계값(Vth　값, limiting threshold value)을 구한다(460 단계). 상기 제한 임계값(Vth)이 결정되면 상기 디지털 전치 왜곡부는 포화 레벨 제한기를 동작시켜 임계 값 이상의 값에 대한 전력 증폭기의 입력을 제한(limiting)하여 전력 증폭기의 포화를 막는다(470 단계).
즉, 피크 레벨 검출기를 통해 전력 증폭기의 출력 신호에 대한 피크 신호를 검출하고, 상기 피크 신호에 Gcomp(포화시 이득 감소분)를 나눈 값 즉, POUT _ sat/Gcomp를 Vth(제한 임계값)로 포화 레벨 제한기를 동작시킬 경우 Vth이상의 값은 전력 증폭기의 입력에 인가되지 않는다.
이후, 디지털 전치 왜곡부의 적응 제어 동작이 수행되고(480 단계), 종료 시까지(490 단계) 전술한 동작이 반복된다.
이와 같은 동작이 반복됨으로써 전력 송신 시스템은 포화와 입력에 의한 발산 없이 안정적인 선형화를 수행할 수 있다.
하지만, 상기 제한 임계 값은 필요시 설정되는 임의의 값도 될 수 있다.
도 6은 본 발명에 따른 PIN _ th　이상의 시스템 입력 값 인가 시 각 포트의 입출력 특성을 도시한 도면이다.
상기 도 6을 참조하면, 상기 도 6은 PIN _ th　이상의 시스템 입력 값(PIN) 인가 시 각 포트의 입출력 특성을 나타낸다.
시스템 입력값(PIN)이 선형화 입력 임계 값(PIN _ th) 이상이 되면 디지털 전치 왜곡부 출력에 의해 포화 입력 전력 레벨(PIN _ PA _ sat) 이상의 입력이 전력 증폭기에 인가되고, 이로 인해 선형화 후 전력 증폭기의 출력은 포화된다.
포화된 전력 증폭기의 입출력 특성을 통해 역함수를 구할 경우 도면의 적색 점선과 같이 PIN _ th　이상에서 디지털 전치 왜곡부 출력 값은 가파르게 상승한다.
이로 인해 다시 전력 증폭기의 입력 값은 증가하게 되고, 이 과정이 반복되어 증폭기의 포화 영역이 계속 확대된다.
증폭기의 입력 값이 계속 높아질 경우 증폭기의 입력 평균 전력도 높아지게 되며, 결국 증폭기의 출력 평균 전력이 높아져 발산 현상을 유발한다. 이로 인해 디지털 전치 왜곡 송신 시스템은 안정성을 잃게 된다.
도 7은 본 발명의 실시 예에 따른 포화 레벨 제한기 사용시의 각 포트의 입출력 특성을 도시한 도면이다.
상기 도 7을 참조하면, 본 발명에서 제안하는 포화 레벨 제한기 사용시 각 포트의 입출력 특성을 나타낸다. 피크 레벨 검출기를 통해 전력 증폭기의 출력 신호에 대한 피크 신호를 검출하고, 상기 피크 신호에 Gcomp(포화시 이득 감소분)를 나눈 값 즉, POUT _ sat/Gcomp를 Vth(제한 임계값)로 포화 레벨 제한기를 동작시킬 경우 Vth이상의 값은 전력 증폭기의 입력에 인가되지 않는다.
이를 통해 전력 증폭기의 포화 상태 동작을 막을 수 있으며, 디지털 전치 왜곡부 또한 포화 값을 역함수로 사용하지 않기 때문에 전력 증폭기의 입력 값이 증가하는 현상을 막을 수 있다.
이러한 동작을 통해 상기 도면과 같이 비선형화 영역에 증폭기의 입력이 인가되는 것을 방지하여 포화 동작 없이 안정적인 디지털 전치왜곡 전력 송신 시스템을 구현할 수 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (12)

  1. 전력 증폭기의 입력 신호를 제한하는 디지털 전치 왜곡 시스템의 동작 방법에 있어서,
    디지털 전치 왜곡 동작을 수행하는 과정과,
    디지털 전치 왜곡 동작 중에, 전력 증폭기로 제한 임계 값 이상의 입력이 발생하는 경우, 상기 전력 증폭기로 상기 제한 임계 값 이상의 입력을 제한하는 과정을 포함하는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서,
    상기 전력 증폭기로 제한 임계 값 이상의 입력이 발생하는 경우, 상기 전력 증폭기로 상기 제한 임계 값 이상의 입력을 제한하는 과정은,
    상기 전력 증폭기의 출력 전력이 소정의 정격 레벨 이상인 경우, 출력 전력의 피크 값과 상기 피크 값에 대한 포화 시 이득 감소분을 구하는 과정과,
    상기 피크 값과 상기 포화 시 이득 감소분을 이용하여 상기 제한 임계 값을 구하는 과정과,
    상기 전력 증폭기로 상기 제한 임계 값 이상의 입력을 제한하는 과정을 포함하는 것을 특징으로 하는 방법.
  3. 제 2항에 있어서,
    상기 포화 시 이득 감소분은 평균 입출력 이득에 대한 상기 피크 값 출력 시의 입출력 이득의 비인 것을 특징으로 하는 방법.
  4. 제 2항에 있어서,
    상기 파크 값은
    디지털 전치 왜곡 동작의 반복 횟수(iteration time)가 증가함에 따라 계속 증가하다가 상기 전력 증폭기 출력의 포화가 진행될 경우 고정(constant)적인 값을 가지는 것을 특징으로 하는 방법.
  5. 제 2항에 있어서,
    상기 재한 임계 값은
    상기 피크 값을 상기 포화 시 이득 감소분으로 나눈 값인 것을 특징으로 하는 방법.
  6. 제 1항에 있어서,
    상기 제한 임계 값은
    필요시 설정되는 임의의 값인 것을 특징으로 하는 방법.
  7. 전력 증폭기의 입력 신호를 제한하는 디지털 전치 왜곡 시스템의 동작을 위한 장치에 있어서,
    디지털 전치 왜곡 동작을 수행하는 디지털 전치 왜곡부와,
    디지털 전치 왜곡 동작 중에, 전력 증폭기로 제한 임계 값 이상의 입력이 발생하는 경우, 상기 전력 증폭기로 상기 제한 임계 값 이상의 입력을 제한하는 제어부와,
    상기 제어부의 출력 신호를 증폭하는 전력 증폭기를 포함하는 것을 특징으로 하는 장치.
  8. 제 7항에 있어서,
    상기 제어부는,
    상기 전력 증폭기의 출력 전력이 소정의 정격 레벨 이상인 경우, 출력 전력의 피크 값과 상기 피크 값에 대한 포화 시 이득 감소분을 구하고,
    상기 파크 값과 상기 포화 시 이득 감소분을 이용하여 상기 제한 임계 값을 구하고,
    상기 전력 증폭기로 상기 제한 임계 값 이상의 입력을 제한하는 것을 특징으로 하는 장치.
  9. 제 8항에 있어서,
    상기 포화 시 이득 감소분은 평균 입출력 이득에 대한 상기 피크 값 출력 시의 입출력 이득의 비인 것을 특징으로 하는 장치.
  10. 제 8항에 있어서,
    상기 파크 값은
    디지털 전치 왜곡 동작의 반복 횟수(iteration time)가 증가함에 따라 계속 증가하다가 상기 전력 증폭기 출력의 포화가 진행될 경우 고정(constant)적인 값을 가지는 것을 특징으로 하는 장치.
  11. 제 8항에 있어서,
    상기 재한 임계 값은
    상기 피크 값을 상기 포화 시 이득 감소분으로 나눈 값인 것을 특징으로 하는 장치.

  12. 제 7항에 있어서,
    상기 제한 임계 값은
    필요시 설정되는 임의의 값인 것을 특징으로 하는 장치.

KR1020100117855A 2010-11-25 2010-11-25 포화 레벨 이상을 제한하여 성능 개선을 하는 디지털 전치 왜곡 방법 및 장치 KR20120056365A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100117855A KR20120056365A (ko) 2010-11-25 2010-11-25 포화 레벨 이상을 제한하여 성능 개선을 하는 디지털 전치 왜곡 방법 및 장치
US13/301,200 US8624670B2 (en) 2010-11-25 2011-11-21 Method and apparatus for improving digital pre-distortion performance

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100117855A KR20120056365A (ko) 2010-11-25 2010-11-25 포화 레벨 이상을 제한하여 성능 개선을 하는 디지털 전치 왜곡 방법 및 장치

Publications (1)

Publication Number Publication Date
KR20120056365A true KR20120056365A (ko) 2012-06-04

Family

ID=46126212

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100117855A KR20120056365A (ko) 2010-11-25 2010-11-25 포화 레벨 이상을 제한하여 성능 개선을 하는 디지털 전치 왜곡 방법 및 장치

Country Status (2)

Country Link
US (1) US8624670B2 (ko)
KR (1) KR20120056365A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160096283A (ko) * 2015-02-04 2016-08-16 한밭대학교 산학협력단 포화 영역을 고려하는 디지털 전치왜곡 전력 증폭 장치 및 방법
CN113381958A (zh) * 2020-02-25 2021-09-10 大唐移动通信设备有限公司 一种自适应峰值门限的调整方法及装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102048235B1 (ko) * 2013-04-10 2019-11-25 삼성전자주식회사 무선 통신 시스템에서 디지털 전치 왜곡 장치 및 방법
US9191250B2 (en) * 2013-11-26 2015-11-17 Blackberry Limited Extended bandwidth adaptive digital pre-distortion with reconfigurable analog front-ends
US9755587B1 (en) * 2014-12-03 2017-09-05 Skyworks Solutions, Inc. Integrated RF limiter
WO2021002789A1 (en) * 2019-07-01 2021-01-07 Telefonaktiebolaget Lm Ericsson (Publ) Efficient amplifer operation
US11929769B2 (en) * 2021-05-28 2024-03-12 Skyworks Solutions, Inc. Power amplifier trimming based on coefficients for digital pre-distortion

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6496062B1 (en) * 2001-07-13 2002-12-17 Lucent Technologies Inc. Predistortion system and method using a pilot signal
US20040142667A1 (en) * 2003-01-21 2004-07-22 Lochhead Donald Laird Method of correcting distortion in a power amplifier
US6985033B1 (en) * 2003-05-15 2006-01-10 Marvell International Ltd. Circuits and methods for adjusting power amplifier predistortion, and power amplifiers and other devices including the same
US7259630B2 (en) * 2003-07-23 2007-08-21 Andrew Corporation Elimination of peak clipping and improved efficiency for RF power amplifiers with a predistorter
EP1758242A4 (en) * 2004-06-18 2008-04-09 Mitsubishi Electric Corp HIGH PERFORMANCE AMPLIFIER
US8249540B1 (en) * 2008-08-07 2012-08-21 Hypres, Inc. Two stage radio frequency interference cancellation system and method
US8848828B2 (en) * 2008-12-22 2014-09-30 Nec Corporation Distortion compensation circuit, transmitting apparatus and distortion compensating method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160096283A (ko) * 2015-02-04 2016-08-16 한밭대학교 산학협력단 포화 영역을 고려하는 디지털 전치왜곡 전력 증폭 장치 및 방법
CN113381958A (zh) * 2020-02-25 2021-09-10 大唐移动通信设备有限公司 一种自适应峰值门限的调整方法及装置

Also Published As

Publication number Publication date
US20120133434A1 (en) 2012-05-31
US8624670B2 (en) 2014-01-07

Similar Documents

Publication Publication Date Title
KR20120056365A (ko) 포화 레벨 이상을 제한하여 성능 개선을 하는 디지털 전치 왜곡 방법 및 장치
JP4792273B2 (ja) 増幅器
US8457246B2 (en) Apparatus and method for envelope tracking power amplifier in wireless communication system
JP4283294B2 (ja) ドハティ増幅器
US6392483B2 (en) Feed-forward amplifier
CN107579716B (zh) 基于模拟对消的线性功率放大器
JP2006237925A (ja) 無線送信増幅装置
US7978008B2 (en) Supply voltage control device for amplifier
JP4813995B2 (ja) 電力増幅器及び無線通信装置
US20110221527A1 (en) Digital predistortion apparatus and method for improving performance using peak level expansion
WO2020258776A1 (zh) 一种应用预失真的功放保护装置及功放保护方法
JP2001036355A5 (ko)
WO2006033303A1 (ja) Ｅｅｒ高周波増幅器
CN210120537U (zh) 一种应用预失真的功放保护装置
KR101477715B1 (ko) 클래스 ｅ 전력증폭기의 효율 및 이득 향상을 위한 다중모드 동적 바이어싱 시스템 및 그 방법
Farabegoli et al. Advanced transmitters with combined crest factor reduction and digital predistortion techniques
JP5795218B2 (ja) Ｅｔ電力増幅装置
KR101097909B1 (ko) 이동통신 기지국 및 중계기용 송신장치의 최적화된 출력 송출방법
JP5672076B2 (ja) 電力増幅器、電力増幅器の制御方法、電力増幅器の制御プログラム
KR101134072B1 (ko) 이동통신 기지국 및 중계기용 고출력 증폭기의 디지털 전치왜곡 또는 아날로그 전치왜곡을 통한 최적화된 출력 송출 방법 및 그 고출력 증폭기
CN210693998U (zh) 模拟预失真处理电路和信号处理设备
KR101059166B1 (ko) 가변 주파수의 선형화 및 증폭이 가능한 대전력 증폭기
JP4867891B2 (ja) Ａｍ送信機及びその変調方法
EP3061185A1 (en) Pre-distortion based power control
JP2005236715A (ja) 歪補償回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application