KR20120055641A - 저위상 잡음 전압 제어 발진기 - Google Patents

저위상 잡음 전압 제어 발진기 Download PDF

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Abstract

본 발명의 실시예들은 전력 소모를 감소시키고 위상 잡음을 개선하기 위해 전류 재사용 기법을 사용하는 저위상 잡음 발진기 회로를 포함하며, 발진기 회로는 제2 VCO에 연결된 제1 VCO를 포함하고, 제1 및 제2 VCO들의 출력부들은 커패시터와 같은 패시브 요소들과 연결된다. 제1 및 제2 VCO 양쪽 모두의 총 전력 소모는 하나의 VCO의 전력 소모와 대략 동일하다. 더욱이, 위상 잡음이 약 3dB만큼 감소된다. 그러므로, 발진기 회로의 전력 소모를 증가시키지 않으면서 위상 잡음 성능이 개선된다.

Description

저위상 잡음 전압 제어 발진기{A LOW PHASE NOISE VOLTAGE CONTROLLED OSCILLATOR}
본 발명의 하나 이상의 실시예들은 전자 회로 및 시스템에 연관되며, 더 상세하게는 전압 제어 발진기 회로들에 연관된다.
전압 제어 발진기(VCO)는 제어 전압을 수신하고, 제어 전압의 함수인 주파수를 갖는 출력 신호를 생성하는 회로이다. VCO의 출력 신호의 변동은 시스템을 위해 바람직하지 않은 위상 잡음을 야기한다.
고선형(high linearity) 라디오 수신기들에서, 상호 믹싱(reciprocal mixing)은 신호 대 잡음 비율(SNR)에 영향을 끼치며, 수신기의 감도를 저하시킨다. 50 MHz보다 멀리 떨어진 위상 잡음이 외부 소스들로부터의 바람직하지 않은 큰 신호들인 블로커(blocker)와 믹싱될 때 상호 믹싱이 발생할 수 있다. 이러한 블로커들은 SNR을 저하시키며, 그 결과로서 수신기의 감도를 제한한다.
통상적으로, VCO에서의 파 아웃(far-out) 위상 잡음은 부하 저항을 낮춤과 동시에 DC 전력/전류를 2배로 증가시킴으로써 감소될 수 있다. 결과로서, 이상적인 조건 하에서, 전력의 2배 증가마다 SNR은 3dB씩 개선된다. 그러나, 이는 VCO의 전력 소실을 증가시킨다.
도 1은 본 발명의 일 실시예에 따른 전압 제어 발진기 회로를 예시하는 개략도이다.
도 2는 본 발명의 다른 실시예에 따른 전압 제어 발진기 회로를 예시하는 개략도이다.
도 3은 본 발명의 또 다른 실시예에 따른 전압 제어 발진기 회로를 예시하는 개략도이다.
도 4는 본 발명의 일 실시예에 따른, 조정 모듈에 연결된 전압 제어 발진기 회로를 예시하는 블록도이다.
도 5는 본 발명의 일 실시예에 따른 라디오 디바이스의 프론트 엔드 부분을 예시하는 블록도이다.
도 6은 본 발명의 일 실시예에 따른 인덕터들의 배열의 평면도이다.
아래의 설명에서, 본 발명의 하나 이상의 실시예들의 완전한 이해를 제공하기 위해 다수의 구체적인 세부 사항들이 제시된다. 다른 경우들에서, 이 상세한 설명을 불필요하게 모호하게 하지 않기 위해 잘 알려진 전자 디바이스 기능 및 특징들은 특히 상세하게 설명되지 않았다.
본 발명의 실시예들은 전력 소비 및 위상 잡음을 감소시키기 위한 전류 재사용 기법을 이용하는 전압 제어 발진기(VCO) 회로를 설명한다. VCO 회로는 제2 VCO에 연결된 제1 VCO를 포함한다. 제1 및 제2 VCO의 출력부들은 커패시터와 같은 패시브 요소들에 연결된다. 제1 VCO를 제2 VCO에 직렬 연결함으로써, 제2 VCO는 제1 VCO를 통해 흐르는 것와 실질적으로 동일한 양의 공급 전류을 수신한다. 결과로서, 제1 및 제2 VCO 양쪽 모두의 전체 전력 소모는 하나의 VCO의 경우와 대략 동일하다. 더욱이, 위상 잡음이 약 3dB만큼 감소된다. 그러므로, VCO 회로의 전력 소모를 증가시키지 않으면서 위상 잡음 성능이 개선된다.
도 1은 VCO 회로(100)의 개략도이다. 본 발명의 실시예에서, VCO 회로(100)는 전력 소모를 감소시키기 위한 전력 재사용을 위해 제2 VCO(120)에 직렬 연결된 제1 VCO(110)를 포함한다. 게다가, 위상 잡음 또한 감소된다.
본 발명의 실시예에서, 제1 VCO(110)는 제2 트랜지스터 M2에 연결된 제1 트랜지스터 M1을 포함한다. 일 실시예에서, 제1 및 제2 트랜지스터들 M1, M2는 PMOS 트랜지스터들이다. 제1 및 제2 트랜지스터들 M1, M2의 소스 단자들은 로우 공급 전압 Vdd를 수신하기 위해 전압 공급 단자(180)에 연결된다. 일 실시예에서, 로우 공급 전압 Vdd는 1.0 - 1.5V의 범위를 가지며, 바람직하게는 약 1.2V이다. 일 실시예에서, 제1 인덕터 L1는 제1 트랜지스터 M1의 소스 단자를 전압 공급 단자(180)에 연결한다. 유사하게, 제2 인덕터 L2는 제2 트랜지스터 M2의 소스 단자를 전압 공급 단자(180)에 연결한다.
일 실시예에서, 제1 커패시터 C1는 제1 VCO(110)를 바이어스하기 위해 제1 트랜지스터 M1의 소스 단자를 튜닝 전압 노드(170)에 연결한다. 제2 커패시터 C2는 제2 트랜지스터 M2의 소스 단자를 튜닝 전압 노드(170)에 연결한다. 일 실시예에서, 제1 및 제2 커패시터들 C1, C2는 버랙터(varactor)로도 알려진 가변 커패시턴스를 갖는 커패시터들을 포함한다.
제1 트랜지스터 M1의 드레인 단자는 제2 트랜지스터 M2의 게이트 단자에 연결된다. 일 실시예에서, 제3 커패시터 C3는 제1 트랜지스터 M1의 드레인 단자를 제2 트랜지스터 M2의 게이트 단자에 연결한다. 제1 트랜지스터 M1의 게이트 단자는 제2 트랜지스터 M2의 드레인 단자에 연결된다. 일 실시예에서, 제4 커패시터 C4는 제1 트랜지스터 M1의 게이트 단자를 제2 트랜지스터 M2의 드레인 단자에 연결한다.
일 실시예에서, 제5 커패시터 C5는 제1 트랜지스터 M1의 드레인 단자를 그것의 소스 단자에 연결한다. 유사하게, 제6 커패시터 C6는 제2 트랜지스터 M2의 드레인 단자를 그것의 소스 단자에 연결한다.
일 실시예에서, 제1 및 제2 트랜지스터들 M1, M2의 드레인 단자들은 공통 드레인 노드(161)에서 서로 연결된다. 일 실시예에서, 제3 인덕터 L3는 제1 트랜지스터 M1의 드레인 단자를 공통 드레인 노드(161)에 연결한다. 제4 인덕터 L4는 제2 트랜지스터 M2의 드레인 단자를 공통 드레인 노드(161)에 연결한다. 본 발명의 실시예에서, 제7 커패시터 C7은 공통 드레인 노드(161)를 접지 단자에 연결한다. 일 실시예에서, 제7 커패시터는 바이패스 커패시터이다.
본 발명의 실시예에서, 제1 및 제2 트랜지스터들 M1, M2의 게이트 단자들은 바이어스 전압을 수신하기 위해 바이어스 노드(190)에 연결된다. 일 실시예에서, 제1 저항기 R1은 제1 트랜지스터 M1의 게이트 단자를 바이어스 노드(190)에 연결한다. 제2 저항기 R2는 제2 트랜지스터 M2의 게이트 단자를 바이어스 노드(190)에 연결한다.
제1 VCO(110)는 제1 출력부(111) 및 제2 출력부(112)를 갖는 차동 출력부를 더 포함한다. 일 실시예에서, 제1 및 제2 트랜지스터들의 드레인 단자들은 제1 출력부(111) 및 제2 출력부(112)로서 기능한다.
제2 VCO(120)는 제1 VCO(110)과 유사한 구성을 가지므로 상세하게 논의되지 않을 것이다. 간단히 말해서, 제2 VCO(120) 또한 제2 트랜지스터 M2에 연결된 제1 트랜지스터 M1을 포함한다. 제2 VCO(120)의 제1 및 제2 트랜지스터들 M1, M2의 소스 단자들은 서로 연결된다. 일 실시예에서, 제2 VCO(120)의 제1 및 제2 트랜지스터들 M1, M2의 소스 단자들은 제1 VCO(110)의 공통 드레인 노드(161)에 연결된다. 제1 트랜지스터 M1의 게이트 단자는 제2 트랜지스터 M2의 드레인 단자에 연결된다. 유사하게, 제2 트랜지스터 M2의 게이트 단자는 제1 트랜지스터 M1의 드레인 단자에 연결된다.
제2 VCO(120)는 제1 출력부(121) 및 제2 출력부(122)를 갖는 차동 출력부를 포함한다. 일 실시예에서, 제2 VCO(120)의 제1 및 제2 트랜지스터들 M1, M2의 드레인 단자들은 제2 VCO(120)의 제1 출력부(121) 및 제2 출력부(122)로서 기능한다.
VCO 회로(100)는 제1 VCO(110)의 제1 출력부(111)를 제2 VCO(120)의 제1 출력부(121)에 연결하는 제1 패시브 요소(610)를 더 포함한다. 특정 실시예에서, 제1 패시브 요소(610)는 제1 VCO(110)의 제1 트랜지스터 M1의 드레인 단자를 제2 VCO(120)의 제1 트랜지스터 M1의 드레인 단자에 연결하는 커패시터를 포함한다.
제2 패시브 요소(620)는 제1 VCO(110)의 제2 출력부(112)를 제2 VCO(120)의 제2 출력부(122)에 연결한다. 특정 실시예에서, 제2 패시브 요소(620)는 제1 VCO(110)의 제2 트랜지스터 M2의 드레인 단자를 제2 VCO(120)의 제2 트랜지스터 M2의 드레인 단자에 연결하는 커패시터를 포함한다. 제1 및 제2 패시브 요소들(610, 620)의 커패시터 값들은 기생 커패시턴스를 증가시키지 않으면서 위상 잡음을 감소시키기에 충분한 범위로부터 선택된다. 일 실시예에서, VCO 회로(100)가 약 10-12 GHz의 동작 주파수를 갖는 경우, 제1 및 제2 패시브 요소들(610, 620)의 커패시터 값들은 1 pF보다 작다. 특정 실시예에서, 제1 및 제2 패시브 요소들(610, 620)의 커패시터 값들은 약 200 - 600 fF이다.
본 발명의 실시예에서, 제1 VCO(110)의 제1 및 제2 출력부(111, 112)는 전체 VCO 회로(100)의 차동 출력부로서 기능한다. 대안적으로, 제2 VCO(120)의 제1 및 제2 출력부(121, 122)는 VCO 회로(100)의 차동 출력부로서 기능한다.
VCO 회로(100)의 한 이점은, 신호 대 잡음 비율(SNR)을 개선함과 동시에 낮은 전력 소모를 달성한다는 것이다. VCO 회로(100)에서, 제1 VCO(110) 및 제2 VCO(120)는 전압 공급 단자(180)에서 낮은 공급 전압 Vdd로부터의 공급 전류 Idd를 공유한다. 바꾸어 말하면, 제2 VCO(120)는 제1 VCO(110)를 통해 흐르는 공급 전류 Idd와 실질적으로 동일한 양의 전류를 수신한다. 결과로서, 제1 및 제2 VCO(110, 120)의 총 전력 소모는 하나의 VCO와 대략 동일하다. 더욱이, 제1 VCO(110)를 제2 VCO(120)에 연결함으로써, 위상 잡음이 약 3dB만큼 감소된다. 그러므로, VCO 회로(100)의 전력 소모를 증가시키지 않으면서 SNR이 3dB만큼 개선된다. 제1 및 제2 VCO(110, 120)는 각각 매우 낮은 위상 잡음을 갖고 약 0.5-0.6V에서 동작하도록 설계된다. 반면에, 종래의 VCO는 더 큰 전압을 요구하고/또는 공급 전압을 감소시키기 위해 선형 조절기(linear regulator)를 사용한다.
VCO 회로(100)는 큰 다이 면적을 요구하는 복수의 인덕터들 L1, L2, L3, L4를 사용한다. 일 실시예에서, 덜 중요한 인덕터들은 동일한 다이 면적을 재사용하기 위해 메인 주파수 설정 인덕터들 내에 배열된다. 도 6은 기판(510) 위에 형성된 인덕터들 L1, L2, L3, L4의 평면도를 예시한다. 본 발명의 실시예에서, 인덕터들 L3 및 L4는 인덕터들 L1 및 L2 주위에 형성된다.
제1 VCO(110) 또는 제2 VCO(120)의 제1 및 제2 트랜지스터들 M1, M2는 PMOS 트랜지스터를 사용하는 것으로 제한되지 않는다는 것이 인식될 수 있다. 다른 실시예들에서, 제1 및 제2 트랜지스터들 M1, M2는 NMOS 트랜지스터, 바이폴라 접합 트랜지스터(bipolar junction transistor), 또는 이들의 조합들과 같으나 이들에 제한되지 않는 다른 종류의 트랜지스터들을 사용한다.
VCO 회로(100)는 두 개의 발진기들(즉, 제1 및 제2 VCO(110, 120))에만 제한되지 않는다는 것이 인식될 수 있다. 위상 잡음을 더 개선시키기 위해 추가적인 발진기들이 VCO 회로(100) 내에 추가될 수 있다. 예컨대, 추가적인 발진기는 제2 VCO(120)에 직렬로 연결될 수 있다. 추가적인 발진기 및 제2 VCO(120)의 출력부들은 도 1에 도시된 제1 및 제2 VCO(110, 120)과 동일한 방식으로 연결될 수 있다. 따라서, 공급 전압 Vdd는 추가적인 발진기를 동작시키기에 충분하도록 증가될 수 있다.
본 발명의 다른 실시예에서, 위상 잡음을 더 감소시키기 위해 추가적인 VCO 회로가 도 1의 VCO 회로(100)에 연결된다. 도 2는 다른 VCO 회로(101)에 연결된 VCO 회로(100)를 예시하는 개략도이며, VCO 회로(101)는 VCO 회로(100)과 유사한 구성을 갖는다.
제1 VCO(110)의 제1 및 제2 출력부들(111, 112)은 유사하게 제2 VCO(120)의 제1 및 제2 출력부들(121, 122)에 연결된다. 본 발명의 실시예에서, 제1 VCO(110)의 제1 출력부(111)는 제1 패시브 요소(610)에 연결된다. 제3 패시브 요소(630)는 제2 VCO(120)의 제1 출력부(121)를 제1 패시브 요소(610)에 연결한다. 제1 VCO(110)의 제2 출력부(112)는 제2 패시브 요소(620)에 연결된다. 제4 패시브 요소(640)는 제2 VCO(120)의 제2 출력부(122)를 제2 패시브 요소(620)에 연결한다.
일 실시예에서, 제1, 제2, 제3 및 제4 패시브 요소들(610, 620, 630, 640)은 각각 기생 커패시턴스를 증가시키지 않으면서 위상 잡음을 감소시키기에 충분한 커패시턴스의 범위를 갖는 커패시터를 포함한다. 특정 실시예에서, VCO 회로(100)가 약 10 - 12 GHz의 동작 주파수를 갖는 경우, 제1, 제2, 제3 및 제4 패시브 요소들(610, 620, 630, 640)의 커패시터 값은 1 pF보다 작다.
추가적인 VCO 회로(101)는 제4 VCO(140)에 직렬로 연결된 제3 VCO(130)를 포함한다. 제3 VCO(130) 및 제4 VCO(140)는 제1 VCO(110) 및 제2 VCO(120)와 유사한 구성을 가지므로, 본원에 상세히 논의되지 않을 것이다. 본 발명의 실시예에서, 제3 VCO(130)는 제1 출력부(131) 및 제2 출력부(132)를 포함한다. 일 실시예에서, 제3 VCO(130)의 제1 및 제2 트랜지스터들 M1, M2는 제1 및 제2 출력부(131, 132)로서 기능한다.
제3 VCO(130)의 제1 출력부(131)는 제1 및 제2 VCO(110, 120)의 제1 출력부들(111, 121)에 연결된다. 일 실시예에서, 제5 패시브 요소(650)는 제3 VCO(130)의 제1 출력부(131)를 제1 및 제3 패시브 요소들(610, 630)에 연결한다. 유사하게, 제6 패시브 요소(660)는 제3 VCO(130)의 제2 출력부(132)를 제2 및 제4 패시브 요소들(620, 640)에 연결한다.
제4 VCO(140)는 제1 출력부(141) 및 제2 출력부(142)를 포함한다. 일 실시예에서, 제4 VCO(140)의 제1 및 제2 트랜지스터(M1, M2)의 드레인 단자들은 제1 및 제2 출력부(141, 142)로서 기능한다.
제4 VCO(140)의 제1 출력부(141)는 제1, 제2 및 제3 VCO(110, 120, 130)의 제1 출력부들(111, 121, 131)에 연결된다. 일 실시예에서, 제7 패시브 요소(670)는 제4 VCO(140)의 제1 출력부(141)를 제1, 제3 및 제5 패시브 요소들(610, 630, 650)에 연결한다. 유사하게, 제8 패시브 요소(680)는 제4 VCO(140)의 제2 출력부(142)를 제2, 제4 및 제6 패시브 요소(620, 640, 660)에 연결한다. 그러므로, VCO 회로들(100, 101)의 출력부들은 병렬로 연결된다. 바꾸어 말하면, 제1, 제2, 제3 및 제4 VCO들(110, 120, 130, 140)의 제1 출력부들(111, 121, 131, 141)이 서로 연결되는 한편, 제2 출력부들(112, 122, 132, 142)이 서로 연결된다.
본 발명의 실시예에서, 제5, 제6, 제7 및 제8 패시브 요소들(650, 660, 670, 680) 각각은 기생 커패시턴스를 증가시키지 않으면서 위상 잡음을 감소시키기에 충분한 범위의 커패시턴스를 갖는 커패시터를 포함한다. 특정 실시예에서, VCO 회로(101)가 약 10 - 12 GHz의 동작 주파수를 갖는 경우, 제5, 제6, 제7 및 제8 패시브 요소들(650, 660, 670, 680)의 커패시터 값은 1pF보다 작다.
두 개의 VCO 회로들(100, 101)을 연결하는 것의 이점은 SNR의 개선이다. VCO 회로(100)에 추가적인 VCO 회로(101)를 연결함으로써 SNR은 약 3 dB만큼 더 감소된다.
본 발명의 실시예에서, 제1 VCO 및 제3 VCO가 실질적으로 동일한 DC 퍼텐셜에서 동작하므로, 제1 VCO(110) 및 제3 VCO(130)의 출력부들은 용량 연결되는 것 대신에 DC 연결된다. 바꾸어 말하면, 제1 VCO(110)의 출력부들(111, 112)은 도 3에 예시된 것과 같은 패시브 요소들(610, 620, 650, 660) 없이 제3 VCO(130)의 출력부들(131, 132)에 직접 연결된다. 이러한 경우, 제3 패시브 요소(630)는 제2 VCO(120)의 제1 출력부(121)를 제1 VCO(110)의 제1 출력부(111)에 직접 연결한다. 제4 패시브 요소(640)는 제2 VCO(120)의 제2 출력부(122)를 제1 VCO(110)의 제2 출력부(112)에 직접 연결한다. 유사하게, 제7 패시브 요소(670)는 제4 VCO의 제1 출력부(141)를 제3 VCO(130)의 제1 출력부(131)에 직접 연결한다. 제8 패시브 요소(680)는 제4 VCO(140)의 제2 출력부(142)를 제3 VCO(130)의 제2 출력(132)에 직접 연결한다.
대안적으로, 제2 VCO(120) 및 제4 VCO(140)는 실질적으로 동일한 DC 퍼텐셜(도시되지 않음)에서 동작하므로, 제2 VCO(120) 및 제4 VCO(140)의 출력부들은 패시브 요소들 없이 직접 함께 연결된다. 이러한 경우, 출력부(121)는 패시브 요소들(630, 670)없이 출력부(141)에 직접 연결되며, 출력부(122)는 패시브 요소들(640, 680)없이 출력부(142)에 직접 연결된다.
본 발명의 실시예에서, 위상 잡음 성능을 개선시키거나 안정화시키기 위해 VCO 회로(100)의 출력 전압이 조정된다. 동작 동안, 온도 변동 또는 트랜지스터 특성의 변화는 VCO 회로(100)의 출력 전압 진폭에 영향을 끼칠 수 있는데, 이는 일정치 않은 위상 잡음 성능을 야기한다. 일 실시예에서, 일정한 출력 전압 진폭은, VCO 회로(100)에 의해 수신된 공급 전압 Vdd를 변경함으로써 달성된다.
도 4는 일정한 출력 전압 진폭을 달성하기 위해 VCO 회로(100)의 차동 출력을 조정하기 위한 조정 모듈(300)에 연결된 VCO 회로(100)를 예시하는 블록도이다. 본 발명의 실시예에서, 조정 모듈(300)은 VCO 회로(100)에 연결된 피크 검출기(peak detector)(310)를 포함한다. 일 실시예에서, VCO 회로(100)의 차동 출력부들(111, 121)이 피크 검출기(310)에 연결된다. 피크 검출기(310)는 VCO 회로(100)의 출력 전압 진폭을 검출 또는 감지하고, 대응하는 피크 전압을 비교기(330)에 전송한다. 일 실시예에서, 비교기(330)는 연산 증폭기를 포함한다. 비교기(330)는 피크 검출기(310)의 피크 전압을 기준 전압(320)과 비교하고, LDO(low dropout regulator)(340)의 출력 전압을 조정하기 위해 제어 신호를 LDO(340)에 전송한다.
전형적으로, LDO(340)는 시스템 내의 고효율 스위칭 조정기로부터의 로(raw) 1.5V 전압으로 동작한다. 비교기(330)로부터의 제어 신호에 따라, LDO(340)는 VCO 회로(100)로 송신되는 그것의 출력 전압을 변경 또는 조절한다. VCO 회로(100)가 약 1.2V의 공급 전압 Vdd로 동작하는 경우, VCO 회로(100)로의 LDO(340)의 출력 전압은 약 1.1V 내지 1.3V에 이른다. 그러므로, VCO 회로(100)의 비교적 일정한 출력 전압 진폭을 유지하기 위해 공급 전압 Vdd는 1.1V 내지 1.3V의 범위에 걸쳐 증가되거나 또는 감소되는데, 이는 실질적으로 일정한 위상 잡음 성능을 야기한다.
도 4에 도시된 조정 모듈(300)은 출력 전압 진폭을 지속적으로 검출하기 위해 피크 검출기(310)를 이용함으로써 VCO 회로(100)의 출력 전압을 지속 시간(continuous-time) 방식으로 조정한다. 대안적인 실시예에서, 조정 모듈(300)은 VCO 회로(100)로의 출력 전압의 개별적인 변화들을 배열하는 DAC(digital-to-analog convertor) 및 상태 기계(state machine)를 포함한다. 이는 VCO 회로(100)에서 더 적은 잡음 및/또는 더 낮은 전력에서 허용 가능한 잡음 레벨을 야기한다.
라디오 디바이스의 동작 동안, 블로커들과의 위상 잡음의 믹싱 때문에 상호 믹싱이 발생할 수 있다. 이러한 경우, 블로커는 인접한 채널로부터의 간섭자들 또는 다른 라디오 소스들로부터의 채널 외부 신호들을 참조한다. 결과로서, 상호 믹싱은 SNR에 영향을 끼치고 라디오 디바이스의 감도를 저하시킨다. 본 발명의 실시예에서, 블로커가 검출되는 경우 VCO 회로(100)를 활성화하기 위해 블로커 센싱 수단이 사용된다. 본 발명의 실시예에서, 예컨대 원하는 신호로부터 50 MHz 이상 떨어진 높은 주파수들로 존재하는 블로커들을 검출하기 위해 블로커 센싱 수단이 사용된다.
도 5는 본 발명의 일 실시예에 따른 라디오 디바이스의 프론트 엔드를 예시한다. 일 실시예에서, 라디오 디바이스는 저잡음 증폭기(LNA)(420)에 연결된 안테나(410)를 포함한다. LNA(420)의 출력부로부터의 블로커들 또는 간섭 신호들의 존재를 검출하기 위해 블로커 전력 센서(430)가 LNA(420)에 연결된다. 일 실시예에서, 블로커 전력 센서(430)는 블로커들을 검출하기 위해 본 기술분야에 잘 알려진 피크 검출기 또는 스펙트럼 분석기를 포함한다.
블로커 전력 센서(430)는 VCO 회로(100)보다 낮은 전력에서 동작하는 저전력 발진기(200) 및 VCO 회로(100)를 포함하는 주파수 합성기 모듈(440)에 연결된다. 동작 동안, 블로커들이 검출되지 않는 경우 블로커 전력 센서(430)는 저전력 발진기(200)를 활성화시킨다. 반면에, 블로커 전력 센서(430)는 그것이 상호 믹싱을 야기할 수 있는 불충분한 진폭의 블로커들을 검출하는 경우 VCO 회로(100)를 활성화시킨다. 바꾸어 말하면, 블로커들이 없는 경우, 라디오 디바이스의 전력 소모를 감소시키기 위해 VCO 회로(100)는 비활성화된다.
라디오 디바이스는 블로커 전력 센서(430), VCO 회로(100) 및 저전력 발진기(200)에 연결된 저잡음 멀티플렉서(MUX)(450)를 더 포함한다. 믹서(460)가 저잡음 MUX(450) 및 LNA(420)에 연결된다.
전형적인 라디오 수신기들은 고주파수에서 원치 않는 신호들을 감쇠시키기 위한 미리 선택된 필터들을 사용한다. 이러한 미리 선택된 필터들은 공간을 차지하고, 비싸며, 약 2dB의 삽입 손실을 갖는데, 이는 라디오 수신기의 감도를 저하시킨다. 라디오 디바이스 내에 VCO 회로(100)를 구현하는 것의 한 이점은 위상 잡음의 감소인데, 이는 고선형 라디오 디바이스에서 미리 선택된 필터들의 사용을 제거한다.
본 발명의 실시예에서, VCO 회로(100) 및 블로커 전력 센서(430)는 CT(continuous time) 시그마 델타 ADC를 위한 로우 지터 클록을 위해 사용될 수 있다. CT 시그마 델타 ADC는 일반적으로 클록 지터에 민감하다. CT 시그마 델타 ADC는 저전력에서 높은 동적 범위 및 개별적인 시간 시그마 델타 ADC들에 비해 작은 다이 면적을 달정하는 이점들을 갖는다.
본 발명의 몇몇 실시예들이 설명되었다. 그러나, 본 기술분야의 통상적인 기술자들은 본 발명이 설명된 실시예들에 제한되지 않으며, 뒤따르는 첨부된 청구항들의 사상 및 범위 내의 변경 및 변형들과 함께 실시될 수 있다는 것을 인식할 것이다.

Claims (21)

  1. 공급 전압을 수신하기 위한 제1 VCO(voltage controlled oscillator) - 상기 제1 VCO는 제1 출력부 및 제2 출력부를 포함함 -;
    상기 제1 VCO에 연결되어 상기 공급 전압의 공급 전류를 수신하기 위한 제2 VCO - 상기 제2 VCO는 제1 출력부 및 제2 출력부를 포함함 -;
    상기 제1 VCO의 상기 제1 출력부를 상기 제2 VCO의 상기 제1 출력부에 연결하는 제1 패시브 요소;
    상기 제1 VCO의 상기 제2 출력부를 상기 제2 VCO의 상기 제2 출력부에 연결하는 제2 패시브 요소; 및
    상기 제1 VCO의 상기 제1 및 제2 출력부들 또는 상기 제2 VCO의 상기 제1 및 제2 출력부들을 포함하는 차동 출력부
    를 포함하는 발진기 회로.
  2. 제1항에 있어서,
    상기 제1 VCO는 제1 트랜지스터 및 제2 트랜지스터를 더 포함하며,
    상기 제1 및 제2 트랜지스터들의 소스 단자들은 전압 공급 단자에 연결되고, 상기 전압 공급 단자는 상기 공급 전압을 수신하며;
    상기 제1 트랜지스터의 게이트 단자는 상기 제2 트랜지스터의 드레인 단자에 연결되며;
    제2 트랜지스터의 게이트 단자는 상기 제1 트랜지스터의 드레인 단자에 연결되며;
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 상기 드레인 단자들은 공통 드레인 노드에 연결되는 발진기 회로.
  3. 제2항에 있어서,
    상기 제2 VCO는 제1 트랜지스터 및 제2 트랜지스터를 더 포함하며,
    상기 제2 VCO의 상기 제1 및 제2 트랜지스터들의 소스 단자들은 상기 제1 VCO의 상기 공통 드레인 노드에 연결되며;
    상기 제2 VCO의 상기 제1 트랜지스터의 상기 게이트 단자는 상기 제2 VCO의 상기 제2 트랜지스터의 상기 드레인 단자에 연결되며;
    상기 제2 VCO의 상기 제2 트랜지스터의 상기 게이트 단자는 상기 제2 VCO의 상기 제1 트랜지스터의 상기 드레인 단자에 연결되는 발진기 회로.
  4. 제3항에 있어서,
    상기 제1 패시브 요소는 상기 제1 VCO의 상기 제1 트랜지스터의 상기 드레인 단자를 상기 제2 VCO의 상기 제1 트랜지스터의 상기 드레인 단자에 연결하는 커패시터를 포함하며;
    상기 제2 패시브 요소는 상기 제1 VCO의 상기 제2 트랜지스터의 상기 드레인 단자를 상기 제2 VCO의 상기 제2 트랜지스터의 상기 드레인 단자에 연결하는 커패시터를 포함하는 발진기 회로.
  5. 제2항에 있어서,
    상기 제1 VCO는,
    상기 제1 트랜지스터의 상기 소스 단자를 상기 전압 공급 단자에 연결하는 제1 인덕터;
    상기 제2 트랜지스터의 상기 소스 단자를 상기 전압 공급 단자에 연결하는 제2 인덕터;
    상기 제1 트랜지스터의 드레인 단자를 상기 공통 드레인 노드에 연결하는 제3 인덕터; 및
    상기 제2 트랜지스터의 드레인 단자를 상기 공통 드레인 노드에 연결하는 제4 인덕터
    를 더 포함하는 발진기 회로.
  6. 제5항에 있어서,
    상기 제1 VCO의 상기 제1, 제2, 제3 및 제4 인덕터들은 기판 상에 형성되며;
    상기 제3 및 제4 인덕터들은 상기 제1 및 제2 인덕터들 주위에 형성되는 발진기 회로.
  7. 제5항에 있어서,
    상기 제2 VCO는,
    상기 제1 트랜지스터의 상기 소스 단자를 상기 제1 VCO의 상기 공통 드레인 노드에 연결하는 제1 인덕터;
    상기 제2 트랜지스터의 상기 소스 단자를 상기 제1 VCO의 상기 공통 드레인 노드에 연결하는 제2 인덕터;
    상기 제1 트랜지스터의 드레인 단자를 접지 단자에 연결하는 제3 인덕터; 및
    상기 제2 트랜지스터의 상기 드레인 단자를 상기 접지 단자에 연결하는 제4 인덕터
    를 더 포함하는 발진기 회로.
  8. 제7항에 있어서,
    상기 제2 VCO의 상기 제1, 제2, 제3 및 제4 인덕터들은 기판 상에 형성되며;
    상기 제3 및 제4 인덕터들은 상기 제1 및 제2 인덕터들 주위에 형성되는 발진기 회로.
  9. 제1항에 있어서,
    상기 공급 전압을 수신하기 위한 제3 VCO - 상기 제3 VCO는 제1 출력부 및 제2 출력부를 포함함 -;
    상기 제3 VCO에 연결되어 상기 공급 전압의 상기 공급 전류를 수신하기 위한 제4 VCO - 상기 제4 VCO는 제1 출력부 및 제2 출력부를 포함함 -
    를 더 포함하는 발진기 회로.
  10. 제9항에 있어서,
    상기 제2 VCO의 상기 제1 출력부를 상기 제1 패시브 요소들에 연결하는 제3 패시브 요소; 및
    상기 제2 VCO의 상기 제2 출력부를 상기 제2 패시브 요소들에 연결하는 제4 패시브 요소
    를 더 포함하는 발진기 회로.
  11. 제9항에 있어서,
    상기 제3 VCO의 상기 제1 출력부를 상기 제4 VCO의 상기 제1 출력부에 연결하는 제5 패시브 요소 - 상기 제5 패시브 요소는 상기 제3 VCO의 상기 제1 출력부를 상기 제1 패시브 요소에 연결함 -; 및
    상기 제3 VCO의 상기 제2 출력부를 상기 제4 VCO의 상기 제2 출력부에 연결하는 제6 패시브 요소 - 상기 제6 패시브 요소는 상기 제3 VCO의 상기 제2 출력부를 상기 제2 패시브 요소에 연결함 -
    를 더 포함하는 발진기 회로.
  12. 제11항에 있어서,
    상기 제4 VCO의 상기 제1 출력부를 상기 제5 패시브 요소에 연결하는 제7 패시브 요소; 및
    상기 제4 VCO의 상기 제2 출력부를 상기 제6 패시브 요소에 연결하는 제8 패시브 요소
    를 더 포함하는 발진기 회로
  13. 제1항에 있어서,
    상기 공급 전압은 상기 차동 출력부에서 일정한 출력 전압 진폭을 유지하도록 조정되는 발진기 회로.
  14. 안테나;
    상기 안테나에 연결된 저잡음 증폭기;
    상기 저잡음 증폭기에 연결된 블로커(blocker) 전력 센서 - 상기 블로커 전력 센서는 간섭 신호를 검출하도록 동작 가능함 -; 및
    상기 블로커 전력 센서에 연결된 주파수 합성기 모듈 - 상기 주파수 합성기 모듈은 제1 발진기 및 제2 발진기를 포함하며, 상기 제2 발진기는 상기 제1 발진기보다 낮은 전력에서 동작함 -
    을 포함하며,
    상기 제1 발진기는,
    제1 출력부 및 제2 출력부를 포함하는 제1 VCO;
    제1 출력부 및 제2 출력부를 포함하는 제2 VCO;
    상기 제1 VCO의 상기 제1 출력부를 상기 제2 VCO의 상기 제1 출력부에 연결하는 제1 패시브 요소;
    상기 제1 VCO의 상기 제2 출력부를 상기 제2 VCO의 상기 제2 출력부에 연결하는 제2 패시브 요소; 및
    상기 제1 VCO의 상기 제1 및 제2 출력부들 또는 상기 제2 VCO의 상기 제1 및 제2 출력부들을 포함하는 차동 출력부를 포함하며,
    상기 간섭 신호가 검출되면, 상기 블로커 전력 센서는 상기 제1 VCO를 활성화시키는 라디오 디바이스.
  15. 제14항에 있어서,
    상기 간섭 신호가 검출되지 않는다면, 상기 블로커 전력 센서는 상기 제2 VCO를 활성화시키는 라디오 디바이스.
  16. 제14항에 있어서,
    상기 블로커 전력 센서, 상기 제1 발진기, 및 상기 제2 발진기에 연결된 멀티플렉서를 더 포함하는 라디오 디바이스.
  17. 제16항에 있어서,
    상기 멀티플렉서 및 상기 저잡음 증폭기에 연결된 믹서를 더 포함하는 라디오 디바이스.
  18. 제14항에 있어서,
    상기 제1 VCO의 상기 차동 출력부에 연결되어 상기 차동 출력부의 출력 전압 진폭을 검출하기 위한 피크 검출기;
    상기 피크 검출기에 연결되어, 제어 신호를 송신하기 위해 상기 차동 출력부의 출력 전압 진폭을 기준 전압과 비교하기 위한 연산 증폭기; 및
    상기 연산 증폭기 및 상기 제1 발진기에 연결된 조정기 - 상기 조정기는 상기 연산 증폭기로부터 상기 제어 신호를 수신하고 상기 제1 VCO에 송신되는 출력 전압을 조절하도록 동작 가능함 -
    를 더 포함하는 라디오 디바이스.
  19. 제14항에 있어서,
    상기 제1 VCO는 제1 트랜지스터 및 제2 트랜지스터를 더 포함하며,
    상기 제1 및 제2 트랜지스터들의 소스 단자들은 전압 공급 단자에 연결되고, 상기 전압 공급 단자는 공급 전압을 수신하며;
    상기 제1 트랜지스터의 게이트 단자는 상기 제2 트랜지스터의 드레인 단자에 연결되며;
    제2 트랜지스터의 게이트 단자는 상기 제1 트랜지스터의 드레인 단자에 연결되며;
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 상기 드레인 단자들은 공통 드레인 노드에 연결되는 라디오 디바이스.
  20. 제19항에 있어서,
    상기 제2 VCO는 제1 트랜지스터 및 제2 트랜지스터를 더 포함하며,
    상기 제2 VCO의 상기 제1 및 제2 트랜지스터들의 소스 단자들은 상기 제1 VCO의 상기 공통 드레인 노드에 연결되며;
    상기 제2 VCO의 상기 제1 트랜지스터의 게이트 단자는 상기 제2 VCO의 상기 제2 트랜지스터의 드레인 단자에 연결되며;
    상기 제2 VCO의 상기 제2 트랜지스터의 게이트 단자는 상기 제2 VCO의 상기 제1 트랜지스터의 드레인 단자에 연결되는 라디오 디바이스.
  21. 제20항에 있어서,
    상기 제1 패시브 요소는 상기 제1 VCO의 상기 제1 트랜지스터의 상기 드레인 단자를 상기 제2 VCO의 상기 제1 트랜지스터의 상기 드레인 단자에 연결하는 커패시터를 포함하며;
    상기 제2 패시브 요소는 상기 제1 VCO의 상기 제2 트랜지스터의 상기 드레인 단자를 상기 제2 VCO의 상기 제2 트랜지스터의 상기 드레인 단자에 연결하는 커패시터를 포함하는 라디오 디바이스.
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