KR20120055459A - 주파수 변경 동안의 효율적인 ｄｌｌ 훈련 프로토콜을 위한 메커니즘 - Google Patents
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Abstract
주파수 변경 동안의 효율적인 지연 고정 루프(DLL) 훈련 프로토콜은 마스터 DLL 및 슬레이브 DLL을 포함하는 메모리 물리 계층(PHY) 유닛을 갖는 집적 회로를 포함한다. 마스터 DLL은 제1 기준 클럭을 소정 양만큼 지연시키고, 지연 양에 대응하는 기준 지연 값을 제공할 수 있다. 슬레이브 DLL은 제2 기준 클럭을 수신된 구성 지연 값에 기초하는 제2 양만큼 지연시킬 수 있다. 인터페이스 유닛이 기준 지연 값에 기초하여 구성 지연 값을 생성할 수 있다. 전력 관리 유닛이 제2 기준 클럭의 주파수가 변경되고 있다는 지시를 제공할 수 있다. 지시의 수신에 응답하여, 인터페이스 유닛은 사전 결정된 스케일링 값을 이용하여 새로운 주파수에 대응하는 새로운 구성 지연 값을 생성하고, 새로운 구성 지연 값을 메모리 PHY 유닛에 제공할 수 있다.
Description
본 발명은 지연 고정 루프(DLL)에 관한 것으로서, 구체적으로는 기준 클럭 주파수 변경 동안의 DLL 훈련 프로토콜에 관한 것이다.
많은 타입의 장치들은 지연 고정 루프(DLL)를 사용한다. 통상적으로, DLL은 기준 클럭 또는 다른 신호와의 특정 위상 관계를 설정 및 유지하고, 그 기준 신호의 하나 이상의 지연 버전을 제공하는 데 사용된다. DLL이 처음 파워 업될 때, DLL은 기준 신호 에지를 획득하고 그에 고정시키기 위해 훈련 모드에 들어갈 수 있다. 또한, 많은 DLL에서는, 필요한 양의 지연, 따라서 의도된 응용을 위한 위상 오프셋을 제공하기 위해 지연 라인이 설정될 수 있다. 일부 DLL에서, 지연 라인은 특정 양의 지연을 각각 제공하는 다수의 지연 요소를 포함한다.
일반적으로, 지연 요소들의 수는 기준 신호 주파수가 동일하게 유지되는 한은 변하지 않을 것이다. 그러나, 기준 클럭 주파수가 변하는 상황들에서, 통상적인 DLL들은 통상적으로 재훈련을 실행하여, 지연 요소들을 고정시키고, 이들의 수를 재구성/재계산하여, 필요한 위상 지연을 제공해야 할 것이다. 이러한 프로세스는 시간이 걸릴 수 있다. 특정 응용에 따라서는, 재훈련 시간이 허용되지 못할 수 있다.
주파수 변경 동안의 효율적인 지연 고정 루프(DLL) 훈련 프로토콜을 위한 메커니즘의 다양한 실시예들이 개시된다. 일 실시예에서, 집적 회로는 마스터 DLL 및 슬레이브 DLL을 포함하는 메모리 물리 계층(PHY) 유닛을 포함한다. 마스터 DLL은 제1 기준 클럭을 소정의 양만큼 지연시키고, 제1 기준 클럭의 지연의 양에 대응하는 기준 지연 값을 제공하도록 구성될 수 있다. 슬레이브 DLL은 제2 기준 클럭을 수신된 구성 지연 값에 기초하는 제2 특정 양만큼 지연시키도록 구성될 수 있다. 집적 회로는 메모리 PHY 유닛에 결합되고 기준 지연 값에 기초하는 구성 지연 값을 생성하도록 구성될 수 있는 인터페이스 유닛을 더 포함한다. 집적 회로는 인터페이스 유닛에 결합되고 제2 기준 클럭의 주파수가 새로운 주파수로 변경되고 있다는 지시를 제공하도록 구성될 수 있는 전력 관리 유닛도 포함한다. 이러한 지시의 수신에 응답하여, 인터페이스 유닛은 소정의 스케일링 값을 이용하여 새로운 주파수에 대응하는 새로운 구성 지연 값을 생성하고, 새로운 구성 지연 값을 메모리 PHY 유닛에 제공하도록 구성될 수 있다.
도 1은 DLL 및 제어 유닛을 구비한 메모리 인터페이스를 포함하는 집적 회로의 일 실시예의 블록도.
도 2는 도 1에 도시된 메모리 인터페이스의 일 실시예의 더 상세한 양태들의 블록도.
도 3은 도 1 및 도 2에 도시된 메모리 인터페이스의 동작 양태들의 흐름도.
도 4는 도 1의 집적 회로를 포함하는 시스템의 일 실시예의 블록도.
도 2는 도 1에 도시된 메모리 인터페이스의 일 실시예의 더 상세한 양태들의 블록도.
도 3은 도 1 및 도 2에 도시된 메모리 인터페이스의 동작 양태들의 흐름도.
도 4는 도 1의 집적 회로를 포함하는 시스템의 일 실시예의 블록도.
특정 실시예들이 도면들에 예시적으로 도시되고, 본 명세서에서 상세히 설명된다. 그러나, 도면들 및 상세한 설명은 단일 실시예만이 특정 특징과 관련하여 설명되는 경우에도 청구항들을 개시되는 특정 실시예들로 한정하는 것을 의도하지 않는다. 도리어, 본 명세서의 이익을 갖는 이 분야의 기술자에게 명백할 모든 개량들, 균등물들 및 대안들을 커버하는 것을 의도한다. 본 명세서에서 제공되는 특징들의 예들은 달리 언급되지 않는 한은 한정이 아니라 예시적인 것을 의도한다.
본 출원 전반에서 사용될 때, "할 수 있다(may)"라는 단어는 의무적인 의미(즉, 해야 한다(must))가 아니라 허용의 의미(즉, 가능성을 갖는다는 의미)로 사용된다. 마찬가지로, "포함한다" 및 "포함하는"이라는 단어들은 포함하지만 한정되지는 않는다는 것을 의미한다.
다양한 유닛들, 회로들 또는 다른 컴포넌트들은 작업 또는 작업들을 수행하도록 "구성되는" 것으로서 설명될 수 있다. 이와 관련하여, "구성되는"은 동작 중에 작업 또는 작업들을 수행하는 "회로를 구비하는" 것을 일반적으로 의미하는 구조의 광범위한 기재이다. 따라서, 유닛/회로/컴포넌트는 유닛/회로/컴포넌트가 현재 온 상태가 아닐 때에도 작업을 수행하도록 구성될 수 있다. 일반적으로, "구성되는"에 대응하는 구조를 형성하는 회로는 하드웨어 회로들을 포함할 수 있다. 유사하게, 다양한 유닛들/회로들/컴포넌트들은 설명의 편의를 위해 작업 또는 작업들을 수행하는 것으로서 설명될 수 있다. 그러한 설명들은 "구성되는"이라는 문구를 포함하는 것으로 해석되어야 한다. 하나 이상의 작업을 수행하도록 구성되는 유닛/회로/컴포넌트는 그 유닛/회로/컴포넌트에 대한 35 U.S.C.§112, 6 단락의 해석을 요구하는 것을 명확히 의도하지는 않는다.
본 발명의 범위는 본 명세서에서 임의의 또는 모든 문제들을 줄이는지의 여부에 관계없이 본 명세서에서 (명시적으로 또는 암시적으로) 개시되는 임의 특징 또는 특징들의 조합 또는 이들의 임의의 일반화를 포함한다. 따라서, 본 출원(또는 그에 대한 우선권을 주장하는 출원)의 계속 중에 임의의 그러한 특징들의 조합에 대해 새로운 청구항들이 형성될 수 있다. 특히, 첨부된 청구항들과 관련하여, 종속 청구항들로부터의 특징들은 독립 청구항들의 특징들과 조합될 수 있으며, 각각의 독립 청구항들로부터의 특징들은 첨부된 청구항들에 열거된 특정 조합들만이 아니라 임의의 적절한 방식으로 조합될 수 있다.
이제, 도 1을 참조하면, 메모리 인터페이스를 포함하는 집적 회로의 일 실시예의 블록도가 도시되어 있다. 집적 회로(10)는 전력 관리기(15)에 그리고 메모리 제어기(18)에 결합되는 처리 유닛(12)을 포함한다. 전력 관리기(15) 및 메모리 제어기(18)는 메모리 상호접속(33)을 통해 메모리 유닛(35)에 결합되는 메모리 PHY 인터페이스(20)에도 각각 결합된다. 일 실시예에서, 집적 회로(10)는 시스템 온 칩(SOC)으로서 간주될 수 있다.
다양한 실시예들에서, 처리 유닛(12)은 하나 이상의 프로세서 코어 및 하나 이상의 캐시 메모리(도시되지 않음)를 포함할 수 있다. 프로세서 코어들은 운영 체제(OS) 소프트웨어는 물론, 애플리케이션 소프트웨어도 실행할 수 있다. OS는 집적 회로의 다양한 특징들 및 기능들을 제어할 수 있다. 예컨대, 시스템 성능 설정들에 따라서, OS 또는 다른 시스템 소프트웨어는 메모리 상호접속(33)을 구동하는 클럭들을 포함하는 시스템 클럭들의 주파수의 변경을 요청할 수 있다.
메모리 유닛(35)은 임의 타입의 메모리를 나타낼 수 있다. 일 실시예에서, 메모리 장치(35)는 도 4의 설명과 관련하여 후술하는 바와 같은 동적 랜덤 액세스 메모리(RAM)(DRAM) 장치들의 패밀리 내의 하나 이상의 RAM 메모리 장치를 나타낼 수 있다. 따라서, 메모리 상호접속(33)은 다수의 데이터 경로, 데이터 스트로브 경로, 및 어드레스 및 명령 경로(모두 도시되지 않음)를 포함할 수 있다.
일 실시예에서, 전력 관리기(15)는 집적 회로(10)의 컴포넌트들에 의해 사용될 클럭들을 제공하도록 구성된다. 도시된 바와 같이, 전력 관리기(15)는 Mem_Clk 및 Mem_Clk_f 신호들을 메모리 제어기(18)에 그리고 메모리 PHY 인터페이스(20)에 제공하는 것은 물론, 다른 클럭 신호들을 시스템에 제공한다. Mem_Clk 신호는 메모리 시스템 코어 클럭으로서 사용될 수 있으며, 메모리 제어기(18), 메모리 PHY 인터페이스(20) 및 메모리 유닛(35)에 의해 사용될 수 있다. Mem_Clk_f 신호는 메모리 PHY 인터페이스(20) 내의 DLL 유닛(30)에 의해 훈련 클럭으로서 사용될 수 있다.
일 실시예에서, 메모리 PHY 인터페이스(20)는 물리 인터페이스 계층(PHY) 유닛(29)에 대한 제어 및 구성 인터페이스로서 사용된다. 도 1에 도시된 바와 같이, 메모리 PHY 인터페이스(20)는 PHY(29)에 결합되는 제어 유닛(22)을 포함한다. PHY(29)는 지연 고정 루프(DLL) 유닛(30)을 포함한다. DLL 유닛(30)은 기준 클럭(Mem_Clk_f)의 특정 에지를 획득하고 그에 고정시키도록 구성될 수 있는 마스터 DLL(MDLL)(32) 및 메모리 상호접속(33)에 의해 사용될 제2 기준 클럭(예로서, Mem_Clk)의 하나 이상의 지연된 버전을 제공하도록 구성될 수 있는 하나 이상의 슬레이브 DLL(SDLL)(34)을 포함한다. 구체적으로, 일 구현에서, MDLL(32)은 Mem_Clk_f에 고정시키고, MDLL(32)의 지연 라인이 Mem_Clk_f 신호를 하나의 전체 클럭 사이클만큼 지연시키는 데 사용하는 지연 요소들의 수에 대응하는 지연 값을 제어 유닛(22)에 제공하는 데 사용될 수 있다. SDLL들은 메모리 상호접속(33)에 대한 클럭킹을 제어하는 데 사용될 수 있다. 특히, SDLL들(34)은 메모리 상호접속(33)의 클럭 윈도의 중앙에 데이터 스트로브들을 배치하는 데 사용될 수 있는 위상 오프셋을 갖는 클럭 신호들을 제공할 수 있다. 일 구현에서, 위상 오프셋은 90도일 수 있으며, 그러나 다른 구현들에서는 다른 위상 오프셋들이 사용될 수 있다. SDLL들(34)의 각각은 각각의 SDLL(34)의 각각의 지연 라인에서 사용되는 지연 요소들의 수에 대응하는 지연 값에 기초하여 특정 위상 오프셋을 제공하도록 구성될 수 있다.
일 실시예에서, 제어 유닛(22)은 DLL 유닛(30)의 동작을 제어하도록 구성될 수 있다. 일 실시예에서, 제어 유닛(22)은 제어 레지스터들 및 탐색표(양자는 도 2에 도시되지 않음)를 이용하여, MDLL(32)의 훈련 및 SDLL들(34) 각각의 위상 지연의 구성과 같은 동작들을 제어할 수 있다. 일 실시예에서, 제어 유닛(22)은 훈련 신호를 MDLL(32)에 특정 간격으로 제공할 수 있다. 게다가, 제어 유닛(22)은 올바른 위상 오프셋을 갖는 클럭들을 생성하기 위해 SDLL들(34)에 지연 값들을 제공할 수 있다.
게다가, 아래에 더 설명하는 바와 같이, 전력 관리기(15)는 시스템 요청에 응답하여 하나 이상의 시스템 클럭의 주파수를 변경할 수 있다. 전력 관리기(15)는 프로세서(12)로부터의 요청에 응답하여 예를 들어 표(16)로부터의 주파수 변화 지시 및 주파수 정보를 메모리 제어기(18)에 제공할 수 있다. 주파수 변화 지시의 표명의 검출에 응답하여, 메모리 제어기(18)는 전력 관리기(15)와의 핸드셰이크를 개시하여, 새로운 주파수로의 유연한 전이를 보증할 수 있다. 표명된 신호는 그의 활성 상태로 전이되는 신호를 지칭한다는 점에 유의한다. 구체적으로, 신호가 활성 로우 신호(active low signal)인 경우, 이것은 신호 레벨이 논리 로우 레벨에 있을 때 표명되는 것으로 간주된다. 이와 달리, 신호가 활성 하이 신호인 경우, 이것은 신호 레벨이 논리 하이 레벨에 있을 때 표명되는 것으로 간주된다.
시스템 소프트웨어 또는 OS에 의해 주파수 변경이 요청되는 경우, 메모리 제어기(18)는 주파수 변경이 이루어지기 전에 메모리 상호접속(33)을 정지시키는 것이 필요할 수 있다. 구체적으로, 시스템 소프트웨어 또는 OS는 전력 관리기(15)에 통지할 수 있으며, 이어서 전력 관리기는 주파수 변경 요청 지시를 메모리 제어기(18)에 대해 표명한다. 핸드셰이크의 일부로서 그리고 요청에 응답하여, 메모리 제어기(18)는 모든 진행 중인 메모리 트랜잭션들이 완료될 때까지 기다리고, 예를 들어 뱅크들을 프리챠지하고 리프레시들을 드레인함으로써 메모리 유닛을 준비시킬 수 있다. 메모리 제어기(18)는 요청을 승인한 후에는 메모리 유닛(35)에 대한 어떠한 새로운 메모리 트랜잭션도 시작하지 않을 수 있다. 전력 관리기(15)는 주파수를 변경하고 메모리 제어기(18)에 새로운 주파수에 대응하는 주파수 선택 정보를 제공함으로써 주파수 변경을 개시할 수 있다. 주파수 변경이 이루어지면, 전력 관리기(15)는 요청의 표명을 해제할 수 있고, 메모리 제어기(18)는 표명 해제를 승인할 수 있다. 주파수 변경이 완료될 때까지 메모리 상호접속(33)이 아이들 상태로 유지되므로, MDLL(32) 및 SDLL들(34)이 주파수 변경 동안 안정된 클럭들을 더 빨리 제공할 수 있을수록, 메모리 상호접속(33)이 더 빨리 다시 사용 가능할 수 있다.
따라서, 아래에 도 2 및 도 3의 설명과 관련하여 더 상세히 설명되는 바와 같이, 메모리 상호접속(33)의 클럭 주파수를 변경하는 데 필요한 시간을 줄이기 위하여, 일 실시예에서, 전력 관리기(15)는 Mem_Clk_f 신호를 변경되지 않는 고정 주파수 훈련 클럭 신호로서 제공함으로써, 주파수 변경에 응답하여 MDLL(32)을 재훈련시킬 필요성을 제거할 수 있다. 일 구현에서, Mem_Clk_f 신호의 주파수는 최고 메모리 클럭 주파수로 설정될 수 있다. 게다가, 제어 유닛(22)은, SDLL들(34)을 재훈련시킬 필요 없이, 메모리 제어기(18)를 통해 전력 관리기(15)에 의해 제공된 주파수 선택 정보를 이용하여, 탐색표(도 2에 도시됨)에 액세스하고, 그 안의 값들을 이용하여, 새로운 주파수에 대한 SDLL들(34)의 지연 값들을 갱신할 수 있다. 일 실시예에서는 Mem_Clk_f 신호가 일정하지만, 다른 실시예들에서는 Mem_Clk_f 신호가 고정 주파수 클럭 신호가 아니라 주파수 변경 동안에 변경될 수 있는 것이 고려된다는 점에 유의한다.
도 2를 참조하면, 도 1의 메모리 PHY 인터페이스(20)의 실시예의 더 상세한 양태들을 나타내는 블록도가 도시되어 있다. 도 1에 도시된 것들에 대응하는 컴포넌트들은 간명화를 위해 동일하게 넘버링된다. 메모리 PHY 인터페이스(20)는 제어 유닛(22)을 포함하며, 이 제어 유닛은 탐색표(222) 및 제어 레지스터들(223)을 포함한다. 메모리 PHY 인터페이스(20)는 DLL 유닛(30)을 포함하는 PHY(29)도 포함한다. 도시된 바와 같이, DLL 유닛(30)은 MDLL(32) 및 하나 이상의 SDLL(34)을 포함한다. PHY(29)는 메모리 상호접속(33)에 물리 계층 시그널링을 제공한다. 도시된 바와 같이, SDLL들(34)은 데이터 스트로브들(예로서, DQS)을 제공하기 위해 PHY(29) 내의 논리에 의해 사용될 수 있는 위상 오프셋을 갖는 하나 이상의 클럭을 제공한다.
전술한 바와 같이, 제어 유닛(22)은 메모리 제어기(18)로부터의 주파수 선택 신호, 및 일 실시예에서는 주파수 요청 지시를 수신할 수 있다. 주파수 선택 신호는 메모리 제어기(18)가 동작하고 있는 주파수 도메인을 지시할 수 있다. 일 실시예에서는, 4개의 주파수 도메인이 존재한다. 4개의 도메인은 메모리 제어기(18) 및 메모리 유닛(35)의 최대 공칭 주파수에 대응하는 도메인 0; 최대 주파수의 약 절반에 대응하는 도메인 1; 도메인 1의 주파수의 약 절반에 대응하는 도메인 2; 및 도메인 2의 주파수의 약 절반에 대응하는 도메인 3을 포함한다. 일 구현에서, 도메인 0 주파수는 400MHz일 수 있다. 다른 실시예들에서는 다른 수의 주파수 도메인들 및 상이한 주파수들이 사용될 수 있다는 점에 유의한다.
도시된 바와 같이, 탐색표(222)는 4개의 엔트리를 포함한다. 각각의 엔트리는 주파수 도메인에 대응한다. 따라서, 도시된 실시예에서, 각각의 엔트리는 2개의 필드, 즉 도메인 필드 및 승수 또는 "스케일링 값" 필드를 포함한다. 일 실시예에서, 제어 유닛(22) 내의 논리는 주파수 선택 신호를 이용하여 탐색표(222) 내에 인덱싱할 수 있다. 각각의 엔트리 내의 승수 필드는 SDLL들(34)에 대한 지연 값들을 생성하기 위해 제어 유닛(22)에 의해 사용될 수 있다. 예를 들어, 메모리 제어기(18)가 도메인 0, 따라서 400MHz에서 동작하고 있는 경우, 승수는 1x 승수이다. 제어 유닛(22)은 MDLL(32)에 의해 반환되는 MDLL 고정 값을 이용하여, SDLL들(34)이 올바른 위상 오프셋을 제공하고 스트로브들(예로서, delay_s)을 센터링하기 위해 사용해야 하는 지연 요소들의 수를 계산한다. 구체적으로, MDLL 고정 또는 "기준" 값을 특정 수로 나누어, MDLL의 기본 주파수에서의 기본 지연 또는 기본 위상 오프셋을 얻을 수 있다. 이어서, 이 기준 지연은 시스템이 동작하고 있는 주파수 도메인에 대해 스케일링된다. 예를 들어, 도메인 0에서 90도 오프셋을 얻기 위해, 제어 유닛(22)은 MDLL 고정 값을 4로 나눈 후에 표 내의 승수를 적용할 수 있다. 1x 승수는 제어 유닛(22)이 계산된 기본 지연 값을 그대로 사용하게 한다. 그러나, 메모리 제어기(18)가 도메인 1에서 동작하고 있는 경우, 주파수는 최대의 절반이며, 따라서 동일 위상 오프셋을 유지하기 위해 지연 요소들의 수는 배가되는 것이 필요하다. 따라서, 도메인 1 필드 내의 승수는 2x 승수이다. 나머지 도메인들에 대해서도 마찬가지이다. 탐색표(222)는 시스템 소프트웨어에 의해 프로그래밍될 수 있다. 일 실시예에서, 탐색표(222)가 프로그래밍될 때, 전력 관리기(15) 내의 표(16)도 동일한 도메인 값들을 갖도록 프로그래밍될 수 있으며, 따라서 2개의 유닛은 서로 동기화된다. 다양한 실시예들에서 탐색표(222)는 필요에 따라 RAM 또는 레지스터들 또는 임의 타입의 저장 장치와 같은 메모리를 이용하여 구현될 수 있다는 점에 유의한다.
일 실시예에서, 제어 유닛(22)은 제어 레지스터들(223) 내의 특정 레지스터들에 기입함으로써 PHY(29)에서의 변경들에 영향을 미칠 수 있다. 유사하게, MDLL(32)이 훈련 중에 Mem_Clk_f 신호에 고정되고, 고정 값을 생성할 때, 제어 유닛(22)은 그 값을 샘플링하여 제어 레지스터들(223) 중 하나 내에 저장할 수 있다.
도 3은 도 1 및 도 2의 메모리 인터페이스의 동작 양태들을 설명하는 흐름도이다. 이제, 도 1 내지 도 3을 함께 참조하고, 도 3의 블록 301에서 시작하면, 시스템의 초기화 시에, 일 실시예에서 OS일 수 있는 시스템 소프트웨어는 주파수 도메인 값들 및 대응하는 승수 값들로 주파수 탐색표(222) 및 표(16)를 초기화할 수 있다.
게다가, MDLL(32)은 Mem_Clk_f 신호를 취득하고 그에 고정될 수 있으며, SDLL들(34)은 Mem_Clk 신호를 수신하고 지연시킬 수 있다(블록 303). 구체적으로, MDLL(32)이 고정되면, MDLL(32)은 지연 고정 값을 예를 들어 제어 레지스터들(223)을 통해 제어 유닛(22)으로 반송할 수 있다. 제어 유닛(22)은 탐색표(222) 내의 승수 값과 함께 그 고정 값을 이용하여, SDLL들(34)이 사용할 지연 요소들의 수를 결정할 수 있다. 제어 유닛(22)은 지연 값들을 제어 레지스터들(223)을 통해 SDLL들(34)로 전송할 수 있으며, SDLL들(34)은 새로운 지연 값들을 적용하여 Mem_Clk 신호를 지연시킴으로써 적절한 위상 오프셋을 제공할 수 있다.
일 실시예에서, 메모리 유닛(35)은 최대 속도 이하로 동작할 수 있다. 따라서, 초기화 동안에, 메모리 제어기(18) 및 전력 관리기(15)는 초기화 핸드셰이크 프로토콜에 참가하여, 메모리 코어 클럭에 대한 부트 주파수를 설정할 수 있다. 초기화 시퀀스가 완료되면, 메모리 제어기(18)는 정상 동작 주파수가 사용될 수 있다는 것을 전력 관리기(15)에 통지할 수 있다.
정상 동작 동안, 메모리 시스템은 설정된 메모리 코어 클럭 주파수로 동작할 수 있다(블록 305). 따라서, 제어 유닛(22)은 제어 유닛(22)에 의해 결정되는 바와 같은 정상 훈련 간격으로 훈련 신호를 MDLL로 전송하도록 구성될 수 있다. 그러나, 전술한 바와 같이, 시스템 이용, 성능 요구들, 배터리 전압 등과 같은 다양한 파라미터들에 따라서, OS는 메모리 코어 클럭(예로서, Mem_Clk)의 주파수의 변경을 요청할 수 있다(블록 307). OS가 주변수 변경을 요청하면, 전력 관리기(15)는 주파수 변경 지시를 표명하여 주파수 변경 핸드셰이크를 개시할 수 있다. 핸드셰이크 동안, 메모리 제어기(18)는 전술한 바와 같이 메모리 상호접속(33)을 정지시킬 수 있다(블록 309).
전력 관리기(15)는 Mem_Clk 신호의 주파수를 변경하고, 주파수 정보를 메모리 제어기(18)에 제공한다(블록 311). 메모리 제어기(18)는 주파수 변경을 메모리 PHY 인터페이스(20)에 통지하고, 주파수 선택 정보를 제어 유닛(22)에 제공할 수 있다(블록 313). 구체적으로, 일 실시예에서, 메모리 제어기(18)는 표명된 주파수 변경 요청 신호 및 주파수 도메인을 메모리 PHY 인터페이스(20)의 제어 유닛(22)에 표명 및/또는 제공함으로써 메모리 PHY 인터페이스(20)와의 핸드셰이크를 개시할 수 있다.
일 실시예에서, 주파수 도메인 정보의 수신에 응답하여, 제어 유닛(22)은 SDLL들(34)이 사용할 지연 요소들의 수를 계산하고 결정하도록 구성된다(블록 315). 전술한 바와 같이, 제어 유닛(22)은 MDLL(32)에 의해 제공되는 고정 값을 이용하여 기본 지연 값(즉, 도메인 0에서 사용되는 지연 값)을 계산할 수 있다. 이어서, 제어 유닛(22)은 주파수 도메인 정보를 이용하여 탐색표(222)에 액세스할 수 있다. 제어 유닛(22)은 탐색표의 엔트리 내의 승수 값을 적용하여, SDLL들(34)에 대한 새로운 지연 값을 계산할 수 있다.
제어 유닛(22)은 새로운 지연 값을 SDLL들(34)에 제공할 수 있다. 일 실시예에서, 제어 유닛(22)은 새로운 지연 값을 제어 레지스터들(223)에 기입할 수 있다(블록 317). 제어 유닛(22)은 수신 확인 신호를 메모리 제어기(18)로 반송할 수 있다. 이에 응답하여, 메모리 제어기(18)는 전력 관리기(15)에 통지할 수 있다. 동작은 블록 305의 설명과 관련하여 전술한 바와 같이 진행된다.
도 4를 참조하면, 집적 회로(10)를 포함하는 시스템의 일 실시예의 블록도가 도시되어 있다. 시스템(400)은 하나 이상의 주변 장치(407) 및 시스템 메모리(405)에 결합되는 도 1의 집적 회로(10)의 적어도 하나의 예를 포함한다. 시스템(400)은 하나 이상의 전원 전압을 집적 회로(10)에 제공하는 것은 물론, 하나 이상의 전원 전압을 메모리 (405) 및/또는 주변 장치들(407)에 제공할 수 있는 전원(401)도 포함한다. 일부 실시예들에서, 집적 회로(10)의 둘 이상의 예가 포함될 수 있다.
주변 장치들(407)은 시스템의 타입에 따라 임의의 원하는 회로를 포함할 수 있다. 예를 들어, 일 실시예에서, 시스템(400)은 이동 장치(예로서, 개인용 휴대 단말기(PDA), 스마트폰 등) 내에 포함될 수 있으며, 주변 장치들(407)은 WiFi, 블루투스, 셀룰러, 글로벌 포지셔닝 시스템 등과 같은 다양한 타입의 무선 통신용 장치들을 포함할 수 있다. 주변 장치들(407)은 RAM 저장 장치, 반도체 저장 장치 또는 디스크 저장 장치를 포함하는 추가적인 저장 장치도 포함할 수 있다. 주변 장치들(407)은 터치 디스플레이 스크린 또는 멀티터치 디스플레이 스크린을 포함하는 디스플레이 스크린, 키보드 또는 다른 입력 장치들, 마이크로폰, 스피커들 등과 같은 사용자 인터페이스 장치들을 포함할 수 있다. 다른 실시예들에서, 시스템(400)은 임의 타입의 컴퓨팅 시스템(예로서, 데스크탑 개인용 컴퓨터, 랩탑, 워크스테이션, 넷탑 등) 내에 포함될 수 있다.
시스템 메모리(405)는 임의 타입의 메모리일 수 있다. 예를 들어, 도 1과 관련하여 전술한 바와 같이, 시스템 메모리(405)는 동기 DRAM(SDRAM), 더블 데이터 레이트(DDR, DDR2, DDR3 등) 또는 이들의 임의의 저전력 버전과 같은 DRAM 패밀리 내에 속할 수 있다. 그러나, 시스템 메모리(405)는 SDRAM, 정적 RAM(SRAM) 또는 다른 타입의 램 등으로도 구현될 수 있다.
전술한 실시예들은 상당히 상세하게 설명되었지만, 본 명세서를 충분히 이해한다면, 이 분야의 기술자들에게 다양한 변형들 및 개량들이 명백할 것이다. 아래의 청구항들은 모든 그러한 변형들 및 개량들을 포함하는 것으로 해석되는 것을 의도한다.
Claims (19)
- 집적 회로로서,
제1 기준 클럭을 지연시키고, 상기 제1 기준 클럭의 지연의 양에 대응하는 기준 지연 값을 제공하도록 구성되는 마스터 지연 고정 루프(DLL); 및 수신된 구성 지연 값에 기초하여 제2 기준 클럭을 제2 특정 양만큼 지연시키도록 구성되는 슬레이브 DLL을 포함하는 메모리 물리 계층(PHY) 유닛;
상기 메모리 PHY 유닛에 결합되고, 상기 기준 지연 값에 기초하여 상기 구성 지연 값을 생성하도록 구성되는 인터페이스 유닛; 및
상기 인터페이스 유닛에 결합되고, 상기 제2 기준 클럭의 주파수가 새로운 주파수로 변경되고 있다는 지시를 제공하도록 구성되는 전력 관리 유닛
을 포함하고,
상기 지시를 수신하는 것에 응답하여, 상기 인터페이스 유닛은 사전 결정된 스케일링 값을 이용하여 상기 새로운 주파수에 대응하는 새로운 구성 지연 값을 생성하고, 상기 새로운 구성 지연 값을 상기 메모리 PHY 유닛에 제공하도록 구성되는 집적 회로. - 제1항에 있어서, 상기 인터페이스 유닛은 복수의 엔트리를 포함하는 제1 탐색표를 갖는 제어 유닛을 포함하고, 각각의 엔트리는 상기 제2 기준 클럭의 상이한 주파수에 대응하고, 각각의 엔트리는 각각의 사전 결정된 스케일링 값을 저장하는 집적 회로.
- 제2항에 있어서, 상기 제어 유닛은 상기 기준 지연 값을 사전 결정된 값으로 나누고, 그 결과를 상기 새로운 주파수에 대응하는 상기 사전 결정된 스케일링 값을 이용하여 스케일링함으로써 상기 새로운 구성 지연 값을 계산하도록 구성되는 집적 회로.
- 제3항에 있어서, 상기 제어 유닛은 상기 새로운 구성 지연의 기입에 응답하여 상기 새로운 구성 지연 값으로 상기 슬레이브 DLL을 갱신하도록 구성되는 제어 레지스터를 포함하는 집적 회로.
- 제2항에 있어서, 상기 탐색표는 프로그래밍될 수 있는 집적 회로.
- 제1항에 있어서, 상기 기준 지연 값은 상기 제1 기준 클럭을 1 클럭 사이클만큼 지연시키기 위해 상기 마스터 DLL의 지연 라인에서 사용되는 지연 요소들의 수에 대응하는 집적 회로.
- 제1항에 있어서, 상기 전력 관리 유닛은 상기 제1 기준 클럭 및 상기 제2 기준 클럭을 생성하고, 상기 제2 기준 클럭의 주파수를 변경하도록 구성되는 집적 회로.
- 제2항에 있어서, 상기 전력 관리 유닛은 제2 복수의 엔트리를 포함하는 제2 탐색표를 포함하고, 각각의 엔트리는 상기 제2 기준 클럭의 상이한 주파수에 대응하고, 각각의 엔트리는 상기 제1 탐색표와 동일한 각각의 사전 결정된 스케일링 값을 저장하는 집적 회로.
- 제1항에 있어서, 상기 인터페이스 유닛 및 상기 전력 관리 유닛에 결합된 메모리 제어기를 더 포함하고, 상기 메모리 제어기는 상기 메모리 PHY 유닛이 주파수 변경을 위해 준비가 된 때를 상기 전력 관리 유닛에 통지하기 위해 상기 전력 관리 유닛과의 핸드셰이크 프로토콜에 참가하도록 구성되는 집적 회로.
- 제9항에 있어서, 상기 메모리 PHY 유닛은 메모리 장치에 접속하기 위한 복수의 데이터 신호 경로를 포함하는 메모리 상호접속을 포함하고, 상기 메모리 제어기는 상기 전력 관리 유닛에 통지하기 전에 상기 메모리 상호접속 상에서 개시된 모든 트랜잭션들을 완료하도록 구성되는 집적 회로.
- 제1 기준 클럭을 마스터 지연 고정 루프(DLL)에 제공하는 단계;
상기 제1 기준 클럭을 지연시키고, 상기 제1 기준 클럭의 지연의 양에 대응하는 기준 지연 값을 제공하는 단계;
제2 기준 클럭을 슬레이브 DLL에 제공하는 단계;
수신된 구성 지연 값에 기초하여 상기 제2 기준 클럭을 특정 양만큼 지연시키는 단계;
상기 기준 지연 값에 기초하여 상기 구성 지연 값을 생성하는 단계;
상기 제2 기준 클럭의 주파수가 새로운 주파수로 변경되고 있다는 지시를 제공하는 단계; 및
상기 지시를 수신하는 것에 응답하여, 사전 결정된 스케일링 값을 이용하여 상기 새로운 주파수에 대응하는 새로운 구성 지연 값을 생성하고, 상기 새로운 구성 지연 값을 메모리 PHY 유닛에 제공하는 단계
를 포함하는 방법. - 제11항에 있어서, 복수의 엔트리를 갖는 탐색표의 각각의 엔트리 내에 각각의 사전 결정된 스케일링 값을 저장하는 단계를 더 포함하고, 각각의 사전 결정된 스케일링 값은 상기 제2 기준 클럭의 상이한 주파수에 대응하는 방법.
- 제12항에 있어서, 상기 기준 지연 값을 사전 결정된 값으로 나누고, 그 결과에 상기 새로운 주파수에 대응하는 상기 사전 결정된 스케일링 값을 곱함으로써, 상기 새로운 구성 지연 값을 계산하는 단계를 더 포함하는 방법.
- 제13항에 있어서, 상기 새로운 구성 지연 값을 구성 레지스터에 기입하여, 상기 새로운 구성 지연 값으로 상기 슬레이브 DLL을 갱신하는 단계를 더 포함하는 방법.
- 제11항에 있어서, 상기 제2 기준 클럭의 주파수가 변경되고 있다는 지시를 수신하는 것에 응답하여 핸드셰이크를 개시하는 단계를 더 포함하는 방법.
- 이동 통신 장치로서,
메모리 장치; 및
상기 메모리 장치에 결합되는 집적 회로
를 포함하고,
상기 집적 회로는
제1 기준 클럭을 지연시키고, 상기 제1 기준 클럭의 지연의 양에 대응하는 기준 지연 값을 제공하도록 구성되는 마스터 지연 고정 루프(DLL); 및 수신된 구성 지연 값에 기초하여 제2 기준 클럭을 제2 특정 양만큼 지연시키도록 구성되는 슬레이브 DLL을 포함하는 메모리 물리 계층(PHY) 유닛;
상기 메모리 PHY 유닛에 결합되고, 상기 기준 지연 값에 기초하여 상기 구성 지연 값을 생성하도록 구성되는 인터페이스 유닛; 및
상기 인터페이스 유닛에 결합되고, 상기 제2 기준 클럭의 주파수가 새로운 주파수로 변경되고 있다는 지시를 제공하도록 구성되는 전력 관리 유닛
을 포함하고,
상기 지시를 수신하는 것에 응답하여, 상기 인터페이스 유닛은 사전 결정된 스케일링 값을 이용하여 상기 새로운 주파수에 대응하는 새로운 구성 지연 값을 생성하고, 상기 새로운 구성 지연 값을 상기 메모리 PHY 유닛에 제공하도록 구성되는 이동 통신 장치. - 제16항에 있어서, 상기 인터페이스 유닛은 복수의 엔트리를 포함하는 제1 탐색표를 갖는 제어 유닛을 포함하고, 각각의 엔트리는 상기 제2 기준 클럭의 상이한 주파수에 대응하고, 각각의 엔트리는 각각의 사전 결정된 스케일링 값을 저장하는 이동 통신 장치.
- 제17항에 있어서, 상기 제어 유닛은 상기 기준 지연 값을 사전 결정된 값으로 나누고, 그 결과에 상기 새로운 주파수에 대응하는 상기 사전 결정된 스케일링 값을 곱함으로써 상기 새로운 구성 지연 값을 계산하도록 구성되는 이동 통신 장치.
- 제16항에 있어서, 상기 탐색표는 프로그래밍될 수 있는 이동 통신 장치.
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Cited By (1)
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|---|---|---|---|---|
| KR20150103933A (ko) * | 2014-03-04 | 2015-09-14 | 삼성전자주식회사 | 지연 고정 루프, 및 그것의 동작 방법 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8564345B2 (en) * | 2011-04-01 | 2013-10-22 | Intel Corporation | Digitally controlled delay lines with fine grain and coarse grain delay elements, and methods and systems to adjust in fine grain increments |
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| KR102083499B1 (ko) | 2013-01-18 | 2020-03-02 | 삼성전자 주식회사 | 다이나믹 주파수 스케일링 처리 방법 및 이를 적용한 집적 회로 |
| US9934831B2 (en) | 2014-04-07 | 2018-04-03 | Micron Technology, Inc. | Apparatuses and methods for storing and writing multiple parameter codes for memory operating parameters |
| US9639495B2 (en) * | 2014-06-27 | 2017-05-02 | Advanced Micro Devices, Inc. | Integrated controller for training memory physical layer interface |
| US10275386B2 (en) | 2014-06-27 | 2019-04-30 | Advanced Micro Devices, Inc. | Memory physical layer interface logic for generating dynamic random access memory (DRAM) commands with programmable delays |
| KR102001692B1 (ko) * | 2014-09-18 | 2019-07-18 | 에스케이하이닉스 주식회사 | 멀티 채널 지연 고정 루프 |
| US9407273B1 (en) * | 2015-06-04 | 2016-08-02 | Intel Corporation | Digital delay-locked loop (DLL) training |
| KR102337044B1 (ko) * | 2015-07-27 | 2021-12-09 | 에스케이하이닉스 주식회사 | 반도체장치 및 반도체시스템 |
| KR20180085605A (ko) | 2017-01-19 | 2018-07-27 | 삼성전자주식회사 | 핸드쉐이크를 이용하여 메모리의 전력을 조절하는 시스템 온 칩 및 이의 동작 방법 |
| KR102693546B1 (ko) | 2018-11-07 | 2024-08-08 | 삼성전자주식회사 | 스토리지 장치 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000307534A (ja) * | 1999-04-16 | 2000-11-02 | Sony Corp | データ処理装置およびデータ伝送装置 |
| US6839860B2 (en) * | 2001-04-19 | 2005-01-04 | Mircon Technology, Inc. | Capture clock generator using master and slave delay locked loops |
| US7076678B2 (en) * | 2002-02-11 | 2006-07-11 | Micron Technology, Inc. | Method and apparatus for data transfer |
| JP3761858B2 (ja) * | 2002-10-16 | 2006-03-29 | 株式会社半導体理工学研究センター | クロック信号発生回路 |
| WO2005106888A1 (en) | 2004-04-29 | 2005-11-10 | Koninklijke Philips Electronics N.V. | Multiple data rate ram memory controller |
| JP4416580B2 (ja) * | 2004-06-28 | 2010-02-17 | 株式会社リコー | 遅延制御装置 |
| US7075333B1 (en) | 2004-08-24 | 2006-07-11 | Xilinx, Inc. | Programmable circuit optionally configurable as a lookup table or a wide multiplexer |
| US7587622B2 (en) | 2005-01-11 | 2009-09-08 | Altera Corporation | Power management of components having clock processing circuits |
| US7161402B1 (en) | 2005-05-13 | 2007-01-09 | Sun Microsystems, Inc. | Programmable delay locked loop |
| JP4786262B2 (ja) | 2005-09-06 | 2011-10-05 | ルネサスエレクトロニクス株式会社 | インターフェイス回路 |
| JP4520394B2 (ja) * | 2005-10-27 | 2010-08-04 | ルネサスエレクトロニクス株式会社 | Ｄｌｌ回路及びその試験方法 |
| US7661010B2 (en) * | 2006-05-31 | 2010-02-09 | Mosaid Technologies Incorporated | Apparatus and method for interfacing to a memory |
| US7685393B2 (en) | 2006-06-30 | 2010-03-23 | Mosaid Technologies Incorporated | Synchronous memory read data capture |
| US7836220B2 (en) * | 2006-08-17 | 2010-11-16 | Apple Inc. | Network direct memory access |
| US7472304B2 (en) | 2006-08-30 | 2008-12-30 | Rapid Bridge, Llc | Double data rate system |
| US7746724B2 (en) | 2007-01-31 | 2010-06-29 | Qimonda Ag | Asynchronous data transmission |
| JP5113433B2 (ja) * | 2007-06-11 | 2013-01-09 | キヤノン株式会社 | メモリコントローラ |
| US7573307B2 (en) | 2007-08-01 | 2009-08-11 | Texas Instruments Incorporated | Systems and methods for reduced area delay locked loop |
| US7795935B2 (en) * | 2007-09-29 | 2010-09-14 | Intel Corporation | Bias signal delivery |
| JP5160856B2 (ja) | 2007-10-24 | 2013-03-13 | ルネサスエレクトロニクス株式会社 | Ｄｄｒメモリコントローラ及び半導体装置 |
| JP4517312B2 (ja) * | 2008-07-08 | 2010-08-04 | ソニー株式会社 | メモリアクセス制御装置および撮像装置 |
| TWI433164B (zh) * | 2009-12-29 | 2014-04-01 | Mstar Semiconductor Inc | 以內部時脈存取資料之資料存取裝置與相關方法 |
-
2010
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150103933A (ko) * | 2014-03-04 | 2015-09-14 | 삼성전자주식회사 | 지연 고정 루프, 및 그것의 동작 방법 |
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