CN102571319B

CN102571319B - 用于在频率改变期间的高效延迟锁定环训练协议的机制

Info

Publication number: CN102571319B
Application number: CN201110386071.6A
Authority: CN
Inventors: E·P·麦克尼吉; 陈浩; S·曼西格
Original assignee: Apple Computer Inc
Current assignee: Apple Inc
Priority date: 2010-11-22
Filing date: 2011-11-22
Publication date: 2015-07-08
Anticipated expiration: 2031-11-22
Also published as: TW201251334A; WO2012071197A1; TWI478498B; JP2014504064A; KR101295994B1; US20120126868A1; KR20120055459A; EP2456074A1; US8645743B2; AU2011332209B2; AU2011332209A1; JP5684918B2; CN102571319A

Abstract

一种在频率改变期间的高效延迟锁定环(DLL)训练协议包括具有存储器物理层(PHY)单元的集成电路，该存储器PHY单元包括主DLL和从DLL。主DLL可以将第一参考时钟延迟某个量，并且提供与延迟量相对应的参考延迟值。从DLL可以基于所接收到的配置延迟值将第二参考时钟延迟第二个量。接口单元可以基于所述参考延迟值生成所述配置延迟值。功率管理单元可以提供关于所述第二参考时钟的频率正改变的指示。响应于接收到该指示，接口单元可以利用预定缩放值生成与新频率相对应的新配置延迟值，并且将该新配置延迟值提供给存储器PHY单元。

Description

用于在频率改变期间的高效延迟锁定环训练协议的机制

技术领域

本公开涉及延迟锁定环(DLL)，尤其涉及参考时钟频率变化期间的DLL训练协议。

背景技术

许多类型的设备使用延迟锁定环(DLL)。一般来说，DLL用于建立并维持与参考时钟或者其它信号的特定相位关系，并且提供该参考信号的一个或多个延迟版本。当DLL首次上电时，DLL可以进入训练模式，以获取并锁定到参考信号边缘。此外，在许多DLL中，可以设立延迟线，以便提供所需的延迟量并由此提供用于预期应用的相位偏移。在有些DLL中，延迟线包括多个延迟元件，每个延迟元件提供特定的延迟量。

总的来说，只要参考信号频率保持相同，延迟元件的个数就将不改变。然而，在参考时钟频率改变的情况下，传统的DLL通常将必须执行重新训练以锁定并且重新配置/重新计算提供所需相位延迟的延迟元件的个数。这个过程会很花时间。依赖于具体应用，重新训练的时间可能是不可接受的。

发明内容

公开了用于频率改变期间的高效延迟锁定环(DLL)训练协议的机制的各种实施方式。在一种实施方式中，集成电路包括存储器物理层(PHY)单元，该PHY单元包括主DLL和从DLL。主DLL可以配置成将第一参考时钟延迟某个量，并且提供与该第一参考时钟的延迟量相对应的参考延迟值。从DLL可以配置成基于所接收到的配置延迟值将第二参考时钟延迟第二特定量。所述集成电路还包括接口单元，该接口单元耦合到所述存储器PHY单元，并且可以配置成基于参考延迟值生成所述配置延迟值。所述集成电路还包括功率管理单元，该功率管理单元耦合到所述接口单元，并且可以配置成提供关于所述第二参考时钟的频率正在变成新频率的指示。响应于接收到该指示，所述接口单元可以配置成利用预定缩放值生成与所述新频率相对应的新配置延迟值，并且将该新配置延迟值提供给所述存储器PHY单元。

附图说明

图1是集成电路的一种实施方式的框图，该集成电路包括具有DLL和控制单元的存储器接口。

图2是例示图1所示的存储器接口的实施方式的更具体方面的框图。

图3是描述图1和图2所示的存储器接口的操作方面的流程图。

图4是包括图1的集成电路的系统的一种实施方式的框图。

具体的实施方式作为例子在附图中示出并且将在此具体描述。然而，应当理解，即使仅仅是参考一个特定的特征描述了单个实施方式，附图与具体描述也不是要把权利要求限定到所公开的特定实施方式。相反，其用意是要覆盖对受益于本公开的本领域技术人员来说很显然的所有修改、等同和另选方案。除非另外声明，否则本公开中所提供的特征的例子是例示性的，而不是约束性的。

如贯穿本说明书所使用的，词“可以”是在许可的意义(即，意味着有可能)而不是强制的意义(即，意味着必须)上使用的。类似地，词“包括”意味着包括但不限于。

各种单元、电路或者其它部件可以描述为“配置成”执行一个或多个任务。在这种背景下，“配置成”是结构的广义叙述，通常意味着具有在操作期间执行所述一个任务或多个任务的“电路”。如此，即使当单元/电路/部件当前未处于工作状态时，所述单元/电路/部件也可以配置成执行所述任务。总的来说，构成对应于“配置成”的结构的电路可以包括硬件电路。类似地，为了便于描述，可以将各种单元/电路/部件描述为执行一个或多个任务。这种描述应当解释为包括术语“配置成”。记载配置成执行一个或多个任务的单元/电路/部件是要明确地不援引35U.S.C§112第六段对单元/电路/部件的解释。

本公开的范围包括在此(明确地或者暗示地)公开的任何特征或者特征的组合或者其任何概括，不管其是否缓解了在此所指出的任何或者全部问题。相应地，可以在本申请(或者对其请求优先权的申请)的申请期间针对任何这种特征组合给出新权利要求。特别地，参考所附权利要求，来自从属权利要求的特征可以与独立权利要求的那些特征组合，而且来自各独立权利要求的特征可以以任何合适的方式组合而不仅仅是所附权利要求中所列举的特定组合。

具体实施方式

现在转向图1，示出了包括存储器接口的集成电路的一种实施方式的框图。集成电路10包括耦合到功率管理器15和存储器控制器18的处理单元12。功率管理器15和存储器控制器18各自都还耦合到存储器PHY接口20，该存储器PHY接口20又经存储器互连33耦合到存储器单元35。在一种实施方式中，集成电路10可以看作片上系统(SOC)。

在各种实施方式中，处理单元12可以包括一个或多个处理器内核与一个或多个高速缓冲存储器(未示出)。处理器内核可以执行应用软件及操作系统(OS)软件。OS可以控制集成电路的各种特征和功能。例如，依赖于系统性能设置，OS或者其它系统软件可以请求系统时钟频率的变化，其中系统时钟包括驱动存储器互连33的时钟。

存储器单元35可以代表任何类型的存储器。在一种实施方式中，存储器设备35可以代表动态RAM(DRAM)设备族中的一个或多个随机存取存储器(RAM)存储器设备，如以下联系图4的描述所描述的。相应地，存储器互连33可以包括多种数据路径、数据选通(strobe)路径、以及地址与命令路径(都没有示出)。

在一种实施方式中，功率管理器15配置成提供由集成电路10的部件使用的时钟。如图所示，功率管理器15向存储器控制器18和存储器PHY接口20提供Mem_Clk和Mem_Clk_f信号，还向系统提供其它时钟信号。Mem_Clk信号可以用作存储器系统内核时钟，而且可以由存储器控制器18、存储器PHY接口20和存储器单元35使用。Mem_Clk_f信号可以由存储器PHY接口20中的DLL单元30用作训练时钟。

在一种实施方式中，存储器PHY接口20用作物理接口层(PHY)单元29的控制与配置接口。如图1中所示，存储器PHY接口20包括耦合到PHY 29的控制单元22。PHY 29包括延迟锁定环(DLL)单元30。DLL单元30包括可配置成获取并锁定到参考时钟(Mem_Clk_f)的特定边缘上的主DLL(MDLL)32，以及可以配置成提供由存储器互连33使用的第二参考时钟(例如，Mem_Clk)的一个或多个延迟版本的一个或多个从DLL(SDLL)34。更特别地，在一种实现中，MDLL 32可以用于锁定到Mem_Clk_f，并且向控制单元22提供与MDLL 32的延迟线用来将Mem_Clk_f信号延迟一个完整时钟周期的延迟元件的个数相对应的延迟值。SDLL可以用于控制对存储器互连33的计时。特别地，SDLL 34可以提供具有相位偏移的时钟信号，其可以用于将数据选通放置在存储器互连33的时钟窗口的中央。在一种实现中，相位偏移可以是90度，但是在其它实施方式中可以使用其它的相位偏移。每个SDLL 34都可以配置成基于与每个SDLL 34的各相应延迟线中所使用的延迟元件的个数相对应的延迟值来提供特定的相位偏移。

在一种实施方式中，控制单元22可以配置成控制DLL单元30的操作。在一种实施方式中，控制单元22可以使用控制寄存器和查找表(都在图2中示出)来控制操作，例如MDLL 32的训练和每个SDLL34的相位延迟的配置。在一种实施方式中，控制单元22可以以特定的间隔向MDLL 32提供训练信号。此外，控制单元22可以向SDLL 34提供延迟值，以便生成具有正确相位偏移的时钟。

此外，如以下进一步描述的，功率管理器15可以响应于系统请求而改变一个或多个系统时钟的频率。功率管理器15可以响应于来自处理器12的请求而把来自例如表16的频率信息和频率改变指示提供给存储器控制器18。响应于检测到频率改变指示的断言(assertion)，存储器控制器18可以启动与功率管理器15的握手通信(handshake)，以确保到新频率的平滑过渡。应当指出，所断言的信号是指过渡到其有效(active)状态的信号。更特别地，如果信号是低电平有效信号，则认为当信号电平处于逻辑低电平时它被断言。相反，如果信号是高电平有效信号，则认为当信号电平处于逻辑高电平时它被断言。

如果频率改变是由系统软件或OS请求的，则在允许频率改变发生之前，可能需要存储器控制器18使存储器互连33静默(quiesce)。更特别地，系统软件或者OS可以通知功率管理器15，功率管理器15又向存储器控制器18断言频率改变请求指示。作为握手通信的一部分，并且响应于该请求，存储器控制器18可以等待，直到所有进行中(in-flight)的存储器事务都已经完成，例如，通过预充电存储体(bank)及漏电刷新(draining refresh)来准备存储器单元。在确认该请求之后，存储器控制器18可以不开始对存储器单元35的任何新的存储器事务。通过改变频率并为存储器控制器18提供与新频率相对应的频率选择信息，功率管理器15可以启动频率改变。一旦频率改变已经改变，功率管理器15就可以解除对该请求的断言，而且存储器控制器18可以确认该解除断言。由于存储器互连33在频率改变完成之前都保持空闲，因此MDLL 32和SDLL 34在频率改变期间能够越快地提供稳定的时钟，存储器互连33就能够越快地再次使用。

相应地，如以下联系图2和图3的描述更具体描述的，为了减少改变存储器互连33的时钟频率所需的时间，在一种实施方式中，功率管理器15可以提供Mem_Clk_f信号作为不改变的固定频率训练时钟信号，由此除去了响应于频率变化而重新训练MDLL 32的必要性。在一种实现中，Mem_Clk_f信号的频率可以设于最高存储器时钟频率。此外，控制单元22可以使用由功率管理器15通过存储器控制器18提供的频率选择信息，来访问(图2中所示的)查找表，并使用其中的值来更新SDLL 34用于新频率的延迟值，而不需要重新训练SDLL 34。应当指出，尽管Mem_Clk_f信号在一种实施方式中是固定的，但是构想在其它实施方式中Mem_Clk_f信号可以不是固定频率时钟信号而且可以在频率变化期间改变。

参考图2，示出了例示图1的存储器PHY接口20的实施方式的更具体方面的框图。为了清晰与简化，对与图1所示的部件对应的部件相同地进行编号。存储器PHY接口20包括控制单元22，控制单元22又包括查找表222和控制寄存器223。存储器PHY接口20还包括PHY 29，PHY 29包括DLL单元30。如图所示，DLL单元30包括MDLL 32及一个或多个SDLL 34。PHY 29向存储器互连33提供物理层信令。如图所示，SDLL 34提供一个或多个具有相位偏移的时钟，其可以由PHY 29中的逻辑用于提供数据选通(例如，DQS)。

如上所述，控制单元22可以从存储器控制器18接收频率选择信号，而且，在一种实施方式中，还接收频率请求指示。频率选择信号可以指示存储器控制器18工作的频域。在一种实施方式中，有四个频域。这四个域包括与存储器控制器18和存储器单元35相对应的最大额定频率的域0；与最大频率的大约一半相对应的域1；与域1的频率的大约一半相对应的域2；及与域2的频率的大约一半相对应的域3。在一种实现中，域0频率可以是400MHz。应当指出，在其它实施方式中，可以使用其它个数的频域和不同的频率。

如图所示，查找表222包括四个条目。每个条目对应于一个频域。相应地，在所例示的实施方式中，每个条目都包括两个字段，即一个域字段以及一个倍数或“缩放值”字段。在一种实施方式中，控制单元22中的逻辑可以使用频率选择信号来索引到查找表222中。每个条目中的倍数字段可以由控制单元22用来生成用于SDLL 34的延迟值。例如，如果存储器控制器18在域0中并由此在400MHz中工作，则倍数是1x倍数。控制单元22使用由MDLL 32返回的MDLL锁定值来计算SDLL 34应当用来提供正确相位偏移并置中选通的延迟元件个数(例如，delay_s)。更特别地，MDLL锁定或者“参考”值可以用特定的数来除，以便获得在MDLL的基本频率处的基本延迟或者基本相位偏移值。然后，对于系统正工作的频域，缩放该参考延迟。例如，为了在域0中获得90度的偏移，控制单元22可以用四去除MDLL锁定值，然后应用表中的倍数。1x倍数使控制单元22使用所计算出的基本延迟值本身。然而，如果存储器控制器18在域1中工作，则频率是最大值的一半，而且，为了维持相同的相位偏移，延迟元件的个数需要加倍。相应地，域1字段中的倍数是2x倍数。对于剩余的域也是一样。查找表222可以由系统软件来编程。在一种实施方式中，当查找表222被编程时，功率管理器15中的表16也可以利用相同的域值来编程，使得两个单元彼此同步。应当指出，在各种实施方式中，查找表222可以利用诸如RAM的存储器、或寄存器或者期望的任何类型的存储设备来实现。

在一种实施方式中，通过写到控制寄存器223中的特定寄存器中，控制单元22可以影响PHY 29中的变化。类似地，当MDLL 32在训练期间锁定到Mem_Clk_f信号并生成锁定值时，控制单元22可以采样该值并将其存储在控制寄存器223中的一个中。

图3是描述图1和图2的存储器接口的操作方面的流程图。现在共同参考图1至图3并且在图3的块301开始，一旦系统初始化，系统软件(在一种实施方式中可以是OS)就可以利用频域值和对应的倍数值来初始化频率查找表222和表16。

此外，MDLL 32可以获取并锁定到Mem_Clk_f信号，而且SDLL34可以接收并延迟Mem_Clk信号(块303)。更特别地，一旦MDLL32锁定，MDLL 32就可以将延迟锁定值通过例如控制寄存器223发送回到控制单元22。控制单元22可以与查找表222中的倍数值相结合地使用该锁定值，来确定SDLL 34将使用的延迟元件的个数。控制单元22可以将该延迟值经控制寄存器223发送到SDLL 34，而且SDLL34可以应用该新延迟值来延迟Mem_Clk信号，以便提供适当的相位偏移。

在一种实施方式中，存储器单元35可以低于全速地运行。相应地，在初始化期间，存储器控制器18和功率管理器15可以参与初始化握手通信协议，以建立用于存储器内核时钟的引导频率(bootfrequency)。一旦完成了初始化序列，存储器控制器18就可以通知功率管理器15可以使用正常的工作频率了。

在正常工作期间，存储器系统可以在所建立的存储器内核时钟频率下工作(块305)。如此，控制单元22可以配置成以由控制单元22所确定的正常训练间隔来将训练信号发送到MDLL。然而，如上所述，依赖于各种参数，例如系统利用率、性能需求、电池电压等，OS可以请求存储器内核时钟(例如，Mem_Clk)的频率的改变(块307)。如果OS请求频率改变，则功率管理器15可以断言频率变化指示，以启动频率改变握手通信。在握手通信期间，存储器控制器18可以如上所述地使存储器互连33静默(块309)。

功率管理器15改变Mem_Clk信号的频率，并将频率信息提供给存储器控制器18(块311)。存储器控制器18可以向存储器PHY接口20通知该频率变化，并将频率选择信息提供给控制单元22(块313)。更特别地，在一种实施方式中，存储器控制器18可以通过断言和/或把断言的频率改变请求信号与频域提供给存储器PHY接口20的控制单元22来启动与存储器PHY接口20的握手通信。

在一种实施方式中，响应于接收到频域信息，控制单元22配置成计算并确定SDLL 34将使用的延迟元件的个数(块315)。如上所述，控制单元22可以使用由MDLL 32提供的锁定值来计算基本延迟值(即，将在域0中使用的延迟值)。然后，控制单元22可以利用频域信息访问查找表222。控制单元22可以应用查找表的条目中的倍数值来计算用于SDLL 34的新延迟值。

控制单元22可以将新的延迟值提供给SDLL 34。在一种实施方式中，控制单元22可以将新的延迟值写到控制寄存器223(块317)。控制单元22可以将确认发送回存储器控制器18。作为响应，存储器控制器18可以通知功率管理器15。如以上联系对块305的描述所描述的那样，操作继续前进。

转向图4，示出了包括集成电路10的系统的一种实施方式的框图。系统400包括耦合到一个或多个外围设备407和系统存储器405的图1的集成电路10的至少一个实例。系统400还包括可以向集成电路10提供一个或多个电源电压并向存储器405和/或外围设备407提供一个或多个电源电压的电源401。在有些实施方式中，可以包括集成电路10的多于一个的实例。

依赖于系统的类型，外围设备407可以包括任何期望的电路。例如，在一种实施方式中，系统400可以包括在移动设备(例如，个人数字助理(PDA)、智能电话，等等)中，而外围设备407可以包括用于各种类型的无线通信的设备中，例如WiFi、蓝牙、蜂窝、全球定位系统，等等。外围设备407还可以包括附加的存储设备，包括RAM存储设备、固态存储设备或者盘存储设备。外围设备407可以包括用户接口设备，例如显示屏(包括触摸显示屏或者多触摸显示屏)、键盘或者其它输入设备、传声器、扬声器，等等。在其它实施方式中，系统400可以包括在任何类型的计算系统(例如，台式个人计算机、膝上型计算机、工作站、上网机(net top)等)中。

系统存储器405可以包括任何类型的存储器。例如，如以上联系图1所描述的，系统存储器405可以在DRAM族中，例如同步DRAM(SDRAM)、双数据速率的(DDR、DDR2、DDR3等)或者其任何低功率版本。然而，系统存储器405也可以在SDRAM、静态RAM(SRAM)或者其它类型的RAM等中实现。

尽管以上已经相当具体地对实施方式进行了描述，但是，一旦完全理解了以上公开内容，各种变体与修改对本领域技术人员来说将变得显而易见。以下权利要求应当解释为包含所有这种变体与修改。

Claims

1.一种集成电路(10)，包括：

存储器物理层(PHY)单元(29)，包括：

主延迟锁定环(DLL)(32)，配置成延迟第一参考时钟，并提供与所述第一参考时钟的延迟量相对应的参考延迟值，其中所述第一参考时钟是固定频率时钟信号；及

从DLL(34)，配置成基于所接收到的配置延迟值将第二参考时钟延迟第二特定量；

接口单元(20)，耦合到所述存储器PHY单元，并且配置成基于所述参考延迟值生成所述配置延迟值；及

功率管理单元(15)，耦合到所述接口单元，并且配置成提供关于所述第二参考时钟的频率正变成新频率的指示，

其中，响应于接收到所述指示，所述接口单元配置成利用预定缩放值生成与所述新频率相对应的新配置延迟值，并且将该新配置延迟值提供给所述存储器PHY单元。

2.如权利要求1所述的集成电路，其中，所述接口单元包括具有第一查找表(222)的控制单元(22)，所述第一查找表(222)包括多个条目，每个条目对应于所述第二参考时钟的一个不同频率，其中每个条目存储相应的预定缩放值。

3.如权利要求2所述的集成电路，其中，所述控制单元配置成通过用预定值来除所述参考延迟值并利用与所述新频率相对应的预定缩放值缩放其结果，来计算所述新配置延迟值。

4.如权利要求3所述的集成电路，其中，所述控制单元包括控制寄存器(223)，该控制寄存器(223)配置成响应于用所述新配置延迟值写入而利用所述新配置延迟值更新所述从DLL。

5.如权利要求2所述的集成电路，其中，所述第一查找表是可编程的。

6.如权利要求1所述的集成电路，其中，所述参考延迟值对应于在所述主DLL的延迟线中用于延迟所述第一参考时钟一个时钟周期的延迟元件的个数。

7.如权利要求1所述的集成电路，其中，所述功率管理单元配置成生成所述第一参考时钟和第二参考时钟，并改变所述第二参考时钟的频率。

8.如权利要求2所述的集成电路，其中，所述功率管理单元包括第二查找表(16)，该第二查找表(16)包括第二多个条目，每个条目对应于所述第二参考时钟的不同频率，其中每个条目存储与所述第一查找表相同的相应预定缩放值。

9.如权利要求1所述的集成电路，还包括耦合到所述接口单元和所述功率管理单元的存储器控制器(18)，其中该存储器控制器配置成参与和所述功率管理单元的握手通信协议，以在所述存储器PHY单元为频率改变做好准备时通知所述功率管理单元。

10.如权利要求9所述的集成电路，其中，所述存储器PHY单元包括存储器互连(33)，该存储器互连(33)包括用于连接到存储器设备的多条数据信号路径，其中所述存储器控制器配置成在通知所述功率管理单元之前完成已经在所述存储器互连上启动的所有事务。

11.一种用于在频率改变期间训练高效延迟锁定环(DLL)的方法，包括：

存储器PHY单元(29)的主DLL(32)接收第一参考时钟，其中所述第一参考时钟是固定频率时钟信号；

延迟所述第一参考时钟，并且提供与所述第一参考时钟的延迟量相对应的参考延迟值；

从延迟锁定环(34)接收第二参考时钟；

基于所接收到的配置延迟值将所述第二参考时钟延迟特定量；

基于所述参考延迟值生成所述配置延迟值；

接收关于所述第二参考时钟的频率正变成新频率的指示；及

其中，响应于接收到所述指示，利用预定的缩放值生成与所述新频率相对应的新配置延迟值，并且将该新配置延迟值提供给所述存储器PHY单元。

12.如权利要求11所述的方法，还包括在具有多个条目的查找表(222)的每个条目中存储相应的预定缩放值，其中每个相应的预定缩放值对应于所述第二参考时钟的不同频率。

13.如权利要求12所述的方法，还包括通过用预定值来除所述参考延迟值并且用与所述新频率相对应的预定缩放值去乘其结果，来计算所述新配置延迟值。

14.如权利要求13所述的方法，还包括将所述新配置延迟值写到配置寄存器(223)，以便利用所述新配置延迟值来更新所述从延迟锁定环。

15.如权利要求11所述的方法，还包括响应于接收到所述关于所述第二参考时钟的频率正改变的指示而启动握手通信。

16.如权利要求12所述的方法，还包括编程所述查找表中的预定缩放值。

17.如权利要求11所述的方法，其中，所述参考延迟值对应于所述主DLL的延迟线中用以将所述第一参考时钟延迟一个时钟周期的延迟元件的个数。

18.如权利要求11所述的方法，还包括功率管理单元(15)生成所述第一参考时钟和第二参考时钟，并改变所述第二参考时钟的频率。

19.如权利要求18所述的方法，还包括存储器控制器(18)参与和所述功率管理单元的握手通信协议，并且在所述存储器PHY单元为频率改变做好准备时通知所述功率管理单元。

20.如权利要求18所述的方法，还包括：在通知所述功率管理单元之前，所述存储器控制器完成在存储器互连上已经启动的所有事务。