KR20120053553A - 액정 표시 장치 및 그 제조 방법 - Google Patents

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Abstract

액정 표시 장치 및 그 제조 방법이 제공된다. 액정 표시 장치는 기판 상의 화소 셀들, 및 상기 화소 셀들에 공통 전압을 공급하고 상기 기판 상에 차례로 적층된 제1 내지 제3 배선 패턴을 포함하는 공통 전압 배선을 포함하되, 상기 각 화소 셀들은 하부 전극 및 상기 하부 전극 상의 상부 전극을 포함하는 스토리지(storage) 커패시터를 포함하고, 상기 제2 배선 패턴은 상기 상부 전극과 서로 동일한 물질을 포함하고 서로 동일한 공정에서 제공될 수 있다.

Description

액정 표시 장치 및 그 제조 방법{Liquid crystal display device and method of fabricating the same}
본 발명은 액정 표시 장치 및 그 제조 방법에 관한 것이다.
일반적으로 액정 표시 장치는 전계 생성 전극이 각각 형성된 박막 트랜지스터 기판과 컬러 필터 기판을 전극이 형성된 면이 마주 대하도록 배치하고 두 기판 사이에 액정을 주입한 후, 전극에 전압을 인가하여 생성되는 전기장에 의해 액정을 움직이게 함으로써, 이에 따라 달라지는 빛의 투과율에 의해 화상을 표현하는 장치이다.
이러한 액정 표시 장치는, 초박형, 경량, 고신뢰성, 저소비전력 특성에 기인하여 개인용 컴퓨터, 텔레비전뿐만 아니라, 휴대형 개인 정보 단말기, 휴대 전화 등 모바일(Mobile) 정보 기기에 많이 사용되고 있다.
본 발명의 일 기술적 과제는 고 신뢰성을 갖는 액정 표시 장치 및 그 제조 방법을 제공하는 데 있다.
본 발명의 다른 기술적 과제는 고효율의 액정 표시 장치 및 그 제조 방법을 제공하는 데 있다.
상기 기술적 과제들을 해결하기 위해 본 발명은 액정 표시 장치를 제공한다. 상기 액정 표시 장치는 기판 상의 화소 셀들, 및 상기 화소 셀들에 공통 전압을 공급하고, 상기 기판 상에 차례로 적층된 제1 내지 제3 배선 패턴을 포함하는 공통 전압 배선을 포함하되, 상기 각 화소 셀들은 하부 전극 및 상기 하부 전극 상의 상부 전극을 포함하는 스토리지(storage) 커패시터를 포함하고, 상기 제2 배선 패턴은 상기 상부 전극과 서로 동일한 물질을 포함하고, 서로 동일한 공정에서 제공된다.
상기 제2 배선 패턴은 상기 상부 전극과 서로 동일한 레벨에 위치할 수 있다.
상기 각 화소 셀들은 트랜지스터를 더 포함하고, 상기 트랜지스터는 상기 기판 상의 반도체 패턴, 상기 반도체 패턴과 중첩되는 게이트 전극, 상기 반도체 패턴 및 상기 게이트 전극 사이의 게이트 절연막, 및 상기 게이트 전극 양측의 상기 반도체 패턴과 접촉하는 소스 및 드레인 전극들을 포함하되, 상기 제1 배선 패턴은 상기 게이트 전극과 서로 동일한 물질을 포함하고 서로 동일한 공정에서 제공될 수 있다.
상기 제1 배선 패턴 및 상기 게이트 전극은 서로 다른 레벨에 위치할 수 있다.
상기 제1 배선 패턴 및 상기 게이트 전극은 서로 동일한 레벨에 위치할 수 있다.
상기 제3 배선 패턴 및 상기 소스 및 드레인 전극들은 상기 제3 배선 패턴과 동일한 공정에서 제공될 수 있다.
상기 제1 배선 패턴은 상기 하부 전극과 서로 동일한 물질을 포함하고, 서로 동일한 공정에서 제공될 수 있다.
상기 제1 배선 패턴 및 상기 하부 전극은 서로 동일한 레벨에 위치할 수 있다.
상기 제2 및 제3 배선 패턴들은 직접 접촉하고, 상기 제1 및 상기 제2 배선 패턴들 사이의 유전막을 더 포함할 수 있다.
상기 공통 전압 배선은 상기 유전막 및 상기 제2 배선 패턴을 관통하여 상기 제1 및 제2 배선 패턴들을 연결하는 콘택 플러그를 더 포함할 수 있다.
상기 제1 및 제2 배선 패턴들은 서로 동일한 물질을 포함하고, 상기 제1 및 제2 배선 패턴들은 상기 제3 배선 패턴들과 서로 다른 물질을 포함할 수 있다.
상기 공통 전압 배선은 상기 기판의 가장자리 부분 상에 배치되어, 상기 화소셀들을 둘러쌀 수 있다.
상기 기술적 과제들을 해결하기 위해 본 발명은 액정 표시 장치의 제조 방법을 제공한다. 상기 액정 표시 장치의 제조 방법은 서로 이격된 배선 영역 및 화소 영역을 포함하는 기판을 준비하는 것, 상기 배선 영역 상의 제1 배선 패턴, 및 상기 화소 영역 상의 하부 전극을 형성하는 것, 상기 제1 배선 패턴 및 상기 하부 전극을 덮는 유전막을 형성하는 것, 상기 유전막 상에 제1 도전막을 형성하는 것, 및 상기 제1 도전막을 패터닝하여 상기 제1 배선 패턴과 중첩되는 제2 배선 패턴 및 상기 하부 전극과 중첩되는 상부 전극을 형성하는 것을 포함한다.
상기 제1 배선 패턴 및 상기 하부 전극을 형성하는 것은, 상기 기판의 전면 상에 제2 도전막을 형성하는 것, 및 상기 제2 도전막을 패터닝하는 것을 포함할 수 있다.
상기 제1 및 제2 도전막들은 서로 동일한 물질을 포함할 수 있다.
상기 제2 도전막을 패터닝하는 것은, 상기 화소 영역 상에 상기 하부 전극과 이격된 게이트 전극을 형성하는 것을 더 포함할 수 있다.
상기 액정 표시 장치의 제조 방법은 상기 게이트 전극과 중첩되는 반도체 패턴을 형성하는 것, 상기 기판의 전면 상에 상기 반도체 패턴 및 상기 게이트 전극을 덮는 유전막을 형성하는 것, 상기 유전막을 패터닝하여, 상기 게이트 전극 양측의 상기 반도체 패턴을 노출하는 화소 영역 콘택홀들을 형성하는 것, 상기 유전막 상에 제3 도전막을 형성하는 것, 및 상기 제3 도전막을 패터닝하여 상기 제2 배선 패턴과 중첩되는 제3 배선 패턴 및 상기 화소 영역 콘택 홀들에 내에 상기 반도체 패턴과 접촉하는 소스 및 드레인 전극들을 형성하는 것을 더 포함할 수 있다.
상기 유전막은 상기 제1 및 제2 배선 패턴 사이에도 형성되고, 상기 유전막을 패터닝하는 것은 상기 제2 배선 패턴 및 상기 유전막을 관통하여 상기 제1 배선 패턴을 노출하는 배선 영역 콘택 홀을 형성하는 것을 포함할 수 있다.
본 발명에 따르면, 기판 상에 화소셀들 및 상기 화소셀들에 공통전압을 공급하는 공통 전압 배선이 제공된다. 각 화소셀들은 하부 전극 및 하부 전극 상의 상부 전극을 포함하는 스토리지 커패시터를 포함하고, 공통 전압 배선은 기판 상에 차례로 적층된 제1 내지 제3 배선 패턴들을 포함하되, 제2 배선 패턴은 상부 전극과 동일한 물질로 형성되고 동일한 공정에서 제공된다. 이로써, 공통 전압 배선의 저항이 감소하여, 고 신뢰성 및 고 효율의 액정 표시 장치가 제공될 수 있다.
도 1 은 본 발명의 실시 예에 따른 액정 표시 장치를 설명하기 위한 회로도이다.
도 2 는 본 발명의 실시 예에 따른 액정 표시 패널 내에 포함된 화소셀을 설명하기 위한 것으로, 도 1에서 도시된 액정 표시 패널의 화소셀을 예시적으로 보여주는 도면이다.
도 3 은 본 발명의 실시 예에 따른 액정 표시 장치에 포함된 공통 전압 배선을 설명하기 위한 도면이다.
도 4 는 본 발명의 실시 예에 따른 액정 표시 장치에 포함된 공통 전압 배선을 설명하기 위한 것으로, 도 3의 A-A' 및 B-B' 을 따라 취한 단면도이다.
도 5a 내지 도 5c 는 본 발명의 실시 예에 따른 액정 표시 장치에 포함된 공통 전압 배선의 제조 방법을 설명하기 위한 단면도들이다.
도 6 는 본 발명의 실시 예에 따른 액정 표시 장치에 포함된 공통 전압 배선의 변형 예를 설명하기 위한 단면도이다.
도 7a 내지 도 7c 는 본 발명의 실시 예에 따른 액정 표시 장치에 포함된 공통 전압 배선의 제조 방법의 변형 예를 설명하기 위한 단면도들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 발명의 실시 예에 따른 액정 표시 장치가 설명된다. 도 1 은 본 발명의 일 실시 예에 따른 액정 표시 장치를 설명하는 블록도이다.
도 1 을 참조하면, 본 발명의 실시 예에 따른 액정 표시 장치는 타이밍 제어부(110), 게이트 구동부(120), 데이터 구동부(130), 공통 전압 생성부(150), 및 액정 표시 패널(140)을 포함할 수 있다.
상기 타이밍 제어부(110)는 게이트 제어 신호(GCS), 및 데이터 제어 신호(DCS)를 생성할 수 있다. 상기 타이밍 제어부(110)는 상기 게이트 제어 신호(GCS)를 상기 게이트 구동부(120)에 전달하고, 상기 데이터 제어 신호(DCS)를 상기 데이터 구동부(130)에 전달할 수 있다. 상기 타이밍 제어부(110)는 화소 데이터 신호(RGB)를 상기 데이터 구동부(130)에 전달할 수 있다.
상기 게이트 구동부(120)는 상기 게이트 제어 신호(GCS)를 입력받아, 복수의 게이트 라인들(GL1~GLn) 중 어느 하나를 선택하여, 선택된 게이트 라인에 게이트 전압을 인가할 수 있다. 상기 게이트 구동부(120)는 상기 게이트 제어 신호(GCS)에 응답하여 상기 게이트 라인들(GL1~GLn)로 공급되는 상기 게이트 전압의 타이밍을 조절할 수 있다.
예를 들어, 상기 게이트 구동부(120)는 제1 게이트 라인(GL1)부터 상기 제n 게이트 라인(GLn)까지 순차적으로 상기 게이트 전압을 인가할 수 있다. 상기 게이트 전압이 인가된 상기 선택된 게이트 라인과 연결된 화소셀들에 포함된 스위칭 트랜지스터는들은 턴온(turn-on)될 수 있고, 상기 게이트 전압이 인가되지 않은 비선택된 게이트 라인들과 연결된 화소셀들에 포함된 스위칭 트랜지스터들은 턴오프(turn-off)될 수 있다. 동일한 게이트 라인에 연결된 화소셀에 포함된 트랜지스터들은 동시에 턴온(turn-on) 또는 턴오프(turn-off)될 수 있다. 상기 게이트 구동부(120)는 상기 액정 표시 패널(140)이 형성된 기판 상에 직접 형성될 수 있다.
상기 데이터 구동부(130)는 화소 데이터 신호들(RGB) 및 데이터 전압 제어 신호(DCS)를 입력받을 수 있다. 상기 데이터 구동부(130)는 상기 계조 변환된 화소 데이터 신호(RGB)를 아날로그 전압으로 변환하여, 데이터 라인들(DL1~DLm)에 데이터 출력 전압을 공급할 수 있다.
상기 액정 표시 패널(140)은 복수의 화소셀들(145)을 포함할 수 있다. 상기 액정 표시 패널(140) 및 상기 화소셀들(145)을 도 2 를 참조하여 설명한다.
도 2 는 본 발명의 실시 예에 따른 액정 표시 패널 내에 포함된 화소셀을 설명하기 위한 것으로, 도 1에서 도시된 액정 표시 패널(140)의 화소셀(145)을 예시적으로 보여주는 도면이다. 간결한 설명을 위해, 제 n 게이트 라인(GLn) 및 제 m 데이터 라인(DLm)에 연결된 화소를 도시하였다.
도 1 및 도 2 를 참조하면, 상기 액정 표시 패널(140)은 복수의 게이트 라인들(GL1~GLn)과 복수의 데이터 라인들(DL1~DLm)이 구비된 제1 기판 구조체(200), 상기 제1 기판 구조체(200)과 마주하는 제2 기판 구조체(300), 및 상기 제1 기판 구조체(200)과 상기 제2 기판 구조체(300) 사이에 개재된 액정층(미도시)을 포함할 수 있다. 상기 액정 표시 패널(140)은 상기 게이트 라인들(GL1~GLn)과 상기 데이터 라인들(DL1~DLm)에 연결된 복수의 화소셀들(145)을 포함할 수 있다.
상기 복수의 게이트 라인들(GL1~Gln)은 제1 방향으로 나란히 연장할 수 있고, 상기 복수의 데이터 라인들(DL1~DLm)은 상기 제1 방향에 수직한 제2 방향으로 나란히 연장할 수 있다.
각각의 상기 화소셀들(145)은 하나의 게이트 라인 및 하나의 데이터 라인과 연결될 수 있다. 상기 제1 방향으로 연장하는 복수의 화소셀들(145)은 행을 구성할 수 있고, 상기 제2 방향으로 연장하는 복수의 화소셀들(145)은 열을 구성할 수 있다. 동일한 행에 포함된 화소셀들(145)은 동일한 게이트 라인에 연결될 수 있고, 동일한 열에 포함된 화소셀들(145)은 동일한 데이터 라인에 연결될 수 있다. 상기 게이트 라인들(GL1~GLn)은 인섭한 상기 행들 사이에서 연장할 수 있고, 상기 데이터 라인들(DL1~DLm)은 인접한 상기 열들 사이에서 연장할 수 있다.
각각의 상기 화소셀들(145)은 상기 데이터 라인(DLm)에 연결되는 트랜지스터(T), 이에 연결된 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 트랜지스터(T)는 예컨대, 제어단이 상기 번째 게이트 라인(GLn)에 연결되고, 입력단이 상기 데이터 라인(DLm)에 연결되며, 출력단이 상기 액정 커패시터(Clc) 및 상기 스토리지 커패시터(Cst)에 연결될 수 있다. 상기 액정 커패시터(Clc)는 상기 제1 기판 구조체(200)의 화소 전극(290)과 상기 제2 기판 구조체(300)의 공통 전극(310)을 두 단자로 하며, 상기 화소 전극(290)과 상기 공통 전극(310) 사이에 개재된 액정층(미도시)이 유전체 역할을 하여 형성될 수 있다. 상기 화소 전극(290)은 상기 트랜지스터(T)와 연결되고, 상기 공통 전극(310)은 상기 제2 기판 구조체(300)의 전면에 형성되어 공통 전압(Vcom)을 인가받을 수 있다.
상기 스토리지 커패시터(Cst)는 상기 제1 기판 구조체(200)에 구비된 하부 전극, 상기 하부 전극 상에 배치되고 상기 화소 전극(290)과 연결된 상부 전극, 및 상기 하부 및 상부 전극들 사이의 절연체로 형성될 수 있다. 이때, 상기 하부 전극에는 상기 공통 전압(Vcom)과 동일한 레벨의 스토리지 전압(Vst)이 인가될 수 있다.
각 화소셀들(145)은 적색, 녹색, 및 청색 중 어느 하나의 색상을 표시할 수 있다. 상기 화소 전극(290)에 대응하는 상기 제2 기판 구조체(300)의 일부 영역에 상기 적색, 녹색, 및 청색 중 어느 하나를 표시하기 위한 컬러필터(320)가 구비될 수 있다.
상기 액정 커패시터(Clc)의 화소 전극(290)에 인가되는 데이터 출력 전압과 상기 공통 전극(310)에 인가되는 공통 전압(Vcom)의 차이에 의해, 상기 화소 전극(290) 및 상기 공통 전극(310) 사이의 액정층이 구동할 수 있다. 이로 인해, 상기 화소셀들(145)은 계조 값이 조절될 수 있다.
상기 공통 전압(Vcom)은 상기 공통 전압 생성부(150)에서 생성되어, 상기 공통 전압 배선을 통하여 상기 화소셀들(145) 내로 공급될 수 있다. 상기 공통 전압 배선은 상기 화소셀들(145)을 둘러싸도록 배치될 수 있다. 상기 공통 전압 배선은 상기 스토리지 커패시터(Cst)의 상기 상부 전극과 동일한 물질을 포함할 수 있다. 이를, 도 3 및 도 4 를 참조하여 설명한다.
도 3 및 도 4는 본 발명의 실시 예에 따른 액정 표시 장치에 포함된 공통 전압 배선을 설명하기 위한 것으로, 도 3 은 도 2 에 도시된 제1 기판 구조체(200)의 일부분을 나타내는 도면이고, 도 4 는 도 3의 A-A' 및 B-B' 을 따라 취한 단면도이다.
도 3 및 도 4 를 참조하면, 배선 영역(IA, Interconnection area) 및 화소 영역(PA, pixel area)을 포함하는 기판(202)이 준비될 수 있다. 상기 화소 영역(PA)에 도 2 를 참조하여 설명된 화소셀들(145)에 포함된 트랜지스터(T), 스토리지 커패시터(Cst, storage capacitor), 및 화소 전극(290)이 형성될 수 있고, 상기 배선 영역(IA)에 상기 공통 전압 배선(ICcom)이 형성될 수 있다.
상기 트랜지스터(T)는 상기 기판(202) 상의 반도체 패턴(210), 상기 반도체 패턴(210) 상의 게이트 전극(232), 상기 반도체 패턴(210) 및 상기 게이트 전극(232) 사이의 게이트 절연막(220a), 및 상기 게이트 전극(232) 양측의 상기 반도체 패턴(210)과 접촉하는 드레인 및 소스 전극들(272, 274)을 포함할 수 있다.
상기 스토리지 커패시터(Cst)는 상기 기판(202) 상의 하부 전극(234), 상기 하부 전극(234) 상의 상부 전극(252), 및 상기 하부 및 상부 전극들(234, 252) 사이의 커패시터 유전막(240a)을 포함할 수 있다.
상기 공통 전압 배선(ICcom)은 상기 기판(202) 상에 차례로 적층된 제1 내지 제3 배선 패턴들(236, 256, 276), 및 상기 제1 및 제2 배선 패턴들(236, 256)을 연결하는 콘택 플러그들(278)을 포함할 수 있다.
상기 반도체 패턴(210)은 상기 화소 영역(PA) 내의 상기 기판(202) 상에 형성될 수 있다. 상기 반도체 패턴(210)은 비정질 실리콘 또는 다결정 실리콘을 포함할 수 있다. 이와는 달리, 상기 반도체 패턴(210)은 화합물 반도체 물질을 포함할 수 있다.
절연막(220)이 상기 기판(202)의 전면 상에 배치될 수 있다. 상기 절연막(220)은 상기 반도체 패턴(210)을 덮을 수 있다. 상기 게이트 절연막(220a)은 상기 게이트 전극(232) 및 상기 반도체 패턴(210) 사이에 배치된 상기 절연막(220)의 일부분일 수 있다. 상기 절연막은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중 어느 하나를 포함할 수 있다.
상기 화소 영역(PA)의 상기 절연막(220) 상에 상기 게이트 전극(232) 및 상기 하부 전극(234)이 배치되고, 상기 배선 영역(IA)의 상기 절연막(220) 상에 제1 배선 패턴(236)이 배치될 수 있다. 상기 게이트 전극(232)은 상기 반도체 패턴(210)과 중첩되도록 배치될 수 있다. 상기 게이트 전극(232)은 상기 제1 방향으로 연장하는 게이트 배선(GLn-1, Gln-2)이 상기 제2 방향으로 돌출된 부분일 수 있다. 상기 하부 전극(234)은 상기 게이트 전극(232)과 옆으로 이격되고, 상기 반도체 패턴(210)과 중첩되지 않도록 배치될 수 있다.
상기 게이트 전극(232), 상기 하부 전극(234), 및 상기 제1 배선 패턴(236)은 서로 동일한 물질로 형성될 수 있다. 예를 들어, 상기 게이트 전극(232), 상기 하부 전극(234), 및 상기 제1 배선 패턴(236)은 몰리브덴(Mo), 알루미늄(Al), 은(Ag), 구리(Cu), 크롬(Cr), 티타늄(Ti), 또는 탄탈륨(Ta) 중 적어도 어느 하나를 포함할 수 있다. 상기 게이트 전극(232), 상기 하부 전극(234), 및 상기 제1 배선 패턴(236)은 서로 동일한 공정에서 제공될 수 있다. 이로 인해, 상기 게이트 전극(232), 상기 하부 전극(234), 및 상기 제1 배선 패턴(236)은 서로 동일한 두께를 가질 수 있다. 상기 하부 전극(234) 및 상기 제1 배선 패턴(236)은, 상기 기판(202)의 상부면으로부터 실질적으로 서로 동일한 레벨에 위치할 수 있다. 상기 게이트 전극(232)은 상기 하부 전극(234) 및 상기 제1 배선 패턴(236)보다 상기 기판(202)의 상기 상부면으로부터 높은 레벨에 위치할 수 있다.
상기 게이트 전극(232), 상기 하부 전극(234), 및 상기 제1 배선 패턴(236) 상에 하부 유전막(240)이 배치될 수 있다. 상기 하부 유전막(240)은 상기 게이트 전극(232) 양측의 상기 반도체 패턴(210)을 노출하는 화소 영역 콘택 홀들(242)을 포함할 수 있다. 상기 커패시터 유전막(240a)은 상기 하부 전극(234) 및 상기 상부 전극(252) 사이에 개재된 상기 하부 유전막(240)의 일부분일 수 있다. 상기 하부 유전막(240)은 단일막 또는 다층막으로 형성될 수 있다. 상기 하부 유전막(240)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중 어느 하나를 포함할 수 있다.
상기 화소 영역(PA)의 상기 하부 유전막(240) 상에 상기 하부 전극(234)과 중첩되는 상기 상부 전극(252)이 배치될 수 있다. 상기 배선 영역(IC)의 상기 하부 유전막(240) 상에 상기 제1 배선 패턴(236)과 중첩되는 상기 제2 배선 패턴(256)이 배치될 수 있다. 상기 상부 전극(252) 및 상기 제2 배선 패턴(256)은 서로 동일한 물질로 형성될 수 있다. 이 경우, 상기 상부 전극(252) 및 상기 제2 배선 패턴(256)은 상기 하부 전극(234) 및 상기 제1 배선 패턴(236)과 서로 동일한 물질로 형성될 수 있다. 상기 상부 전극(252) 및 상기 제2 배선 패턴(256)은 서로 동일한 공정에서 제공될 수 있다. 이로 인해, 상기 상부 전극(252) 및 상기 제2 배선 패턴(256)은 서로 동일한 두께를 가질 수 있다. 상기 상부 전극(252) 및 상기 제2 배선 패턴(256)은 상기 기판(202)의 상기 상부면으로부터 실질적으로 서로 동일한 레벨에 위치할 수 있다.
상기 드레인 및 소스 전극들(272, 274)은 상기 화소 영역 콘택 홀들(242) 내에 형성되어, 상기 화소 영역 콘택 홀들(242)에 의해 노출된 반도체 패턴(210)과 접촉할 수 있다. 상기 화소 영역 콘택 홀들(242) 내에, 상기 드레인 및 소스 전극들(272, 274)로 둘러싸인 내부 공간이 정의될 수 있다. 상기 소스 전극(274)은 상기 상부 전극(252)과 접촉할 수 있다. 상기 드레인 전극(272)은 상기 제2 방향으로 연장하는 데이터 라인(DLn-2, DLn-1)이 상기 제1 방향으로 돌출된 부분일 수 있다.
상기 제2 배선 패턴(256)과 중첩되는 상기 제3 배선 패턴(276)은 상기 드레인 및 소스 전극들(272, 274)과 서로 동일한 물질로 형성될 수 있다. 예를 들어, 상기 제3 배선 패턴(276), 상기 드레인 전극(272), 및 상기 소스 전극(274)은 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W), 바나듐(V), 크롬(Cr), 탄탈륨(Ta),또는 티타늄(Ti) 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제3 배선 패턴(276), 상기 드레인 전극(272), 및 상기 소스 전극(274)은 다층막으로 형성될 수 있다. 예를 들어, 상기 제3 배선 패턴(276), 상기 드레인 전극(272), 및 상기 소스 전극(274)은 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)을 포함하는 다층막으로 형성될 수 있다. 상기 제3 배선 패턴(276), 상기 드레인 전극(272), 및 상기 소스 전극(274)은 상기 제1 및 제2 배선 패턴들(236, 256), 상기 상부 및 하부 전극들(252, 234), 및 상기 게이트 전극(232)과 서로 다른 물질로 형성될 수 있다.
상기 콘택 플러그(278)는 상기 제1 및 제2 배선 패턴들(236, 256) 사이의 유전막(240) 및 상기 제2 배선 패턴들(256)을 관통하여, 상기 제1 배선 패턴(236)을 노출하는 배선 영역 콘택홀(244)을 채울 수 있다. 상기 콘택 플러그(278)는 상기 제1 및 제2 배선 패턴들(236, 256)을 전기적으로 연결할 수 있다. 상기 콘택 플러그(278)는 상기 제3 배선 패턴(276), 상기 드레인 및 소스 전극들(272, 274)과 서로 동일한 물질로 형성되고, 서로 동일한 공정에서 제공될 수 있다.
상기 하부 유전막(240) 상에 상기 제3 배선 패턴(276), 상기 드레인 및 소스 전극들(272, 274), 및 상기 상부 전극(252)을 덮는 상부 유전막(280)이 배치될 수 있다. 상기 상부 유전막(280)은 상기 화소 영역 콘택 홀들(242) 내의 상기 내부 공간을 채울 수 있다. 상기 상부 유전막(280)은 상기 소스 전극(274)을 노출하는 콘택 홀을 포함할 수 있다. 상기 상부 유전막(280)은 무기 절연성 물질로 형성될 수 있다. 예를 들어, 상기 상부 유전막(280)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화막 중 어느 하나를 포함할 수 있다. 이와는 달리, 상기 상부 유전막(280)은 유기 절연물질로 형성될 수 있다. 예를 들어, 상기 상부 유전막(280)은 벤조사이클로부텐(benzocyclobutene)과 아크릴(acryl)계 수지(resin)로 구성된 유기 절연 물질을 포함할 수 있다.
상기 화소 전극(290)은 상기 상부 유전막(280) 상에 배치되고, 상기 소스 전극(274)을 노출하는 상기 콘택 홀 내에 형성될 수 있다. 상기 화소 전극(290)은 투명한 도전성 물질을 포함할 수 있다. 예를 들어, 상기 화소 전극(290)은 인듐주석산화물(Induim tin oxide) 또는 인듐아연산화물(induim zinc oxide)를 포함할 수 있다.
본 발명의 실시 예에 따르면, 상기 공통 전압 배선(ICcom)은, 상기 트랜지스터(T)의 상기 게이트 전극(232) 및 상기 스토리지 커패시터(Cst)의 상기 하부 전극(234)과 동일한 공정에서 제공되는 제1 배선 패턴(236), 상기 스토리지 커패시터(Cst)의 상기 상부 전극(252)과 동일한 공정에서 제공되는 제2 배선 패턴(256), 및 상기 드레인 및 소스 전극들(272, 274)과 동일한 공정에서 제공되는 제3 배선 패턴(276)을 포함할 수 있다. 이로 인해, 공통 전압 배선(ICcom)의 저항이 감소되어, 액정 표시 장치의 표면 노이즈가 감소할 수 있다. 따라서, 본 발명의 실시 예에 따른 액정 표시 장치 상에 터치 패널(Touch Panel)이 장착되는 경우, 액정 표시 장치의 표면 노이즈로 인해, 상기 터치 패널에서 발생하는 오작동이 최소화될 수 있다. 이에 따라, 고 신뢰성 및 고 효율의 액정 표시 장치가 제공될 수 있다.
본 발명의 실시 예에 따른 액정 표시 장치에 포함된 공통 전압 배선의 제조 방법이 설명된다. 도 5a 내지 도 5c 는 본 발명의 실시 예에 따른 액정 표시 장치에 포함된 공통 전압 배선의 제조 방법을 설명하기 위한 단면도들이다.
도 5a 를 참조하면, 화소 영역(PA) 및 배선 영역(IA)을 포함하는 기판(202)이 준비된다. 상기 기판(202)은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 기판(202)은 유리, 석영 또는 플라스틱으로 형성될 수 있다.
상기 화소 영역(PA) 내의 기판(202) 상에 반도체 패턴(210)이 형성될 수 있다. 상기 반도체 패턴(210)은 상기 기판(202)의 전면 상에 반도체막을 형성하고, 상기 반도체 막을 패터닝하여 형성될 수 있다. 상기 반도체막은 상기 기판(202) 상에 비정질 실리콘을 형성하고, 상기 비정질 실리콘에 결정화 공정을 진행하여 형성된 다결정 실리콘으로 형성될 수 있다. 이 경우, 상기 결정화 공정은 열처리 공정일 수 있다. 예를 들어, 상기 열처리 공정은 ELA(Eximer Laser Annealing) 공정, SLS(Sequential Lateral Solidification) 공정, 또는 SGS(Super Grain Silicon) 공정 중 어느 하나일 수 있다.
이후, 상기 기판(202)의 전면 상에 상기 반도체 패턴(210)을 덮는 절연막(220)이 형성되고, 상기 절연막(220) 상에 제1 도전막(230)이 형성될 수 있다. 상기 제1 도전막(230)은 몰리브덴(Mo), 알루미늄(Al), 은(Ag), 구리(Cu), 크롬(Cr), 티타늄(Ti), 또는 탄탈륨(Ta) 중 적어도 어느 하나를 포함할 수 있다.
도 5b 를 참조하면, 상기 제1 도전막(230)이 패터닝되어, 상기 화소 영역(PA) 상에 게이트 전극(232), 하부 전극(234)이 형성되고, 상기 배선 영역(IA) 상에 제1 배선 패턴(236)이 형성될 수 있다. 상기 게이트 전극(232)은 상기 반도체 패턴(210)과 중첩되도록 형성될 수 있고, 상기 하부 전극(234)은 상기 게이트 전극(232)과 옆으로 이격되도록 형성될 수 있다.
상기 게이트 전극(232), 상기 하부 전극(234) 및 상기 제1 배선 패턴(236)을 덮는 하부 절연막(240)이 형성될 수 있다. 상기 하부 절연막(240)은 다층막일 수 있다.
상기 하부 절연막(240) 상에 제2 도전막(250)이 형성될 수 있다. 상기 제2 도전막(250)은 상기 제1 도전막(230)과 동일한 물질을 포함할 수 있다.
도 5c 를 참조하면, 상기 제2 도전막(250)이 패터닝되어, 상기 하부 전극(234)과 중첩되는 상부 전극(252), 및 상기 제1 배선 패턴(236)과 중첩되는 제2 배선 패턴(256)이 형성될 수 있다.
상기 제2 도전막(250)을 패터닝한 후, 상기 화소 영역(PA) 영역의 하부 유전막(240), 상기 제1 및 제2 배선 패턴들(236, 256) 사이의 하부 유전막(240), 및 상기 제2 배선 패턴(256)을 패터닝하여, 화소 영역 콘택 홀들(242) 및 배선 영역 콘택홀(244)이 형성될 수 있다. 상기 화소 영역 콘택 홀들(242)은 상기 게이트 전극(232) 양측의 상기 반도체 패턴(210)을 노출할 수 있다. 상기 배선 영역 콘택 홀(244)은 상기 제1 배선 패턴(236)을 노출할 수 있다.
상기 화소 및 배선 영역 콘택 홀들(242, 244)이 형성된 후, 상기 하부 유전막(240) 상에 제3 도전막(270)이 형성될 수 있다. 상기 제3 도전막(270)은 상기 제2 배선 패턴(256) 및 상기 상부 전극(252)을 덮고, 상기 화소 및 배선 영역 콘택 홀들(242, 244)을 채울 수 있다. 예를 들어, 상기 제3 도전막(270)은 상기 배선 영역 콘택홀(244)을 완전히 채울 수 있고, 상기 화소 영역 콘택 홀들(242) 내에 콘포말하게 형성될 수 있다. 이로 인해, 상기 화소 영역 콘택 홀들(242) 내에 상기 제3 도전막(270)으로 둘러싸인 내부 공간이 형성될 수 있다. 상기 제3 도전막(270)은 도 5a 및 도 5b 를 참조하여 설명된 상기 제1 및 제2 도전막들(230, 250)과 다른 물질을 포함할 수 있다.
다시, 도 4 를 참조하면, 상기 제3 도전막(270)이 패터닝되어, 드레인 및 소스 전극들(272, 274), 콘택 플러그(278), 및 제3 배선 패턴(276)이 형성될 수 있다. 상기 소스 전극(274)은 상기 상부 전극(252)과 접촉할 수 있다. 상기 제3 배선 패턴(276)은 상기 제2 배선 패턴(256)과 중첩되고 직접 접촉할 수 있다.
상기 하부 유전막(240) 상에 상부 유전막(280)이 형성될 수 있다. 상기 상부 유전막(280)을 관통하여, 상기 소스 전극(274)을 노출하는 콘택 홀이 형성될 수 있다. 상기 상부 유전막(280) 상에 화소 전극(290)이 형성될 수 있다. 상기 화소 전극(290)은 상기 소스 전극(274)을 노출하는 상기 콘택 홀 내에 형성되어, 상기 소스 전극(274)과 접촉할 수 있다.
본 발명의 실시 예에 따른 액정 표시 장치에 포함된 공통 전압 배선의 변형 예가 설명된다.
도 6 은 본 발명의 실시 예에 따른 액정 표시 장치에 포함된 공통 전압 배선의 변형 예를 설명하기 위한 단면도이다.
도 6 을 참조하면, 도 4 를 참조하여 설명된 것과 같이 화소 영역(PA) 및 배선 영역(IA)을 포함하는 기판(202)이 준비된다. 화소 영역(PA)에는 도 2 를 참조하여 설명된 화소 셀들(145)에 포함된 트랜지스터(T), 스토리지 커패시터(Cst), 및 화소 전극(291)이 형성될 수 있고, 상기 배선 영역(IA)에는 공통 전압 배선(ICcom)이 형성될 수 있다.
상기 트랜지스터(T)는 상기 기판(202) 상의 게이트 전극(213), 상기 게이트 전극(213) 상의 게이트 절연막(221a), 상기 게이트 절연막(221a) 상의 반도체 패턴(231), 상기 게이트 전극(213) 양측의 상기 반도체 패턴(231)과 접촉하는 드레인 및 소스 전극들(273, 275)을 포함할 수 있다.
상기 스토리지 커패시터(Cst)는 상기 기판(202) 상의 하부 전극(215), 상기 하부 전극(215) 상의 상부 전극(253), 및 상기 하부 및 상부 전극들(215, 253) 사이의 커패시터 유전막(221b, 241a)을 포함할 수 있다.
상기 공통 전압 배선(ICcom)은 상기 기판(202) 상에 차례로 적층된 제1 내지 제3 배선 패턴들(217, 257, 277), 및 상기 제1 및 제2 배선 패턴들(217, 257)을 연결하는 콘택 플러그들(279)을 포함할 수 있다.
상기 화소 영역(PA)의 상기 기판(202) 상에 게이트 전극(213), 상기 게이트 전극(213)과 옆으로 이격된 상기 하부 전극(215)이 배치될 수 있다. 상기 배선 영역(IA)의 상기 기판(202) 상에 상기 제1 배선 패턴(217)이 배치될 수 있다. 상기 게이트 전극(213), 상기 하부 전극(215), 및 상기 제1 배선 패턴(217)은 서로 동일한 물질로 형성될 수 있다. 상기 게이트 전극(213), 상기 하부 전극(215), 및 상기 제1 배선 패턴(217)은 서로 동일한 공정에서 제공될 수 있다. 이로 인해, 상기 게이트 전극(213), 상기 하부 전극(215), 및 상기 제1 배선 패턴(217)은 서로 동일한 두께를 가질 수 있다. 상기 게이트 전극(213), 상기 하부 전극(215) 및 상기 제1 배선 패턴(217)은, 상기 기판(202)의 상부면으로부터 실질적으로 서로 동일한 레벨에 위치할 수 있다. 상기 게이트 전극(213), 상기 하부 전극(215), 및 상기 제1 배선 패턴(217)은 도 4 를 참조하여 설명된 게이트 전극(232), 하부 전극(234) 및 제1 배선 패턴(236)과 각각 동일한 물질로 형성될 수 있다.
상기 기판(202)의 전면 상에 절연막(221)이 배치될 수 있다. 상기 절연막(221)은 상기 게이트 전극(213), 상기 하부 전극(215) 및 상기 제1 배선 패턴(217)을 덮을 수 있다. 상기 절연막(221)은 도 4 를 참조하여 설명된 절연막(220)과 서로 동일한 물질로 형성될 수 있다.
상기 화소 영역(PA)의 상기 절연막(221) 상에 상기 게이트 전극(213)과 중첩하는 상기 반도체 패턴(231)이 배치될 수 있다. 상기 반도체 패턴(231)은 상기 하부 전극(215)과 중첩되지 않을 수 있다. 상기 반도체 패턴(231)은 도 4 를 참조하여 설명된 반도체 패턴(210)과 서로 동일한 물질을 포함할 수 있다. 상기 반도체 패턴(231) 및 상기 게이트 전극(213) 사이의 상기 절연막(221)은 상기 게이트 절연막(221a)으로 정의될 수 있다.
하부 유전막(241)이 상기 기판(202)의 전면 상에 배치될 수 있다. 상기 하부 유전막(241)은 상기 반도체 패턴(231) 및 상기 절연막(221)을 덮을 수 있다. 상기 하부 유전막(241)은 도 4 를 참조하여 설명된 하부 유전막(240)과 동일한 물질을 포함할 수 있다. 상기 하부 유전막(241)은 상기 게이트 전극(213) 양측의 상기 반도체 패턴(231)을 노출하는 화소 영역 콘택 홀들(243)을 포함할 수 있다.
상기 하부 유전막(241) 상에 상기 하부 전극(215)과 중첩되는 상부 전극(253), 및 상기 제1 배선 패턴(217)과 중첩되는 제2 배선 패턴(257)이 배치될 수 있다. 상기 상부 전극(253) 및 상기 제2 배선 패턴(257)은 서로 동일한 물질로 형성될 수 있다. 이 경우, 상기 상부 전극(253) 및 상기 제2 배선 패턴(257)은 상기 하부 전극(215) 및 상기 제1 배선 패턴(217)과 서로 동일한 물질로 형성될 수 있다. 상기 상부 전극(253) 및 상기 제2 배선 패턴(257)은 서로 동일한 공정에서 제공될 수 있다. 이로 인해, 상기 상부 전극(253) 및 상기 제2 배선 패턴(257)은 서로 동일한 두께를 가질 수 있다. 상기 상부 전극(253) 및 상기 제2 배선 패턴(257)은 상기 기판(202)의 상기 상부면으로부터 실질적으로 서로 동일한 레벨에 위치할 수 있다.
상기 드레인 및 소스 전극들(273, 275)은 상기 화소 영역 콘택 홀들(243) 내에 형성되어, 상기 화소 영역 콘택 홀들(243)에 의해 노출된 반도체 패턴(231)과 접촉할 수 있다. 상기 화소 영역 콘택 홀들(243) 내에, 상기 드레인 및 소스 전극들(273, 275)로 둘러싸인 내부 공간이 정의될 수 있다. 상기 소스 전극(273)은 상기 상부 전극(253)과 접촉할 수 있다.
상기 제2 배선 패턴(257)과 중첩되는 상기 제3 배선 패턴(277)은 상기 드레인 및 소스 전극들(273, 275)과 서로 동일한 물질로 형성될 수 있다. 상기 제3 배선 패턴(277), 상기 드레인 전극(273), 및 상기 소스 전극(275)은 상기 제1 및 제2 배선 패턴들(217, 257), 상기 상부 및 하부 전극들(253, 215), 및 상기 게이트 전극(213)과 서로 다른 물질로 형성될 수 있다. 상기 제3 배선 패턴(277) 및 상기 드레인 전극(273) 및 상기 소스 전극(275)은 도 4 를 참조하여 설명된 제3 배선 패턴(276), 드레인 전극(272), 및 소스 전극(274)과 각각 동일한 물질로 형성될 수 있다.
상기 콘택 플러그(279)는 상기 제1 및 제2 배선 패턴들(217, 257) 사이의 하부 유전막(240) 및 상기 제2 배선 패턴들(257)을 관통하여, 상기 제1 배선 패턴(217)을 노출하는 배선 영역 콘택홀(245)을 채울 수 있다. 상기 콘택 플러그(279)는 상기 제1 및 제2 배선 패턴들(217, 257)을 전기적으로 연결할 수 있다. 상기 콘택 플러그(279)는 상기 제3 배선 패턴(277), 드레인 및 소스 전극들(273, 275)과 동일한 물질로 형성될 수 있다.
상기 하부 유전막(241) 상의 상부 유전막(281)이 배치되고, 도 4 를 참조하여 설명된 방법에 따라, 소스 전극(275)과 접촉하는 화소 전극(291)이 상기 상부 유전막(281) 상에 배치될 수 있다.
본 발명의 실시 예에 따른 액정 표시 장치에 포함된 공통 전압 배선의 제조 방법의 변형 예가 설명된다.
도 7a 내지 도 7c 는 본 발명의 실시 예에 따른 액정 표시 장치에 포함된 공통 전압 배선의 제조 방법의 변형 예를 설명하기 위한 단면도들이다.
도 7a 를 참조하면, 서로 이격된 화소 영역(PA) 및 배선 영역(IA)을 포함하는 기판(202)이 준비된다. 상기 기판(202)은 도 5a 를 참조하여 설명된 기판(202)과 동일한 기판일 수 있다. 상기 기판(202)의 전면 상에 제1 도전막(211)이 형성될 수 있다. 상기 제1 도전막(211)은 도 5a 를 참조하여 설명된 제1 도전막(230)과 동일한 물질을 포함할 수 있다.
도 7b 를 참조하면, 상기 제1 도전막(211)이 패터닝되어, 상기 화소 영역(PA)의 기판(202) 상에 서로 옆으로 이격된 게이트 전극(213) 및 하부 전극(215)이 형성되고, 상기 배선 영역(IA)의 기판(202) 상에 제1 배선 패턴(217)이 형성될 수 있다. 상기 제1 도전막(211)이 패터닝된 후, 상기 게이트 전극(213), 상기 하부 전극(215), 및 상기 제1 배선 패턴(217)을 덮는 절연막(221)이 형성될 수 있다.
상기 절연막(221) 상에 반도체 패턴(231)이 형성될 수 있다. 상기 반도체 패턴(231)은 상기 게이트 전극(213)과 중첩되고, 상기 하부 전극(215)과 중첩되지 않도록 형성될 수 있다. 상기 반도체 패턴(231)은 도 5a 를 참조하여 설명된 반도체 패턴(210)과 동일한 방법으로 형성될 수 있다.
상기 반도체 패턴(231)이 형성된 후, 상기 기판(202)의 전면 상에 하부 유전막(241)이 형성될 수 있다. 상기 하부 유전막(241)은 상기 반도체 패턴(231), 상기 게이트 전극(213), 상기 하부 전극(215), 상기 제1 배선 패턴(217)을 덮을 수 있다. 상기 하부 유전막(241) 상에 제2 도전막(251)이 형성될 수 있다. 상기 제2 도전막(251)은 상기 제1 도전막(211)과 서로 동일한 물질로 형성될 수 있다.
도 7c 를 참조하면, 상기 제2 도전막(251)이 패터닝되어, 상기 하부 전극(215)과 중첩되는 상부 전극(253), 및 상기 제1 배선 패턴(217)과 중첩되는 제2 배선 패턴(257)이 형성될 수 있다.
상기 제2 도전막(251)을 패터닝한 후, 상기 화소 영역(PA) 영역의 하부 유전막(241), 상기 제1 및 제2 배선 패턴들(217, 257) 사이의 하부 유전막(241), 및 상기 제2 배선 패턴(257)을 패터닝하여, 화소 영역 콘택 홀들(243) 및 배선 영역 콘택홀(245)이 형성될 수 있다. 상기 화소 영역 콘택 홀들(243)은 상기 게이트 전극(213) 양측의 상기 반도체 패턴(231)을 노출할 수 있다. 상기 배선 영역 콘택 홀(245)은 상기 제1 배선 패턴(217)을 노출할 수 있다.
상기 화소 및 배선 영역 콘택 홀들(243, 245)이 형성된 후, 상기 하부 유전막(241) 상에 제3 도전막(271)이 형성될 수 있다. 상기 제3 도전막(271)은 상기 제2 배선 패턴(257) 및 상기 상부 전극(253)을 덮고, 상기 화소 및 배선 영역 콘택 홀들(243, 245)을 채울 수 있다. 예를 들어, 상기 제3 도전막(271)은 상기 배선 영역 콘택홀(245)을 완전히 채울 수 있고, 상기 화소 영역 콘택 홀들(243) 내에 콘포말하게 형성될 수 있다. 이로 인해, 상기 화소 영역 콘택 홀들(243) 내에 상기 제3 도전막(271)으로 둘러싸인 내부 공간이 형성될 수 있다. 상기 제3 도전막(271)은 도 7a 및 도 7b 를 참조하여 설명된 상기 제1 및 제2 도전막들(211, 251)과 다른 물질을 포함할 수 있다.
다시, 도 6 을 참조하면, 상기 제3 도전막(271)이 패터닝되어, 드레인 및 소스 전극들(273, 275), 콘택 플러그(279), 및 제3 배선 패턴(277)이 형성될 수 있다. 상기 소스 전극(275)은 상기 상부 전극(253)과 접촉할 수 있다. 상기 제3 배선 패턴(277)은 상기 제2 배선 패턴(257)과 중첩되고 직접 접촉할 수 있다.
상기 하부 유전막(241) 상에 상부 유전막(281)이 형성될 수 있다. 상기 상부 유전막(281)을 관통하여, 상기 소스 전극(275)을 노출하는 콘택 홀이 형성될 수 있다. 상기 상부 유전막(281) 상에 화소 전극(291)이 형성될 수 있다. 상기 화소 전극(291)은 상기 소스 전극(275)을 노출하는 상기 콘택 홀 내에 형성되어, 상기 소스 전극(275)과 접촉할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
ICcom: 공통 전압 배선
232: 게이트 전극
234: 하부 전극
236: 제1 배선 패턴
252: 상부 전극
256: 제2 배선 패턴
272, 274: 드레인 및 소스 전극들
276: 제3 배선 패턴

Claims (18)

  1. 기판 상의 화소 셀들; 및
    상기 화소 셀들에 공통 전압을 공급하고, 상기 기판 상에 차례로 적층된 제1 내지 제3 배선 패턴을 포함하는 공통 전압 배선을 포함하되,
    상기 각 화소 셀들은, 하부 전극 및 상기 하부 전극 상의 상부 전극을 포함하는 스토리지(storage) 커패시터를 포함하고,
    상기 제2 배선 패턴은 상기 상부 전극과 서로 동일한 물질을 포함하고, 서로 동일한 공정에서 제공되는 액정 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 배선 패턴은 상기 상부 전극과 서로 동일한 레벨에 위치하는 액정 표시 장치.
  3. 제1 항에 있어서,
    상기 각 화소 셀들은 트랜지스터를 더 포함하고,
    상기 트랜지스터는 상기 기판 상의 반도체 패턴, 상기 반도체 패턴과 중첩되는 게이트 전극, 상기 반도체 패턴 및 상기 게이트 전극 사이의 게이트 절연막, 및 상기 게이트 전극 양측의 상기 반도체 패턴과 접촉하는 소스 및 드레인 전극들을 포함하되,
    상기 제1 배선 패턴은 상기 게이트 전극과 서로 동일한 물질을 포함하고, 서로 동일한 공정에서 제공되는 액정 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 배선 패턴 및 상기 게이트 전극은 서로 다른 레벨에 위치하는 액정 표시 장치.
  5. 제3 항에 있어서,
    상기 제1 배선 패턴 및 상기 게이트 전극은 서로 동일한 레벨에 위치하는 액정 표시 장치.
  6. 제3 항에 있어서,
    상기 제3 배선 패턴 및 상기 소스 및 드레인 전극들은 상기 제3 배선 패턴과 동일한 공정에서 제공되는 액정 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 배선 패턴은 상기 하부 전극과 서로 동일한 물질을 포함하고, 서로 동일한 공정에서 제공되는 액정 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 배선 패턴 및 상기 하부 전극은 서로 동일한 레벨에 위치하는 액정 표시 장치.
  9. 제1 항에 있어서,
    상기 제2 및 제3 배선 패턴들은 직접 접촉하고,
    상기 제1 및 상기 제2 배선 패턴들 사이의 유전막을 더 포함하는 액정 표시 장치.
  10. 제9 항에 있어서,
    상기 공통 전압 배선은 상기 유전막 및 상기 제2 배선 패턴을 관통하여 상기 제1 및 제2 배선 패턴들을 연결하는 콘택 플러그를 더 포함하는 액정 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 및 제2 배선 패턴들은 서로 동일한 물질을 포함하고,
    상기 제1 및 제2 배선 패턴들은 상기 제3 배선 패턴들과 서로 다른 물질을 포함하는 액정 표시 장치.
  12. 제1 항에 있어서,
    상기 공통 전압 배선은 상기 기판의 가장자리 부분 상에 배치되어, 상기 화소셀들을 둘러싸는 액정 표시 장치.
  13. 서로 이격된 배선 영역 및 화소 영역을 포함하는 기판을 준비하는 것;
    상기 배선 영역 상의 제1 배선 패턴, 및 상기 화소 영역 상의 하부 전극을 형성하는 것;
    상기 제1 배선 패턴 및 상기 하부 전극을 덮는 유전막을 형성하는 것;
    상기 유전막 상에 제1 도전막을 형성하는 것; 및
    상기 제1 도전막을 패터닝하여, 상기 제1 배선 패턴과 중첩되는 제2 배선 패턴, 및 상기 하부 전극과 중첩되는 상부 전극을 형성하는 것을 포함하는 액정 표시 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 제1 배선 패턴 및 상기 하부 전극을 형성하는 것은,
    상기 기판의 전면 상에 제2 도전막을 형성하는 것; 및
    상기 제2 도전막을 패터닝하는 것을 포함하는 액정 표시 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 제1 및 제2 도전막들은 서로 동일한 물질을 포함하는 액정 표시 장치의 제조 방법.
  16. 제14 항에 있어서,
    상기 제2 도전막을 패터닝하는 것은,
    상기 화소 영역 상에 상기 하부 전극과 이격된 게이트 전극을 형성하는 것을 더 포함하는 액정 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 게이트 전극과 중첩되는 반도체 패턴을 형성하는 것;
    상기 기판의 전면 상에 상기 반도체 패턴 및 상기 게이트 전극을 덮는 유전막을 형성하는 것;
    상기 유전막을 패터닝하여, 상기 게이트 전극 양측의 상기 반도체 패턴을 노출하는 화소 영역 콘택홀들을 형성하는 것;
    상기 유전막 상에 제3 도전막을 형성하는 것; 및
    상기 제3 도전막을 패터닝하여, 상기 제2 배선 패턴과 중첩되는 제3 배선 패턴, 및 상기 화소 영역 콘택 홀들에 내에 상기 반도체 패턴과 접촉하는 소스 및 드레인 전극들을 형성하는 것을 더 포함하는 액정 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 유전막은 상기 제1 및 제2 배선 패턴 사이에도 형성되고,
    상기 유전막을 패터닝하는 것은, 상기 제2 배선 패턴 및 상기 유전막을 관통하여, 상기 제1 배선 패턴을 노출하는 배선 영역 콘택 홀을 형성하는 것을 포함하는 액정 표시 장치의 제조 방법.
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