KR20120050338A - 접합 항복을 이용한 전기적 퓨즈 및 이를 구비하는 반도체 집적회로 - Google Patents

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Abstract

접합 항복을 이용한 전기적 퓨즈 및 이를 구비하는 반도체 집적회로가 개시된다. 본 발명의 전기적 퓨즈는 제1 불순물 타입으로 도핑된 제1 액티브 영역, 상기 제1 액티브 영역과 PN 접합을 이루며, 제2 불순물 타입으로 도핑된 제2 액티브 영역, 상기 제1 액티브 영역 상단 일부에 형성되는 제1 실리사이드막, 상기 제2 액티브 영역 상단 일부에 형성되며, 상기 제1 실리사이드막과 이격되어 형성되는 제2 실리사이드막, 및 상기 제1 및 제2 실리사이드막 상단에 각각 형성되는 제1 및 제2 콘택을 구비하며, 상기 제1 및 제2 콘택을 통하여 임계치 이상의 역방향 전압 인가시 상기 제1 및 제2 액티브 영역 사이에 흐르는 역방향 전류에 의해 상기 PN 접합이 항복(breakdown)되어 상기 임계치 이하의 역방향 전압에 의해서도 도통된다.

Description

접합 항복을 이용한 전기적 퓨즈 및 이를 구비하는 반도체 집적회로 {Electrical Fuse using Junction Breakdown and Semiconductor Integrated Circuit}
본 발명은 반도체 소자에 관한 것으로, 보다 구체적으로는, 전기적 퓨즈 및 이를 구비하는 반도체 집적회로에 관한 것이다.
반도체 장치의 고집적화 및 저장 용량의 증대는 생산 공정에서 반도체 셀의 결함(defect) 발생 가능성을 증가시키고 이는 곧 생산 수율을 저하시키는 요인이 된다. 일반적으로 반도체 장치가 몇 개의 결함 메모리 셀들, 심지어는 단 한 개의 결함 셀만을 가지더라도 그 장치는 제품으로서 출하될 수 없다. 이와 같이, 반도체 장치의 고집적화에 따른 수율 저하를 개선하기 위해서 여러 가지 시도들이 진행되고 있으며, 그 대표적인 것이 퓨즈를 이용한 리던던시를 사용하는 것이다.
이와 같이, 반도체 메모리 장치의 리던더시 등에 주로 사용되어왔던 퓨즈는 과거 기계적인 레이저 퓨즈(laser fuse)에서부터 현재 전기적 퓨즈(electrical fuse, efuse라고도 함)까지 개발이 되어 왔다.
전기적 퓨즈에 대한 수요는 보안 키(security key), 소형 메모리 등 모바일 제품에서부터 시작되었다. 이러한 분야에서는 레이저 퓨즈를 이용한 고정형(fixed) 코드 보다는 추후에도 프로그램이 가능한 퓨즈가 선호된다. 이러한 배경으로 탄성한 것이 전기적 퓨즈이다. 전기적 퓨즈는 퓨즈의 메카니즘에 따라서 다양한 형태의 구조를 갖는다.
통상의 전기적 퓨즈의 경우 크게 폴리(poly)와 옥사이드(oxide)를 이용한 전기적 퓨즈가 사용되고 있다. 폴리를 이용한 전기적 퓨즈는 액티브 영역 위의 폴리 실리사이드(poly silicide)를 일렉트로 마이그레이션(Electro-migration)으로 프로그램하여 기존 대비 저항차이를 이용하는 것이고, 게이트 옥사이드를 이용한 전기적 퓨즈는 게이트 옥사이드(Gate oxide)를 항복(breakdown)시켜서 게이트 누설 전류의 차이를 이용하여 쥬즈의 목적으로 사용하는 것이다.
　이러한 통상의 전기적 퓨즈는 프로세스가 발전됨에 따라 새로운 물질을 사용하는 공정에서는 적용하기가 쉽지 않다는 단점이 있다. 또한 통상의 전기적 퓨즈는 퓨즈의 단락 유무에 대한 정확도, 즉 퓨즈 단락에 대한 신뢰성이 낮다는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 호환성이 높은 전기적 퓨즈 및 이를 구비하는 반도체 집적회로를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 신뢰성 있는 구조를 갖는 전기적 퓨즈 및 이를 포함하는 반도체 집적회로를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 전기적 퓨즈는 제1 불순물 타입으로 도핑된 제1 액티브 영역; 상기 제1 액티브 영역과 PN 접합을 이루며, 제2 불순물 타입으로 도핑된 제2 액티브 영역; 상기 제1 액티브 영역 상단 일부에 형성되는 제1 실리사이드막; 상기 제2 액티브 영역 상단 일부에 형성되며, 상기 제1 실리사이드막과 이격되어 형성되는 제2 실리사이드막; 및 상기 제1 및 제2 실리사이드막 상단에 각각 형성되는 제1 및 제2 콘택을 구비한다.
상기 제1 및 제2 콘택을 통하여 임계치 이상의 역방향 전압 인가시 상기 제1 및 제2 액티브 영역 사이에 흐르는 역방향 전류에 의해 상기 PN 접합이 항복(breakdown)되어 상기 임계치 이하의 역방향 전압에 의해서도 도통된다.
상기 제1 및 제2 액티브 영역은 P형 반도체 기판 상에 형성될 수 있다.
상기 전기적 퓨즈는 P형 반도체 기판 상에 형성되는 웰 영역을 더 구비하며, 상기 제1 및 제2 액티브 영역은 상기 웰 영역 상에 형성될 수 있다.
상기 제2 액티브 영역의 불순물 도핑 농도는, 상기 제1 액티브 영역의 불순물 도핑 농도 보다 낮고, 상기 웰 영역의 불순물 도핑 농도 보다 높을 수 있다.
상기 전기적 퓨즈는, 상기 제1 및 제2 액티브 영역 이외의 영역에 형성되는 격리 영역(예컨대, STI 영역)을 더 포함할 수 있다.
상기 전기적 퓨즈는, P형 반도체 기판 상에 형성되는 P웰 영역 및 N웰 영역을 더 구비하며, 상기 제2 액티브 영역은 상기 N웰 영역 상에 형성되고, 상기 제1 액티브 영역은 상기 P웰 영역 상에 형성될 수 있다.
상기 제1 액티브 영역과 상기 제2 액티브 영역이 접합되는 부분인 퓨즈 링크부는 상기 제1 및 제2 액티브 영역 중 어느 하나의 영역이 다른 하나의 영역으로 돌출되도록 형성될 수 있다. 예컨대, 상기 퓨즈 링크부는 상기 제2 액티브 영역으로 돌출된 상기 제1 액티브 영역의 돌출부; 및 상기 제1 액티브 영역의 돌출부를 감싸며 수용하는 제2 액티브 영역의 수용부를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적회로는 상기 전기적 퓨즈 및 상기 전기적 퓨즈의 상기 제1 및 제2 콘택을 통하여 임계치 이상의 역방향 전압을 인가하여 상기 제1 및 제2 액티브 영역 사이에 역방향 전류를 흐르게 함으로써 상기 PN 접합이 항복(breakdown)되도록 하는 전압 인가 회로를 포함할 수 있다.
본 발명의 실시예에 따르면, 전기적 퓨즈에 ESD(Electrostatic discharge) 등의 스트레스가 가해지더라도, 전기적 퓨즈로부터 벌크로 고전압이 방전될 전류 경로가 형성될 수 있어, 전기적 스트레스에 의한 영향을 덜 받는 효과가 있다. 따라서, 전기적 퓨즈의 신뢰성이 향상될 수 있다.
또한, 본 발명의 실시예에 따른 전기적 퓨즈는 프로세스의 영향이 거의 없는 정션 구조를 사용함으로써 공정 변경에도 일정한 구조를 유지하는 것이 가능하며, 이에 따라 공정 변경에 따른 호환성이 높다.
도 1은 본 발명의 일 실시예에 따른 전기적 퓨즈의 상면도(top-view)이다.
도 2는 도 1에 도시된 전기적 퓨즈의 구조를 설명하기 위한 개략적인 단면도이다.
도 3은 도 2에 도시된 전기적 퓨즈의 일 변형예를 설명하기 위한 개략적인 단면도이다.
도 4는 본 발명의 다른 일 실시예에 따른 전기적 퓨즈의 상면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 전기적 퓨즈의 상면도이다.
도 6은 도 5에 도시된 전기적 퓨즈의 구조를 설명하기 위한 개략적인 단면도이다.
도 7은 도 6에 도시된 전기적 퓨즈의 일 변형예를 설명하기 위한 개략적인 단면도이다.
도 8은 본 발명의 일 실시예에 따른 전기적 퓨즈를 형성하는 방법을 나타내는 흐름도이다.
도 9a 내지 도 9b는 본 발명의 일 실시예에 따른 전기적 퓨즈를 각 공정 단계별로 나타낸 단면도이다.
도 10은 본 발명의 실시예에 따른 전기적 퓨즈를 포함하는 반도체 집적회로의 개략적인 회로도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 전기적 퓨즈의 상면도(top-view)이다. 도 2는 도 1에 도시된 전기적 퓨즈의 구조를 설명하기 위한 개략적인 단면도로서, 도 1에 도시되어 있는 전기적 퓨즈를 P-P'선에 따라 절단한 면의 단면도이다.
도 1 내지 도 2를 참조하면, 본 발명의 일 실시예에 따른 전기적 퓨즈(100)는 반도체 기판(180, P-Si) 상에 웰(160)이 형성되고, 웰(160) 상에 제1 전극을 위한 제1 액티브 영역(110) 및 제2 전극을 위한 제2 액티브 영역(120)이 형성된다. 전기적 퓨즈(100)의 액티브 영역을 제외한 나머지 영역에는 전기적 퓨즈(100)를 다른 회로와 격리하기 위한 격리 영역(170)이 형성된다. 격리 영역(170)은 필드 옥사이드(Field Oxide)로 채워지는 영역으로 STI(shallow trench isolation)로 구현될 수 있으나, 이에 한정되는 것은 아니다.
제1 액티브 영역(110) 및 제2 액티브 영역(120)의 각 상단에는 실리사이드막(141, 142)이 형성될 수 있으며, 실리사이드막(141, 142) 상단에는 콘택(151, 152)이 형성될 수 있다. 예컨대, 제1 액티브 영역(110)의 상단 일부에는 제1 실리사이드막(141)이 형성되고, 제2 액티브 영역(120)의 상단 일부에는 제2 실리사이드막(142)이 형성된다. 제2 실리사이드막(142)은 제1 실리사이드막(141)과 이격되어 형성된다. 즉, 제1 및 제2 실리사이드막(141, 142)은 소정 간격을 두고(즉, 실리사이드막이 형성되지 않는 영역을 사이에 두고) 형성된다. 그리고, 제1 및 제2 액티브 영역(110, 120)가 접합되는 부분의 상단에는 실리사이드막이 형성되지 않는다. 실리사이드막이 형성되지 않는 부분을 편의상 SBL(Siliside block layer, 135)라 한다.
제1 및 제2 액티브 영역(110, 120)가 접합되는 부분을 편의상 퓨즈 링크부(130)라 한다. 퓨즈 링크부의 폭(W3)은 제1 액티브 영역(110)의 폭(W1) 및 제2액티브 영역(12)의 폭(W2) 보다 작을 수 있다. 또한, 도면에서는 제1 액티브 영역(110)의 폭(W1) 및 제2액티브 영역(12)의 폭(W2)이 동일 또는 유사하게 도시되나, 서로 동일할 수도 있고, 다를 수도 있다. 퓨즈 링크부의 폭(W3) 역시 제1 액티브 영역(110)의 폭(W1) 또는 제2액티브 영역(12)의 폭(W2)과 동일할 수도 있다.
상기 실리사이드막(141, 142)은 티타늄실리사이드, 코발트실리사이드, 니켈실리사이드 및 이들의 조합(combination) 또는 합금(alloy)도 가능하다.
웰(160)은 엔웰(N-well)일 수도 있고, 피웰(P-well) 일 수도 있다.
제1 액티브 영역(110) 및 제2 액티브 영역(120) 각각은 폴리실리콘에 P+형 불순물 및 N-형 불순물을 도핑함으로써 형성될 수 있다. 예를 들면, 제1 액티브 영역(110)의 불순물의 도핑 농도(예컨대, P+형 불순물의 도핑 농도)는 약 1×1013 내지 약 1×1015 원자수/㎠ 일 수 있다. 제2 액티브 영역(120)의 도핑 농도(예컨대, N-형 불순물의 도핑 농도)는 P+형 불순물의 도핑 농도보다 낮으며, 약 1×1012 내지 약 1×1014 원자수/㎠ 일 수 있다. 웰(160)은 N형 불순물로 도핑되는 경우 엔웰(N-well)이 형성되고, P형 불순물로 도핑되는 경우 피웰(P-well)이 형성된다. 웰(160)의 도핑 농도는 약 1×1011 내지 약 1×1012 원자수/㎠ 로서, 제2 액티브 영역(120)의 도핑 농도 보다 낮을 수 있다.
도 1에 도시된 바와 같이, 제1 액티브 영역(110)과 제2 액티브 영역(120) 사이에 양단이 접속되는 퓨즈 링크부(130)가 위치한다. 퓨즈 링크부(130)는 제1 액티브 영역 및 제2 액티브 영역과 각각 동일한 유형의 불순물로 도핑될 수 있다. 즉, 퓨즈 링크부(130)에서 제1 액티브 영역에 속하는 부분의 폴리실리콘은 P+ 불순물로 도핑되고, 퓨즈 링크부(130)의 제2 액티브 영역에 속하는 부분의 폴리실리콘은 N- 불순물로 도핑된다.
따라서, 퓨즈 링크부는 P+/N- 접합을 형성하게 된다. 이와 같이 P+ 영역과 N- 영역이 직접 접속하는 P+/N- 접합을 버팅 정션(Butting Junction)이라고도 하며, 따라서, 본 발명의 일 실시예에 따른 퓨즈는 버팅 정션 퓨즈(BJF: Butting Junction Fuse)의 일종이다. 퓨즈 링크부의 상단에는 상술한 바와 같이, 실리사이드막이 형성되지 않는다. 본 실시예에서는 P+/N- 접합을 이용한 전기적 퓨즈를 위주로 기술되나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, P+/N- 접합 대신 N+/P- 접합, 또는 N-/P+ 접합 등이 이용될 수 있다. 즉, 제1 액티브 영역(110) 및 제2 액티브 영역(120)이 각각 P+ 및 N- 도핑 영역으로 구현되는 것이 아니라, N+ 및 P- 도핑 영역, 또는 N+ 및 P- 도핑 영역으로 구현될 수 있다.
본 발명의 일 실시예에 따른 전기적 퓨즈(100)는, 제1 및 제2 콘택(151, 152)을 통하여 임계치 이상의 역방향 전압을 인가하는 경우 제1 및 제2 액티브 영역 사이에 흐르는 역방향 전류가 흐른다. 이를 위하여, 전기적 퓨즈(100)에 전압을 인가하기 위한 전압 인가 회로(미도시)가 구비될 수 있다. 예컨대, 반도체 장치(예컨대, 메모리 장치) 내에 전기적 퓨즈(100) 및 전기적 퓨즈에 소정의 전압을 인가하기 위한 전압 인가 회로가 구비될 수 있다.
전압 인가 회로(미도시)에 의하여, 제1 및 제2 콘택(151, 152)을 통하여 임계치 이상의 역방향 전압을 인가되면, 제1 및 제2 액티브 영역 사이에 소정치 이상의 역방향 전류가 흐르게 되고, 이에 따라, PN 접합(예컨대, P+/N- 접합)이 항복(breakdown)되어 전기적 퓨즈(100)의 물성이 변화한다. 예컨대, 제2 콘택(152)과 제1 콘택(151)간에 +9.0V 이상의 역방향 전압을 인가하면, PN 접합 항복(junction breakdown)이 발생한다. 이에 따라, 상기 임계치 이하의 역방향 전압에 의해서도 소정의 전류가 흐르는 도통 상태가 된다.
도 10은 본 발명의 실시예에 따른 전기적 퓨즈를 포함하는 반도체 집적회로의 개략적인 회로도이다. 반도체 집적회로(10)는 전기적 퓨즈(100) 및 전기적 퓨즈(100)에 필요한 전압을 인가할 수 있는 전압 인가 회로를 포함한다. 전압 인가 회로는 드라이브 트랜지스터(TD)를 포함한다.
도 10에 도시된 바와 같이, 전기적 퓨즈(100)의 일 단자(예컨대, 제1 콘택)은 제1 노드(N1)에 연결되고, 다른 단자(예컨대, 제2 콘택)은 구동 트랜지스터(TD)의 드레인 단자(N2)에 연결될 수 있다. 전기적 퓨즈(100)를 프로그램하기 위해서, 제1 노드(N1)를 통해 소정 크기(예컨대, -9.0V)의 역방향 전압을 인가하고, 드라이브 트랜지스터(TD)의 게이트에 드라이브 트랜지스터(TD)를 턴온시킬 수 있는 전압(Vgs)을 가해주면, PN 접합 항복이 발생하여 전기적 퓨즈(100)는 프로그램 상태가 된다. 전기적 퓨즈의 프로그램 전 전류와 전기적 퓨즈의 프로그램 후 전류의 차이를 통해 전기적 퓨즈의 프로그램 여부를 판단할 수 있다.
웰(160)의 불순물 농도보다는 제2 액티브 영역(120)의 불순물의 농도가 높고, 제2 액티브 영역(120) 보다는 제1 액티브 영역(110)의 불순물의 농도가 높기 때문에, 제2 액티브 영역(120)과 웰(160) 간 공핍 영역(depletion region)의 폭 보다 제1 액티브 영역(110)과 제2 액티브 영역(120)간 공픽 영역, 즉, P+/N- 접합간 공핍 영역의 폭이 더 적다. 이에 따라, 제1 액티브 영역(110)과 제2 액티브 영역(120)간, 즉, P+/N- 접합간에 접합 항복이 발생한다. 이와 같은 방법으로 접합 항복을 일으킬 위치를 제어할 수 있다.
본 발명의 일 실시예에 따른 전기적 퓨즈는 PN접합이 수평으로 형성된다. 이러한 수평식 PN 접합을 갖는 전기적 퓨즈는 수직형 PN접합을 갖는 전기적 퓨즈에 비하여 상대적으로 면적이 크지만, 각 전기적 퓨즈간의 격리(isolation)가 더욱 안정적이므로, 소자간 간섭(inter-talk)을 줄일 수 있다. 전기적 퓨즈의 면적 역시 PN접합이 직접적으로 이루어지는 버팅 정션을 사용함으로써 감소할 수 있다.
본 발명의 일 실시예에 따르면, PN 접합이 이루어지는 퓨즈 링크부(130)의 상단에는 실리사이드 막이 형성되지 않는다. 또한, 퓨즈 링크부(130)의 폭(W3)을 액티브 영역의 폭(W1 또는 W2)의 폭보다 작게 함으로써, 퓨즈 링크부(130) 부근의 저항을 커지게 하여 써멀 히트(thermal heat)를 높일 수 있다. 이에 따라 퓨즈의 프로그램시 프로그램 전류의 조절이 가능하다. 즉, 퓨즈 링크부(130)의 폭(W3)을 조절함으로써 프로그램 전류의 조절이 가능하다.
도 3은 도 2에 도시된 전기적 퓨즈의 일 변형예를 설명하기 위한 개략적인 단면도로서, 도 1에 도시되어 있는 전기적 퓨즈를 P-P'선에 따라 절단한 면의 단면도이다.
도 3의 전기적 퓨즈(100')는 도 2의 전기적 퓨즈(100)와 유사하다. 따라서 설명의 중복을 피하기 위하여, 도 2의 전기적 퓨즈(100)와의 차이점을 위주로 기술한다.
도 3을 참조하면, 전기적 퓨즈(100')는 SOI(Silicon on Insulator) 구조를 가질 수 있다. 즉, 본 발명의 다른 실시예에 따른 전기적 퓨즈(100')는 SOI 웨이퍼 상에 형성될 수 있다. SOI 웨이퍼는 반도체 기판 내에 형성된 베리드 옥사이드 레이어(buried oxide (BOX) layer, 190)를 포함한다. BOX 레이어(190)는 기판 사이에 들어가는 얇은 절연층(예컨대, 옥사이드 층)으로서, 누설 전류를 막아주는 효과가 있다. 특히, 도 3에 도시된 실시예에 따르면, SOI 웨이퍼의 BOX 레이어(190)가 격리 영역(STI, 190)와 연결되어 전기적 퓨즈(100')의 완전 격리가 가능하다. 따라서, 간섭 등에 훨씬 유리하다.
상술한, 실시예에서는, 제1 및 제2 액티브 영역(110, 120)이 웰(160) 상에 형성되나, 본 발명이 이에 한정되는 것은 아니다. 제1 및 제2 액티브 영역(110, 120)이 웰(160)이 아닌 반도체 기판(180) 상에 형성될 수도 있다.
도 4는 본 발명의 다른 일 실시예에 따른 전기적 퓨즈의 상면도(top-view)이다. 도 4를 참조하면, 본 발명의 다른 일 실시예에 따른 전기적 퓨즈(200)는 도 1 내지 도 2에 도시된 본 발명의 일 실시예에 따른 전기적 퓨즈(100)와 유사하다. 따라서, 설명의 중복을 피하기 위하여, 도 1 및 2의 전기적 퓨즈(100)와의 차이점을 위주로 기술한다.
도 4를 참조하면, 본 발명의 다른 일 실시예에 따른 전기적 퓨즈(300)는 제1 및 제2 액티브 영역(110, 120) 중 어느 하나의 영역이 다른 하나의 영역으로 돌출되도록 형성된다.
도 4에 도시된 퓨즈 링크부(130')를 참조하면, 제1 액티브 영역(110)이 제2 액티브 영역(120)이 접합되는 부분인 퓨즈 링크부(130')는 돌출부(131) 및 수용부(132)를 포함한다. 돌출부(131)는 제2 액티브 영역(120)으로 돌출된 제1 액티브 영역(110)의 일부이다. 수용부(132)는 제1 액티브 영역(110)의 돌출부(131)를 감싸며 수용하는 제2 액티브 영역(120)의 일부이다. 돌출부(131)의 단면은 도 4에 도시된 바와 같이, 삼각형 모양일 수 있으나, 이에 한정되는 것은 아니다.
도 4에 도시된 본 발명의 다른 실시예에 따르면, 역방향 전압 인가시 돌출부(131) 근처로 전류 흐름이 집중된다. 따라서, 도 1 내지 도 3에 도시된 본 발명의 일 실시예에 비하여, 상대적으로 낮은 역방향 전압에서 접합 항복이 발생할 수 있다.
도 5는 본 발명의 또 다른 일 실시예에 따른 전기적 퓨즈의 상면도(top-view)이다. 도 6은 도 5에 도시된 전기적 퓨즈의 구조를 설명하기 위한 개략적인 단면도로서, 도 5에 도시되어 있는 전기적 퓨즈를 P-P'선에 따라 절단한 면의 단면도이다.
도 5를 참조하면, 본 발명의 또 다른 일 실시예에 따른 전기적 퓨즈(300)는 도 4에 도시된 본 발명의 다른 일 실시예에 따른 전기적 퓨즈(200)와 유사하다. 따라서, 설명의 중복을 피하기 위하여, 도 4의 전기적 퓨즈(200)와의 차이점을 위주로 기술한다.
본 발명의 또 다른 일 실시예에 따른 전기적 퓨즈(300)는 반도체 기판(180, P-Si) 상에 엔웰(161) 및 피웰(162)이 형성된다. 제2 액티브 영역(120)은 엔웰(161) 상에는 형성되고, 제1 액티브 영역(110)은 피웰(162)과 엔웰(161) 상에 걸쳐서 형성된다.
엔웰(161)과 피웰(162)의 경계는 얼마든지 달라질 수 있다.
엔웰(161)은 N 타입 불순물로 도핑되고, 피웰(162)은 P 타입 불순물로 도핑됨으로써 형성될 수 있다. 이 때, 엔웰(161)의 불순물 도핑 농도는 피웰(162)의 불순물 도핑 농도와 유사할 수 있으나, 이에 한정되지는 않는다. 또한, 제2 액티브 영역(120)의 불순물 도핑 농도는, 제1 액티브 영역(110)의 불순물 도핑 농도 보다 낮고, 엔웰(161)의 불순물 도핑 농도 및 피웰(162)의 불순물 도핑 농도 보다 높을 수 있다.
도 5에 도시된 본 발명의 본 발명의 또 다른 일 실시예에 따른 전기적 퓨즈(300)는 제1 전극, 즉 제1 콘택(151)이나 제1 액티브 영역(110) 쪽으로 정전기 등의 전기적으로 과도한 스트레스가 인가되는 경우, 제1 액티브 영역(110)으로 인가된 전압을 피웰(162)을 통하여 반도체 기판(180)으로 방전되도록 할 수 있다. 이에 따라, ESD(Electro-Static Discharge)나 EOS(Electrical Over Stress)에 의한 영향을 줄일 수 있다.
도 7은 도 6에 도시된 전기적 퓨즈의 일 변형예를 설명하기 위한 개략적인 단면도로서, 도 5에 도시되어 있는 전기적 퓨즈를 P-P'선에 따라 절단한 면의 단면도이다. 도 7의 전기적 퓨즈(300')는 도 6의 전기적 퓨즈(300)와 유사하다. 따라서 설명의 중복을 피하기 위하여, 도 3의 전기적 퓨즈(300)와의 차이점을 위주로 기술한다.
도 7을 참조하면, 전기적 퓨즈(300')는 도 3에 도시된 전기적 퓨즈(100')와 마찬가지로 SOI 웨이퍼 상에 형성될 수 있다. 도 7에 도시된 실시예 역시, SOI 웨이퍼의 BOX 레이어(190)가 격리 영역(STI, 170)와 연결되어 전기적 퓨즈(300')의 완전 격리가 가능하다. 따라서, 간섭 등에 훨씬 유리하다.
도 8은 본 발명의 일 실시예에 따른 전기적 퓨즈를 형성하는 방법을 나타내는 흐름도이다. 도 9a 내지 도 9f는 본 발명의 일 실시예에 따른 전기적 퓨즈를 각 공정 단계별로 나타낸 단면도이다.
이를 참조하면, 반도체 기판(180)에 액티브 마스크(210)로 액티브 영역과 격 리영역(170)을 구분하고(S110), N-well 마스크(미도시)를 이용하여 액티브 영역에 이온을 주입함으로써 N-well(160)을 형성한다(S120). 다음으로, P+ 마스크(미도시) 및 N- 마스크(미도시)를 이용하여 P+ 액티브 영역(110) 및 N- 액티브 영역(120)을 형성함으로써 P+/N- 정션을 만든다(S130). 다음으로 액티브 영역(110, 120) 상단에 실리사이드막(140)을 형성하고(S140), SBL 마스크(미도시)를 사용하여 퓨즈 링크부의 상단에 형성된 실리사이드막은 제거하고 퓨즈 링크부 상단 양 옆의 실리사이드막(141, 142)만 남겨둔다(S150).
실리사이드막(141, 142) 상에 컨택(151, 152)을 형성하고 메탈로 배선을 만든다(S160).
상술한 바와 같이, 본 발명의 실시예에 따른 전기적 퓨즈는 PN 접합 항복(PN Junction breakdown)을 이용하며, 벌크(즉, 반도체 기판)에 연결된 구조를 가진다. 따라서, 본 발명의 실시예에 따른 전기적 퓨즈에 ESD(Electrostatic discharge) 등의 스트레스가 가해지더라도, 전기적 퓨즈로부터 벌크로 고전압이 방전될 전류 경로가 형성될 수 있다. 따라서, 전기적 스트레스가 방전될 전류 경로가 형성되기 어려운 격리된 구조를 갖는 통상의 전기적 퓨즈에 비하여 본 발명의 실시예에 따른 전기적 퓨즈는 상대적으로 전기적 스트레스에 의한 영향을 덜 받을 수 있다. 게다가, 본 발명의 실시예에 따른 전기적 퓨즈는 프로세스의 영향이 거의 없는 정션 구조를 사용함으로써 공정 변경에도 일정한 구조를 유지하는 것이 가능하다.
상기 본 발명의 내용은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
전기적 퓨즈:100, 100', 200, 300, 300'
액티브 영역:110, 120
퓨즈 링크부:130
실리사이드막:141, 142
콘택:151, 152
웰:160, 161, 162
격리 영역:170
반도체 기판:180
BOX 레이어:190

Claims (10)

  1. 제1 불순물 타입으로 도핑된 제1 액티브 영역;
    상기 제1 액티브 영역과 PN 접합을 이루며, 제2 불순물 타입으로 도핑된 제2 액티브 영역;
    상기 제1 액티브 영역 상단 일부에 형성되는 제1 실리사이드막;
    상기 제2 액티브 영역 상단 일부에 형성되며, 상기 제1 실리사이드막과 이격되어 형성되는 제2 실리사이드막; 및
    상기 제1 및 제2 실리사이드막 상단에 각각 형성되는 제1 및 제2 콘택을 구비하며,
    상기 제1 및 제2 콘택을 통하여 임계치 이상의 역방향 전압 인가시 상기 제1 및 제2 액티브 영역 사이에 흐르는 역방향 전류에 의해 상기 PN 접합이 항복(breakdown)되어 상기 임계치 이하의 역방향 전압에 의해서도 도통되는 전기적 퓨즈.
  2. 제1항에 있어서, 상기 제1 및 제2 액티브 영역은
    P형 반도체 기판 상에 형성되는 것을 특징으로 하는 전기적 퓨즈.
  3. 제1항에 있어서, 상기 전기적 퓨즈는
    P형 반도체 기판 상에 형성되는 웰 영역을 더 구비하며,
    상기 제1 및 제2 액티브 영역은 상기 웰 영역 상에 형성되는 것을 특징으로 하는 전기적 퓨즈.
  4. 제3항에 있어서, 상기 제2 액티브 영역의 불순물 도핑 농도는
    상기 제1 액티브 영역의 불순물 도핑 농도 보다 낮고, 상기 웰 영역의 불순물 도핑 농도 보다 높은 것을 특징으로 하는 전기적 퓨즈.
  5. 제4항에 있어서,
    상기 제1 액티브 영역은 P+형 불순물로 도핑되고,
    상기 제2 액티브 영역은 N-형 불순물로 도핑되며,
    상기 웰 영역은 P형 또는 N형 웰인 것을 특징으로 하는 전기적 퓨즈.
  6. 제1항에 있어서, 상기 전기적 퓨즈는
    P형 반도체 기판 상에 형성되는 P웰 영역 및 N웰 영역을 더 구비하며,
    상기 제2 액티브 영역은 상기 N웰 영역 상에 형성되고,
    상기 제1 액티브 영역은 상기 P웰 영역 상에 형성되는 것을 특징으로 하는 전기적 퓨즈.
  7. 제6항에 있어서, 상기 제2 액티브 영역의 불순물 도핑 농도는
    상기 제1 액티브 영역의 불순물 도핑 농도 보다 낮고,
    상기 N웰 영역의 불순물 도핑 농도 및 상기 P웰 영역의 불순물 도핑 농도보다 높은 것을 특징으로 하는 전기적 퓨즈.
  8. 제1항에 있어서,
    상기 제1 액티브 영역과 상기 제2 액티브 영역이 접합되는 부분인 퓨즈 링크부는
    상기 제1 및 제2 액티브 영역 중 어느 하나의 영역이 다른 하나의 영역으로 돌출되도록 형성되는 것을 특징으로 하는 전기적 퓨즈.
  9. 제8항에 있어서, 상기 퓨즈 링크부는
    상기 제2 액티브 영역으로 돌출된 상기 제1 액티브 영역의 돌출부; 및
    상기 제1 액티브 영역의 돌출부를 감싸며 수용하는 제2 액티브 영역의 수용부를 포함하는 것을 특징으로 하는 전기적 퓨즈.
  10. 제1 불순물 타입으로 도핑된 제1 액티브 영역; 상기 제1 액티브 영역과 PN 접합을 이루며, 제2 불순물 타입으로 도핑된 제2 액티브 영역; 상기 제1 액티브 영역 상단 일부에 형성되는 제1 실리사이드막; 상기 제2 액티브 영역 상단 일부에 형성되며, 상기 제1 실리사이드막과 이격되어 형성되는 제2 실리사이드막; 및 상기 제1 및 제2 실리사이드막 상단에 각각 형성되는 제1 및 제2 콘택을 포함하는 전기적 퓨즈; 및
    상기 전기적 퓨즈의 상기 제1 및 제2 콘택을 통하여 임계치 이상의 역방향 전압을 인가하여 상기 제1 및 제2 액티브 영역 사이에 역방향 전류를 흐르게 함으로써 상기 PN 접합이 항복(breakdown)되도록 하는 전압 인가 회로를 포함하는 반도체 집적회로.
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