KR20120048824A - 에피 웨이퍼 제조 방법 - Google Patents

에피 웨이퍼 제조 방법 Download PDF

Info

Publication number
KR20120048824A
KR20120048824A KR1020100110208A KR20100110208A KR20120048824A KR 20120048824 A KR20120048824 A KR 20120048824A KR 1020100110208 A KR1020100110208 A KR 1020100110208A KR 20100110208 A KR20100110208 A KR 20100110208A KR 20120048824 A KR20120048824 A KR 20120048824A
Authority
KR
South Korea
Prior art keywords
dopant
epitaxial layer
chamber
layer
specific resistance
Prior art date
Application number
KR1020100110208A
Other languages
English (en)
Inventor
심정진
김주현
강석준
강유진
Original Assignee
주식회사 엘지실트론
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 엘지실트론 filed Critical 주식회사 엘지실트론
Priority to KR1020100110208A priority Critical patent/KR20120048824A/ko
Publication of KR20120048824A publication Critical patent/KR20120048824A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)

Abstract

에피 웨이퍼 제조 방법은 제1 챔버 내에 소스 가스를 주입하여 실리콘 기판 상에 도펀트가 주입되지 않은 진성 에피층을 형성하는 단계, 상기 제1 챔버에서 상기 진성 에피층에 제1 도펀트 가스를 주입하는 단계, 및 상기 주입된 제1 도펀트를 상기 진성 에피층에 확산시켜 제1 비저항 값을 갖는 제1 에피층을 형성하는 단계를 포함한다. 상기 제1 비저항 값은 상기 제1 도펀트의 유량과 주입 시간을 조정하여 결정될 수 있다.

Description

에피 웨이퍼 제조 방법{Method of fabricating an epitaxial wafer}
본 발명은 웨이퍼 제조 방법에 관한 것으로, 보다 상세하게는 에피 웨이퍼 제조 방법에 관한 것이다.
다층 에피 웨이퍼는 실리콘 기판에 에피층의 두께 및 비저항값이 상이한 두 개 이상의 층을 성장시킨 것을 말한다. 일반적으로 다층 에피 웨이퍼는 단일 에피 웨이퍼와 동일하게 에피 성장시 소스 가스(source gas)와 도펀트 가스(dopant gas)를 주입하여 제작한다.
다층 에피 웨이퍼 제조 방법은 실리콘 기판 상에 제1 에피층을 성장시킨 후 도펀트 종류 및 유량을 변경시켜 제1 에피층 상에 제2 에피층을 성장시키는 순서로 진행될 수 있다.
도 1a 내지 도 1d는 일반적인 에피층 성장 방법을 나타낸다. 먼저 도 1a 및 도 1b를 참조하면, 제1 소스 가스(source gas #1)와 제1 도펀트 가스(dopant gas #1)를 실리콘 기판(110)이 로딩된 제1 챔버(chamber1) 내에 동시에 주입하여 제1 에피층(120)을 성장시킨다.
다음으로 도 1c 및 도 1d에 도시된 바와 같이, 제2 소스 가스(source gas #2)와 제2 도펀트 가스(dopant gas #2)를 제2 챔버(chamber2) 내에 동시에 주입하여 제1 에피층(120) 상에 제2 에피층(130)을 성장시킨다.
다층의 에피 웨이퍼 제작시 제1 에피층(120)과 제2 에피층(130)의 비저항이 다르면 도펀트 주입량이 달라지기 때문에 한 챔버에서 연속 작업이 어려워 비저항 영역에 따라 다른 장비에서 작업이 요구될 수 있다. 이로 인하여 공정 시간이 길어지고 한 챔버에서 다른 챔버로 웨이퍼 이동시 웨이퍼 오염이 발생할 수 있고, 단일 챔버에서 이종의 도펀트를 가지는 에피층을 성장시킬 경우 도펀트 혼용에 따른 오염이 있을 수 있다.
본 발명이 이루고자 하는 기술적 과제는 단일의 챔버 내에서 서로 다른 비저항 값을 갖는 다층의 에피층을 형성하여 공정 시간을 단축하고 웨이퍼의 오염을 방지할 수 있는 에피 웨이퍼 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 에피 웨이퍼 제조 방법은 제1 챔버 내에 소스 가스를 주입하여 실리콘 기판 상에 도펀트가 주입되지 않은 진성 에피층을 형성하는 단계, 상기 제1 챔버에서 상기 진성 에피층에 제1 도펀트 가스를 주입하는 단계, 및 상기 주입된 제1 도펀트를 상기 진성 에피층에 확산시켜 제1 비저항(specific resistance) 값을 갖는 제1 에피층을 형성하는 단계를 포함한다. 상기 제1 비저항 값은 상기 제1 도펀트의 유량과 주입 시간을 조정하여 결정될 수 있다.
상기 에피 웨이퍼 제조 방법은 상기 제1 챔버 내에 제2 도펀트 가스를 주입하여 상기 제1 비저항 값을 갖는 제1 에피층에 제2 도펀트를 주입하는 단계 및 주입된 상기 제2 도펀트를 상기 제1 에피층 내에서 확산시켜 제2 비저항 값을 갖는 제1 에피층을 형성하는 단계를 더 포함할 수 있다.
또한 에피 웨이퍼 제조 방법은 상기 제1 챔버에 상기 소스 가스를 주입하여 상기 제1 에피층 상에 제2 에피층을 형성하는 단계, 상기 제1 챔버에 제3 도펀트 가스를 주입하여 상기 제2 에피층에 제3 도펀트를 주입하는 단계, 및 상기 주입된 제3 도펀트를 상기 제2 에피층 내에 확산시켜 제3 비저항 값을 갖는 제2 에피층을 형성하는 단계는 포함할 수 있다. 상기 제3 비저항 값은 상기 제1 비저항 값 또는 상기 제2 비저항 값과 다를 수 있다.
본 발명의 실시 예에 따른 에피 웨이퍼 제조 방법은 공정 시간을 단축하고 웨이퍼의 오염을 방지할 수 있는 효과가 있다.
도 1a 내지 도 1d는 일반적인 에피층 성장 방법을 나타낸다.
도 2a 내지 도 2c는 제1 실시예에 따른 에피 웨이퍼 제조 방법을 나타낸다.
도 3a 내지 도 3c는 제2 실시예에 따른 에피 웨이퍼 제조 방법을 나타낸다.
도 4a 내지 도 4c는 제3 실시예에 따른 에피 웨이퍼 제조 방법을 나타낸다.
도 5는 제3 실시예에 따른 SIMS의 결과를 나타낸다.
도 6은 제3 실시예에 따른 도펀트 유량과 주입 시간에 따른 SRP의 결과를 나타내는 그래프이다.
도 7은 제3 실시예에 따른 에피층의 센터와 에지의 두께에 따른 SRP의 결과를 나타내는 그래프이다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시 예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다.
동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다. 도면들에서 층들 및 영역들의 치수는 명료성을 위해 과장되어 있다. 또한 여기에서 설명되는 각 실시 예는 상보적인 도전형의 실시 예를 포함한다.
층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다. 표면과 같은 구성 요소의 일부가 '내부(inner)'라고 표현된다면 이것은 그 요소의 다른 부분들 보다도 소자의 외측으로부터 더 멀리 있다는 것을 의미한다고 이해할 수 있을 것이다.
나아가 '아래(beneath)' 또는 '중첩(overlies)'과 같은 상대적인 용어는 여기에서는 도면에서 도시된 바와 같이 기판 또는 기준층과 관련하여 한 층 또는 영역과 다른 층 또는 영역에 대한 한 층 또는 영역의 관계를 설명하기 위해 사용될 수 있다. 이러한 용어들은 도면들에서 묘사된 방향에 더하여 소자의 다른 방향들을 포함하려는 의도라는 것을 이해할 수 있을 것이다.
마지막으로 '직접(directly)'라는 용어는 중간에 개입되는 어떠한 요소가 없다는 것을 의미한다. 여기에서 사용되는 바와 같이 '및/또는'이라는 용어는 기록된 관련 항목 중의 하나 또는 그 이상의 어느 조합 및 모든 조합을 포함한다.
비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 성분들, 영역들, 층들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안 된다는 것을 이해할 것이다. 이러한 용어들은 단지 다른 영역, 층 또는 지역으로부터 어느 하나의 요소, 성분, 영역, 층 또는 지역들을 구분하기 위해 사용되는 것이다. 따라서 아래에서 논의된 제1 영역, 층 또는 지역은 제2 영역, 층 또는 지역이라는 명칭으로 될 수 있다.
도 2a 내지 도 2c는 제1 실시예에 따른 에피 웨이퍼 제조 방법을 나타낸다. 먼저 도 2a에 도시된 바와 같이, 제1 챔버(chamber1) 내에 소스 가스(source gas)만을 주입하여 실리콘 기판(210) 상에 도펀트가 주입되지 않은 진성의 에피층(220)을 형성한다.
다음으로 도 2b에 도시된 바와 같이, 제1 챔버(chamber1)에서 진성 에피층(220)에 제1 도펀트 가스(dopant gas#1)를 주입한다. 그리고 도 2c에 도시된 바와 같이, 주입된 제1 도펀트를 진성 에피층(220) 표면에서 층 내부로 확산시켜 제1 비저항(specific resistance) 값을 갖는 제1 에피층(220-1)을 형성한다.
제1 실시예에 따른 제1 에피층 형성 방법은 소스 가스와 도펀트 가스를 챔버에 동시에 주입하여 도펀트가 주입된 에피층을 형성하는 것이 아니라, 먼저 제1 챔버(chamber1)에서 진성 에피층(220)을 형성한 후에 도펀트 원자를 형성된 진성 에피층(220)에 주입, 확산시켜 제1 비저항 값을 갖는 제1 에피층(220-1)을 형성한다.
작은 비저항 값을 갖는 에피층을 형성하기 위해서는 도펀트 주입량이 커야 하는데, 소스 가스와 도펀트 가스를 동시에 주입하여 에피층을 성장하는 경우에는 에피층 제조 장비가 작은 비저항 값에 갖도록 하기 위한 도펀트의 유량과 주입 시간에 제약을 받을 수 있다.
그러나 제1 실시예와 같이, 에피층 성장과 도펀트 주입을 별도로 진행할 경우 후공정인 도펀트 주입 공정에서 도펀트의 유량과 주입 시간을 조정하여 원하는 제1 비저항 값을 갖는 제1 에피층(220-1)을 형성할 수 있기 때문에 에피층 제조 장비의 제약을 해소할 수 있다.
도 3a 내지 도 3c는 제2 실시예에 따른 에피 웨이퍼 제조 방법을 나타낸다. 먼저 도 3a에 도시된 바와 같이, 제1 챔버(chamber1)에서 실리콘 기판(210) 상에 제1 비저항 값을 갖는 제1 도펀트가 주입된 제1 에피층(220-1)을 형성한다.
이때 제1 에피층(220-1) 형성 방법은 도 2a 내지 도 2c에서 설명한 방법일 수 있으나, 이에 한정되는 것은 아니며, 소스 가스와 도펀트 가스를 동시에 주입하여 제1 비저항 값을 갖는 제1 에피층을 형성할 수도 있다.
다음으로 도 3b에 도시된 바와 같이, 제1 챔버(chamber1) 내에 제2 도펀트 가스(dopant gas#2)를 주입하여 제1 비저항 값을 갖는 제1 에피층(220-1)에 제2 도펀트를 주입한다. 그리고 도 3c에 도시된 바와 같이, 주입된 제2 도펀트를 제1 에피층(220-1) 내에서 확산시켜 제2 비저항 값을 갖는 제1 에피층(220-2)을 형성한다.
이때 주입되는 제2 도펀트는 제1 도펀트와 종류가 동일하며, 제2 비저항 값은 제1 비저항 값과 다르다. 예컨대, 제2 비저항 값은 제1 비저항 값보다 작을 수 있다. 또한 주입되는 제2 도펀트는 제1 도펀트와 종류가 상이할 수 있다.
그리고 도펀트 가스의 혼합 비율은 제1 에피층(220-2)의 제2 비저항 값을 고려하여 조정하며, 제1 에피층(220-2)의 두께는 제1 도펀트 원자의 확산 거리를 고려하여 2um미만으로 할 수 있다.
제2 실시예는 단일 챔버 내에서 성장된 제1 비저항 값을 갖는 제1 에피층(220-1)에 제2 도펀트를 주입, 확산시켜 제1 비저항 값과 다른 제2 비저항 값을 갖는 제1 에피층(120-2)을 형성할 수 있다. 따라서 단일 챔버 내에서 공정이 이루어지기 때문에 공정 시간을 단축하고 웨이퍼의 오염을 방지할 수 있다.
도 4a 내지 도 4c는 제3 실시예에 따른 에피 웨이퍼 제조 방법을 나타낸다. 먼저 도 4a에 도시된 바와 같이, 제1 챔버(chamber1)에서 실리콘 기판(210) 상에 제1 에피층(410)을 형성한다. 여기서 제1 에피층(410)은 제1 실시예에 따른 제1 에피층(220-1)일 수 있다.
도펀트 가스의 유량 및 주입 시간의 조절에 따른 제1 에피층(410)에 도핑된 도펀트 농도(또는 비저항 값)의 변화를 측정하기 위하여 아래와 같은 조건에 따라 실험한다.
제1 에피층(410)에 도펀트 가스의 유량 및 주입 시간을 아래의 5가지 조건에 따라 도펀트를 주입하고 주입된 도펀트를 제1 에피층(410) 내에 확산시킨다.
제1 조건은 120sccm/30초(도펀트 유량/주입 시간), 제2 조건은 240sccm/30초, 제3 조건은 480sccm/30초, 제4 조건은 480sccm/60초, 제5 조건은 480sccm/120초이다. 그리고 도 4b에 도시된 바와 같이, 제1 챔버 내에 소스 가스만을 주입하여 제1 에피층(410) 상에 제2 에피층(420)을 성장시킨다. 이때 제2 에피층(420)은 진성 에피층일 수 있으며, 그 두께는 3um일 수 있다.
여기서 제1 에피층(410)의 도핑 수준을 확인하기 위하여 SIMS(secondary ion mass spectroscopy), 및 SRP(Spreading Resistance Profiler)를 이용하여 조건 별로 제2 에피층(420)의 표면으로부터 깊이에 따른 원자 농도를 측정한다.
도 5는 제3 실시예에 따른 SIMS의 결과를 나타내는 그래프이고, 도 6은 제3 실시예에 따른 도펀트 유량과 주입 시간에 따른 SRP의 결과를 나타내는 그래프이고, 도 7은 제3 실시예에 따른 에피층의 센터(center)와 에지(edge)의 두께에 따른 SRP의 결과를 나타내는 그래프이다. x축은 제2 에피층(420)의 표면으로부터 깊이에 따른 두께를 나타내고, y축은 제1 에피층의 주입된 도펀트 농도(atom/cm3)를 나타낸다. 도 5에서 x축의 단위는 nm이고, 도 6 및 도 7에서 x축의 단위는 um이다.
도 5 및 도 6을 참조하면, 도펀트 가스의 유량 및 주입 시간이 증가함에 따라 제1 에피층(410)의 최대 농도치가 증가한다. 또한 도 7을 참조하면, 웨이퍼 전면, 즉 웨이퍼의 센터 영역과 에지 영역에 대하여 도펀트 농도가 균일하게 분포함을 알 수 있다.
상술한 바와 같이, 제1 에피층(410)은 도펀트 가스의 유량 및 주입 시간을 조절함으로써, 제1 에피층(410)의 비저항 값을 조절할 수 있으며, 웨이퍼 전체에 대하여 도펀트 농도가 균일하게 분포하기 때문에 균일한 비저항 값을 가진 제1 에피층(410)을 형성할 수 있다.
또한 도 4a에 도시된 제1 에피층(410)은 제2 실시예에 따른 제1 에피층(220-2)일 수도 있다.
다음으로 도 4c에 도시된 바와 같이, 제1 챔버(chamber1)에 제3 도펀트 가스(dopant gas#3)를 주입하여 제2 에피층(420)에 제3 도펀트를 주입하고, 주입된 제3 도펀트를 제2 에피층(420) 내에 확산시킨다. 이때 제3 도펀트가 확산된 제2 에피층(420-1)은 제3 비저항 값을 가질 수 있다. 제3 도펀트는 제1 에피층(410)에 도핑된 제1 도펀트(또는 제2 도펀트)와 동일한 종류이거나 다른 종류일 수 있으며, 제3 비저항 값은 제1 비저항 값과 다를 수 있으나, 이에 한정되는 것은 아니다.
제3 도펀트가 제1 에피층(410)에 도핑된 도펀트와 서로 다른 경우에는 제2 에피층(420)을 성장시키기 이전에 도펀트 혼용에 따른 오염을 막기 위하여 제1 챔버(chamber1) 내부로의 가스 주입을 중단하고, 제1 챔버 내부를 40초 이상 충분히 퍼징(purging)한다. 이때 제1 에피층(410) 형성, 제1 도펀트 또는/및 제2 도펀트 주입, 제2 에피층(420) 형성, 및 제3 도펀트 주입은 모두 제1 챔버(chamber1) 내에서 이루어진다.
상술한 바와 같이 실시예는 에피 웨이퍼 제작시 성장된 에피층에 도펀트 가스를 확산시킴으로써, 고농도의 에피층, 즉 낮은 비저항 값을 갖는 에피층을 형성할 수 있으며, 또한 이미 성장된 에피층의 비저항 값과 다른 비저항 값을 갖는 에피층을 형성할 수도 있으며, 또한 단일의 챔버 내에서 서로 다른 비저항 값을 갖는 다층의 에피층을 형성함으로써 공정 시간을 단축하고 웨이퍼의 오염을 방지할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
110,210: 실리콘 기판 220: 진성 에피층
220-1,220-2,410: 제1 에피층 420,420-1: 제2 에피층.

Claims (5)

  1. 제1 챔버 내에 소스 가스(source gas)를 주입하여 실리콘 기판 상에 도펀트가 주입되지 않은 진성 에피층을 형성하는 단계;
    상기 제1 챔버에서 상기 진성 에피층에 제1 도펀트 가스를 주입하는 단계; 및
    상기 주입된 제1 도펀트를 상기 진성 에피층에 확산시켜 제1 비저항(specific resistance) 값을 갖는 제1 에피층을 형성하는 단계를 포함하는 에피 웨이퍼 제조 방법.
  2. 제1항에 있어서,
    상기 제1 비저항 값은 상기 제1 도펀트의 유량과 주입 시간을 조정하여 결정되는 에피 웨이퍼 제조 방법.
  3. 제1항에 있어서,
    상기 제1 챔버 내에 제2 도펀트 가스를 주입하여 상기 제1 비저항 값을 갖는 제1 에피층에 제2 도펀트를 주입하는 단계; 및
    주입된 상기 제2 도펀트를 상기 제1 에피층 내에서 확산시켜 제2 비저항 값을 갖는 제1 에피층을 형성하는 단계를 더 포함하는 에피 웨이퍼 제조 방법.
  4. 제1항 또는 제3항에 있어서,
    상기 제1 챔버에 상기 소스 가스를 주입하여 상기 제1 에피층 상에 제2 에피층을 형성하는 단계;
    상기 제1 챔버에 제3 도펀트 가스를 주입하여 상기 제2 에피층에 제3 도펀트를 주입하는 단계; 및
    상기 주입된 제3 도펀트를 상기 제2 에피층 내에 확산시켜 제3 비저항 값을 갖는 제2 에피층을 형성하는 단계는 포함하는 에피 웨이퍼 제조 방법.
  5. 제4항에 있어서,
    상기 제3 비저항 값은 상기 제1 비저항 값 또는 상기 제2 비저항 값과 다른 에피 웨이퍼 제조 방법.
KR1020100110208A 2010-11-08 2010-11-08 에피 웨이퍼 제조 방법 KR20120048824A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100110208A KR20120048824A (ko) 2010-11-08 2010-11-08 에피 웨이퍼 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100110208A KR20120048824A (ko) 2010-11-08 2010-11-08 에피 웨이퍼 제조 방법

Publications (1)

Publication Number Publication Date
KR20120048824A true KR20120048824A (ko) 2012-05-16

Family

ID=46266923

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100110208A KR20120048824A (ko) 2010-11-08 2010-11-08 에피 웨이퍼 제조 방법

Country Status (1)

Country Link
KR (1) KR20120048824A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153687B2 (en) 2013-09-06 2015-10-06 SK Hynix Inc. Semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153687B2 (en) 2013-09-06 2015-10-06 SK Hynix Inc. Semiconductor device

Similar Documents

Publication Publication Date Title
US9893148B2 (en) Method for fabricating a transistor device with a tuned dopant profile
CN103000672A (zh) 半导体主体有掺杂材料区域的元器件和生成该区域的方法
DE102013204275B4 (de) Halbleiteranordnung
KR20090089363A (ko) 리트로그레이드 탄소 프로파일을 가지는 저결함 ｓｉ：ｃ 층
CN103460372B (zh) 具有改进的沟道堆栈的半导体结构及其制备方法
CN103534792A (zh) 制造半导体器件的方法和半导体器件
JPS6242418A (ja) ド−パントの拡散及びド−パントの電気的活性化を制御する方法
CN103779194A (zh) 质子辐照时掺杂效率的提高
CN101882603A (zh) 将杂质离子掺杂至双栅极的方法和用其制造双栅极的方法
KR100687872B1 (ko) 반도체소자 제조를 위한 이온주입방법 및 이를 이용한경사형 접합 형성방법
KR20120048824A (ko) 에피 웨이퍼 제조 방법
US9112057B1 (en) Semiconductor devices with dopant migration suppression and method of fabrication thereof
CN109524296A (zh) 掺杂方法
KR100298914B1 (ko) 반도체기판및그제조방법
CN104517811B (zh) 用于生产多晶硅电阻器的方法
CN101552202B (zh) 形成双极晶体管的浅基区的方法
TW425604B (en) Complementary bipolar/CMOS epitaxial structure and process
US6776842B2 (en) Method of epitaxy on a silicon substrate comprising areas heavily doped with arsenic
US9406567B1 (en) Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US20050118771A1 (en) Control of phosphorus profile by carbon in-situ doping for high performance vertical PNP transistor
CN104183625A (zh) 补偿器件
KR100591161B1 (ko) 반도체 소자의 제조 방법 및 그 반도체 소자
CN108538716A (zh) 降低自掺杂效应的方法及半导体结构
US20240047213A1 (en) Method of manufacturing semiconductor device
US6346463B1 (en) Method for forming a semiconductor device with a tailored well profile

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application