KR20120048414A - 반도체 칩의 제조 방법 - Google Patents

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Abstract

반도체 칩의 제조 방법을 제공한다. 반도체 칩의 제조 방법은 회로 영역들이 형성된 반도체 기판을 마련하고, 반도체 기판 내부에 레이저를 조사하여, 손상층을 형성하고, 반도체 기판을 연마하여, 회로 영역들을 각각 분리시켜 반도체 칩들을 형성하는 것을 포함한다. 이때, 손상층은 상기 반도체 기판이 연마되는 동안 제거된다.

Description

반도체 칩의 제조 방법{Method of manufacturing the semiconductor chip}
본 발명은 반도체 칩의 제조 방법에 관련된 것으로서, 더욱 상세하게는 레이저를 이용하여 반도체 기판을 절단하여, 반도체 칩을 제조하는 방법에 관련된 것이다.
베어 웨이퍼(bare wafer) 상에 목적하는 회로들을 포함하는 회로 영역들을 형성한 후, 베어 웨이퍼의 후면을 연마하고, 연마된 얇은 웨이퍼를 절단하여 회로 영역들을 각각 분리하여 반도체 칩들을 완성한다. 웨이퍼는 블레이드 소우(blade saw)를 이용하여 절단된다. 블레이드 소우와 같이 기계적 절삭이 이루어진 경우, 반도체 칩 내에 쪼개질 수 있는 크랙 사이트(crack site)가 생성되어, 반도체 칩들을 이동시키는 도중에 많은 불량이 발생되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 이동중 불량 발생이 억제된 반도체 칩의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 칩 제조 방법을 제공한다. 상기 반도체 칩 제조 방법은, 회로 영역들을 포함하는 반도체 기판을 마련하고, 상기 반도체 기판 내부에 레이저를 조사하여, 손상층을 형성하고, 그리고, 상기 반도체 기판을 연마하여, 상기 회로 영역들을 각각 분리시켜 반도체 칩들을 형성하는 것을 포함한다. 상기 손상층은 상기 반도체 기판이 연마되는 동안 제거될 수 있다.
본 발명의 일 실시예에 따르면, 상기 회로 영역들은 상기 반도체 기판의 전면에 형성되고, 상기 반도체 기판을 연마하는 것은, 상기 반도체 기판의 후면을 연마할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 반도체 기판의 초기 두께가, 상기 반도체 칩의 최종 가공 두께보다 크며, 상기 손상층은 상기 반도체 기판의 후면 및 반도체 칩의 후면 사이에 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 기판에 상기 회로 영역들 각 각을 격리시키는 스크라이브 레인을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 기판 내부에 상기 레이저를 조사하는 것은, 상기 스크라이브 레인을 따라 수행될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 스크라이브 레인은 금속 패턴들이 형성된 영역을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 기판 내부에 레이저를 조사하는 것은, 상기 금속 패턴들이 형성되지 않은 스크라이브 레인을 따라 수행될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 기판을 연마하는 것은, 그라인딩하고, 상기 반도체 기판을 물리적 압력은 가하는 것을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 기판을 연마하는 것은, 상기 손상층이 취성 파괴되어 상기 반도체 회로 영역들이 분리되는 것을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 칩의 최종 가공 두께는 20㎛ 내지 50㎛일 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 반도체 칩 내에 레이저에 의한 손상층을 제거시킴으로써, 크랙 사이트 생성을 억제할 수 있다. 따라서, 반도체 칩이 쪼개지거나 파괴되는 불량을 방지할 수 있다. 그리고, 금속 패턴들이 형성되지 않은 스크라이브 영역을 따라 손상층을 형성하여, 손상층에 의해 취성 파괴 시 금속 잔해가 발생하지 않을 수 있다. 따라서, 금속 잔해로 인하여 발생되는 불량을 억제할 수 있다. 더불어, 레이저를 이용함으로써 절삭되는 폭을 감소시킬 수 있다. 따라서, 반도체 기판에 더 많은 회로 영역들을 형성할 수 있다.
도 1 내지 도 6는 본 발명의 실시예들에 따른 반도체 칩 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 7을 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 8 및 도 9는 본 발명의 따른 제조 방법으로 제조된 반도체 칩의 후면 및 전면 강도를 나타내는 그래프들이다.
도 10은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
도 11은 본 발명의 실시예들에 따른 메모리 장치가 적용된 메모리 카드를 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(반도체 칩의 제조 방법)
도 1 내지 도 6는 본 발명의 실시예들에 따른 반도체 칩 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 1은 회로 영역들이 형성된 반도체 기판을 설명하기 위한 평면도이고, 도 2는 도 1의 M부분을 확대한 확대도이며, 도 3 내지 도 6은 도 1을 I-I'으로 절단한 단면도들이다.
도 1 및 도 2를 참조하면, 회로 영역들(102)을 포함하는 반도체 기판(100)을 마련할 수 있다.
반도체 기판(100)은 베어 웨이퍼(bare wafer)일 수 있다. 반도체 기판(100)은 제1 두께(T1)를 가질 수 있다.
회로 영역들(102)은 반도체 기판(100)의 전면에 형성될 수 있다. 각각의 회로 영역(102)에는 집적회로가 형성될 수 있다. 집적회로는 메모리 회로 및 비메모리 회로를 포함할 수 있다. 메모리 회로의 예로는 랜덤 어세스 메모리(Random Access Memory: RAM) 또는 비휘발성 메모리(nonvolatile memory)를 들 수 있다. 비메모리 회로는 예컨대, 메모리 제어 회로, 어플리케이션 프로세서(application processor) 회로, 파워 서플라이(power supplier) 회로, 모뎀(modem) 또는 RF(Radio Frequency) 회로 등을 포함할 수 있다.
도 2를 참조하면, 회로 영역들(102) 각각은 스크라이브 레인(scribe lane, 104)에 의해 서로 격리될 수 있다. 스크라이브 레인(104)은 금속 패턴들(106)을 포함할 수 있다. 금속 패턴들(106)은 배선으로 기능할 수 있다. 예컨대, 금속 패턴들(106)은 알루미늄(Al) 또는 구리(Cu)를 포함할 수 있다.
도 3을 참조하면, 반도체 기판(100)의 전면에 보호 시트(protect sheet, 108)를 부착할 수 있다. 보호 시트(108)는 가공 공정이 진행되는 동안 회로 영역(102)을 보호할 수 있다.
도 4를 참조하면, 레이저를 조사하여 반도체 기판(100) 내부에 손상층(110)을 형성할 수 있다.
본 발명의 몇몇 실시예들에 따르면, 레이저는 스크라이브 레인(104)을 따라 조사될 수 있다. 보다 구체적으로, 도 2를 참조하면, 스크라이브 레인(104)에 다수의 금속 패턴들(106)이 배치되며, 레이저는 금속 패턴들(106)이 배치되지 않은 영역을 따라 조사(L)될 수 있다.
레이저는 유도 방출에 의한 광 증폭(Light Amplification by Stimulated Emission Radiation)으로, 목적하는 위치에 용이하게 조사될 수 있다. 이러한 레이저의 성질을 이용하여, 손상층(110)을 반도체 기판(100) 내부의 목적하는 위치에 형성할 수 있다. 손상층(110)은 외부의 물리적 충격에 의해 취성 파괴(brittle fracture)가 발생할 수 있는 크랙 사이트(crack site)을 포함할 수 있다.
본 발명의 몇몇 실시예들에 따르면, 손상층(110)은 반도체 기판(100)의 후면으로부터 제1 거리(D1) 떨어진 곳에 위치하며, 후속 공정에서 완성된 반도체 칩(112, 도 6을 참조)의 후면은 제1 거리(D1)보다 실질적으로 더 떨어진 제2 거리(D2)에 위치할 수 있다. 다시 말해서, 손상층(110)은 반도체 기판(100) 후면 및 반도체 칩(112)의 후면 사이에 배치될 수 있다. 따라서, 반도체 칩(112)을 완성한 후, 손상층(110)은 제거된 상태일 수 있다.
도 5 및 도 6을 참조하면, 반도체 기판(100)의 후면을 연마하여, 회로 영역들(102)이 분리되어 반도체 칩들(112)을 형성할 수 있다.
각각의 반도체 칩(112)은 제1 두께(T1)보다 실질적으로 얇은 제2 두께(T2)를 가질 수 있다. 제2 두께(T2)는 약 20㎛ 내지 약 50㎛일 수 있다.
반도체 기판(100)을 연마하여 최종 두께를 갖는 반도체 기판(100)을 형성할 수 있다. 동시에, 회로 영역들(102)이 각각 분리될 수 있다.
본 발명의 몇몇 실시예들에 따르면, 반도체 기판(100)의 후면을 연마할 수 있다. 연마 공정은 물리적 압력이 가해진 상태에서의 그라인딩(grinding) 공정일 수 있다. 이러한 연마 공정의 예로는 백 랩(back lap) 공정 또는 화학 기계적 연마(chemical mechanical polishing) 공정 등을 들 수 있다.
물리적 압력이 가해진 상태에서 그라인딩되는 연마 공정에 의해 얇아진 반도체 기판(100)은 취성 파괴될 수 있다. 취성 파괴는 메짐 파괴라고도 하는데, 물체에 탄성 한계 이상의 힘을 가했을 때 영구 변형하지 않고 파괴되는 것을 이른다. 따라서, 반도체 기판(100)의 후면을 연마하는 동안, 점점 얇아지는 반도체 기판(100)은 손상층(110)의 크랙 사이트에 의해 취성 파괴될 수 있다. 손상층(110)의 크랙 사이트가 회로 영역들(102)을 격리시키는 스크라이브 레인(104)을 따라 형성됨으로써, 반도체 기판(100)의 취성 파괴에 의해 회로 영역들(102)이 각각 분리될 수 있다. 분리된 회로 영역들(102)은 보호 시트(108)에 의해 원래 위치에서 이탈되지 않을 수 있다.
계속해서, 반도체 기판(100)의 후면을 연마하여, 손상층(110)을 제거하고 각각의 회로 영역(102)을 포함하는 반도체 칩(112)을 완성할 수 있다.
손상층(110)이 완전하게 제거되어 분리된 반도체 칩들(112)의 단면을 살펴보면, 소우 블레이드를 이용하여 절단한 단면보다 매끈할 수 있다. 또한, 손상층(110)을 후속되는 연마 공정에서 완전하게 제거함으로써 손상층(110) 내 크랙 사이트가 제거될 수 있다. 따라서, 완성된 반도체 칩들(112)을 이동시킬 때 반도체 칩(112)이 쪼개지거나 파괴되는 불량을 방지할 수 있다.
그리고, 금속 패턴들(106)이 형성되지 않은 스크라이브 영역을 따라 손상층(110)을 형성하여, 손상층(110)에 의해 취성 파괴 시 금속 잔해가 발생하지 않을 수 있다. 따라서, 금속 잔해가 회로 영역들(102)에 붙어 발생되는 불량을 억제할 수 있다. 더불어, 레이저를 이용함으로써 절삭되는 폭을 감소시킬 수 있다. 따라서, 반도체 기판(100)에 더 많은 회로 영역들(102)을 형성할 수 있다.
(반도체 패키지)
도 7을 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 7을 참조하면, 반도체 패키지는 인쇄회로기판(200), 다수의 반도체 칩들(112), 연결 패턴들(204) 및 몰딩재(208)를 포함할 수 있다.
인쇄회로기판(200)은 다수의 반도체 칩들(112)을 실장할 수 있다. 상세하게는, 인쇄회로기판(200)의 전면에, 인쇄회로기판(200)의 표면으로부터 수직인 방향으로 반도체 칩들(112)이 적층될 수 있다. 인쇄회로기판(200)의 전면 양단에는 제1 패드(202)가 배치될 수 있다.
다수의 반도체 칩들(112)은 제1 패드(202)와 전기적으로 연결되는 제2 패드들(114)을 각각 포함할 수 있다. 다수의 반도체 칩들(112)은 각각의 제2 패드(114)가 외부로 노출되도록 수직 방향으로 적층될 수 있다.
다수의 반도체 칩들(112)이 적층되는 구조를 예를 들어 설명하기로 한다. 8개의 반도체 칩들(112)이 적층되는 경우, 4개의 반도체 칩들(112)을 하나의 그룹으로 하며, 반도체 패키지는 두 개의 그룹의 반도체 칩들(112)을 포함할 수 있다. 제1 그룹의 4개의 반도체 칩들(112)은 최하부층에서 상층으로 하나씩 적층될 때, 각각의 반도체 칩(112)에 배치된 제2 패드(114)가 노출되도록 반도체 칩들(112)을 수평 방향으로 단계적으로 이동시켜 배치시킬 수 있다. 제2 그룹의 4개의 반도체 칩들(112)은 제1 그룹의 4개의 반도체 칩들(112) 상에 적층될 수 있다. 제2 그룹의 4개의 반도체 칩들(112)은 제1 그룹이 이동되는 방향과 반대의 수평 방향으로 단계적으로 이동시켜 배치될 수 있다.
각각의 반도체 칩(112)은 도 1 내지 도 6에서 설명된 반도체 칩(112)의 제조 방법에 의해 제작된 것일 수 있다. 따라서, 반도체 칩(112) 내에 레이저에 의한 손상층(110)이 존재하지 않아, 쪼개짐 또는 파괴의 원인이 될 수 있는 크랙 사이트가 반도체 칩(112) 내에 잔류하지 않을 수 있다. 또한, 반도체 칩(112)의 단면이 블레이드 소우를 이용하여 절단한 것보다 매끈할 수 있다.
연결 패턴들(204)은 제1 패드(202) 및 제2 패드들(114)을 전기적으로 연결하여, 인쇄회로기판(200) 및 다수의 반도체 칩들(112)을 전기적으로 연결할 수 있다. 예컨대, 연결 패턴들(204)은 본딩 와이어(bonding wire)일 수 있다.
몰딩재(208)는 인쇄회로기판(200) 상에, 반도체 칩들(112) 및 연결 패턴들(204)을 덮으며 형성될 수 있다. 예컨대, 몰딩재(208)는 에폭시 수지를 이용하여 형성될 수 있다. 또한, 반도체 패키지는 외부 단자(206)를 더 포함할 수 있다.
( 실험예 )
도 8 및 도 9는 본 발명의 따른 제조 방법으로 제조된 반도체 칩의 후면 및 전면 강도를 나타내는 그래프들이다.
도 8을 참조하면, 그룹 A 내지 C는 각기 다른 제조 방법으로 제작된 반도체 칩들의 전면 및 후면 강도를 나타내는 분포이다. 그룹 A 내지 C 각각의 반도체 칩의 최종 두께는 약 30㎛로 동일하다.
그룹 A는 본 발명의 따른 반도체 칩의 제조 방법으로 제작된 반도체 칩들의 강도 분포이다. 그룹 A의 반도체 칩들은 레이저에 의한 손상층이 제거된 것으로, 그 후면 강도의 평균값이 약 448gf(gram-force)이었고, 전면 강도의 평균값이 약 232gf이었다.
그룹 B는 750㎛ 두께의 반도체 기판을 블레이드 소우를 이용하여 약 300㎛ 정도 절단한 후, 그라인딩하여 제작된 반도체 칩들의 강도 분포이다. 그룹 B의 반도체 칩들의 그 후면 강도 평균값이 약 252gf이었고, 전면 강도의 평균값이 약 253gf이었다.
그룹 C는 반도체 기판을 그라인딩한 후, 블레이드 소우를 이용하여 완전하게 분리하여 제작된 반도체 칩들의 강도 분포이다. 그룹 C의 반도체 칩들의 그 후면 강도의 평균값이 약 223gf이었고, 전면 강도의 평균값은 약 235gf이었다.
그룹 A의 반도체 칩들은 그룹 B의 반도체 칩들보다는 약 1.7배가, 그룹 C의 반도체 칩들보다는 약 2배 정도 후면 강도가 우수하다. 따라서, 본 발명의 실시예들에 따라 제조된 반도체 칩들은, 패키지하기 위하여 이동시킬 때, 외부 충격에 대한 쪼개짐 또는 파괴에 대한 내성이 더 우수하다는 것을 알 수 있다. 한편, 그룹 A 내지 C의 반도체 칩들의 전면 강도는 그 차이가 거의 없다는 것을 알 수 있다.
도 9를 참조하면, 그룹 D 내지 G는 각기 다른 제조 방법으로 제작된 반도체 칩들의 전면 및 후면 강도를 나타내는 분포이다. 그룹 D 내지 G 각각의 반도체 칩의 최종 두께는 약 60㎛로 동일하다.
그룹 D는 본 발명의 따른 반도체 칩의 제조 방법으로 제작된 반도체 칩들의 강도 분포이다. 그룹 A의 반도체 칩들은 레이저에 의한 손상층이 제거된 것으로, 그 후면 강도의 평균값이 약 1196gf이었고, 전면 강도의 평균값이 약 164gf이었다.
그룹 E는 레이저에 의한 손상층이 완성된 반도체 칩 내에 잔류하고 있는 반도체 칩들의 강도 분포이다. 그룹 E의 반도체 칩들의 그 후면 강도 평균값이 약 885gf이었고, 전면 강도의 평균값이 약 442gf이었다.
그룹 F는 750㎛ 두께의 반도체 기판을 블레이드 소우를 이용하여 약 300㎛ 정도 절단한 후, 그라인딩하여 제작된 반도체 칩들의 강도 분포이다. 그룹 F의 반도체 칩들의 그 후면 강도 평균값이 약 751gf이었고, 전면 강도의 평균값이 약 652gf이었다.
그룹 G는 반도체 기판을 그라인딩한 후, 블레이드 소우를 이용하여 완전하게 분리하여 제작된 반도체 칩들의 강도 분포이다. 그룹 G의 반도체 칩들의 그 후면 강도의 평균값이 약 537gf이었고, 전면 강도의 평균값은 약 536gf이었다.
그룹 D의 반도체 칩들은 그룹 E의 반도체 칩들보다는 약 1.3배가, 그룹 F의 반도체 칩들보다는 약 1.6배가, 그룹 G의 반도체 칩들보다는 약 2.2배 정도 후면 강도가 우수하다. 전면 강도 면에서도, 그룹 D의 반도체 칩들이 그룹 E의 반도체 칩들보다는 약 2.6배가, 그룹 F의 반도체 칩들보다는 약 1.8배가, 그룹 G의 반도체 칩들보다는 약 2.2배 정도 우수하다.
전면 강도 면에서, 그룹 G의 반도체 칩들이 그룹 F의 반도체 칩들보다 약 1.5배 높다는 것으로 보아, 반도체 칩 내부에 잔류하는 레이저에 의한 손상층은 외부 충격에 약하다.
( 응용예 )
도 10은 본 발명의 실시예에 따른 메모리 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 10을 참조하면, 상술한 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 카드(300)에 응용될 수 있다. 일례로, 메모리 카드(300)는 호스트와 저항성 메모리(310) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(320)를 포함할 수 있다. 에스램(322)은 중앙처리장치(324)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(326)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(328)는 저항성 메모리(310)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(330)는 저항성 메모리(310)와 인터페이싱한다. 중앙처리장치(324)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(300)에 응용된 반도체 메모리(310)가 본 발명의 실시예에 따른 반도체 패키지를 포함하며, 반도체 패키지는 내부에 레이저에 의해 손상층이 없는 반도체 칩들을 실장할 수 있다. 따라서, 반도체 칩들을 패키지하는 도중, 이동성 충격 또는 외부 충격에 의한 쪼개짐 및 파괴 등의 불량을 억제시킬 수 있다.
도 11은 본 발명의 실시예에 따른 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 11을 참조하면, 정보 처리 시스템(400)은 본 발명의 실시예에 따른 반도체 메모리 소자, 가령 저항 가변성 메모리를 구비한 메모리 시스템(410)을 포함할 수 있다. 정보 처리 시스템(400)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(400)은 메모리 시스템(410)과 각각 시스템 버스(460)에 전기적으로 연결된 모뎀(420), 중앙처리장치(430), 램(440), 유저인터페이스(450)를 포함할 수 있다. 메모리 시스템(410)에는 중앙처리장치(430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(410)은 메모리(412)와 메모리 컨트롤러(414)를 포함할 수 있으며, 도 10을 참조하여 설명한 메모리 카드(300)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(400)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(410)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(400)은 대용량의 데이터를 메모리 시스템(410)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 기판 102: 회로 영역
104: 스크라이브 레인 106: 금속 패턴
108: 보호 시트 110 : 손상층
112: 반도체 칩

Claims (10)

  1. 회로 영역들을 포함하는 반도체 기판을 마련하고;
    상기 반도체 기판 내부에 레이저(laser)를 조사하여, 손상층(damaged layer)을 형성하고; 그리고,
    상기 반도체 기판을 연마하여, 상기 회로 영역들을 각각 분리시켜 반도체 칩을 형성하는 것을 포함하되,
    상기 손상층은 상기 반도체 기판이 연마되는 동안 제거되는 반도체 칩 제조 방법.
  2. 제1항에 있어서,
    상기 회로 영역들은 상기 반도체 기판의 전면에 형성되고,
    상기 기판을 연마하는 것은, 상기 반도체 기판의 후면을 연마하는 반도체 칩 제조 방법.
  3. 제1항에 있어서,
    상기 반도체 기판의 초기 두께가, 상기 반도체 칩의 최종 가공 두께보다 크며,
    상기 손상층은 상기 반도체 기판의 후면 및 반도체 칩의 후면 사이에 배치되는 반도체 칩 제조 방법.
  4. 제1항에 있어서,
    상기 반도체 기판에 상기 회로 영역들 각각을 격리시키는 스크라이브 레인(scribe lane)을 더 포함하는 반도체 칩 제조 방법.
  5. 제4항에 있어서,
    상기 반도체 기판 내부에 상기 레이저를 조사하는 것은,
    상기 스크라이브 레인을 따라 수행되는 반도체 칩 제조 방법.
  6. 제4항에 있어서,
    상기 스크라이브 레인은 금속 패턴들(metal patterns)이 형성된 영역을 포함하는 반도체 칩 제조 방법.
  7. 제6항에 있어서,
    상기 반도체 기판 내부에 레이저를 조사하는 것은,
    상기 금속 패턴들이 형성되지 않은 스크라이브 레인을 따라 수행되는 반도체 칩 제조 방법.
  8. 제1항에 있어서,
    상기 반도체 기판을 연마하는 것은,
    상기 반도체 기판을 그라인딩(grinding)하고; 그리고,
    상기 반도체 기판을 물리적 압력은 가하는 것을 포함하는 반도체 칩 제조 방법.
  9. 제1항에 있어서,
    상기 반도체 기판을 연마하는 것은,
    상기 손상층이 취성 파괴(brittle fracture)되어 상기 회로 영역들이 분리되는 것을 포함하는 반도체 칩 제조 방법.
  10. 제1항에 있어서,
    상기 반도체 칩의 최종 가공 두께는 20㎛ 내지 50㎛인 반도체 칩 제조 방법.
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