KR20120045350A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20120045350A
KR20120045350A KR1020100106840A KR20100106840A KR20120045350A KR 20120045350 A KR20120045350 A KR 20120045350A KR 1020100106840 A KR1020100106840 A KR 1020100106840A KR 20100106840 A KR20100106840 A KR 20100106840A KR 20120045350 A KR20120045350 A KR 20120045350A
Authority
KR
South Korea
Prior art keywords
power
signal
voltage
preliminary
generate
Prior art date
Application number
KR1020100106840A
Other languages
English (en)
Inventor
정원경
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100106840A priority Critical patent/KR20120045350A/ko
Publication of KR20120045350A publication Critical patent/KR20120045350A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 장치에 관한 것으로, 외부로부터 제공되는 외부 구동 전압이 일정 수준이 되면, 전원이 준비되었음을 알리는 제1 파워업 신호를 생성하는 제1 파워업 신호 생성부; 및 상기 제1 파워업 신호 및 내부 전압에 응답하여 내부 회로가 준비되었음을 알리는 제2 파워업 신호를 생성하는 제2 파워업 신호 생성부를 포함한다.

Description

반도체 장치{Semiconductor Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로서, 특히 반도체 장치에 관한 것이다.
일반적으로 디램(Dynamic Random Access Memory: DRAM)은 외부로부터 공급받는 구동 전압(VDD)를 통해 사용 목적에 따라 여러 가지의 내부 전원을 생성한다.
이 구동 전압은 수 us~ 수 ms까지 다양한 슬로프(Slope)를 가지고 올라가게 되는데 이때, 칩은 구동 전압이 일정 수준이 되면 동작을 시작하기 위해 전원이 준비되었음을 알리는 신호인 파워업(Power up) 신호를 생성하게 된다.
이 파워업 신호에 의해 반도체 장치는 칩 내부의 회로들을 초기화시키고, 시스템 동작을 시작하게 된다.
하지만, 회로들의 특성상, 특히 저전력 문제가 중요한 제품일수록, 안정적인 레벨에 도달하기까지 걸리는 시간이 길어져 내부 전원은 준비가 덜 되었음에도 파워업 신호에 의해 동작을 시작하게 되어 내부 회로가 파괴되는 등의 문제가 발생되었다.
특히, 반도체 장치는 딥 파워 다운(Deep power Down) 모드를 이탈하는 경우와 같이 구동 전압 레벨이 계속 인가될 경우, 파워업 신호가 최소 100ns 내에 뜨게 된다. 반면에, 딥 파워 다운 모드 시 꺼지게 되는 내부 회로는 동작을 다시 시작하게 되어 내부 전원이 안정화되기까지 수십 us이 걸려 그 차이가 더욱 커지게 되는 문제가 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 불안정한 초기화를 방지할 수 있는 반도체 장치를 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는, 외부로부터 제공되는 외부 구동 전압이 일정 수준이 되면, 전원이 준비되었음을 알리는 제1 파워업 신호를 생성하는 제1 파워업 신호 생성부; 및 상기 제1 파워업 신호 및 내부 전압에 응답하여 내부 회로가 준비되었음을 알리는 제2 파워업 신호를 생성하는 제2 파워업 신호 생성부를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 장치는, 전원 전압단과 접지 전압단 사이에 연결되어 전압 분배기로 구성되어 외부 구동 전압의 분절된 레벨의 전압을 생성하는 레벨 검출부; 상기 레벨 검출부에서 생성된 상기 전압과 문턱 전압을 비교하여 제1 예비 파워업 신호를 생성하는 전원 전압 감지부; 상기 제1 예비 파워업 신호를 버퍼링하여 제1 파워업 신호로 출력하는 제1 버퍼부; 내부 전압에 기초하여 바이어스 전압을 제공하는 바이어스 제공부; 상기 전원 전압 감지부와 상기 제1 버퍼부 사이에 형성된 노드를 통해 인가된 제1 예비 파워 신호 및 상기 바이어스 제공부에서 인가된 상기 바이어스 전압에 응답하여 제2 예비 파워업 신호를 생성하는 파워업 신호 조절부; 및 상기 파워업 신호 조절부에서 인가된 상기 제2 예비 파워업 신호를 버퍼링하여 제2 파워업 신호로 출력하는 제2 버퍼부를 포함한다.
본 발명에 따른 반도체 장치는, 전원용 및 내부회로 구동용으로 사용하였던 기존에 하나의 파워업 신호를 각각의 용도에 맞게 제1 및 제2 파워업 신호로 생성할 수 있다.
이에 의해 본 발명은, 칩 내부에서 사용되는 모든 전압이 안정적인 레벨에 도달할 때까지 내부 회로를 파워업시키기 위한 제2 파워업 신호의 발생을 억제하여 비정상적인 커런트 패스(Currunt Path)나 불안정한 초기화를 방지할 수 있다.
도1은 본 발명의 일실시예에 따른 반도체 장치를 나타낸 블록도,
도2는 도1의 제1 파워업 신호 생성부를 나타낸 상세 회로도, 및
도3은 도1의 제2 파워업 신호 생성부를 나타낸 상세 회로도이다.
도1은 본 발명의 일실시예에 따른 반도체 장치를 나타낸 블록도이다.
도1에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치(100)는 제1 및 제2 파워업 신호 생성부(120, 140)를 포함한다.
제1 파워업 신호 생성부(120)는 외부로부터 제공되는 외부 구동 전압이 일정 수준이 되면 시스템의 동작을 시작하기 위해 전원이 준비되었음을 알리는 신호인 파워업 신호를 생성하는 것으로, 외부 구동 전압의 레벨의 변화를 감지하여 제1 파워업 신호(PWR_GEN)를 생성할 수 있다.
이러한, 제1 파워업 신호 생성부(120)는 레벨 검출부(122), 전원 전압 감지부(124) 및 제1 버퍼부(126)를 포함한다.
레벨 검출부(122)는 구동 전압(VDD)의 레벨 변화에 따라 변화하는 전압(A)을 생성하여 후술될 전원 전압 감지부(124)로 출력시킨다.
전원 전압 감지부(124)는 레벨 검출부(122)로부터 제공되는 전압(A)에 응답하여 구동 전압의 기준 임계로의 변화를 감지한다. 전원 전압 감지부(124)는 감지된 레벨에 따라 해당 감지 신호 즉, 제1 예비 파워업 신호(B)를 생성한다.
제1 버퍼부(126)는 전원 전압 감지부(124)로부터 출력된 제1 예비 파워업 신호(B)를 입력 받아 버퍼링함으로써, 제1 파워업 신호(PWR_GEN)를 생성할 수 있다.
한편, 제2 파워업 신호 생성부(140)는 제1 파워업 신호 생성부(120)의 제1 예비 파워업 신호(B)와 바이어스 신호(Bias)에 기초하여 내부 회로들을 구동시키는 제2 파워업 신호(PWR_LOG)를 생성한다. 이때, 제2 파워업 신호(PWR_LOG)는 제1 파워업 신호(PWR_GEN)을 일정시간 지연시킨 신호, 즉 칩 내부에서 사용되는 내부 전압들이 안정적인 레벨에 도달할 때까지 제1 파워업 신호(PWR_GEN)을 억제함으로써, 불안정한 초기화를 방지할 수 있다.
제2 파워업 신호 생성부(140)는 바이어스 전압 제공부(144), 파워업 신호 조절부(142) 및 제2 버퍼부(146)를 포함한다.
바이어스 전압 제공부(144)는 내부 전압을 기초로 바이어스 신호(Bias)을 생성하여 후술될 파워업 신호 조절부(142)로 제공한다.
파워업 신호 조절부(142)는 제1 파워업 신호 생성부(140)에서 인가된 제1 예비 파워업 신호(B) 및 바이어스 전압 제공부(144)에서 인가된 바이어스 신호(Bias)를 기초로 제2 예비 파워업 신호(C)를 생성한다.
제2 버퍼부(146)는 파워업 신호 조절부(142)로부터 출력된 제2 예비 파워업 신호(C)를 입력 받아 버퍼링함으로써, 제2 파워업 신호(PWR_LOG)를 생성할 수 있다.
이처럼, 본 발명에 따른 반도체 장치는, 전원용 및 내부회로 구동용으로 사용하였던 기존에 하나의 파워업 신호를 각각의 용도에 맞게 제1 및 제2 파워업 신호로 생성할 수 있다.
이에 의해 본 발명은, 칩 내부에서 사용되는 모든 전압이 안정적인 레벨에 도달할 때까지 내부 회로를 파워업시키기 위한 제2 파워업 신호의 발생을 억제하여 비정상적인 커런트 패스(Currunt Path)나 불안정한 초기화를 방지할 수 있다.
도2는 본 발명의 일실시예에 따른 반도체 장치의 제1 파워업 신호 생성부를 나타낸 상세 회로도이다.
도2에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치의 제1 파워업 신호 생성부(120)는 레벨 검출부(122), 전원 전압 감지부(124) 및 제1 버퍼부(126)를 포함한다.
레벨 검출부(122)는 전원 전압단(VDD)과 접지전압단(VSS) 사이에 연결되어 전압 분배기를 구성하는 저항(R21) 및 트랜지스터(T21)를 포함한다. 이러한 레벨 검출부(122)는 저항(R21) 및 트랜지스터(T21) 사이에 형성된 노드(N21)에 걸리는 외부 구동 전압의 분절된 레벨의 전압(A)을 전원 전압 감지부(124)로 출력시킨다.
전원 전압 감지부(124)는 구동 전압단(VDD)과 감지 노드(N23) 사이에 접속되며, 레벨 검출부(122)에서 인가된 전압(A)을 게이트로 입력받는 PMOS 트랜지스터(T22)와, 접지 전압단(VSS)과 감지 노드(N23) 사이에 접속되며 전압(A)을 게이트 입력으로 하는 NMOS 트랜지스터(T23)와, 감지 노드(N23)로 출력된 신호를 반전시키는 인버터(IV21)로 이루어진 제1 반전부(125)를 포함한다. 이때, PMOS 트랜지스터(T22)와 NMOS 트랜지스터(T23)의 게이트는 서로 전기적으로 연결되며, 제2 노드(N22)를 통해 레벨 검출부(122)에서 인가된 전압(A)을 인가받아 제1 예비 파워업 신호(B)로 생성할 수 있다.
제1 버퍼부(126)는 두 개의 인버터(IV22, IV23)가 직렬 연결된 인버터 유닛으로 구성될 수 있다.
이러한, 제1 파워업 신호 생성부(120)의 동작을 설명하면, 레벨 검출부(122)는 저항(R21)과 트랜지스터(T21)의 중간에 형성된 노드(N21)를 통해 외부로부터 인가되는 구동 전압 레벨의 분절된 값을 가지는 신호, 즉 전압(A)을 전원 전압 감지부(124)로 제공할 수 있다.
전원 전압 감지부(124)는 레벨 검출부(122)로부터 인가된 전압(A)과 문턱 전압을 비교하여 제1 예비 파워업 신호(B)를 생성한다. 보다 구체적으로, 전원 전압 감지부(124)는 레벨 검출부(122)로부터 인가된 전압(A)이 문턱 전압보다 낮을 경우, PMOS 트랜지스터(T22)가 활성화되고, 그에 따라 감지 노드(N23)의 레벨 값이 낮아지게 되면서 로우 레벨의 감지 신호를 생성할 수 있다.
반면, 전원 전압 감지부(124)는 레벨 검출부(122)로부터 인가된 전압(A)이 문턱 전압보다 높을 경우, NMOS 트랜지스터(T23)가 활성화되고 그에 따라 감지 노드(N23)의 레벨 값이 높아지게 되면서, 하이 레벨의 감지 신호를 생성할 수 있다.
제1 버퍼부(126)는 제1 반전부(125)에 의해 감지 신호의 반전된 레벨을 가지는 제1 예비 파워업 신호(B)이 인가되면 버퍼링하여 제1 파워업 신호(PWR_GEN)를 생성할 수 있다.
이처럼, 본 발명에 따른 제1 파워업 신호 생성부(120)는 외부로부터 인가되는 구동 전압이 일정 수준으로 도달하면, 시스템 동작을 시작하기 위한 전원이 준비되었음을 알리는 제1 파워업 신호(PWR_GEN)를 생성할 수 있다.
도3은 본 발명의 일실시예에 따른 반도체 장치의 제2 파워업 신호 생성부를 나타낸 상세 회로도이다.
도3에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치의 제2 파워업 신호 생성부(140)는 파워업 신호 조절부(142), 바이어스 전압 제공부(144) 및 제2 버퍼부(146)를 포함한다.
파워업 신호 조절부(142)는 전원 전압 감지부(124)에서 출력된 제1 예비 파워업 신호(B)를 반전시키는 인버터(IV31)로 이루어진 제2 반전부(141), 전원 전압단(VDD)과 출력 노드(N35) 사이에 접속되며, 제2 반전부(141)에서 출력되는 반전된 제1 예비 파워업 신호(B)를 게이트로 입력받는 PMOS 트랜지스터(T31), 접지 전압단(VSS)과 출력 노드(N35) 사이에 접속되며 제2 반전부(141)에서 출력되는 반전된 제1 예비 파워업 신호(B)를 게이트로 입력받는 제1 NMOS 트랜지스터(T32) 및 바이어스 전압 제공부(144)로부터 출력된 바이어스 신호(Bias)를 게이트로 입력받는 제2 NMOS 트랜지스터(T33)를 포함한다.
이때, PMOS 트랜지스터(T31)와 제1 NMOS 트랜지스터(T32) 각각의 게이트는 전기적으로 연결되며 노드(N34)를 통해 전원 전압 감지부(124)에서 인가된 제1 예비 파워업 신호(B)를 인가받을 수 있다.
제2 버퍼부(146)는 두 개의 인버터들(IV32, IV33)이 직렬 연결된 인버터 유닛으로 구성될 수 있다.
이러한, 제2 파워업 신호 생성부(140)의 동작을 설명하면, 파워업 신호 조절부(142)는 제2 반전부(141)를 통해 입력된 제1 예비 파워업 신호(B)와 바이어스 전압 제공부(144)에서 입력된 바이어스 신호(Bias)에 응답하여 제2 파워업 신호(PWR_LOG)를 생성할 수 있다.
보다 구체적으로, 파워업 신호 조절부(142)는 제2 반전부(141)를 통해 입력된 제1 예비 파워업 신호(B)가 문턱 전압보다 낮은 경우, PMOS 트랜지스터(T31)가 활성화되고, 그에 따라 출력 노드(N35)의 레벨이 높아지게 되면서, 하이 레벨을 가지는 제2 예비 파워업 신호(C)를 생성할 수 있다. 반면에, 파워업 신호 조절부(142)는 제2 반전부(141)를 통해 입력된 제1 예비 파워업 신호(B)가 문턱 전압보다 높은 경우, 제1 NMOS 트랜지스터(T32)가 활성화되고, 그에 따라 출력 노드(N35)의 레벨이 낮아지게 되면서, 로우 레벨을 가지는 제2 예비 파워업 신호(C)를 생성할 수 있다.
그러나, 상기과 같이 생성된 파워업 신호 조절부(142)의 제2 예비 파워업 신호(C)는 바이어스 전압 제공부(144)에 의해 생성된 바이어스 신호(Bias)에 응답하여 그 레벨 값이 결정되는 것이 바람직하다. 즉, 제1 예비 파워업 신호(B)가 문턱 전압보다 높은 경우, 제1 NMOS 트랜지스터(T32)가 활성화되어 출력 노드(N35)의 레벨이 낮아져야 하지만, 바이어스 전압 제공부(144)로부터 인가된 바이어스 신호(Bias)가 하이 레벨을 가지게 되면, 제2 NMOS 트랜지스터(T33)가 턴온되어 출력 노드(N35)의 레벨이 높아져 하이 레벨의 제2 파워업 신호(PWR_LOG)를 생성하게 된다.
즉, 본 발명에 따른 제2 파워업 신호 생성부(140)는 바이어스 전압 제공부(144)에서 생성된 바이어스 신호(Bias)와, 제1 예비 파워업 신호(B)에 응답하여 제2 파워업 신호(PWR_LOG)를 형성하는 것이 바람직하다.
이는, 반도체 장치가 파워업 신호(PWR_GEN)가 생성된 이후 충분한 시간(200us) 동안 초기화 시간을 갖고 있음을 이용하여 초기화 시기를 지연 시켜 내부 전원의 안정적인 동작이 보장되는 시점에서 제2 파워업 신호(PWR_LOG)를 제공함으로써, 불안정한 초기화를 방지할 수 있다.
여기서, 본 발명에서의 바이어스 전압 제공부(144)라 함은, 일반적으로 외부 구동 전압을 이용하여 각각의 내부 회로에 맞는 내부 전압을 생성하기 위한 것으로, 구체적인 구성은 생략하기로 한다.
제2 버퍼부(146)는 파워업 신호 조절부(142)로부터 인가된 제1 예비 파워업 신호(B)를 버퍼링하여 내부 회로들을 구동시키는 제2 파워업 신호(PWR_LOG)를 생성할 수 있다.
이처럼, 본 발명에 따른 반도체 장치는, 기존에 하나의 파워업 신호를 전원용 및 내부 회로 구동용으로 사용하기 위한 제1 및 제2 파워업 신호(PWR_GEN, PWR_LOG)를 생성할 수 있다. 이에 의해 본 발명은, 칩 내부에서 사용되는 모든 전압이 안정적인 레벨에 도달할 때까지 제2 파워업 신호의 발생을 억제하여 비정상적인 커런트 패스(Currunt Path)나 불안정한 초기화를 방지할 수 있다.
기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 반도체 장치
120: 제1 파워업 신호 생성부
140: 제2 파워업 신호 생성부

Claims (8)

  1. 외부로부터 제공되는 외부 구동 전압이 일정 수준이 되면, 전원이 준비되었음을 알리는 제1 파워업 신호를 생성하는 제1 파워업 신호 생성부; 및
    상기 제1 파워업 신호 및 내부 전압 레벨에 의해 생성된 바이어스 전압에 응답하여 내부 회로의 구동 시점을 알리는 제2 파워업 신호를 생성하는 제2 파워업 신호 생성부를 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 파워업 신호 생성부는,
    상기 외부 구동 전압의 레벨 변화에 따라 전압을 생성하는 레벨 검출부;
    상기 레벨 검출부로부터 제공되는 전압에 응답하여 구동 전압의 기준 임계로의 변화를 감지하여 제1 예비 파워업 신호를 생성하는 전원 전압 감지부; 및
    상기 전원 전압 감지부에서 출력된 상기 제1 예비 파워업 신호를 버퍼링하여 제1 파워업 신호를 생성하는 제1 버퍼부를 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제2 파워업 신호 생성부는,
    내부 회로 내에 필요한 내부 전압에 응답하여 바이어스 신호를 생성하는 바이어스 전압 제공부;
    상기 제1 예비 파워업 신호 및 상기 바이어스 전압에 응답하여 제2 예비 파워업 신호를 생성하는 파워업 신호 조절부; 및
    상기 파워업 신호 조절부에서 출력된 제2 예비 파워업 신호를 버퍼링하여 제2 파워업 신호를 생성하는 제2 버퍼부를 포함하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제2 파워업 신호는 상기 제1 파워업 신호를 일정 시간 지연시킨 지연 신호인 반도체 장치.
  5. 전원 전압단과 접지 전압단 사이에 연결되어 전압 분배기로 구성되어 외부 구동 전압의 분절된 레벨의 전압을 생성하는 레벨 검출부;
    상기 레벨 검출부에서 생성된 상기 전압과 문턱 전압을 비교하여 제1 예비 파워업 신호를 생성하는 전원 전압 감지부;
    상기 제1 예비 파워업 신호를 버퍼링하여 제1 파워업 신호로 출력하는 제1 버퍼부;
    내부 전압에 기초하여 바이어스 전압을 제공하는 바이어스 제공부;
    상기 전원 전압 감지부와 상기 제1 버퍼부 사이에 형성된 노드를 통해 인가된 제1 예비 파워 신호 및 상기 바이어스 제공부에서 인가된 상기 바이어스 전압에 응답하여 제2 예비 파워업 신호를 생성하는 파워업 신호 조절부; 및
    상기 파워업 신호 조절부에서 인가된 상기 제2 예비 파워업 신호를 버퍼링하여 제2 파워업 신호로 출력하는 제2 버퍼부를 포함하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 제1 파워업 신호는, 전원이 준비되었음을 알리는 신호인 반도체 장치.
  7. 제6 항에 있어서,
    상기 제2 파워업 신호는, 상기 제1 파워업 신호를 일정시간 지연시킨 지연 신호인 반도체 장치.
  8. 제7 항에 있어서,
    상기 제2 파워업 신호는, 내부 회로가 준비되었음을 알리는 신호인 반도체 장치.
KR1020100106840A 2010-10-29 2010-10-29 반도체 장치 KR20120045350A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100106840A KR20120045350A (ko) 2010-10-29 2010-10-29 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100106840A KR20120045350A (ko) 2010-10-29 2010-10-29 반도체 장치

Publications (1)

Publication Number Publication Date
KR20120045350A true KR20120045350A (ko) 2012-05-09

Family

ID=46264832

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100106840A KR20120045350A (ko) 2010-10-29 2010-10-29 반도체 장치

Country Status (1)

Country Link
KR (1) KR20120045350A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112840458A (zh) * 2018-10-10 2021-05-25 三星显示有限公司 显示装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112840458A (zh) * 2018-10-10 2021-05-25 三星显示有限公司 显示装置
CN112840458B (zh) * 2018-10-10 2024-04-23 三星显示有限公司 显示装置

Similar Documents

Publication Publication Date Title
US9461648B1 (en) Power control device
JP2010147979A (ja) 半導体装置およびパワーオンリセット回路の調整方法
US8194476B2 (en) Semiconductor memory device and method for operating the same
US9557788B2 (en) Semiconductor memory device including array e-fuse
US7777560B2 (en) Internal voltage generator
KR20120045350A (ko) 반도체 장치
US8581641B2 (en) Power-up signal generation circuit
KR100403341B1 (ko) 파워-업 신호 발생회로
KR100350768B1 (ko) 내부 전원전압 발생장치
KR100592772B1 (ko) 고전압 발생회로
US9543827B2 (en) Internal voltage generation circuits
KR100897283B1 (ko) 반도체 메모리 장치
KR101145315B1 (ko) 내부전압발생회로
KR20100001835A (ko) 파워업신호 생성회로 및 이를 이용한 반도체 메모리 장치
KR20120139070A (ko) 반도체 장치
KR20070080880A (ko) 반도체 메모리 장치의 내부 전압 생성 회로 및 방법
KR20150071936A (ko) 초기화신호생성회로 및 이를 포함하는 반도체장치
KR101003129B1 (ko) 반도체 메모리 장치의 내부 전압 생성 회로
KR100845798B1 (ko) 전압 생성 회로 및 이를 이용한 반도체 메모리 장치
KR20160076890A (ko) 반도체시스템
KR20110076677A (ko) 반도체 메모리 장치
KR20150094114A (ko) 반도체 메모리 장치 및 이를 위한 기준전압 제어회로와 내부전압 발생회로
TWI484317B (zh) 半導體積體電路以及內部電壓產生方法
KR20100002864A (ko) 반도체 장치의 외부 전원 감지 회로
KR20080078308A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination