KR20120044585A - 게이트 구동회로 및 이를 구비한 표시 장치 - Google Patents

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Abstract

복수의 스테이지들이 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로는 제n(n은 자연수) 스테이지를 포함한다. 제n(n은 자연수) 스테이지는 풀업부, 풀업 제어부, 제1 풀다운부, 제2 풀다운부 및 풀다운 제어부를 포함한다. 풀업부는 제1 클럭 신호를 상기 제n 스테이지의 출력 신호로 출력한다. 풀업 제어부는 제1 전원 신호 및 제2 전원 신호를 상기 풀업부의 제어 전극에 선택적으로 인가한다. 제1 풀다운부는 상기 풀업부의 제어 전극에 인가된 전압을 오프 전압으로 풀 다운시킨다. 제2 풀다운부는 상기 풀업부의 출력 전극에 인가된 전압을 상기 오프 전압으로 풀 다운시킨다. 풀다운 제어부는 상기 제1 전원 신호 또는 상기 제2 전원 신호를 상기 제1 및 제2 풀다운부들의 제어 전극들에 선택적으로 인가한다.

Description

게이트 구동회로 및 이를 구비한 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE HAVING THE GATE DRIVING CIRCUIT}
본 발명은 게이트 구동회로 및 이를 구비한 표시 장치에 관한 것으로, 보다 상세하게는 양방향 구동을 위한 게이트 구동회로 및 이를 구비한 표시 장치를 제공하는 것이다.
표시 장치용 패널 모듈의 제조 원가를 절감하고 전체 사이즈를 줄이기 위하여 패널의 표시 영역에 위치하는 스위칭 소자 형성 공정 진행 시 패널의 주변 영역에 게이트 구동회로를 동시에 형성하는 이른바 ASG(Amorphous Silicon Gate) 기술이 적용되고 있다. 상기 패널에 상기 게이트 구동회로가 직접 형성하는 경우, 상기 게이트 구동회로는 복수의 게이트 신호들을 정해진 순서대로 순차적으로 출력한다.
최근, 상기 패널에 일반적으로 순방향 영상을 표시하고 동작 모드에 따라서 상기 패널을 180도로 회전시켜 역방향 영상을 표시하는 패널 개발이 활발해지고 있다. 이 경우, 상기 패널에 집적된 상기 게이트 구동회로의 출력 순서가 고정됨에 따라서 영상 데이터의 출력 순서를 변화시키는 방식이 사용되고 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 양방향 구동을 위한 게이트 구동회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 게이트 구동회로를 포함하는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 복수의 스테이지들이 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로는 제n(n은 자연수) 스테이지를 포함한다. 상기 제n(n은 자연수) 스테이지는 풀업부, 풀업 제어부, 제1 풀다운부, 제2 풀다운부 및 풀다운 제어부를 포함한다. 상기 풀업부는 제1 클럭 신호를 상기 제n 스테이지의 출력 신호로 출력한다. 상기 풀업 제어부는 제1 전원 신호 및 제2 전원 신호를 상기 풀업부의 제어 전극에 선택적으로 인가한다. 상기 제1 풀다운부는 상기 풀업부의 제어 전극에 인가된 전압을 오프 전압으로 풀 다운시킨다. 상기 제2 풀다운부는 상기 풀업부의 출력 전극에 인가된 전압을 상기 오프 전압으로 풀 다운시킨다. 상기 풀다운 제어부는 상기 제1 전원 신호 또는 상기 제2 전원 신호를 상기 제1 및 제2 풀다운부들의 제어 전극들에 선택적으로 인가한다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예 따른 표시 장치는 표시 패널, 게이트 구동회로 및 메인 구동회로를 포함한다. 상기 표시 패널은 서로 교차하는 게이트 배선들 및 데이터 배선들이 형성되어 영상을 표시하는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함한다. 상기 게이트 구동회로는 상기 주변 영역에 집적되고, 상기 게이트 배선들에 게이트 신호들을 출력하는 복수의 스테이지들을 포함한다. 상기 메인 구동회로는 상기 표시 패널에 표시되는 영상의 방향에 따라서 상기 게이트 구동회로에 제1 전원 신호, 제2 전원 신호, 제1 수직개시신호 및 제2 수직개시신호를 제공한다. 상기 게이트 구동회로의 제n(n은 자연수) 스테이지는 제1 클럭 신호를 상기 제n 스테이지의 출력 신호로 출력하는 풀업부와, 상기 제1 전원 신호 및 상기 제2 전원 신호를 상기 풀업부의 제어 전극에 선택적으로 인가하는 풀업 제어부와, 상기 풀업부의 제어 전극에 인가된 전압을 오프 전압으로 풀 다운시키는 제1 풀다운부와, 상기 풀업부의 출력 전극에 인가된 전압을 상기 오프 전압으로 풀 다운시키는 제2 풀다운부 및 상기 제1 전원 신호 및 상기 제2 전원 신호를 상기 제1 및 제2 풀다운부들의 제어 전극들에 선택적으로 인가하는 풀다운 제어부를 포함한다.
본 발명의 실시예들에 따르면, 제1 전원 신호, 제2 전원 신호, 제1 수직개시신호 및 제2 수직개시신호에 따라서 게이트 구동회로를 순방향 모드 및 역방향 모드로 구동할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1에 도시된 게이트 구동회로에 대한 블록도이다.
도 3은 도 2에 도시된 제n 스테이지에 대한 상세한 회로도이다.
도 4a 및 도 4b는 도 3에 도시된 풀업 제어부 및 풀다운 제어부의 동작을 설명하기 위한 회로도이다.
도 5는 도 2에 도시된 게이트 구동회로가 순방향으로 구동될 때의 제n 스테이지의 입출력 신호에 대한 파형도들이다.
도 6은 도 2에 도시된 게이트 구동회로가 역방향으로 구동될 때의 제n 스테이지의 입출력 신호에 대한 파형도들이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 상기 표시 장치는 표시 패널(100), 게이트 구동회로(200), 데이터 구동회로(400), 메인 구동회로(500) 및 인쇄회로기판(600)을 포함한다.
상기 표시 패널(100)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다. 상기 표시 영역(DA)에는 서로 교차하는 게이트 배선들, 데이터 배선들 및 복수의 화소부를 포함한다. 각 화소부(P)는 게이트 배선(GL)과 데이터 배선(DL)에 전기적으로 연결된 화소 스위칭 소자(TRp)와, 상기 화소 스위칭 소자(TRp)와 전기적으로 연결된 액정 커패시터(CLC) 및 상기 액정 커패시터(CLC)와 병렬 연결된 스토리지 커패시터(CST)를 포함한다.
상기 게이트 구동회로(200)는 상기 게이트 구동회로(200)는 상기 게이트 배선들의 단부에 대응하는 상기 주변 영역(PA)에 집적되고, 상기 게이트 배선들에 하이 전압의 게이트 신호들을 순차적으로 출력하는 쉬프트 레지스터를 포함한다. 상기 쉬프트 레지스터는 복수의 스테이지들(SC1,.., SCn-1, SCn, SCn+1,..., SCm)(n＜m은 자연수)을 포함한다. 각 스테이지는 복수의 트랜지스터들을 포함하고, 상기 트랜지스터들은 상기 화소부(P)의 화소 스위칭 소자와 동일한 공정에 의해 형성될 수 있다. 도시되지는 않았으나, 상기 게이트 구동회로(200)는 상기 게이트 배선들의 양 단부에 대응하는 주변 영역(PA)에 듀얼(Dual) 구조로 형성될 수 있다.
상기 데이터 구동회로(400)는 상기 데이터 배선들에 데이터 신호들을 출력하는 소스 구동칩(410)과, 상기 소스 구동칩(410)이 실장되어 상기 인쇄회로기판(600)과 상기 표시 패널(100)을 전기적으로 연결하는 연성회로기판(430)을 포함한다. 여기서는 상기 소스 구동칩(410)이 상기 연성회로기판(430)에 실장되는 것을 예로 하였으나, 상기 소스 구동칩(410)이 직접 상기 표시 패널(100)에 실장될 수 있다. 또한 상기 소스 구동칩(410)을 구성하는 트랜지스터들은 상기 표시 영역(DA)의 화소 스위칭 소자(TRp)와 동일한 공정에 의해 상기 주변 영역(PA)에 직접 형성될 수 있다.
상기 메인 구동회로(500)는 상기 인쇄회로기판(600) 상에 실장되고, 상기 게이트 구동회로(200) 및 상기 데이터 구동회로(400) 각각에 게이트 제어신호 및 데이터 제어신호를 제공한다.
예를 들면, 상기 게이트 제어신호는 제1 수직개시신호(STV1), 제2 수직개시신호(STV2), 제1 클럭 신호(CK1), 제2 클럭 신호(CK2), 오프 전압(VOFF)을 포함한다. 상기 제1 수직개시신호(STV1), 제2 수직개시신호(STV2), 제1 전원 신호(VDD1) 및 제2 전원 신호(VDD2)는 표시 패널(100)에 영상이 표시되는 방향에 따라서 제1 레벨 전압(VON)(이하, 하이 전압이라 명칭함) 및 제2 레벨 전압(VSS)(이하, 로우 전압이라 명칭함)을 가질 수 있다.
상기 게이트 구동회로(200)는 게이트 배선들에 게이트 신호들을 제공하는 복수의 스테이지들(SC1,.., SCn-1, SCn, SCn+1,..., SCm)을 포함한다. 상기 게이트 구동회로(200)는 순방향 모드에서는 상기 스테이지들(SC1,.., SCn-1, SCn, SCn+1,..., SCm)을 순방향(DIRf)으로 순차 구동하고, 역방향 모드에서는 상기 스테이지들((SC1,.., SCn-1, SCn, SCn+1,..., SCm)을 역방향(DIRr)으로 순차 구동한다.
상기 순방향 모드에서 상기 게이트 구동회로(200)는 하이 전압(VON)의 제1 전원 신호(VDD1), 로우 전압(VSS)의 제2 전원 신호(VDD2) 및 제1 수직개시신호(STV1)에 의해 순방향(DIRf)으로 구동하여 이에 따라서, 상기 게이트 구동회로(200)는 제1 내지 제m 게이트 신호들(G1,..., Gn-1, Gn, Gn+1,...,Gm)의 순서로 출력한다. 역방향 모드에서 상기 게이트 구동회로(200)는 로우 전압(VSS)의 제1 전원 신호(VDD1), 하이 전압(VON)의 제2 전원 신호(VDD2) 및 제2 수직개시신호(STV2)에 의해서 역방향(DIRr)으로 구동하여 제m 내지 제1 게이트 신호들(Gm,..., Gn+1, Gn, Gn-1,...,G1)의 순서로 출력한다. 여기서, 상기 하이 전압(VON)은 약 27V 이고, 상기 로우 전압(VSS)은 약 -7V 이고, 상기 오프 전압(VOFF)은 약 -7V 일 수 있다.
도 2는 도 1에 도시된 게이트 구동회로에 대한 블록도이다.
도 1 및 도 2를 참조하면, 상기 게이트 구동회로(200)는 복수의 신호들을 전달하는 배선부(210) 및 상기 배선부(210)와 전기적으로 연결된 쉬프트 레지스터를 포함한다. 상기 배선부(210)는 제1 수직개시배선(211), 제2 수직개시배선(212), 오프 배선(213), 제1 전원 배선(214), 제2 전원 배선(215), 제1 클럭 배선(216) 및 제2 클럭 배선(217)을 포함한다.
상기 제1 수직개시배선(211)은 제1 수직개시신호(STV1)를 전달한다. 상기 제1 수직개시신호(STV1)는 순방향 모드에서 하이 전압(VON)을 갖고, 역방향 모드에서 로우 전압(VSS)을 갖는다. 상기 제1 수직개시신호(STV1)는 게이트 신호와 동일한 파형 구조로서, 한 프레임의 1 수평 구간(1H)에는 하이 전압(VON)을 갖고 나머지 구간에는 로우 전압(VSS)을 가질 수 있다.
상기 제2 수직개시배선(212)은 제2 수직개시신호(STV2)를 전달한다. 상기 제2 수직개시신호(STV2)는 역방향 모드에서 하이 전압(VON)을 갖고, 순방향 모드에서 로우 전압(VSS)을 갖는다. 상기 제2 수직개시신호(STV2)는 게이트 신호와 동일한 파형 구조로서, 한 프레임의 1 수평 구간(1H)에는 하이 전압(VON)을 갖고 나머지 구간에는 로우 전압(VSS)을 가질 수 있다.
상기 오프 배선(213)은 오프 전압(VOFF)을 전달한다. 예를 들면, 상기 오프 전압(VOFF)은 약 -7V 의 직류 전압일 수 있다.
상기 제1 전원 배선(214)은 제1 전원 신호(VDD1)를 전달한다. 상기 제1 전원 신호(VDD1)는 순방향 모드에서 하이 전압(VON)을 갖고, 역방향 모드에서 로우 전압(VSS)을 갖는다. 상기 하이 전압(VON)은 약 27V일 수 있고, 상기 로우 전압(VSS)은 약 -7V 일 수 있다.
상기 제2 전원 배선(215)은 제2 전원 신호(VDD2)를 전달한다. 상기 제2 전원 신호(VDD2)는 순방향 모드에서 로우 전압(VSS)을 갖고, 역방향 모드에서 하이 전압(VON)을 갖는다. 상기 하이 전압(VON)은 약 27V 일 수 있고, 상기 로우 전압(VSS)은 약 -7V 일 수 있다.
상기 제1 클럭 배선(216)은 제1 클럭 신호(CK1)를 전달한다. 상기 제1 클럭 신호(CK1)는 2H 주기를 갖고 하이 전압(VON)과 오프 전압(VOFF)을 반복하는 펄스 신호일 수 있다. 상기 하이 전압(VON)은 약 27V 일 수 있고, 상기 오프 전압(VOFF)은 약 -7V 일 수 있다. 상기 펄스의 듀티비는 50 ％ 또는 50％ 미만일 수 있다.
상기 제2 클럭 배선(217)은 제2 클럭 신호(CK2)를 전달한다. 상기 제2 클럭 신호(CK2)는 상기 제1 클럭 신호(CK1)와 다른 신호이다. 상기 제2 클럭 신호(CK2)는 2H 주기를 갖고 하이 전압(VON)과 오프 전압(VOFF)을 반복하는 펄스 신호일 수 있다. 상기 하이 전압(VON)은 약 27V 일 수 있고, 상기 오프 전압(VOFF)은 약 -7V 일 수 있다. 상기 펄스의 듀티비는 50 ％ 또는 50％ 미만일 수 있다.
상기 쉬프트 레지스터(230)는 서로 종속적으로 연결된 제1 내지 제m 스테이지(SC1 ~ SCm)와, 제1 더미 스테이지(SCd1) 및 제2 더미 스테이지(SCd2)를 포함한다.
제1 내지 제m 스테이지(SC1 ~ SCm)는 m 개의 게이트 배선들과 각각 연결되어 상기 게이트 배선들에 m개의 게이트 신호들을 출력한다. 상기 제1 더미 스테이지(SCd1)는 상기 제1 스테이지(SC1)의 동작을 제어하고, 상기 제2 더미 스테이지(SCd2)는 상기 제m 스테이지(SCm)의 동작을 제어한다. 상기 제1 및 제2 더미 스테이지들(SCd1, SCd2)은 게이트 배선들과 전기적으로 연결되지 않는다.
각 스테이지는 제1 클럭 단자(CT1), 제2 클럭 단자(CT2), 제1 전원 단자(VD1), 제2 전원 단자(VD2), 오프 단자(VF), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 제4 입력 단자(IN4), 캐리 단자(CR) 및 출력 단자(OT)를 포함한다.
상기 제1 클럭 단자(CT1)는 상기 제1 클럭 신호(CK1) 또는 상기 제2 클럭 신호(CK2)를 수신한다. 예를 들면, 홀수 번째 스테이지(SCd1, ..., SCn-1, SCn+1..., SCd2)의 상기 제1 클럭 단자(CT1)는 상기 제1 클럭 신호(CK1)를 수신하고, 짝수 번째 스테이지(SC1,..., SCn,..., SCm)의 상기 제1 클럭 단자(CT1)는 상기 제2 클럭 신호(CK2)를 수신한다.
상기 제2 클럭 단자(CT2)는 상기 제1 클럭 단자(CT1)에 수신된 클럭 신호와 다른 클럭 신호를 수신한다. 예를 들면, 홀수 번째 스테이지(SCd1, ..., SCn-1, SCn+1..., SCd2)의 상기 제2 클럭 단자(CT2)는 상기 제2 클럭 신호(CK2)를 수신하고, 짝수 번째 스테이지(SC1,..., SCn,..., SCm)의 상기 제2 클럭 단자(CT2)는 상기 제1 클럭 신호(CK1)를 수신한다.
상기 제1 전원 단자(VD1)는 제1 전원 신호(VDD1)를 수신한다. 상기 게이트 구동회로(200)가 순방향 모드인 경우, 상기 전원 신호(VDD1)는 하이 전압(VON)을 갖고, 상기 게이트 구동회로(200)가 역방향 모드인 경우, 상기 제1 전원 신호(VDD1)는 로우 전압(VSS)을 갖는다.
상기 제2 전원 단자(VD2)는 제2 전원 신호(VDD2)를 수신한다. 상기 게이트 구동회로(200)가 순방향 모드인 경우, 상기 제2 전원 신호(VDD2)는 로우 전압(VSS)을 갖고, 상기 게이트 구동회로(200)가 역방향 모드인 경우, 상기 제2 전원 신호(VDD2)는 하이 전압(VON)을 갖는다.
상기 오프 단자(VF)는 게이트 신호의 로우 레벨을 유지하기 오프 전압(VOFF)을 수신한다. 상기 오프 전압(VOFF)은 상기 로우 전압(VSS)과 동일할 수 있다.
상기 제1 입력 단자(IN1)는 제1 수직개시신호(STV1) 또는 이전 스테이지의 캐리 신호를 수신한다. 상기 캐리 신호는 상기 이전 스테이지의 출력 신호인 게이트 신호와 동기된 신호일 수 있다. 예를 들면, 첫 번째 스테이지인, 제1 더미 스테이지(SCd1)의 상기 제1 입력 단자(IN1)는 상기 제1 수직개시신호(STV1)를 수신하고, 상기 제1 더미 스테이지(SCd1)를 제외한 스테이지들(SC1,.., SCn-1, SCn, SCn+1,..., SCm, SCd2)의 제1 입력 단자(IN1)는 이전 스테이지의 캐리 신호를 각각 수신한다. 예컨대, 제n 스테이지(SCn)의 이전 스테이지는 상기 제n 스테이지(SCn)의 앞단에 위치한 스테이지들(SCd1, SC1,.., SCn-1) 중 하나 일 수 있다.
상기 제2 입력 단자(IN2)는 이전 스테이지의 게이트 신호를 수신한다. 예를 들면, 상기 제1 더미 스테이지(SCd1)를 제외한 스테이지들(SC1,.., SCn-1, SCn, SCn+1,..., SCm, SCd2)의 제2 입력 단자(IN2)는 이전 스테이지의 게이트 신호를 각각 수신한다. 예컨대, 제n 스테이지(SCn)의 이전 스테이지는 상기 제n 스테이지(SCn)의 앞단에 위치한 스테이지들(SCd1, SC1,.., SCn-1) 중 하나 일 수 있다. 첫 번째 스테이지인, 제1 더미 스테이지(SCd1)의 상기 제2 입력 단자(IN2)에는 제2 수직개시신호(STV2)가 인가될 수 있다.
상기 제3 입력 단자(IN3)는 다음 스테이지의 캐리 신호 또는 제2 수직개시신호(STV2)를 수신한다. 상기 제1 더미 스테이지 내지 제m 스테이지(SCd1, SC1,.., SCn-1, SCn, SCn+1,..., SCm)의 상기 제3 입력 단자(IN3)는 다음 스테이지의 캐리 신호를 수신한다. 예컨대, 제n 스테이지(SCn)의 다음 스테이지는 제n+1 내지 제m 스테이지들(SCn+1,.., SCm) 중 하나 일 수 있다. 마지막 스테이지, 제2 더미 스테이지(SCd2)의 상기 제2 입력 단자(IN2)는 상기 제2 수직개시신호(STV2)를 수신한다.
상기 제4 입력 단자(IN4)는 다음 스테이지의 게이트 신호 또는 제2 수직개시신호(STV2)를 수신한다. 상기 제1 더미 스테이지 내지 제m 스테이지(SCd1, SC1,.., SCn-1, SCn, SCn+1,..., SCm)의 상기 제4 입력 단자(IN4)는 다음 스테이지의 게이트 신호를 수신한다. 예컨대, 제n 스테이지(SCn)의 다음 스테이지는 제n+1 내지 제m 스테이지들(SCn+1,.., SCm) 중 하나 일 수 있다. 마지막 스테이지인, 제2 더미 스테이지(SCd2)의 상기 제4 입력 단자(IN4)에는 상기 제1 수직개시신호(STV1)가 인가될 수 있다.
상기 캐리 단자(CR)는 게이트 신호에 동기된 캐리 신호를 출력한다. 상기 캐리 단자(CR)는 이전 스테이지의 상기 제3 입력 단자(IN3)와 전기적으로 연결되고, 다음 스테이지의 상기 제1 입력 단자(IN1)와 전기적으로 연결된다. 첫 번째 스테이지, 제1 더미 스테이지(SCd1)의 캐리 단자(CR)는 다음 스테이지의 상기 제1 입력 단자(IN1)와만 전기적으로 연결되고, 마지막 스테이지, 제2 더미 스테이지(SCd2)의 캐리 단자(CR)는 이전 스테이지의 상기 제3 입력 단자(IN3)와만 전기적으로 연결된다. 예컨대, 제n 스테이지(SCn)의 이전 스테이지는 제n 스테이지(SCn)의 앞단에 위치한 스테이지들(SCd1, SC1,.., SCn-1) 중 하나 일 수 있다. 제n 스테이지(SCn)의 다음 스테이지는 제n 스테이지(SCn)의 다음에 위치한 스테이지들(SCn+1,.., SCm, SCd2) 중 하나 일 수 있다.
상기 출력 단자(OT)는 게이트 신호를 출력한다. 상기 제1 내지 제m 스테이지들(SC1,..., SCm)의 출력 단자들 각각은 게이트 배선과 전기적으로 연결된다. 상기 출력 단자(OT)는 이전 스테이지의 상기 제4 입력 단자(IN4)와 전기적으로 연결되고, 다음 스테이지의 상기 제2 입력 단자(IN2)와 전기적으로 연결된다. 첫 번째 스테이지, 제1 더미 스테이지(SCd1)의 출력 단자(OT)는 다음 스테이지의 상기 제2 입력 단자(IN2)와만 전기적으로 연결되고, 마지막 스테이지인, 제2 더미 스테이지(SCd2)의 출력 단자(OT)는 이전 스테이지의 상기 제4 입력 단자(IN4)와만 전기적으로 연결된다. 예컨대, 제n 스테이지(SCn)의 이전 스테이지는 제n 스테이지(SCn)의 앞단에 위치한 스테이지들(SCd1, SC1,.., SCn-1) 중 하나 일 수 있다. 제n 스테이지(SCn)의 다음 스테이지는 제n 스테이지(SCn)의 다음에 위치한 스테이지들(SCn+1,.., SCm, SCd2) 중 하나 일 수 있다.
도 3은 도 2에 도시된 제n 스테이지에 대한 상세한 회로도이다.
도 2 및 도 3을 참조하면, 상기 제n 스테이지(SCn)는 풀업 제어부(210), 충전부(220), 풀업부(230), 캐리부(240), 풀다운 제어부(250), 제1 풀다운부(261), 제2 풀다운부(262), 스위칭부(270), 제1 유지부(281), 제2 유지부(282) 및 제3 유지부(283)를 포함한다.
상기 풀업 제어부(210)는 순방향 모드에서는 상기 제1 전원 신호(VDD1)를 제1 노드(Q)에 인가하고, 역방향 모드에서는 상기 제2 전원 신호(VDD2)를 상기 제1 노드(Q)에 인가한다. 상기 풀업 제어부(210)는 제1 제어 트랜지스터(TR41) 및 제2 제어 트랜지스터(TR42)를 포함한다.
상기 제1 제어 트랜지스터(TR41)는 이전 스테이지(SCn-1)의 캐리 단자(CR)에 연결된 제어 전극과, 상기 제1 전원 단자(VD1)와 연결된 입력 전극과 상기 제1 노드에 연결된 출력 전극을 포함한다. 상기 제2 제어 트랜지스터(TR42)는 다음 스테이지(SCn+1)의 캐리 단자(CR)에 연결된 제어 전극과, 상기 제2 전원 단자(VD2)에 연결된 입력 전극과 상기 제1 노드(Q)에 연결된 출력 전극을 포함한다.
상기 순방향 모드에서, 상기 제1 제어 트랜지스터(TR41)는 하이 전압(VON)을 갖는 상기 이전 스테이지(SCn-1)의 캐리 신호(Cr(n-1))에 응답하여 상기 제1 전원 신호(VDD1)를 상기 제1 노드(Q)에 인가한다. 이때 상기 제2 제어 트랜지스터(TR42)는 상기 다음 스테이지(SCn+1)의 캐리 신호(Cr(n+1))가 오프 전압(VOFF)을 가짐에 따라서 턴-오프 된다. 상기 역방향 모드에서, 상기 제2 제어 트랜지스터(TR42)는 하이 전압(VON)을 갖는 상기 다음 스테이지(SCn+1)의 캐리 신호(Cr(n+1))에 응답하여 상기 제2 전원 신호(VDD2)를 상기 제1 노드(Q)에 인가한다. 이때 상기 제1 제어 트랜지스터(TR41)는 상기 이전 스테이지(SCn-1)의 캐리 신호(Cr(n-1))가 오프 전압(VOFF)을 가짐에 따라서 턴-오프 된다.
상기 풀업부(230)는 제1 트랜지스터(TR1)를 포함한다. 상기 제1 트랜지스터(TR1)는 상기 제1 노드(Q)에 연결된 제어 전극, 제1 클럭 단자(CT1)와 연결된 입력 전극 및 제2 노드(O)에 연결된 출력 전극을 포함한다.
상기 충전부(220)는 충전 커패시터(C1)를 포함한다. 상기 충전 커패시터(C1)는 상기 풀업부(230)의 제어 전극과 연결된 제1 전극과, 상기 제2 노드(O)에 연결된 제2 전극을 포함한다.
상기 풀업부(230)의 제어 전극에는 상기 충전부(220)에 충전된 충전 전압(VC)이 인가된 상태에서 상기 제1 클럭 단자(CT1)에 상기 제1 클럭 신호(CK1)의 하이 전압(VON)이 수신되면 상기 풀업부(230)는 부트스트랩(Bootstrap) 된다. 이때 상기 제1 노드(Q)에 인가된 상기 하이 전압(VON)은 부스팅된다. 상기 제1 노드(Q)의 신호가 부스팅되면 상기 풀업부(230)는 상기 제1 클럭 신호(CK1)의 하이 전압(VON)을 제n 게이트 신호(Gn)의 하이 전압(VON)으로 출력한다.
상기 캐리부(240)는 제15 트랜지스터(TFT15)를 포함한다. 상기 제15 트랜지스터(TR15)는 상기 제1 노드(Q)에 연결된 제어 전극과 상기 제1 클럭 단자(CT1)에 연결된 입력 전극과, 캐리 단자(CR)에 연결된 출력 전극을 포함한다. 상기 캐리부(240)는 상기 제어 전극과 출력 전극을 연결하는 캐리 커패시터(C2)를 더 포함한다. 상기 캐리부(240)는 상기 제1 노드(Q)에 하이 전압(VON)이 인가되면 상기 제1 클럭 단자(CT1)에 수신된 상기 제1 클럭 신호(CK1)의 하이 전압(VON)을 제n 캐리 신호(Crn)로 출력한다.
상기 풀다운 제어부(250)는 제3 제어 트랜지스터(TR161) 및 제4 제어 트랜지스터(TR162)를 포함한다. 상기 제3 제어 트랜지스터(TR161)는 다음 스테이지(SCn-1)의 출력 단자(OT)에 연결된 제어 전극과, 상기 제1 전원 단자(VD1)와 연결된 입력 전극과 상기 제1 및 제2 풀다운부들(261, 262)에 연결된 출력 전극을 포함한다. 상기 제4 제어 트랜지스터(TR162)는 이전 스테이지(SCn-1)의 출력 단자(OT)에 연결된 제어 전극과, 상기 제2 전원 단자(VD2)에 연결된 입력 전극 및 상기 제1 및 제2 풀다운부들(261, 262)에 연결된 출력 전극을 포함한다. 상기 제3 제어 트랜지스터(TR161)의 출력 전극과 상기 제4 제어 트랜지스터(TR162)의 출력 전극은 서로 연결된다.
상기 풀다운 제어부(250)는 순방향 모드에서 다음 스테이지(SCn+1)의 게이트 신호(Gn+1)에 응답하여 상기 제1 및 제2 풀다운부들(261, 262)을 턴-온 시키고, 역방향 모드에서 이전 스테이지(SCn-1)의 게이트 신호(Gn-1)에 응답하여 상기 제1 및 제2 풀다운부들(261, 262)을 턴-온 시킨다.
상기 제1 풀다운부(261)는 제9 트랜지스터(TR9)를 포함한다. 상기 제9 트랜지스터(TR9)는 상기 풀다운 제어부(250)에 연결된 제어 전극과, 상기 제1 노드(Q)에 연결된 입력 전극 및 상기 로우 전압(VOF)에 연결된 출력 전극을 포함한다. 상기 제1 풀다운부(261)는 상기 풀다운 제어부(250)의 제어에 따라서 상기 제1 노드(Q)의 전압을 상기 오프 전압(VOFF)으로 풀 다운시킨다.
상기 제2 풀다운부(262)는 제2 트랜지스터(TR2)를 포함한다. 상기 제2 트랜지스터(TR2)는 상기 풀다운 제어부(250)에 연결된 제어 전극과, 상기 제2 노드(O)에 연결된 입력 전극 및 상기 오프 단자(VF)에 연결된 출력 전극을 포함한다. 상기 제2 풀다운부(262)는 상기 풀다운 제어부(250)의 제어에 따라서 상기 제2 노드(O)의 전압을 상기 오프 전압(VOFF)으로 풀 다운시킨다.
상기 스위칭부(270)는 제12 트랜지스터(TR12), 제7 트랜지스터(TR7), 제13 트랜지스터(TR13) 및 제8 트랜지스터(TR8)를 포함한다. 상기 제12 트랜지스터(TR12)는 제어 전극과 입력 전극이 상기 제1 클럭 단자(CT1)에 연결되고, 출력 전극이 상기 제13 트랜지스터(TR13)의 입력 전극 및 상기 제7 트랜지스터(TR7)의 제어 전극과 연결된다. 상기 제7 트랜지스터(TR7)는 입력 전극이 상기 제1 클럭 단자(CT1)에 연결되고, 출력 전극이 상기 제8 트랜지스터(TR8)의 입력 전극과 연결된다. 상기 제7 트랜지스터(TR7)의 출력 전극은 제3 노드(N)에 연결된다. 상기 스위칭부(270)는 상기 제3 노드(N)에 인가되는 전압을 제어한다.
상기 스위칭부(270)는 상기 제1 클럭 단자(CT1)에 수신된 상기 제1 클럭 신호(CK1)에 동기된 신호를 상기 제3 노드(N)에 인가하고, 상기 제2 노드(O)에 하이 전압(VON)이 인가되면 상기 제8 및 제13 트랜지스터들(TR8, TR13)이 턴-온 되어 상기 제3 노드(N)의 전압을 상기 오프 전압(OFF)으로 방전시킨다.
상기 제1 유지부(281)는 제5 트랜지스터(TR5)를 포함한다. 상기 제5 트랜지스터(TR5)는 상기 제2 클럭 단자(CT2)에 연결된 제어 전극과, 상기 제2 노드(O)에 연결된 입력 전극 및 상기 오프 단자(VF)에 연결된 출력 전극을 포함한다. 상기 제1 유지부(281)는 상기 제2 클럭 신호(CK2)의 하이 전압(VON)에 응답하여 상기 제2 노드(O)의 전압을 상기 오프 단자(VF)에 수신된 상기 오프 전압(VOFF)으로 방전한다.
상기 제2 유지부(282)는 제10 트랜지스터(TR10)를 포함한다. 상기 제10 트랜지스터(TR10)는 제1 클럭 단자(CT1)에 연결된 제어 전극과, 상기 제1 노드(Q)에 연결된 입력 전극 및 제2 노드(O)에 연결된 출력 전극을 포함한다. 상기 제2 유지부(282)는 상기 제1 클럭 신호(CT1)의 하이 전압(VON)에 응답하여 상기 제1 노드(Q)의 전압을 상기 제2 노드(O)의 오프 전압(VOFF)으로 유지시킨다.
상기 제3 유지부(283)는 제3 트랜지스터(TR3)를 포함한다. 상기 제3 트랜지스터(TR3)는 상기 제3 노드(N)에 연결된 제어 전극과, 상기 제2 노드(O)에 연결된 입력 전극과 상기 오프 단자(VF)에 연결된 출력 전극을 포함한다. 상기 제3 유지부(283)는 상기 제3 노드(N)에 하이 전압(VON)이 인가되면 상기 제2 노드(O)의 전압을 상기 오프 단자(VF)에 수신되는 상기 오프 전압(VOFF)으로 유지시킨다.
도 4a 및 도 4b는 도 3에 도시된 풀업 제어부 및 풀다운 제어부의 동작을 설명하기 위한 회로도이다.
도 3 및 도 4a를 참조하여, 순방향 모드시 상기 풀업 제어부(210) 및 상기 풀다운 제어부(250)에 의한 상기 제1 및 제2 풀다운부들(261, 262)의 동작을 설명한다.
순방향 모드시, 제1 전원 신호(VDD1)는 하이 전압(VON)을 갖고, 제2 전원 신호(VDD2)는 로우 전압(VSS)을 갖는다.
상기 제1 제어 트랜지스터(TR41)의 제어 전극에는 이전 스테이지, 예컨대, 제n-1 스테이지(SCn-1)의 캐리 신호(Cr(n-1))의 하이 전압(VON)에 응답하여 턴-온 된다. 반면, 순방향 구동에 따라서, 제2 제어 트랜지스터(TR42)의 제어 전극에는 다음 스테이지, 즉, 제n+1 스테이지(SCn+1)의 캐리 신호(Cr(n+1))인 오프 전압(VOFF)이 인가된다. 이에 의해 상기 제2 제어 트랜지스터(TR42)는 턴-오프 된다.
상기 제1 제어 트랜지스터(TR41)가 턴-온 됨에 따라서, 상기 제1 제어 트랜지스터(TR41)의 입력 전극에 인가된 상기 하이 전압(VON)의 제1 전원 신호(VDD1)는 상기 제1 노드(Q)에 인가된다.
한편, 상기 풀다운 제어부(250)의 제3 제어 트랜지스터(TR161)의 제어 전극에는 순방향 구동에 따라서, 다음 스테이지, 예컨대, 제n+1 스테이지(SCn+1)의 게이트 신호(Gn+1)인 하이 전압(VON)이 인가되어 턴-온 된다. 반면, 제4 제어 트랜지스터(TR162)의 제어 전극에는 순방향 구동에 따라서 이전 스테이지, 예컨대 제n-1 스테이지(SCn-1)의 게이트 신호(Gn-1)인 오프 전압(VOFF)이 인가되어 턴-오프 된다. 이에 의해 상기 제4 제어 트랜지스터(TR162)는 턴-오프 된다.
상기 제3 제어 트랜지스터(TR161)가 턴-온 됨에 따라서, 상기 제4 제어 트랜지스터(TR162)에 인가된 하이 전압(VON)의 상기 제1 전원 신호(VDD1)가 상기 제1 및 제2 풀다운부들(261, 262)의 제어 전극들에 각각 인가된다. 상기 제1 풀다운부(261)가 턴-온 되어, 상기 제1 노드(Q)의 전압을 상기 오프 전압(VOFF)으로 풀 다운시키고, 상기 제2 풀다운부(262)가 턴-온 되어, 상기 제2 노드(O)의 전압을 상기 오프 전압(VOFF)으로 풀 다운시킨다.
도 3 및 도 4b를 참조하여, 역방향 모드시 상기 풀업 제어부(210) 및 상기 풀다운 제어부(250)에 의한 상기 제1 및 제2 풀다운부들(261, 262)의 동작을 설명한다.
역방향 모드시, 제1 전원 신호(VDD1)는 로우 전압(VSS)을 갖고, 제2 전원 신호(VDD2)는 하이 전압(VON)을 갖는다.
역방향 구동에 따라서, 제1 제어 트랜지스터(TR41)의 제어 전극에는 이전 스테이지, 즉, 제n-1 스테이지(SCn-1)의 캐리 신호(Cr(n-1))인 오프 전압(VOFF)이 인가된다. 이에 의해 상기 제1 제어 트랜지스터(TR41)는 턴-오프 된다. 반면, 상기 제2 제어 트랜지스터(TR42)의 제어 전극에는 다음 스테이지, 예컨대, 제n+1 스테이지(SCn+1)의 캐리 신호(Cr(n+1))의 하이 전압(VON)에 응답하여 턴-온 된다.
상기 제2 제어 트랜지스터(TR42)가 턴-온 됨에 따라서, 상기 제2 제어 트랜지스터(TR42)의 입력 전극에 인가된 상기 하이 전압(VON)의 제2 전원 신호(VDD2)는 상기 제1 노드(Q)에 인가된다.
한편, 상기 풀다운 제어부(250)의 제3 제어 트랜지스터(TR161)의 제어 전극에는 역방향 구동에 따라서 다음 스테이지, 예컨대 제n+1 스테이지(SCn+1)의 게이트 신호(Gn+1)인 오프 전압(VOFF)이 인가되어 턴-오프 된다. 반면, 상기 풀다운 제어부(250)의 제4 제어 트랜지스터(TR162)의 제어 전극에는 역방향 구동에 따라서, 이전 스테이지, 예컨대, 제n-1 스테이지(SCn-1)의 게이트 신호(Gn-1)인 하이 전압(VON)이 인가되어 턴-온 된다.
상기 제4 제어 트랜지스터(TR162)가 턴-온 됨에 따라서, 상기 제4 제어 트랜지스터(TR162)에 인가된 상기 하이 전압(VON)의 상기 제2 전원 신호(VDD2)가 상기 제1 및 제2 풀다운부들(261, 262)의 제어 전극들에 각각 인가된다. 상기 제1 풀다운부(261)가 턴-온 되어, 상기 제1 노드(Q)의 전압을 상기 오프 전압(VOFF)으로 풀 다운시키고, 상기 제2 풀다운부(262)가 턴-온 되어, 상기 제2 노드(O)의 전압을 상기 오프 전압(VOFF)으로 풀 다운시킨다.
도 5는 도 2에 도시된 게이트 구동회로가 순방향으로 구동될 때의 제n 스테이지의 입출력 신호에 대한 파형도들이다.
도 2, 도 3 및 도 5를 참조하면, 순방향 모드시, 상기 게이트 구동회로(200)에는 하이 전압(VON)의 제1 수직개시신호(STV1), 하이 전압(VON)의 제1 전원 신호(VDD1), 로우 전압(VSS)의 제2 수직개시신호(STV2), 로우 전압(VSS)의 제2 전원 신호(VDD2), 오프 전압(VOFF), 제1 클럭 신호(CK1) 및 제2 클럭 신호(CK2)가 인가된다.
상기 하이 전압(VON)의 제1 전원 신호(VDD1), 로우 전압(VSS)의 제2 전원 신호(VDD2), 오프 전압(VOFF), 제1 클럭 신호(CK1) 및 제2 클럭 신호(CK2)는 상기 쉬프트 레지스터(230)의 스테이지들(SCd1, SC1,.., SCn-1, SCn, SCn+1,..., SCm, SCd2)이 각각 인가된다. 순방향 모드에 따라서 첫 번째 스테이지인, 제1 더미 스테이지(SCd1)는 제1 입력 단자(IN1)에 상기 하이 전압(VON)의 제1 수직개시신호(STV1)가 인가되고, 제2 입력 단자(IN2)에 상기 로우 전압(VSS)의 제2 수직개시신호(STV2)가 인가된다. 순방향 모드에 따라서 마지막 스테이지인, 제2 더미 스테이지(SCd2)는 제3 입력 단자(IN3)에 로우 전압(VSS)의 제2 수직개시신호(STV2)가 인가되고, 제4 입력 단자(IN4)에 하이 전압(VON)의 제1 수직개시신호(STV1)가 인가된다.
이에 따라서, 상기 쉬프트 레지스터(230)는 순방향(DIRf)으로 순차적으로 구동하게 된다. 이하에서는 제n 스테이지(SCn)의 동작 설명으로 상기 쉬프트 레지스터(230)의 순방향 구동 방법을 설명한다. 도 5에 도시된 Qn 은 제n 스테이지(SCn)의 제1 노드(Q)에 인가된 신호의 파형도이고, Nn 은 제n 스테이지(SCn)의 제3 노드(N)에 인가된 신호의 파형도이다.
제n 스테이지(SCn)는 한 프레임 중 제n-1 구간(Tn-1)에, 제n-1 캐리 신호(Cr(n-1))의 하이 전압(VON)이 제1 제어 트랜지스터(TR41)의 제어 전극에 수신되면, 상기 하이 전압(VON)의 제1 전원 신호(VDD1)는 상기 Q 모드(Q)에 인가한다. 상기 제1 노드(Q)에 인가된 상기 하이 전압(VON)의 상기 제1 전원 신호(VDD1)는 충전부(220)에 충전된다. 한편, 상기 제3 노드(N)는 상기 제1 클럭 신호(CK1)에 동기된 오프 전압(VOFF)이 인가된다.
제n 구간(Tn)에, 하이 전압(VON)의 상기 제1 클럭 신호(CK1)가 풀업부(230)에 수신되면, 상기 풀업부(230)는 부트스트랩(Bootstrap) 된다. 상기 풀업부(230)의 제어 전극과 연결된 상기 제1 노드(Q)는 부스팅 전압(VBT)으로 부스팅 된다. 즉, 상기 제1 노드(Q)는 제n-1 구간(Tn-1)에 상기 하이 전압(VON)을 갖고, 제n 구간(Tn)에 상기 부스팅 전압(VBT)을 갖는다. 상기 제1 노드(Q)에 상기 부스팅 전압(VBT)이 인가되는 상기 제n 구간(Tn) 동안, 상기 풀업부(230)는 상기 제1 클럭 신호(CK1)의 하이 전압(VON)을 제n 게이트 신호(Gn)의 하이 전압(VON)으로 출력한다. 상기 하이 전압(VON)의 제n 게이트 신호(Gn)가 출력되는 동안, 상기 제8 및 제13 트랜지스터들(TR8, TR13)은 상기 제n 게이트 신호(Gn)의 하이 전압(VON)에 응답하여 턴-온 되고 이에 따라 상기 제3 노드(N)는 오프 전압(VOFF)으로 방전된다.
제n+1 구간(Tn+1)에, 제n+1 게이트 신호(Gn+1)가 풀다운 제어부(250)의 제3 제어 트랜지스터(TR161)에 수신된다. 즉, 상기 제3 제어 트랜지스터(TR161)의 제어 전극은 하이 전압(VON)의 제n+1 게이트 신호(Gn+1)를 수신하고, 이에 응답하여 상기 제3 제어 트랜지스터(TR161)는 턴-온 되어 하이 전압(VON)의 상기 제1 전원 신호(VDD1)를 상기 제1 풀다운부(261) 및 상기 제2 풀다운부(262)에 인가한다. 상기 제1 풀다운부(261)는 상기 제1 노드(Q)의 부스팅 전압(VBT)을 상기 오프 전압(VOFF)으로 풀 다운시킨다. 상기 제2 풀다운부(262)는 상기 제2 노드(O)에 인가된 제n 게이트 신호(Gn)의 하이 전압(VON)을 상기 오프 전압(VOFF)으로 풀 다운시킨다.
제n+1 구간(Tn+1)후, 프레임의 나머지 구간에서는 상기 제1 유지부(281)는 제2 클럭 신호(CK2)의 하이 전압(VON)에 응답하여 상기 제2 노드(O)의 전압을 상기 오프 전압(VOFF)으로 유지시키고, 상기 제2 유지부(282)는 제1 클럭 신호(CK1)의 하이 전압(VON)에 응답하여 상기 제1 노드(Q)의 전압을 상기 오프 전압(VOFF)으로 유지시키고, 상기 제3 유지부(283)는 상기 제3 노드(N)에 인가된 하이 전압(VON)에 응답하여 상기 제2 노드(O)의 전압을 상기 오프 전압(VOFF)으로 유지시킨다. 상기 제1, 제2 및 제3 유지부들(281, 282, 283)은 프레임 구간 동안 상기 제n 게이트 신호(Gn)를 오프 전압(VOFF)으로 유지시킨다.
이와 같은 스테이지 구동 방법에 의해서, 제1 내지 제m 스테이지들(SC1,..., SCm)이 순방향(DIRf)으로 순차적으로 구동하여 제1 내지 제m 게이트 신호들(G1, G2, ..., Gm)을 출력한다.
도 6은 도 2에 도시된 게이트 구동회로가 역방향으로 구동될 때의 제n 스테이지의 입출력 신호에 대한 파형도들이다.
도 2, 도 3 및 도 6을 참조하면, 역방향 모드시, 상기 게이트 구동회로(200)에는 로우 전압(VSS)의 제1 수직개시신호(STV1), 로우 전압(VSS)의 제1 전원 신호(VDD1), 하이 전압(VON)의 제2 수직개시신호(STV2), 하이 전압(VON)의 제2 전원 신호(VDD2), 오프 전압(VOFF), 제1 클럭 신호(CK1) 및 제2 클럭 신호(CK2)가 인가된다.
상기 로우 전압(VSS)의 제1 전원 신호(VDD1), 하이 전압(VON)의 제2 전원 신호(VDD2), 오프 전압(VOFF), 제1 클럭 신호(CK1) 및 제2 클럭 신호(CK2)는 상기 쉬프트 레지스터(230)의 스테이지들(SCd1, SC1,.., SCn-1, SCn, SCn+1,..., SCm, SCd2)이 각각 인가된다. 역방향 모드에 따라서, 첫 번째 스테이지인, 제2 더미 스테이지(SCd1)는 제3 입력 단자(IN3)에 상기 하이 전압(VON)의 제2 수직개시신호(STV2)가 인가되고, 제4 입력 단자(IN4)에 상기 로우 전압(VSS)의 제1 수직개시신호(STV1)가 인가된다. 역방향 모드에 따라서, 마지막 스테이지인, 제1 더미 스테이지(SCd1)는 제1 입력 단자(IN1)에 로우 전압(VSS)의 제1 수직개시신호(STV1)가 인가되고, 제2 입력 단자(IN2)에 하이 전압(VON)의 제2 수직개시신호(STV2)가 인가된다.
이에 따라서, 상기 쉬프트 레지스터(230)는 역방향(DIRr)으로 순차적으로 구동하게 된다. 이하에서는 제n 스테이지(SCn)의 동작 설명으로 상기 쉬프트 레지스터(230)의 역방향 구동 방법을 설명한다. 도 6에 도시된 Qn 은 제n 스테이지(SCn)의 제1 노드(Q)에 인가된 신호의 파형도이고, Nn 은 제n 스테이지(SCn)의 제3 노드(N)에 인가된 신호의 파형도이다.
제n 스테이지(SCn)는 한 프레임 중 제n+1 구간(Tn+1)에, 제n+1 캐리 신호(Cr(n+1))의 하이 전압(VON)이 제2 제어 트랜지스터(TR42)의 제어 전극에 수신되면, 상기 하이 전압(VON)의 제2 전원 신호(VDD2)는 상기 제1 노드(Q)에 인가한다. 상기 제1 노드(Q)에 인가된 상기 제2 전원 신호(VDD2)의 상기 하이 전압(VON)은 충전부(220)에 충전된다. 한편, 상기 제3 노드(N)는 상기 제1 클럭 신호(CK1)에 동기된 오프 전압(VOFF)이 인가된다.
제n 구간(Tn)에, 하이 전압(VON)의 상기 제1 클럭 신호(CK1)가 풀업부(230)에 수신되면, 상기 풀업부(230)는 부트스트랩(Bootstrap) 된다. 상기 풀업부(230)의 제어 전극과 연결된 상기 제1 노드(Q)는 부스팅 전압(VBT)으로 부스팅 된다. 즉, 상기 제1 노드(Q)는 제n+1 구간(Tn+1)에 상기 하이 전압(VON)을 갖고, 제n 구간(Tn)에 상기 부스팅 전압(VBT)을 갖는다. 상기 제1 노드(Q)에 상기 부스팅 전압(VBT)이 인가되는 상기 제n 구간(Tn) 동안, 상기 풀업부(230)는 상기 제1 클럭 신호(CK1)의 하이 전압(VON)을 제n 게이트 신호(Gn)의 하이 전압(VON)으로 출력한다. 상기 하이 전압(VON)의 제n 게이트 신호(Gn)가 출력되는 동안, 상기 제8 및 제13 트랜지스터들(TR8, TR13)은 상기 제n 게이트 신호(Gn)의 하이 전압(VON)에 응답하여 턴-온 되고 이에 따라 상기 제3 노드(N)는 오프 전압(VOFF)으로 방전된다.
제n-1 구간(Tn-1)에, 제n-1 게이트 신호(Gn-1)가 풀다운 제어부(250)의 제4 제어 트랜지스터(TR162)에 수신된다. 즉, 상기 제4 제어 트랜지스터(TR162)의 제어 전극은 하이 전압(VON)의 제n-1 게이트 신호(Gn-1)를 수신하고, 이에 응답하여 상기 제4 제어 트랜지스터(TR162)는 턴-온 되어 하이 전압(VON)의 상기 제2 전원 신호(VDD2)를 상기 제1 풀다운부(261) 및 상기 제2 풀다운부(262)에 인가한다. 상기 제1 풀다운부(261)는 상기 제1 노드(Q)의 부스팅 전압(VBT)을 상기 오프 전압(VOFF)으로 풀 다운시킨다. 상기 제2 풀다운부(262)는 상기 제2 노드(O)에 인가된 제n 게이트 신호(Gn)의 하이 전압(VON)을 상기 오프 전압(VOFF)으로 풀 다운시킨다.
제n-1 구간(Tn-1)후, 프레임의 나머지 구간에서는 상기 제1 유지부(281)는 제2 클럭 신호(CK2)의 하이 전압(VON)에 응답하여 상기 제2 노드(O)의 전압을 상기 오프 전압(VOFF)으로 유지시키고, 상기 제2 유지부(282)는 제1 클럭 신호(CK1)의 하이 전압(VON)에 응답하여 상기 제1 노드(Q)의 전압을 상기 오프 전압(VOFF)으로 유지시키고, 상기 제3 유지부(283)는 상기 제3 노드(N)에 인가된 하이 전압(VON)에 응답하여 상기 제2 노드(O)의 전압을 상기 오프 전압(VOFF)으로 유지시킨다. 상기 제1, 제2 및 제3 유지부들(281, 282, 283)은 프레임 구간 동안 상기 제n 게이트 신호(Gn)를 오프 전압(VOFF)으로 유지시킨다.
이와 같은 스테이지 구동 방법에 의해서, 제m 내지 제1 스테이지들(SCm,..., SC1)이 역방향(DIRr)으로 순차적으로 구동하여 제m 내지 제1 게이트 신호들(Gm, Gm-1, ..., G1)을 출력한다.
본 발명의 실시예에 따르면, 게이트 구동회로를 제1 전원 신호, 제2 전원 신호, 제1 수직개시신호 및 제2 수직개시신호를 이용하여 순방향 또는 역방향 모드로 구동할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 표시 패널 200 : 게이트 구동회로
400 : 데이터 구동회로 500 : 메인 구동회로
600: 인쇄회로기판 210 : 풀업 제어부
220 : 풀업부 230 : 충전부
250 : 풀다운 제어부 261 : 제1 풀다운부
262 : 제2 풀다운부 270 : 스위칭부
281 : 제1 유지부 282 : 제2 유지부
283 : 제3 유지부

Claims (16)

  1. 복수의 스테이지들이 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로에서, 제n(n은 자연수) 스테이지는
    제1 클럭 신호를 상기 제n 스테이지의 출력 신호로 출력하는 풀업부;
    제1 전원 신호 및 제2 전원 신호를 상기 풀업부의 제어 전극에 선택적으로 인가하는 풀업 제어부;
    상기 풀업부의 제어 전극에 인가된 전압을 오프 전압으로 풀 다운시키는 제1 풀다운부;
    상기 풀업부의 출력 전극에 인가된 전압을 상기 오프 전압으로 풀 다운시키는 제2 풀다운부; 및
    상기 제1 전원 신호 또는 상기 제2 전원 신호를 상기 제1 및 제2 풀다운부들의 제어 전극들에 선택적으로 인가하는 풀다운 제어부를 포함하는 것을 특징으로 하는 게이트 구동회로.
  2. 제1항에 있어서, 상기 풀업 제어부는
    이전 스테이지 중 어느 하나의 캐리 신호 또는 제1 수직개시신호를 수신하는 제어 전극과, 상기 제1 전원 신호를 수신하는 입력 전극 및 상기 제1 노드와 연결된 출력 전극을 포함하는 제1 제어 트랜지스터; 및
    다음 스테이지 중 어느 하나의 캐리 신호 또는 제2 수직개시신호를 수신하는 제어 전극과, 상기 제2 전원 신호를 수신하는 입력 전극 및 상기 제1 노드와 연결된 출력 전극을 포함하는 제2 제어 트랜지스터를 포함하는 게이트 구동회로.
  3. 제2항에 있어서, 상기 풀다운 제어부는
    다음 스테이지 중 어느 하나의 출력 신호 또는 상기 제1 수직개시신호를 수신하는 제어 전극과, 상기 제1 전원 신호를 수신하는 입력 전극 및 상기 제1 및 제2 풀다운부들의 제어 전극들에 연결된 출력 전극을 포함하는 제3 제어 트랜지스터; 및
    이전 스테이지 중 어느 하나의 출력 신호 또는 상기 제2 수직개시신호를 수신하는 제어 전극과, 상기 제2 전원 신호를 수신하는 입력 전극 및 상기 제1 및 제2 풀다운부들의 제어 전극들에 연결된 출력 전극을 포함하는 제4 제어 트랜지스터를 포함하는 것을 게이트 구동회로.
  4. 제3항에 있어서, 상기 복수의 스테이지들이 제1 방향으로 순차적으로 구동하는 순방향 모드의 경우, 상기 제1 전원 신호 및 상기 제1 수직개시신호 각각은 제1 레벨 전압을 갖고 상기 제2 전원 신호 및 상기 제2 수직개시신호 각각은 상기 제1 레벨 전압보다 낮은 제2 레벨 전압을 가지며,
    상기 복수의 스테이지들이 상기 제1 방향과 반대 방향인 제2 방향으로 순차적으로 구동하는 역방향 모드의 경우, 상기 제1 전원 신호 및 상기 제1 수직개시신호 각각은 상기 제2 레벨 전압을 갖고 상기 제2 전원 신호 및 상기 제2 수직개시신호 각각은 상기 제1 레벨 전압을 갖는 것을 특징으로 하는 게이트 구동회로.
  5. 제1항에 있어서, 상기 풀업부의 제어 전극에 연결된 제어 전극과 상기 제1 클럭 신호를 수신하는 입력 전극 및 커패시터를 통해 상기 풀업부의 제어 전극과 연결된 출력 전극을 포함하는 캐리부를 더 포함하는 게이트 구동회로.
  6. 제1항에 있어서, 상기 제1 클럭 신호와 다른 제2 클럭 신호에 응답하여 상기 풀업부의 출력 전극에 인가된 전압을 상기 오프 전압으로 유지하는 제1 유지부; 및
    상기 제1 클럭 신호에 응답하여 상기 풀업부의 제어 전극에 인가된 전압을 상기 오프 전압으로 유지하는 제2 유지부를 더 포함하는 게이트 구동회로.
  7. 제1항에 있어서, 상기 풀업부의 제어 전극에 상기 오프 전압 보다 높은 레벨의 전압이 인가되면 상기 오프 전압을 출력하고 상기 풀업부의 제어 전극에 상기 오프 전압이 인가되면 상기 제1 클럭 신호와 동기된 신호를 출력하는 스위칭부를 더 포함하는 게이트 구동회로.
  8. 제7항에 있어서, 상기 스위칭부의 출력 신호에 응답하여 상기 풀업부의 출력 전극에 인가된 전압을 상기 오프 전압으로 유지하는 제3 유지부를 더 포함하는 게이트 구동회로.
  9. 서로 교차하는 게이트 배선들 및 데이터 배선들이 형성되어 영상을 표시하는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 표시 패널;
    상기 주변 영역에 집적되고, 상기 게이트 배선들에 게이트 신호들을 출력하는 복수의 스테이지들을 포함하는 게이트 구동회로; 및
    상기 표시 패널에 표시되는 영상의 방향에 따라서 상기 게이트 구동회로에 제1 전원 신호, 제2 전원 신호, 제1 수직개시신호 및 제2 수직개시신호를 제공하는 메인 구동회로를 포함하며,
    상기 게이트 구동회로의 제n(n은 자연수) 스테이지는
    제1 클럭 신호를 상기 제n 스테이지의 출력 신호로 출력하는 풀업부;
    상기 제1 전원 신호 및 상기 제2 전원 신호를 상기 풀업부의 제어 전극에 선택적으로 인가하는 풀업 제어부;
    상기 풀업부의 제어 전극에 인가된 전압을 오프 전압으로 풀 다운시키는 제1 풀다운부;
    상기 풀업부의 출력 전극에 인가된 전압을 상기 오프 전압으로 풀 다운시키는 제2 풀다운부; 및
    상기 제1 전원 신호 및 상기 제2 전원 신호를 상기 제1 및 제2 풀다운부들의 제어 전극들에 선택적으로 인가하는 풀다운 제어부를 포함하는 것을 특징으로 하는 표시 장치.
  10. 제9항에 있어서, 상기 풀업 제어부는
    이전 스테이지 중 어느 하나의 캐리 신호 또는 제1 수직개시신호를 수신하는 제어 전극과, 상기 제1 전원 신호를 수신하는 입력 전극 및 상기 제1 노드와 연결된 출력 전극을 포함하는 제1 제어 트랜지스터; 및
    다음 스테이지 중 어느 하나의 캐리 신호 또는 제2 수직개시신호를 수신하는 제어 전극과, 상기 제2 전원 신호를 수신하는 입력 전극 및 상기 제1 노드와 연결된 출력 전극을 포함하는 제2 제어 트랜지스터를 포함하는 표시 장치.
  11. 제10항에 있어서, 상기 풀다운 제어부는
    다음 스테이지 중 어느 하나의 출력 신호 또는 상기 제1 수직개시신호를 수신하는 제어 전극과, 상기 제1 전원 신호를 수신하는 입력 전극 및 상기 제1 및 제2 풀다운부들의 제어 전극들에 연결된 출력 전극을 포함하는 제3 제어 트랜지스터; 및
    이전 스테이지 중 어느 하나의 출력 신호 또는 상기 제2 수직개시신호를 수신하는 제어 전극과, 상기 제2 전원 신호를 수신하는 입력 전극 및 상기 제1 및 제2 풀다운부들의 제어 전극들에 연결된 출력 전극을 포함하는 제4 제어 트랜지스터를 포함하는 표시 장치.
  12. 제11항에 있어서, 상기 복수의 스테이지들이 제1 방향으로 순차적으로 구동하는 순방향 모드의 경우, 상기 제1 전원 신호 및 상기 제1 수직개시신호 각각은 제1 레벨 전압을 갖고 상기 제2 전원 신호 및 상기 제2 수직개시신호 각각은 상기 제1 레벨 전압보다 낮은 제2 레벨 전압을 가지며,
    상기 복수의 스테이지들이 상기 제1 방향과 반대 방향인 제2 방향으로 순차적으로 구동하는 역방향 모드의 경우, 상기 제1 전원 신호 및 상기 제1 수직개시신호 각각은 상기 제2 레벨 전압을 갖고 상기 제2 전원 신호 및 상기 제2 수직개시신호 각각은 상기 제1 레벨 전압을 갖는 것을 특징으로 하는 표시 장치.
  13. 제9항에 있어서, 상기 게이트 구동회로는
    상기 풀업부의 제어 전극에 연결된 제어 전극과 상기 제1 클럭 신호를 수신하는 입력 전극 및 커패시터를 통해 상기 풀업부의 제어 전극과 연결된 출력 전극을 포함하는 캐리부를 더 포함하는 표시 장치.
  14. 제9항에 있어서, 상기 게이트 구동회로는
    상기 제1 클럭 신호와 다른 제2 클럭 신호에 응답하여 상기 풀업부의 출력 전극에 인가된 전압을 상기 오프 전압으로 유지하는 제1 유지부; 및
    상기 제1 클럭 신호에 응답하여 상기 풀업부의 제어 전극에 인가된 전압을 상기 오프 전압으로 유지하는 제2 유지부를 더 포함하는 표시 장치.
  15. 제9항에 있어서, 상기 게이트 구동회로는
    상기 풀업부의 제어 전극에 상기 오프 전압 보다 높은 레벨의 전압이 인가되면 상기 오프 전압을 출력하고 상기 풀업부의 제어 전극에 상기 오프 전압이 인가되면 상기 제1 클럭 신호와 동기된 신호를 출력하는 스위칭부를 더 포함하는 표시 장치.
  16. 제15항에 있어서, 상기 게이트 구동회로는
    상기 스위칭부의 출력 신호에 응답하여 상기 풀업부의 출력 전극에 인가된 전압을 상기 오프 전압으로 유지하는 제3 유지부를 더 포함하는 표시 장치.
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