KR20120041570A - 표시장치와 그 게이트펄스 제어방법 - Google Patents

표시장치와 그 게이트펄스 제어방법 Download PDF

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Abstract

본 발명은 표시장치와 그 게이트펄스 제어방법에 관한 것으로, 상기 게이트펄스의 전압은 상기 게이트펄스의 폴링 에지에서 게이트 하이전압으로부터 제1 게이트 로우전압까지 낮아진 후에, 상기 제1 게이트 로우전압으로부터 제2 게이트 로우전압까지 상승한다.

Description

표시장치와 그 게이트펄스 제어방법{DISPLAY DEVICE AND METHOD OF CONTROLLING GATE PULSE THEREOF}
본 발명은 게이트라인들에 순차적으로 공급되는 게이트 구동회로를 포함한 표시장치와 그 게이트 펄스 제어방법에 관한 것이다.
액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 등에서 표시기에 응용됨은 물론, 텔레비젼에도 응용되어 음극선관을 빠르게 대체하고 있다. 액정표시장치는 상하부의 투명 기판들 이방성 유전율을 갖는 액정층을 형성하고, 비디오 데이터에 따라 액정층에 형성되는 전계의 세기를 조정하여 액정 물질의 분자 배열을 변경시켜 원하는 화상을 표시한다.
액정표시장치의 구동회로는 표시패널의 데이터라인들에 비디오 데이터의 데이터전압을 공급하는 데이터 구동회로와, 데이터전압에 동기되는 게이트펄스(또는 스캔펄스)를 표시패널의 게이트라인들(또는 스캔라인들)에 순차적으로 공급하는 게이트 구동회로를 포함한다.
게이트 구동회로는 도 1과 같이 제n(n은 자연수) 및 제n+1 게이트라인들(Gn, Gn+1)에 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 게이트펄스를 순차적으로 공급한다. 게이트 구동회로는 TFT의 기생용량으로 인한 액정셀 전압의 ΔVp를 줄이기 위하여, 게이트펄스의 폴링에지에서 게이트 하이 전압(VGH)을 도 1과 같이 낮출 수 있다. 이와 같은 게이트 펄스의 변조방법은 ΔVp를 줄여 정극성 데이터전압과 부극성 데이터전압이 충전되는 액정셀들에서 극성에 따라 휘도차이를 보이는 플리커를 줄일 수 있다. 그런데, 도 1과 같이 게이트펄스를 변조하면, 게이트펄스의 폴링에지 전압이 두 단계로 변조되기 때문에 그 폴링에지 전압이 지연되는 문제가 있다. 이러한 게이트펄스의 폴링에지 전압 지연은 해상도가 높은 대화면에서 RC 딜레이가 더 커지므로 대면적 고해상도 액정표시장치에 적용되기가 곤란하다.
본 발명은 게이트펄스의 폴링에지 지연을 최소화하도록 한 표시장치와 그 게이트 펄스 제어방법을 제공한다.
본 발명의 표시장치는 데이터라인들과 게이트라인들이 교차되는 표시패널; 상기 데이터라인들에 데이터전압을 공급하는 데이터 구동회로; 및 상기 데이터전압과 동기되는 게이트펄스를 상기 게이트라인들에 순차적으로 공급하는 게이트 구동회로를 포함한다. 상기 게이트펄스의 전압은 상기 게이트펄스의 폴링 에지에서 게이트 하이전압으로부터 제1 게이트 로우전압까지 낮아진 후에, 상기 제1 게이트 로우전압으로부터 제2 게이트 로우전압까지 상승한다.
상기 게이트펄스의 전압은 라이징 에지에서 상기 제2 게이트 로우 전압으로부터 상기 게이트 하이전압까지 상승한다.
상기 게이트 하이전압은 15V~25V 사이의 전압이고, 상기 제1 게이트 로우전압은 -10V 이상 -5V 보다 낮은 전압이며, 상기 제2 게이트 로우전압은 -5V 이상 0V 보다 낮은 전압이다.
상기 게이트 구동회로는 게이트 시프트 클럭의 전압을 시프트시켜 클럭신호를 출력하는 레벨 시프터; 및 상기 표시패널의 기판 상에 형성되어 상기 레벨 시프터로부터 입력되는 클럭신호에 따라 게이트 스타트펄스를 시프트시켜 상기 표시패널의 게이트라인들에 상기 게이트펄스를 공급하는 시프트 레지스터를 포함한다.
상기 표시장치는 상기 게이트 시프트 클럭, 및 상기 게이트 시프트 클럭의 폴링에지에 동기되는 폴링 에지 제어신호를 포함한 게이트 타이밍 제어신호를 발생하여 상기 게이트 구동회로의 동작 타이밍을 제어하고, 데이터 타이밍 제어신호를 발생하여 상기 데이터 구동회로의 동작 타이밍을 제어하는 타이밍 콘트롤러를 더 포함한다.
상기 레벨 시프터는 상기 게이트 시프트 클럭의 하이 로직 전압에 응답하여 상기 게이트 하이전압을 출력노드에 공급하여 상기 시프트 레지스터에 입력되는 상기 클럭신호의 전압을 상기 게이트 하이전압까지 상승키는 제1 트랜지스터; 자신의 게이트전극에 인가되는 전압에 응답하여 상기 레벨 쉬프터의 출력 노드 전압을 상기 제1 게이트 로우전압까지 낮추는 제2 트랜지스터; 상기 게이트 시프트 클럭의 로우 로직 전압에 응답하여 상기 제2 게이트 로우전압을 상기 레벨 시프터의 출력노드에 공급하는 제3 트랜지스터; 상기 폴링 에지 제어신호와 상기 게이트 시프트 클럭을 논리곱 연산하는 AND 게이트; 및 상기 AND 게이트의 출력에 응답하여 상기 제2 트랜지스터를 턴-온시키는 로직부를 포함한다.
상기 표시패널은 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED) 중 어느 하나의 표시패널이다.
상기 표시장치의 게이트펄스 제어방법은 상기 데이터라인들에 데이터전압과 동기되는 게이트펄스를 상기 게이트라인들에 순차적으로 공급하는 단계를 포함하고, 상기 게이트펄스의 전압은 상기 게이트펄스의 폴링 에지에서 게이트 하이전압으로부터 제1 게이트 로우전압까지 낮아진 후에, 상기 제1 게이트 로우전압으로부터 제2 게이트 로우전압까지 상승한다.
본 발명은 게이트펄스의 폴링에지에서 게이트 전압을 게이트 하이전압으로부터 제1 게이트 로우전압까지 낮춘 후에, 제1 게이트 로우전압으로부터 제2 게이트 로우전압까지 상승시킨다. 그 결과, 본 발명은 게이트펄스의 폴링에지 지연을 최소화할 수 있다.
도 1은 종래의 게이트펄스를 보여 주는 파형도이다. GIP 게이트 구동회로의 시프트 레지스터를 개략적으로 보여 주는 블록도이다.
도 2는 본 발명의 제1 실시예에 따른 게이트펄스를 보여 주는 파형도이다.
도 3은 본 발명의 제2 실시예에 따른 게이트펄스를 보여 주는 파형도이다.
도 4는 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 5는 도 4에 도시된 레벨 시프터를 상세히 보여 주는 회로도이다.
도 6은 도 4에 도시된 레벨 시프터의 입출력 파형을 보여 주는 파형도이다.
도 7은 종래 기술과 본 발명에서 게이트펄스의 폴링에지 지연을 비교한 실험 결과를 보여 주는 파형도이다.
도 8은 도 7에 도시된 종래 기술의 게이트펄스와 본 발명의 게이트펄스를 오버랩한 파형도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 유기발광다이오드 표시장치(Organic Light Emitting Diode, OLED) 중 어느 하나로 구현될 수 있다. 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. 본 발명에서 적용 가능한 액정 모드는 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식 혹은, IPS(In-Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식이 적용될 수 있고, 이 이외에도 현재 알려진 모든 액정 모드가 적용 가능하다.
본 발명의 게이트 펄스 제어방법은 표시패널의 게이트라인들에 게이트펄스를 순차적으로 공급한다. 게이트펄스들은 도 2와 같이 비중첩되거나 도 3과 같이 중첩될 수 있다. 게이트펄스는 게이트 하이전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙한다. 게이트 로우전압(VGL)은 제1 및 제2 게이트 로우전압(VGL1, VGL2)의 멀티 스텝 전압이다. 게이트펄스의 전압은 라이징 에지에서 제2 게이트 로우 전압(VGL2)으로부터 게이트 하이전압(VGH)까지 상승한다. 게이트펄스의 전압은 폴링 에지에서 게이트 하이전압(VGH)으로부터 제1 게이트 로우전압(VGL1)까지 낮아진 후에, 제1 게이트 로우전압(VGL1)으로부터 제2 게이트 로우전압(VGL2)까지 상승한 후에 약 1 프레임 기간 동안 제2 게이트 로우전압(VGL2)을 유지한다.
제1 게이트 로우전압(VGL1)은 제2 게이트 로우전압(VGL2)에 앞서 게이트라인에 공급되어 게이트라인의 전압을 빠르게 방전시켜 게이트펄스의 폴링에지 시간을 단축시킨다. 제1 게이트 로우전압(VGL1)은 제2 게이트 로우전압(VGL2)보다 낮은 전압으로 설정된다. 제2 게이트 로우전압(VGL2)은 제1 게이트 로우전압(VGL1)이 게이트라인에 공급된 직후에 그 게이트라인에 공급되어 게이트라인의 전압을 상승시킨다. 게이트 하이전압(VGH)은 표시패널의 TFT 어레이에 형성된 TFT의 문턱전압 이상의 전압으로 설정된 스캔 활성화 전압으로서, LCD의 경우에 15V~25V 사이의 전압으로 설정될 수 있다. 제1 게이트 로우전압(VGL1)은 표시패널의 TFT 어레이에 형성된 TFT의 문턱전압 보다 낮은 -10V 이상 -5V 보다 낮은 스캔 비활성화전압으로서 예를 들어, -8V로 설정될 수 있다. 제2 게이트 로우전압(VGL2)은 표시패널의 TFT 어레이에 형성된 TFT의 문턱전압 보다 낮은 -5V 이상 0V 보다 낮은 스캔 비활성화 전압으로서 예를 들어, LCD의 경우에 -5V로 설정될 수 있다. 제2 게이트 로우전압(VGL2)은 종래의 게이트 로우전압과 같은 전압으로 설정될 수 있다.
도 4는 본 발명의 실시예에 따른 액정표시장치를 나타낸다.
도 4를 참조하면, 본 발명의 표시장치는 표시패널(10), 데이터 구동회로, GIP(Gate In Panel) 게이트 구동회로, 및 타이밍 콘트롤러(11) 등을 구비한다.
표시패널(10)은 액정표시장치(LCD)나 유기발광다이오드 표시장치(OLED) 등과 같은 평판표시소자의 표시패널로 구현될 수 있다. 이하에서, 액정표시패널을 중심으로 표시패널(10)을 설명하지만 액정표시패널에 한정되지 않는다. 표시패널(10)의 TFT 어레이 기판에는 데이터라인들, 데이터라인들과 교차되는 게이트라인들, 데이터라인들과 게이트라인들의 교차부마다 형성된 TFT들, TFT에 접속되어 화소전극(1)과 공통전극(2) 사이의 전계에 의해 구동되는 액정셀들(Clc), 및 스토리지 커패시터(Cst) 등을 포함한 TFT 어레이가 형성된다. 표시패널(10)의 컬러필터 어레이 기판 상에는 블랙매트릭스와 컬러필터를 포함한 컬러필터 어레이가 형성된다. 공통전극(2)은 TN 모드와 VA 모드와 같은 수직전계 구동방식에서 컬러필터 어레이 기판 상에 형성되며, IPS 모드와 FFS 모드와 같은 수평전계 구동방식에서 화소전극과 함께 TFT 어레이 기판 상에 형성될 수 있다. 표시패널(10)의 TFT 어레이 기판과 컬러 필터 어레이 기판 상에는 광축이 직교하는 편광판이 부착되고, 액정층과 접하는 계면에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다.
데이터 구동회로는 다수의 소스 드라이브 IC들(Integrated Circuit)(12)을 포함한다. 소스 드라이브 IC들(12)은 타이밍 콘트롤러(11)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이브 IC들(12)은 타이밍 콘트롤러(11)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 정극성/부극성 아날로그 데이터전압으로 변환한 후에 그 데이터전압을 게이트펄스에 동기되도록 표시패널(10)의 데이터라인들에 공급한다. 소스 드라이브 IC들(12)은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(10)의 데이터라인들에 접속될 수 있다. 도 4는 소스 드라이브 IC들은 TCP(Tape Carrier Package)에 실장되어 인쇄회로보드(Printed Circuit Board, PCB)(14)와 표시패널(10)의 TFT 어레이 기판에 TAB 방식으로 접합된 예를 보여 준다.
GIP 게이트 구동회로는 PCB(14) 상에 실장된 레벨 시프터(Level shifter, 21)와, TFT 어레이와 함께 표시패널(10)의 하부 유리기판에 형성된 시프트 레지스터(Shift register, 22)를 포함한다.
레벨 시프터(21)는 타이밍 콘트롤러(11)로부터 게이트 시프트 클럭들(GLCK1~n), 폴링 에지 제어신호(FLK) 등의 게이트 타이밍 제어신호를 입력받는다. 또한, 레벨 시프터(21)는 도시하지 않은 직류-직류 변환기(DC-DC Convertor)로부터 게이트 하이 전압(VGH), 제1 및 제2 게이트 로우 전압(VGL) 등의 구동 전압을 공급 받는다. 게이트 시프트 클럭들(GCLK1~n)은 소정의 위상차를 갖는 n 상(phase) 클럭신호들로서 3.3V(high logic voltage)과 0V(low logic voltage) 사이에서 스윙한다. 레벨 시프터(21)는 타이밍 콘트롤러(11)로부터 입력되는 게이트 시프트 클럭들(GLCK1~n)의 하이 로직 전압(High logic voltage)을 게이트 하이 전압으로 시프트시키고, 폴링 에지 제어신호(FLK)에 응답하여 게이트 시프트 클럭들(GLCK1~n)의 폴링에지 전압을 제1 게이트 로우전압(VGL1)으로 시프트시킨다. 이어서, 레벨 시프터(21)는 게이트 시프트 클럭들(GLCK1~n)의 로우 로직 전압(low logic voltage)을 제2 게이트 로우전압(VGL2)으로 시프트시킨다.
시프트 레지스터(22)는 레벨 시프터(21)로부터 입력되는 클럭신호들(CLK1~n)에 따라 타이밍 콘트롤러(11)로부터 입력되는 게이트 스타트 펄스를 시프트시킴으로써 표시패널(10)의 게이트라인들에 게이트펄스를 순차적으로 공급한다.
한편, GIP 게이트 구동회로는 시프트 레지스터와 레벨 시프터가 집적된 게이트 TCP로 대신될 수 있다. 게이트 TCP는 표시패널의 TFT 어레이에 TAB 방식으로 접합될 수 있다.
타이밍 콘트롤러(11)는 PCB(14) 상에 실장된다. 타이밍 콘트롤러(11)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 컴퓨터로부터 디지털 비디오 데이터(RGB)를 입력 받는다. 타이밍 콘트롤러(11)는 호스트 컴퓨터로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC들(12)로 전송한다.
타이밍 콘트롤러(11)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(11)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 소스 드라이브 IC들(12)과 GIP 게이트 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 구동회로의 동작 타임을 제어하기 위한 게이트 타이밍 제어신호, 소스 드라이브 IC들(12)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.
게이트 타이밍 제어신호는 게이트 스타트 펄스(GSP), 게이트 시프트 클럭(GCLK1~n), 폴링 에지 제어신호(FLK), 게이트 출력 인에이블신호(GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 시프트 레지스터(22)에 입력되어 첫 번째 게이트펄스 타이밍을 제어한다. 게이트 시프트 클럭(GCLK1~n)은 레벨 시프터(21)에 의해 레벨 시프팅된 후에 시프트 레지스터(22)에 입력되며, 게이트 스타트 펄스(GSP)를 시프트시키기 위한 클럭신호로 이용된다. 폴링 에지 제어신호(FLK)는 게이트 시프트 클럭(GCLK1~n)의 폴링 에지 전압의 변조 타이밍을 제어한다. 게이트 출력 인에이블신호(GOE)는 레벨 시프터(21)의 출력 타이밍을 제어한다.
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC들(12)의 시프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들(12) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 소스 드라이브 IC들로부터 출력되는 데이터전압의 극성을 제어한다. 타이밍 콘트롤러(11)과 소스 드라이브 IC들(12) 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.
도 5는 도 4에 도시된 레벨 시프터를 상세히 보여 주는 회로도이다. 도 6은 도 4에 도시된 레벨 시프터의 입출력 파형을 보여 주는 파형도이다.
도 5 및 도 6을 참조하면, 레벨 시프터(21)는 클럭신호들(CLK1~n) 각각의 전압을 변조하기 위한 n 개의 변조회로를 포함하고, 변조회로 각각은 AND 게이트(31), 로직부(32), 및 제1 내지 제3 트랜지스터들(T1~T3) 등을 포함한다. 도 5는 제1 게이트 시프트 클럭(GCLK1)의 전압 레벨을 시프트시키기 위한 제1 변조회로를 예시한 것이다. 다른 변조회로들은 제1 변조회로와 실질적으로 동일한 회로 구성을 가지며, 제2 내지 제n 게이트 시프트 클럭(GCLK2~n) 각각의 전압을 시프트시킨다. 트랜지스터들(T1~T3)은 n 타입 MOS TFT(Metal Oxide Semiconductor TFT)로 구현될 수 있다.
이하, 제1 변조회로의 회로 구성과 그 동작을 설명하기로 한다.
제1 트랜지스터(T1)는 제1 게이트 시프트 클럭(GCLK1)의 하이 로직 전압에 응답하여 게이트 하이전압(VGH)을 출력노드에 공급하여 시프트 레지스터(22)에 입력되는 제1 클럭신호(CLK1)의 전압을 게이트 하이전압(VGH)까지 상승시킨다. 제1 트랜지스터(T1)는 제1 게이트 시프트 클럭(GCLK1)의 로우 로직 전압에 응답하여 턴-오프(turn-off)된다. 제1 트랜지스터(T1)의 소스전극에는 게이트 하이전압(VGH)이 인가되고, 제1 트랜지스터(T1)의 드레인전극은 레벨 시프터(21)의 출력노드에 접속된다. 제1 트랜지스터(T1)의 게이트전극에는 제1 게이트 시프트 클럭(GCLK1)이 입력된다.
AND 게이트(31)는 폴링 에지 제어신호(FLK)와 제1 게이트 시프트 클럭(GCLK1)을 논리곱 연산하고, 그 결과를 로직부(32)에 공급한다. 폴링 에지 제어신호(FLK)는 도 6과 같이 제1 게이트 시프트 클럭(GCLK1)의 폴링에지와 동기되는 펄스로 발생된다. 따라서, AND 게이트(31)의 출력은 게이트 시프트 클럭(GCLK1)의 폴링 에지 타이밍을 정의한다.
로직부(32)는 AND 게이트(31)의 출력에 응답하여 제2 트랜지스터(T2)를 턴-온(turn-on)시켜 레벨 시프터(21)의 출력노드에 제1 게이트 로우전압(VGL1)을 공급하여 제1 클럭신호(CLK1)의 전압을 제1 게이트 로우전압(VGL1)까지 낮춘다. 로직부(32)는 제2 트랜지스터(T2)의 게이트전압을 조정하여 제2 트랜지스터(T2)의 채널 전류를 조정함으로써 제2 트랜지스터(T2)의 온/오프 타이밍을 조정할 수 있다. 제2 트랜지스터(T2)의 드레인전극에는 제1 게이트 로우전압(VGL1)이 인가되고, 제2 트랜지스터(T2)의 소스전극은 레벨 시프터(21)의 출력노드에 접속된다. 제2 트랜지스터(T2)의 게이트전극은 로직부(32)의 출력단자에 접속된다.
제3 트랜지스터(T3)는 제1 게이트 시프트 클럭(GCLK1)의 로우 로직 전압에 응답하여 제2 게이트 로우전압(VGL2)을 레벨 시프터(21)의 출력노드에 공급하여 클럭신호(CLK1)의 전압을 제1 게이트 로우전압(VGL1)으로부터 제2 게이트 로우전압(VGL2)으로 상승시킨다. 제3 트랜지스터(T3)는 제1 게이트 시프트 클럭(GCLK1)의 하이 로직에 응답하여 턴-오프된다. 제3 트랜지스터(T3)의 게이트전극에는 제1 게이트 시프트 클럭(GCLK1)이 인가된다. 제3 트랜지스터(T3)의 드레인전극에는 제2 게이트 로우전압(VGL2)이 인가되고, 제3 트랜지스터(T3)의 소스전극은 레벨 시프터(21)의 출력노드에 접속된다.
한편, AND 게이트(31)의 출력은 제3 트랜지스터(T3)의 게이트전극에 직접 인가될 수 있다. 이 경우, 로직부(32)는 생략될 수 있다.
도 7은 종래 기술과 본 발명에서 게이트펄스의 폴링에지 지연을 비교한 실험 결과를 보여 주는 파형도이다. 도 8은 도 7에 도시된 종래 기술의 게이트펄스와 본 발명의 게이트펄스를 오버랩한 파형도이다.
본원 발명자들은 본원 발명의 효과를 검증하기 위하여 시뮬레이션을 행하였다. 그 결과, 도 7 및 도 8과 같이 종래의 게이트펄스는 게이트 하이전압(VGH)으로부터 게이트 로우전압(VGL)까지 게이트전압이 낮아지는 폴링 타임이 약 3.79μsec로 측정된 반면에, 본 발명의 게이트펄스는 게이트 하이전압(VGH)으로부터 제1 게이트 로우전압(VGL1)까지 게이트전압이 낮아지는 폴링 타임이 약 2.84μsec로 측정되었다. 따라서, 본 발명은 종래 기술에 비하여 게이트펄스의 폴링타임 지연지간을 약 1μsec 정도 단축시킬 수 있었다. 도 7 및 도 8에서, CLK1(RA)는 종래 기술의 레벨 쉬프터로부터 출력되는 제1 클럭신호이며, G1(RA)는 종래 기술의 시프트 레지스터로부터 표시패널(10)의 제1 게이트라인에 공급되는 제1 게이트펄스를 나타낸다. 이에 비하여, CLK1는 본 발명의 레벨 쉬프터(21)로부터 출력되는 제1 클럭신호이며, G1은 본 발명의 시프트 레지스터(22)로부터 표시패널(10)의 제1 게이트라인에 공급되는 제1 게이트펄스를 나타낸다. 시뮬레이션에서, 본 발명의 게이트펄스에서 펄스폭(W2)은 종래 기술의 그것(W1)에 비하여 더 작게 설정되었다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10 : 표시패널 12 : 소스 드라이브 IC
14 : PCB 21 : 레벨 시프터
22 : 시프트 레지스터 31 : AND 게이트
32 : 로직부 T1~T3 : 트랜지스터

Claims (10)

  1. 데이터라인들과 게이트라인들이 교차되는 표시패널;
    상기 데이터라인들에 데이터전압을 공급하는 데이터 구동회로; 및
    상기 데이터전압과 동기되는 게이트펄스를 상기 게이트라인들에 순차적으로 공급하는 게이트 구동회로를 포함하고,
    상기 게이트펄스의 전압은 상기 게이트펄스의 폴링 에지에서 게이트 하이전압으로부터 제1 게이트 로우전압까지 낮아진 후에, 상기 제1 게이트 로우전압으로부터 제2 게이트 로우전압까지 상승하는 것을 특징으로 하는 표시장치.
  2. 제 1 항에 있어서,
    상기 게이트펄스의 전압은 라이징 에지에서 상기 제2 게이트 로우 전압으로부터 상기 게이트 하이전압까지 상승하는 것을 특징으로 하는 표시장치.
  3. 제 1 항에 있어서,
    상기 게이트 하이전압은 15V~25V 사이의 전압이고,
    상기 제1 게이트 로우전압은 -10V 이상 -5V 보다 낮은 전압이며,
    상기 제2 게이트 로우전압은 -5V 이상 0V 보다 낮은 전압인 것을 특징으로 하는 표시장치.
  4. 제 1 항에 있어서,
    상기 게이트 구동회로는
    게이트 시프트 클럭의 전압을 시프트시켜 클럭신호를 출력하는 레벨 시프터; 및
    상기 표시패널의 기판 상에 형성되어 상기 레벨 시프터로부터 입력되는 클럭신호에 따라 게이트 스타트펄스를 시프트시켜 상기 표시패널의 게이트라인들에 상기 게이트펄스를 공급하는 시프트 레지스터를 포함하는 것을 특징으로 하는 표시장치.
  5. 제 4 항에 있어서,
    상기 게이트 시프트 클럭, 및 상기 게이트 시프트 클럭의 폴링에지에 동기되는 폴링 에지 제어신호를 포함한 게이트 타이밍 제어신호를 발생하여 상기 게이트 구동회로의 동작 타이밍을 제어하고, 데이터 타이밍 제어신호를 발생하여 상기 데이터 구동회로의 동작 타이밍을 제어하는 타이밍 콘트롤러를 더 포함하는 것을 특징으로 하는 표시장치.
  6. 제 5 항에 있어서,
    상기 레벨 시프터는,
    상기 게이트 시프트 클럭의 하이 로직 전압에 응답하여 상기 게이트 하이전압을 출력노드에 공급하여 상기 시프트 레지스터에 입력되는 상기 클럭신호의 전압을 상기 게이트 하이전압까지 상승키는 제1 트랜지스터;
    자신의 게이트전극에 인가되는 전압에 응답하여 상기 레벨 쉬프터의 출력 노드 전압을 상기 제1 게이트 로우전압까지 낮추는 제2 트랜지스터;
    상기 게이트 시프트 클럭의 로우 로직 전압에 응답하여 상기 제2 게이트 로우전압을 상기 레벨 시프터의 출력노드에 공급하는 제3 트랜지스터;
    상기 폴링 에지 제어신호와 상기 게이트 시프트 클럭을 논리곱 연산하는 AND 게이트; 및
    상기 AND 게이트의 출력에 응답하여 상기 제2 트랜지스터를 턴-온시키는 로직부를 포함하는 것을 특징으로 하는 표시장치.
  7. 제 1 항에 있어서,
    상기 표시패널은 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED) 중 어느 하나의 표시패널인 것을 특징으로 하는 표시장치.
  8. 데이터라인들과 게이트라인들이 교차되는 표시패널을 포함한 표시장치의 게이트펄스 제어방법에 있어서,
    상기 데이터라인들에 데이터전압과 동기되는 게이트펄스를 상기 게이트라인들에 순차적으로 공급하는 단계를 포함하고,
    상기 게이트펄스의 전압은 상기 게이트펄스의 폴링 에지에서 게이트 하이전압으로부터 제1 게이트 로우전압까지 낮아진 후에, 상기 제1 게이트 로우전압으로부터 제2 게이트 로우전압까지 상승하는 것을 특징으로 하는 표시장치의 게이트펄스 제어방법.
  9. 제 8 항에 있어서,
    상기 게이트펄스의 전압은 라이징 에지에서 상기 제2 게이트 로우 전압으로부터 상기 게이트 하이전압까지 상승하는 것을 특징으로 하는 표시장치의 게이트펄스 제어방법.
  10. 제 8 항에 있어서,
    상기 게이트 하이전압은 15V~25V 사이의 전압이고,
    상기 제1 게이트 로우전압은 -10V 이상 -5V 보다 낮은 전압이며,
    상기 제2 게이트 로우전압은 -5V 이상 0V 보다 낮은 전압인 것을 특징으로 하는 표시장치의 게이트펄스 제어방법.
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