KR20120039464A - Semiconductor package - Google Patents

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Abstract

PURPOSE: A semiconductor package is provided to improve mounting reliability of the semiconductor package by mounting a semiconductor chip on a substrate including a recess with a face-down type. CONSTITUTION: A substrate(110) has an upper side(111a) and a lower side(111b) facing with the upper side. The substrate comprises a recess(112) formed in the upper side, a bond finger(116) which is exposed by the recess, and a Borland(118). A semiconductor chip(120) has a one side(121a) and the other side(121b) facing with the one side. The semiconductor chip comprises a bonding pad(122) arranged on the one side, and a bump(124) formed on the bonding pad. The semiconductor chip is mounted on the upper side of the substrate with a face-down type in order to be opposite to the upper side of the substrate.

Description

반도체 패키지{Semiconductor package}Semiconductor Package {Semiconductor package}

본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 반도체 칩의 휨을 이용하여 구현한 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a semiconductor package implemented by using the bending of the semiconductor chip.

일반적으로, 반도체 패키지는 기판의 상면 상에 반도체 칩을 접착제를 매개로 부착하고, 상기 기판과 반도체 칩을 와이어를 이용하여 상호 전기적으로 연결하며, 봉지부재로 상기 반도체 칩 및 와이어를 덮도록 상기 기판의 상면을 밀봉하는 것에 의해 제작된다. In general, a semiconductor package attaches a semiconductor chip on an upper surface of a substrate through an adhesive, electrically connects the substrate and the semiconductor chip with a wire, and covers the semiconductor chip and the wire with an encapsulation member. It is produced by sealing the upper surface of the.

한편, 최근의 반도체 제품이 대용량을 요구하고 있기 때문에 반도체 패키지 또한 더 큰 용량의 반도체 칩 탑재를 필요로 한다. 그런데, 반도체 칩 자체의 용량 증대는 그 한계가 있으므로, 최근에는 하나의 패키지에 적어도 둘 이상의 반도체 칩들을 적층하여 요구된 용량을 달성하는 적층형(stack type) 반도체 패키지가 다양한 형태로 개발되고 있다. On the other hand, since recent semiconductor products require a large capacity, the semiconductor package also requires mounting a larger capacity semiconductor chip. However, since the capacity increase of the semiconductor chip itself has its limitations, recently, a stack type semiconductor package has been developed in various forms in which at least two semiconductor chips are stacked in one package to achieve a required capacity.

여기서, 고집적의 반도체 패키지를 구현하기 위해서는 반도체 칩의 두께를 얇게 할수록 유리하다. 그런데, 반도체 칩의 두께가 얇아지면, 액티브 면이 위쪽을 향하는 페이스-업(face-up) 구조에서 상기 반도체 칩의 양측 가장자리가 휘어져 올라가는 스마일 형태의 휨(wapage)이 발생하게 된다Here, in order to implement a highly integrated semiconductor package, it is advantageous to decrease the thickness of the semiconductor chip. However, when the thickness of the semiconductor chip is thin, a smile-shaped warpage occurs in which both edges of the semiconductor chip are bent up in a face-up structure in which the active surface faces upward.

그리고, 이와 같이 휨이 발생된 반도체 칩은 그의 양측 가장자리가 휘어짐으로 인해 그의 전체 면이 기판 상에 붙어 있지 않기 때문에 후속하는 와이어 본딩 공정의 어려움을 유발한다. 특히, 적층형 반도체 패키지를 구현함에 있어서는 반도체 칩의 휨으로 인해 상기 반도체 칩들의 적층 자체는 물론 와이어 본딩 공정을 수행하는 것 자체가 불가능해질 수 있다.In addition, the semiconductor chip warped in this way causes difficulties in subsequent wire bonding processes because the entire surface thereof is not adhered to the substrate due to bending of both edges thereof. In particular, in implementing the stacked semiconductor package, the bending of the semiconductor chip may make it impossible to perform the wire bonding process as well as the stacking of the semiconductor chips.

그러므로, 고집적의 반도체 패키지를 구현하기 위해서는 반도체 칩의 두께를 얇게 하면서도 휨에 기인하는 불량 문제를 반드시 해결해야만 한다. Therefore, in order to realize a highly integrated semiconductor package, the problem of defects due to warping must be solved while the thickness of the semiconductor chip is made thin.

본 발명의 실시예들은 반도체 칩의 실장 불량을 개선한 반도체 패키지를 제공한다.Embodiments of the present invention provide a semiconductor package that improves the mounting failure of the semiconductor chip.

또한, 본 발명의 실시예들은 실장 불량을 개선하면서 반도체 칩들의 고집적 실장을 구현한 적층형 반도체 패키지를 제공한다.In addition, embodiments of the present invention provides a stacked semiconductor package in which high integration of semiconductor chips is implemented while improving mounting failure.

일 견지에서, 본 발명에 따른 반도체 패키지는, 상면 및 상기 상면에 대향하는 하면을 가지며, 상기 상면에 형성된 리세스를 갖는 기판; 및 상기 기판의 상면 상에 실장되며, 상기 상면과 마주보는 일면 및 상기 일면과 대향하는 타면을 가지고, 가장자리 휨이 발생되며, 휘어진 가장자리가 상기 리세스 내에 삽입된 반도체 칩;을 포함한다. In one aspect, a semiconductor package according to the present invention includes a substrate having an upper surface and a lower surface opposing the upper surface, the substrate having a recess formed in the upper surface; And a semiconductor chip mounted on an upper surface of the substrate, the semiconductor chip having one surface facing the upper surface and the other surface facing the one surface, wherein edge warpage is generated and a curved edge is inserted into the recess.

일 실시예에서, 상기 리세스는 상기 반도체 칩의 양측 가장자리 각각에 대응하는 위치들에 배치되고, 상기 반도체 칩은 그의 양측 가장자리 모두가 대응하는 리세스들 내에 삽입되도록 실장된다. In one embodiment, the recess is disposed at positions corresponding to each of both edges of the semiconductor chip, and the semiconductor chip is mounted such that both edges thereof are inserted into corresponding recesses.

다른 실시예에서, 상기 리세스는 상기 반도체 칩의 일측 가장자리에 대응하는 상기 기판의 상면 위치에 배치되고, 상기 반도체 칩은 상기 일측 가장자리만 상기 리세스 내에 삽입되도록 실장된다. In another embodiment, the recess is disposed at an upper surface position of the substrate corresponding to one edge of the semiconductor chip, and the semiconductor chip is mounted such that only the one edge is inserted into the recess.

본 발명에 따른 반도체 패키지는, 상기 기판 상면과 상기 반도체 칩의 일면 사이에 개재된 접착부재를 더 포함한다. The semiconductor package according to the present invention further includes an adhesive member interposed between the upper surface of the substrate and one surface of the semiconductor chip.

상기 기판은 상기 반도체 칩의 가장자리가 삽입되는 상기 리세스에 의해 노출된 표면에 배치된 본드핑거를 포함한다. The substrate includes a bond finger disposed on a surface exposed by the recess into which the edge of the semiconductor chip is inserted.

일 실시예에서, 상기 반도체 칩은, 상기 리세스 내에 삽입된 가장자리의 일면에 형성되고, 상기 본드핑거와 마주보도록 배치되고, 상기 본드핑거와 전기적으로 연결된 본딩패드를 포함한다. In an embodiment, the semiconductor chip may include a bonding pad formed on one surface of an edge inserted into the recess, disposed to face the bond finger, and electrically connected to the bond finger.

상기 반도체 칩은 상기 본딩패드 상에 형성된 범프를 더 포함한다. The semiconductor chip further includes bumps formed on the bonding pads.

다른 실시예에서, 상기 반도체 칩은, 상기 일면의 중앙 부분에 형성된 본딩패드; 및 상기 일면에 형성되고, 상기 본딩패드와 연결된 일단부 및 상기 일단부로부터 연장되고 상기 본드핑거와 마주보도록 배치되며 상기 본드핑거와 전기적으로 연결되는 타단부를 갖는 재배선;을 포함한다. In another embodiment, the semiconductor chip may include: a bonding pad formed at a central portion of the one surface; And a redistribution line formed on one surface and extending from one end portion connected to the bonding pad and the other end portion disposed to face the bond finger and electrically connected to the bond finger.

상기 반도체 칩은 상기 재배선의 타단부 상에 형성된 범프를 더 포함한다. The semiconductor chip further includes bumps formed on the other end of the rewiring.

다른 실시예에서, 상기 기판은, 상기 리세스 주변에 배치된 적어도 하나 이상의 추가 리세스; 및 각 추가 리세스에 의해 노출된 표면들에 배치된 추가 본드핑거들;을 포함한다. In another embodiment, the substrate further comprises: at least one additional recess disposed around the recess; And additional bond fingers disposed on the surfaces exposed by each additional recess.

본 발명에 따른 반도체 패키지는, 상기 기판의 상면 상에 상기 반도체 칩과 이격해서 적어도 하나 이상이 실장되며, 각각 가장자리 휨이 발생되고, 휘어진 가장자리가 상기 추가 리세스 내에 삽입된 추가 반도체 칩들을 더 포함한다. The semiconductor package according to the present invention further includes at least one additional semiconductor chip mounted on an upper surface of the substrate and spaced apart from the semiconductor chip, each having edge warpage and a curved edge inserted into the additional recess. do.

상기 추가 반도체 칩은, 상기 추가 리세스 내에 삽입된 가장자리의 일면에 형성되고 상기 추가 본드핑거와 마주보도록 배치되며 상기 추가 본드핑거와 전기적으로 연결된 추가 본딩패드를 포함한다. The additional semiconductor chip includes an additional bonding pad formed on one surface of an edge inserted in the additional recess and disposed to face the additional bond finger and electrically connected to the additional bond finger.

상기 추가 본딩패드 상에 형성된 추가 범프를 더 포함한다. It further includes an additional bump formed on the additional bonding pad.

상기 반도체 칩과 이에 인접한 추가 반도체 칩 사이 및 상기 추가 반도체 칩들 사이에 개재된 추가 접착부재들을 더 포함한다. And further adhesive members interposed between the semiconductor chip and an additional semiconductor chip adjacent thereto and between the additional semiconductor chips.

본 발명에 따른 반도체 패키지는, 상기 반도체 칩 및 상기 기판의 상면을 덮는 봉지부재; 및 상기 기판의 하면에 부착된 외부실장부재;를 더 포함한다. A semiconductor package according to the present invention includes an encapsulation member covering an upper surface of the semiconductor chip and the substrate; And an external mounting member attached to a lower surface of the substrate.

다른 견지에서, 본 발명에 따른 반도체 패키지는, 상면 및 상기 상면에 대향 하는 하면을 가지며, 상기 상면에 형성된 적어도 하나 이상의 추가 리세스를 갖는 기판; 상기 기판의 상면 상에 실장되며, 상기 상면과 마주보는 일면 및 상기 일면과 대향하는 타면을 가지며, 플랫한 구조의 반도체 칩; 상기 반도체 칩의 상부에 적어도 하나 이상이 적층되고, 각각 가장자리 휨이 발생되며, 휘어진 가장자리가 상기 기판의 추가 리세스 내에 삽입된 추가 반도체 칩들;을 포함한다. In another aspect, a semiconductor package according to the present invention includes a substrate having a top surface and a bottom surface opposite the top surface, the substrate having at least one additional recess formed on the top surface; A semiconductor chip mounted on an upper surface of the substrate, the semiconductor chip having one surface facing the upper surface and the other surface facing the one surface and having a flat structure; And at least one or more semiconductor chips stacked on top of the semiconductor chip, edge curvatures are formed, and curved edges are inserted into additional recesses of the substrate.

상기 기판은 상기 반도체 칩 및 추가 반도체 칩들이 실장된 상면에 각각 배치되고, 상기 반도체 칩과 전기적으로 연결되는 본드핑거 및 상기 추가 리세스에 의해 노출된 추가 본드핑거들을 포함하고, 상기 추가 반도체 칩은 상기 추가 리세스 내에 삽입된 가장자리 부분에 배치되고, 상기 추가 본드핑거와 전기적으로 연결된 추가 본딩패드를 포함한다. The substrate may be disposed on an upper surface of the semiconductor chip and the additional semiconductor chips, respectively, and may include bond fingers electrically connected to the semiconductor chips and additional bond fingers exposed by the additional recesses. And an additional bonding pad disposed at an edge portion inserted into the additional recess and electrically connected to the additional bond finger.

본 발명에 따른 반도체 패키지는, 상기 추가 본딩패드 상에 형성된 추가 범프를 더 포함한다. The semiconductor package according to the present invention further includes additional bumps formed on the additional bonding pads.

본 발명에 따른 반도체 패키지는, 상기 반도체 칩, 추가 반도체 칩 및 상기 기판의 상면을 덮는 봉지부재; 및 상기 기판의 하면에 부착된 외부실장부재;를 더 포함한다. The semiconductor package according to the present invention includes an encapsulation member covering the semiconductor chip, the additional semiconductor chip, and an upper surface of the substrate; And an external mounting member attached to a lower surface of the substrate.

본 발명은 슬림한 두께로 인해 페이스-업 방향으로 휨이 발생된 반도체 칩을 리세스를 구비한 기판에 상기 반도체 칩의 휘어진 가장자리가 삽입되도록 페이스-다운 타입으로 실장함으로써 반도체 패키지의 실장 신뢰성을 향상시킬 수 있고, 또한, 고집적의 적층형 반도체 패키지를 구현할 수 있다. The present invention improves the mounting reliability of a semiconductor package by mounting a semiconductor chip that is warped in a face-up direction due to a slim thickness in a face-down type so that a curved edge of the semiconductor chip is inserted into a substrate having a recess. In addition, it is possible to implement a highly integrated stacked semiconductor package.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 도 1의 기판을 도시한 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 4는 도 3의 반도체 칩을 도시한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
FIG. 2 is a plan view illustrating the substrate of FIG. 1.
3 is a cross-sectional view illustrating a semiconductor package in accordance with another embodiment of the present invention.
4 is a cross-sectional view illustrating the semiconductor chip of FIG. 3.
5 is a cross-sectional view illustrating a stacked semiconductor package according to an embodiment of the present invention.
6 is a cross-sectional view illustrating a stacked semiconductor package according to another exemplary embodiment of the present invention.
7 is a cross-sectional view illustrating a stacked semiconductor package according to another embodiment of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이고, 도 2는 도 1의 기판을 도시한 평면도이다. 1 is a cross-sectional view illustrating a semiconductor package according to an exemplary embodiment of the present invention, and FIG. 2 is a plan view illustrating the substrate of FIG. 1.

도시된 바와 같이, 본 발명에 따른 반도체 패키지(100)는 기판(110) 및 상기 기판(110) 상에 실장된 반도체 칩(120)을 포함한다. 또한, 본 발명에 따른 반도체 패키지(100)는 접착부재(140), 봉지부재(150) 및 외부실장부재(160)를 더 포함한다. As shown, the semiconductor package 100 according to the present invention includes a substrate 110 and a semiconductor chip 120 mounted on the substrate 110. In addition, the semiconductor package 100 according to the present invention further includes an adhesive member 140, an encapsulation member 150, and an external mounting member 160.

상기 기판(110)은, 예를 들어, 직육면체 형상을 가지며, 상면(111a) 및 상기 상면(111a)에 대향하는 하면(111b)을 갖는다. 또한, 상기 기판(110)은 상기 상면(111a)에 형성된 리세스(112)와, 상기 상면(111a)에 배치되고 상기 리세스(112)에 의해 노출되는 본드핑거들(116), 그리고, 상기 하면(111b)에 배치되고 각 본드핑거들(116)과 각각 전기적으로 연결된 볼랜드들(118)을 포함한다. 도시된 바와 같이, 상기 본드핑거들(116)은 상기 리세스(112)의 바닥 면에 배치될 수 있다. 이와 다르게, 도시하지 않았으나, 상기 본드핑거들(116)은 상기 리세스(112)의 측벽 면에 배치될 수 있다. The said board | substrate 110 has a rectangular parallelepiped shape, for example, and has the upper surface 111a and the lower surface 111b which opposes the said upper surface 111a. In addition, the substrate 110 may include a recess 112 formed on the upper surface 111a, bond fingers 116 disposed on the upper surface 111a and exposed by the recess 112, and the The ball lands 118 are disposed on the lower surface 111b and electrically connected to the respective bond fingers 116. As shown, the bond fingers 116 may be disposed on the bottom surface of the recess 112. Alternatively, although not shown, the bond fingers 116 may be disposed on the sidewall surface of the recess 112.

한편, 본 발명의 일 실시예에서는 상기 리세스(112)가 사각 단면을 갖고, 상기 본드핑거(116)가 상기 리세스(112)의 바닥면 또는 측벽면에 배치되는 것에 대해 도시하고 설명하였지만, 도시하지 않았으나, 다른 실시예로서 상기 리세스(112)가 경사면을 포함하는 역사다리꼴 단면을 갖고, 상기 본드핑거(116)가 상기 리세스(112)의 경사면에 배치되는 것도 가능하다.Meanwhile, in an embodiment of the present invention, although the recess 112 has a rectangular cross section and the bond finger 116 is disposed on the bottom surface or sidewall surface of the recess 112, Although not illustrated, the recess 112 may have an inverted trapezoidal cross section including an inclined surface, and the bond finger 116 may be disposed on the inclined surface of the recess 112.

상기 반도체 칩(120)은 상기 기판(110)의 상면(111a)과 마주보는 일면(121a) 및 상기 일면(121a)에 대향하는 타면(121b)을 갖는다. 또한, 상기 반도체 칩(120)은 상기 일면(121a)에 배치된 본딩패드(122) 및 상기 본딩패드(122) 상에 형성된 범프(124)를 포함한다. 상기 범프(124)는, 예를 들어, 솔더 범프 또는 금 스터드 범프 등을 포함할 수 있다. 상기 반도체 칩(120)은 얇은 두께를 갖는 것으로 인해 상기 본딩패드(122)가 형성된 일면의 가장자리가 위쪽 방향으로 휘어진 구조, 즉, 스마일 형태로 휨이 발생된 구조를 갖는다. 이러한 반도체 칩(120)은 그의 일면(121a)이 상기 기판(110)의 상면(111a)과 마주보도록 페이스-다운 타입(face-down type)으로 상기 기판(110)의 상면(111a) 상에 실장된다. The semiconductor chip 120 has one surface 121a facing the upper surface 111a of the substrate 110 and the other surface 121b opposite to the surface 121a. In addition, the semiconductor chip 120 includes a bonding pad 122 disposed on the one surface 121a and a bump 124 formed on the bonding pad 122. The bump 124 may include, for example, solder bumps or gold stud bumps. Since the semiconductor chip 120 has a thin thickness, the edge of one surface on which the bonding pad 122 is formed is curved in an upward direction, that is, a structure in which bending occurs in a smile shape. The semiconductor chip 120 is mounted on the top surface 111a of the substrate 110 in a face-down type such that one surface 121a of the semiconductor chip 120 faces the top surface 111a of the substrate 110. do.

특별히, 상기 반도체 칩(120)은 그의 휘어진 가장자리가 상기 기판(110)의 리세스(112) 내에 삽입되며, 그리고, 상기 반도체 칩(120)의 본딩패드(122)는 상기 리세스(112) 내에서 상기 리세스(112)에 의해 노출된 상기 본드핑거(116)와 전기적으로 연결된다. 여기서, 상기 본딩패드(122)는 상기 반도체 칩(120)의 휘어진 가장자리 부분에 배치되고, 그리고, 상기 기판(110)의 리세스(112) 내에 삽입되는 것으로 이해될 수 있다. 상기 반도체 칩(120)의 본딩패드(122)와 기판(110)의 본드핑거(116)는, 도시된 바와 같이, 상기 본딩패드(122) 상에 형성된 범프(124)에 의해 상호간 전기적으로 연결된다. In particular, the semiconductor chip 120 has its curved edge inserted into the recess 112 of the substrate 110, and the bonding pad 122 of the semiconductor chip 120 is in the recess 112. Is electrically connected to the bond finger 116 exposed by the recess 112. Here, the bonding pad 122 may be disposed on the curved edge portion of the semiconductor chip 120 and inserted into the recess 112 of the substrate 110. The bonding pads 122 of the semiconductor chip 120 and the bond fingers 116 of the substrate 110 are electrically connected to each other by bumps 124 formed on the bonding pads 122, as shown. .

도시하지 않았으나, 상기 반도체 칩(120)의 본딩패드(122)와 기판(110)의 본드핑거(116)는 별도의 연결부재 없이 상호간 직접 접촉되는 것에 의해 전기적으로 연결될 수 있다. Although not shown, the bonding pad 122 of the semiconductor chip 120 and the bond finger 116 of the substrate 110 may be electrically connected to each other by directly contacting each other without a separate connecting member.

또한, 도시하지 않았으나, 상기 반도체 칩(120)의 본딩패드(122)와 기판(110)의 본드핑거(116)는 상기 범프(124)가 아닌 상기 리세스(112) 내에 채워지는 도전성 페이스트에 의해 상호간 전기적으로 연결될 수 있다. 즉, 상기 본딩패드(122)가 배치된 반도체 칩(120)의 휘어진 가장자리 부분이 상기 본딩패드(122) 상에 범프가 형성되지 않은 상태로 상기 기판(110)의 리세스(112) 내에 삽입되고, 이때, 상기 리세스(112) 내에 채워진 도전성 페이스트에 의해 상기 반도체 칩(120)의 본딩패드(122)와 상기 기판(110)의 본드핑거(116)가 상호간 전기적으로 연결될 수 있다.In addition, although not illustrated, the bonding pad 122 of the semiconductor chip 120 and the bond finger 116 of the substrate 110 may be formed by the conductive paste that is filled in the recess 112 instead of the bump 124. They can be electrically connected to each other. That is, the curved edge portion of the semiconductor chip 120 on which the bonding pad 122 is disposed is inserted into the recess 112 of the substrate 110 without bumps formed on the bonding pad 122. In this case, the bonding pad 122 of the semiconductor chip 120 and the bond finger 116 of the substrate 110 may be electrically connected to each other by the conductive paste filled in the recess 112.

한편, 전술한 본 발명의 일 실시예에 따른 반도체 패키지에 있어서, 상기 리세스(112)는 상기 반도체 칩(120)의 양측 가장자리 모두에 대응되는 기판(110)의 상면(111a) 부분들 각각에 형성되며, 이에 따라, 상기 본딩패드(122)가 배치된 반도체 칩(120)의 휘어진 양측 가장자리는 각각 대응하는 리세스들(112) 내에 각각 삽입된다.Meanwhile, in the semiconductor package according to the embodiment of the present invention described above, the recess 112 is formed on each of the upper surfaces 111a of the substrate 110 corresponding to both edges of the semiconductor chip 120. Accordingly, both curved edges of the semiconductor chip 120 on which the bonding pads 122 are disposed are respectively inserted into the corresponding recesses 112.

상기 접착부재(140)는 상기 기판(110)의 상면(111a)과 반도체 칩(120)의 일면(121a) 사이에 개재된다. 상기 접착부재(140)는 상기 반도체 칩(120)이 상기 기판(110)의 상면(111a)에 물리적으로 고정시키도록 역할 함은 물론 상기 반도체 칩(120)의 양측 가장자리에 발생된 휨이 더 이상 커지지 않도록 역할한다. The adhesive member 140 is interposed between the upper surface 111a of the substrate 110 and the one surface 121a of the semiconductor chip 120. The adhesive member 140 not only serves to physically fix the semiconductor chip 120 to the upper surface 111a of the substrate 110, but also warpage generated at both edges of the semiconductor chip 120 is no longer provided. It does not grow.

상기 봉지부재(150)는 상기 반도체 칩(120) 및 기판(110)의 상면(111a)을 덮도록 형성된다. 상기 봉지부재(150)는, 예를 들면, EMC(Epoxy Molding Compound)를 포함한다. The encapsulation member 150 is formed to cover the upper surface 111a of the semiconductor chip 120 and the substrate 110. The encapsulation member 150 includes, for example, an epoxy molding compound (EMC).

상기 외부실장부재(160)는 상기 기판(110) 하면(111b)의 볼랜드(118)에 부착된다. 이러한 외부실장부재(160)는, 예를 들어, 솔더볼을 포함한다. The external mounting member 160 is attached to the ball land 118 on the bottom surface 111b of the substrate 110. The external mounting member 160 includes, for example, a solder ball.

일반적으로 반도체 칩(120)은 그 두께가 점점 얇아짐에 따라 스마일 형태로 휨이 발생하게 된다. 이때, 전술한 본 발명과 같이, 스마일 형태로 휨이 발생된 반도체 칩(120)을 기판(110)의 상면(111a)에 페이스-다운 타입으로 실장함과 더불어 기판(110)의 상면(111a)에 구비된 리세스(112) 내에 휨이 발생된 반도체 칩(120)의 가장자리를 삽입함으로써, 스마일 형태의 휨을 물리적으로 상쇄시킬 수 있게 된다.In general, as the semiconductor chip 120 becomes thinner and thinner, bending of the semiconductor chip 120 may occur. In this case, as described above, the semiconductor chip 120 having the warpage in the shape of a smile is mounted on the upper surface 111a of the substrate 110 as a face-down type, and the upper surface 111a of the substrate 110 is formed. By inserting the edge of the semiconductor chip 120 is warped in the recess 112 provided in the, it is possible to physically cancel the warp of the smile shape.

즉, 본 발명에서는 페이스-업 방향으로 휨이 발생된 반도체 칩(120)을 접착부재(140)를 매개로 기판(110)에 페이스-다운 타입으로 부착하고, 또한, 리세스(112) 내에 휘어진 가장자리를 삽입함으로써, 상기 반도체 칩(120)의 가장자리가 기판(110)에 대해 들뜨게 되는 불량을 근본적으로 방지할 수 있게 되고, 그 결과, 반도체 패키지(100)의 실장 신뢰성을 향상시킬 수 있다.That is, in the present invention, the semiconductor chip 120, which is warped in the face-up direction, is attached to the substrate 110 via the adhesive member 140 in a face-down type, and is also bent in the recess 112. By inserting the edges, it is possible to fundamentally prevent a defect that the edge of the semiconductor chip 120 is lifted with respect to the substrate 110, and as a result, the mounting reliability of the semiconductor package 100 can be improved.

도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이고, 도 4는 도 3의 반도체 칩을 도시한 단면도이다. 여기서, 도 3 및 도 4에 대하여, 이전 실시예와 동일한 부분들에 대한 반복 설명은 생략하고, 상이한 부분들에 대해서만 구체적으로 설명하도록 한다. 3 is a cross-sectional view illustrating a semiconductor package according to another exemplary embodiment of the present invention, and FIG. 4 is a cross-sectional view illustrating the semiconductor chip of FIG. 3. 3 and 4, repeated descriptions of the same parts as in the previous embodiment will be omitted, and only different parts will be described in detail.

본 발명의 다른 실시예에 따른 반도체 패키지(300)에 따르면, 리세스(312)는 반도체 칩(320)의 일측 가장자리 대응되는 기판(310)의 상면(311a) 부분에만 형성되고, 이에 따라, 상기 반도체 칩(320)은 그의 본딩패드(322)가 배치된 일측 가장자리만 상기 리세스(312) 내에 삽입된다. According to the semiconductor package 300 according to another embodiment of the present invention, the recess 312 is formed only in a portion of the upper surface 311a of the substrate 310 corresponding to one edge of the semiconductor chip 320. The semiconductor chip 320 is inserted into the recess 312 only at one edge where the bonding pad 322 is disposed.

여기서, 본 발명의 다른 실시예에 따른 반도체 패키지(300)에서의 상기 반도체 칩(320)은, 도시된 바와 같이, 그의 본딩패드(322)가 일면(321a)의 중앙부에 형성된 구조를 갖는다. 이러한 반도체 칩(320)은, 그의 일면(321a) 상에 형성되고, 상기 본딩패드(322)와 연결된 일단부 및 상기 일단부로부터 연장되어 상면(321a) 일측 가장자리에 배치된 타단부를 포함하는 재배선(326)과, 상기 재배선(326)의 타단부를 노출시키도록 상기 재배선(326) 및 그의 일면 상에 형성된 절연층(328), 그리고, 상기 노출된 재배선(326)의 타단부 상에 형성된 범프(324)를 포함한다. Here, the semiconductor chip 320 in the semiconductor package 300 according to another embodiment of the present invention, as shown, the bonding pad 322 has a structure formed in the central portion of one surface (321a). The semiconductor chip 320 is cultivated on one surface 321a and includes one end connected to the bonding pad 322 and the other end extended from the one end and disposed at one edge of the upper surface 321a. An insulating layer 328 formed on the redistribution 326 and one surface thereof to expose the line 326, the other end of the redistribution 326, and the other end of the exposed redistribution 326. Bumps 324 formed thereon.

상기 반도체 칩(320)은, 앞서 설명한 바와 같이, 상기 재배선(326)의 타단부가 배치된 그의 일측 가장자리 부분이 상기 기판(310)의 리세스(312) 내에 삽입되고, 상기 리세스(312) 내에 삽입된 일측 가장자리에 배치된 재배선(326)의 타단부와 상기 리세스(312)의 저면에 배치된 본드핑거(316)가 상호 연결되는 것에 의해 상기 기판(310)과 전기적으로 연결된다.As described above, in the semiconductor chip 320, one edge portion of the semiconductor chip 320 on which the other end of the redistribution line 326 is disposed is inserted into the recess 312 of the substrate 310 and the recess 312. The other end of the redistribution line 326 disposed at one edge inserted into the bottom end and the bond finger 316 disposed on the bottom surface of the recess 312 are electrically connected to the substrate 310. .

한편, 도시하지 않았으나, 본 발명의 다른 실시예에 따른 반도체 패키지(300)에서의 상기 반도체 칩(320)은 그의 본딩패드들(322)이 상기 일면(321a)의 일측 가장자리 상에만 배열된 원-사이드 칩(one side ship) 일 수 있다. On the other hand, although not shown, the semiconductor chip 320 in the semiconductor package 300 according to another embodiment of the present invention is a circle whose bonding pads 322 are arranged only on one side edge of the one surface (321a) It may be a side chip.

또한, 도시하지 않았으나, 상기 재배선(326)은 상기 반도체 칩(320)의 일면 일측 가장자리는 물론 상기 일측 가장자리에 대향하는 타측 가장자리로도 연장할 수 있다. 이 경우, 상기 반도체 칩(320)은 그의 양측 가장자리 모두에 배열된 상기 재배선(326)의 타단부들에 대응하는 위치에 리세스(312)가 마련된 기판(310)에 상기 재배선(326)의 타단부들 모두가 대응하는 리세스(312) 내에 삽입되게 실장됨이 바람직하다.In addition, although not shown, the redistribution 326 may extend to one edge of one surface of the semiconductor chip 320 as well as the other edge opposite to the one edge of the semiconductor chip 320. In this case, the semiconductor chip 320 includes the redistribution 326 on the substrate 310 having the recess 312 at positions corresponding to the other ends of the redistribution 326 arranged at both edges thereof. All of the other ends of are preferably mounted to be inserted into corresponding recesses 312.

여기서, 이전 실시예와 마찬가지로, 상기 반도체 칩(320)의 본딩패드(322)와 기판(310)의 본드핑거(312)는 상기 본딩패드(322) 상에 형성된 범프(324)에 의해 상호간 전기적으로 연결될 수 있다. Here, as in the previous embodiment, the bonding pads 322 of the semiconductor chip 320 and the bond fingers 312 of the substrate 310 are electrically connected to each other by bumps 324 formed on the bonding pads 322. Can be connected.

또한, 도시하지 않았으나, 상기 반도체 칩(320)의 본딩패드(322)와 기판(310)의 본드핑거(312)는 별도의 연결부재 없이 직접 접촉되는 것에 의해 상호간 전기적으로 연결될 수 있다. 게다가, 도시하지 않았으나, 상기 반도체 칩(320)의 본딩패드(322)와 기판(310)의 본드핑거(316)는 상기 리세스(312) 내에 채워진 도전성 페이스트에 의해 상호간 전기적으로 연결될 수 있다.In addition, although not shown, the bonding pads 322 of the semiconductor chip 320 and the bond fingers 312 of the substrate 310 may be electrically connected to each other by directly contacting each other without a separate connecting member. In addition, although not shown, the bonding pads 322 of the semiconductor chip 320 and the bond fingers 316 of the substrate 310 may be electrically connected to each other by conductive pastes filled in the recesses 312.

본 발명의 다른 실시예에 따른 반도체 패키지(300) 또한 페이스-업 방향으로 휨이 발생된 반도체 칩(320)을 리세스(312)를 구비한 기판(310)에 상기 반도체 칩(320)의 일측 가장자리가 상기 리세스(312) 내에 삽입되도록 페이스-다운 타입으로 실장함으로써, 반도체 칩의 실장 신뢰성을 향상시킬 수 있다.The semiconductor package 300 according to another exemplary embodiment of the present invention may further include a semiconductor chip 320 having warpage in a face-up direction on a substrate 310 having a recess 312 on one side of the semiconductor chip 320. By mounting a face-down type so that an edge is inserted into the recess 312, the mounting reliability of the semiconductor chip can be improved.

도 5는 본 발명의 일 실시예에 따른 적층형 반도체 패키지를 도시한 단면도이고, 도 6은 본 발명의 다른 실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다.5 is a cross-sectional view illustrating a stacked semiconductor package according to an embodiment of the present invention, and FIG. 6 is a cross-sectional view illustrating a stacked semiconductor package according to another embodiment of the present invention.

도 5를 참조하면, 본 발명의 일 실시예에 따른 적층형 반도체 패키지(500)는 기판(510), 반도체 칩(520) 및 추가 반도체 칩들(530)을 포함한다. 또한, 적층형 반도체 패키지(500)는 접착부재(540) 및 추가 접착부재들(542)과 봉지부재(550) 및 외부실장부재(560)를 더 포함한다.Referring to FIG. 5, a stacked semiconductor package 500 according to an embodiment of the present invention includes a substrate 510, a semiconductor chip 520, and additional semiconductor chips 530. In addition, the stacked semiconductor package 500 further includes an adhesive member 540, additional adhesive members 542, an encapsulation member 550, and an external mounting member 560.

상기 기판(510)은 상면(511a) 및 상기 상면(511a)에 대향하는 하면(511b)과, 상기 상면(511a)에 형성된 리세스(512) 및 추가 리세스들(513)을 포함한다. 또한, 상기 기판(510)은 상기 리세스(512) 및 추가 리세스들(513)에 의해 노출된 상기 기판(510)의 상면(511a)에 각각 배치된 본드핑거(516) 및 추가 본드핑거들(517)과, 상기 하면(511b)에 배치된 볼랜드들(518)을 포함한다. The substrate 510 includes an upper surface 511a and a lower surface 511b facing the upper surface 511a, a recess 512 and additional recesses 513 formed in the upper surface 511a. In addition, the substrate 510 may be bonded fingers 516 and additional bond fingers respectively disposed on the top surface 511a of the substrate 510 exposed by the recess 512 and the additional recesses 513. 517 and the ball lands 518 disposed on the bottom surface 511b.

여기서, 상기 본드핑거(516) 및 추가 본드핑거들(517)은, 바람직하게, 상기 리세스(512) 및 추가 리세스(513)의 바닥 면에 배치된다. 또한, 도시하지 않았으나, 상기 본드핑거(516) 및 추가 본드핑거들(517)은 상기 리세스(512) 및 추가 리세스(513)의 측벽 면에 배치될 수도 있다.Here, the bond finger 516 and the additional bond fingers 517 are preferably disposed on the bottom surface of the recess 512 and the additional recess 513. In addition, although not shown, the bond finger 516 and the additional bond fingers 517 may be disposed on sidewalls of the recess 512 and the additional recess 513.

한편, 전술한 일 실시예에서는 상기 리세스 및 추가 리세스들이 사각의 단면을 갖는 것을 도시하였고 설명하였지만, 이와 다르게, 도 6에 도시된 바와 같이, 리세스(612) 및 추가 리세스(613)는 역사다리꼴의 단면을 가질 수 있다. 이 경우, 역사다리꼴 단면을 갖는 상기 리세스(612) 및 추가 리세스들(613)의 측벽 면은 경사면으로 이루어질 수 있고, 상기 리세스(612) 및 추가 리세스들(613)에 의해 노출되는 본드핑거(616) 및 추가 본드핑거들(617)은 상기 경사면에 배치될 수 있다. Meanwhile, in the above-described embodiment, the recesses and the additional recesses are illustrated and described as having a rectangular cross section. Alternatively, as shown in FIG. 6, the recesses 612 and the additional recesses 613 are illustrated. Can have an inverted cross section. In this case, the sidewall face of the recess 612 and the additional recesses 613 having an inverted trapezoidal cross section may be formed as an inclined surface, which is exposed by the recess 612 and the additional recesses 613. Bond fingers 616 and additional bond fingers 617 may be disposed on the inclined surface.

다시, 도 5를 참조하면, 상기 반도체 칩(520)은 상기 기판(510)의 상면(511a)과 마주하는 일면(521a) 및 상기 일면(521a)에 대향하는 타면(521b)을 가지며, 또한, 상기 반도체 칩(520)은 그의 일면(521a) 양측 가장자리에 배치된 본딩패드(522) 및 상기 본딩패드(522) 상에 형성된 범프(524)를 포함한다. 상기 범프(524)는, 예를 들어, 솔더 범프 또는 금 스터드 범프 등을 포함한다. 이러한 반도체 칩(520)은 얇은 두께를 갖는 것으로 인해 스마일 형태로 휨이 발생된 구조를 갖는다. Referring back to FIG. 5, the semiconductor chip 520 has one surface 521a facing the top surface 511a of the substrate 510 and the other surface 521b facing the one surface 521a. The semiconductor chip 520 includes a bonding pad 522 disposed at both edges of one surface 521a and a bump 524 formed on the bonding pad 522. The bump 524 includes, for example, solder bumps or gold stud bumps. Since the semiconductor chip 520 has a thin thickness, the semiconductor chip 520 has a structure in which warpage is generated in a smile shape.

여기서, 상기 반도체 칩(520)은 그의 휘어진 양측 가장자리가 상기 기판(510)의 리세스(512) 내에 삽입되며, 그리고, 상기 리세스(512) 내에서 상기 반도체 칩(520)의 본딩패드(522)와 상기 기판(510)의 본드핑거(516)는 상기 본딩패드(522) 상에 형성된 범프(524)에 의해 상호간 전기적으로 연결된다. Here, the semiconductor chip 520 has both curved edges thereof inserted into the recesses 512 of the substrate 510, and bonding pads 522 of the semiconductor chips 520 in the recesses 512. ) And the bond fingers 516 of the substrate 510 are electrically connected to each other by bumps 524 formed on the bonding pads 522.

따라서, 상기 리세스(512)는 상기 반도체 칩(520)의 양측 가장자리에 대응되게 각각 배치되는 것으로 이해될 수 있고, 또한, 상기 반도체 칩(520)은 그의 양측 가장자리가 상기 리세스들(512) 내에 각각 삽입되도록 실장되는 것으로 이해될 수 있다.Accordingly, the recess 512 may be understood to be disposed to correspond to both edges of the semiconductor chip 520, and both edges of the semiconductor chip 520 may be formed at the recesses 512. It can be understood to be mounted so as to be respectively inserted in the inside.

한편, 전술한 일 실시예에서는 상기 반도체 칩(520)이 그의 양측 가장자리 모두가 기판(510)의 리세스(512) 내에 삽입되게 실장되는 구조를 도시하고 설명하였지만, 도시하지 않았으나, 이와 다르게 상기 반도체 칩(520)은 그의 일측 가장자리만 상기 기판(510)의 리세스(512) 내에 삽입되게 실장되는 것도 가능하다. 이 경우, 상기 반도체 칩(520)은 일측 가장자리에만 본딩패드가 배열된 원-사이드 패드형 칩 이거나, 또는, 재배선을 구비한 센터 패드형 칩 일 수 있다. Meanwhile, in the above-described embodiment, the semiconductor chip 520 is illustrated and described in such a manner that both edges thereof are inserted into the recesses 512 of the substrate 510, but the semiconductor chip 520 is not illustrated. The chip 520 may be mounted such that only one edge thereof is inserted into the recess 512 of the substrate 510. In this case, the semiconductor chip 520 may be a one-side pad type chip in which bonding pads are arranged only at one edge, or a center pad type chip having redistribution lines.

상기 추가 반도체 칩(530)은 상기 반도체 칩(520)의 타면(521b)과 마주하는 일면(531a) 및 상기 일면(531a)에 대향하는 타면(531b)을 가지며, 상기 반도체 칩(520)의 일면(521a) 상에 적어도 하나 이상이 실장된다. 또한, 상기 추가 반도체 칩들(530)은 상기 반도체 칩(520)과 마찬가지로 얇은 두께를 갖는 것으로 인해 스마일 형태로 휨이 발생된 구조를 가지며, 또한, 휘어진 양측 가장자리 각각에 형성된 추가 본딩패드(532) 및 추가 범프(534)를 포함한다. 이러한 추가 반도체 칩들(530)은 상기 추가 본딩패드(532) 및 추가 범프(534)가 형성된 일측 가장자리가 상기 기판(510)의 상면(511a)에 마련된 추가 리세스(513) 내에 삽입되게 실장된다. The additional semiconductor chip 530 has one surface 531a facing the other surface 521b of the semiconductor chip 520 and the other surface 531b opposite the surface 531a, and one surface of the semiconductor chip 520. At least one or more is mounted on 521a. In addition, the additional semiconductor chips 530 have a structure in which warpage is generated in a smile shape due to the thin thickness similar to that of the semiconductor chip 520, and further, additional bonding pads 532 formed on each of the curved edges; An additional bump 534. The additional semiconductor chips 530 are mounted such that one edge formed with the additional bonding pad 532 and the additional bump 534 is inserted into the additional recess 513 provided on the upper surface 511a of the substrate 510.

여기서, 상기 추가 반도체 칩(530)은 그의 상면(531a) 일측 가장자리에 추가 본딩패드(532)가 배열된 원-사이드 패드형 칩 이거나, 또는, 재배선을 구비한 센터 패드형 칩 일 수 있다. The additional semiconductor chip 530 may be a one-side pad type chip in which an additional bonding pad 532 is arranged at one edge of an upper surface 531a or a center pad type chip having redistribution lines.

상기 접착부재(540)는 상기 기판(510)의 상면(511a)과 상기 반도체 칩(520)의 일면(521a) 사이에 개재된다. 이러한 접착부재(540)는 리세스(512) 내에 삽입된 반도체 칩(520)이 상기 기판(511)의 상면(511a)에 물리적으로 부착되도록 고정시키는 역할을 하며, 아울러, 상기 반도체 칩(520)의 휨을 물리적으로 상쇄시키는 역할을 한다. The adhesive member 540 is interposed between an upper surface 511a of the substrate 510 and one surface 521a of the semiconductor chip 520. The adhesive member 540 serves to fix the semiconductor chip 520 inserted into the recess 512 to be physically attached to the upper surface 511a of the substrate 511, and the semiconductor chip 520. Physically cancel the warpage of the.

상기 추가 접착부재(542)는 상기 반도체 칩(520)과 최하부에 배치된 추가 반도체 칩(530) 사이 및 상기 추가 반도체 칩들(530) 사이에 각각 개재된다. 이러한 추가 접착부재들(542)은 상기 반도체 칩(520)과 최하부에 배치된 추가 반도체 칩(530) 및 상기 추가 리세스(513)들 내에 삽입된 추가 반도체 칩들(230) 상호 간을 물리적으로 부착시킨다.The additional adhesive member 542 is interposed between the semiconductor chip 520 and the additional semiconductor chip 530 disposed at the bottom and between the additional semiconductor chips 530. The additional adhesive members 542 physically attach the semiconductor chip 520 to the additional semiconductor chip 530 disposed at the bottom and the additional semiconductor chips 230 inserted into the additional recesses 513. Let's do it.

상기 봉지부재(550)는 반도체 칩(520), 추가 반도체 칩(530)들 및 기판(510)의 상면(511a)을 덮도록 형성된다. 이러한 봉지부재(550)는, 예를 들면, EMC(epoxy molding compound)를 포함할 수 있다.The encapsulation member 550 is formed to cover the semiconductor chip 520, the additional semiconductor chips 530, and the upper surface 511a of the substrate 510. The encapsulation member 550 may include, for example, an epoxy molding compound (EMC).

상기 외부실장부재(560)는 기판(510) 하면(511b)의 볼랜드(518)에 부착된다. 이러한 외부실장부재(560)는, 예를 들어, 솔더 볼을 포함할 수 있다.The external mounting member 560 is attached to the ball land 518 on the bottom surface 511b of the substrate 510. The external mounting member 560 may include, for example, solder balls.

전술한 본 발명의 일 실시예에 따른 적층형 반도체 패키지는 페이스 업 방향으로 휨이 발생된 반도체 칩들을 페이스-다운 타입으로 실장함으로써, 상기 반도체 칩들이 기판에 대해 들뜨게 되는 불량을 근본적으로 차단할 수 있으며, 그래서, 본 발명은 슬림한 두께로 인해 휨이 발생된 반도체 칩들을 리세스를 갖는 기판에 페이스-다운 형태로 적층하는 것을 통해 고직접 및 소형화가 가능하면서 실장 신뢰성이 개선된 적층형 반도체 패키지를 구현할 수 있다. In the stacked semiconductor package according to the exemplary embodiment of the present invention, the semiconductor chips, which are warped in the face-up direction, may be mounted in a face-down type, thereby fundamentally preventing defects caused by the semiconductor chips being lifted from the substrate. Therefore, the present invention can implement a stacked semiconductor package having improved mounting reliability while being directly and miniaturized by stacking semiconductor chips that are warped due to slim thickness in a face-down form on a substrate having a recess. have.

도 7은 본 발명의 또 다른 실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다. 여기서, 도 7에 대한 설명은 이전 실시예와 동일한 부분에 대해서는 생략하고, 상이한 부분에 대해서만 구체적으로 하도록 한다. 7 is a cross-sectional view illustrating a stacked semiconductor package according to another embodiment of the present invention. Here, the description of FIG. 7 will be omitted for the same parts as in the previous embodiment, and only specific for the different parts.

도시된 바와 같이, 적층형 반도체 패키지(700)는 기판(710) 및 상기 기판(710) 상에 실장된 반도체 칩(720) 및 적어도 하나 이상의 추가 반도체(730)을 포함한다. 또한, 적층형 반도체 패키지(700)는 접착부재(740), 추가 접착부재(742), 봉지부재(750) 및 외부실장부재(760)를 포함한다. As shown, the stacked semiconductor package 700 includes a substrate 710, a semiconductor chip 720 mounted on the substrate 710, and at least one additional semiconductor 730. In addition, the stacked semiconductor package 700 includes an adhesive member 740, an additional adhesive member 742, an encapsulation member 750, and an external mounting member 760.

특별히, 본 발명의 또 다른 실시예에 따른 적층형 반도체 패키지에 있어서, 상기 반도체 칩(720)은 이전 실시예들의 그것들과는 달리 가장자리의 휨이 없이 플랫한 구조를 갖는다. 그리고, 상기 반도체 칩(720)은 양측 가장자리에 형성된 본딩패드(722) 및 상기 본딩패드(722) 상에 형성된 범프(724)를 포함한다. In particular, in the stacked semiconductor package according to another embodiment of the present invention, the semiconductor chip 720 has a flat structure without the edge bending unlike those of the previous embodiments. The semiconductor chip 720 may include bonding pads 722 formed at both edges and bumps 724 formed on the bonding pads 722.

또한, 상기 반도체 칩(720) 및 추가 반도체 칩들(730)이 실장되는 기판(710)은 상면(711a) 및 상기 상면(711a)에 대향 하는 하면(711b)을 가지며, 이전 실시예들과는 다르게 상기 상면(711)에 리세스를 구비함이 없이 추가 리세스들(713) 만을 구비한다. 또한, 상기 기판(710)은 상기 반도체 칩(720)의 본딩패드(722)와 대응하는 그의 상면(711a)에 배치된 본드핑거(716) 및 상기 추가 리세스들(713)에 의해 노출된 추가 본드핑거들(717)을 포함한다. In addition, the substrate 710 on which the semiconductor chip 720 and the additional semiconductor chips 730 are mounted has an upper surface 711a and a lower surface 711b facing the upper surface 711a. Unlike the previous embodiments, the upper surface Only additional recesses 713 are provided without a recess at 711. Further, the substrate 710 is further exposed by the bond fingers 716 and the additional recesses 713 disposed on the top surface 711a of the semiconductor chip 720 corresponding to the bonding pads 722. Bond fingers 717.

따라서, 상기 반도체 칩(720)의 본딩패드(722)와 상기 기판(710)의 본드핑거(716)는 상기 범프(724)에 의해 상호간 전기적으로 연결되며, 상기 추가 반도체 칩(730)의 추가 본딩패드들(732)와 상기 기판(710)의 추가 본드핑거들(717)은 상기 추가 본딩패드들(732) 상에 형성된 추가 범프(734)에 의해 상호간 전기적으로 연결된다. 여기서, 상기 추가 본드핑거들(717)은 상기 추가 리세스(713)의 바닥 면에 배치되며, 도시하지 않았으나, 상기 추가 리세스(713)의 측벽 면에 배치될 수도 있다.Thus, the bonding pads 722 of the semiconductor chip 720 and the bond fingers 716 of the substrate 710 are electrically connected to each other by the bumps 724, and further bonding the additional semiconductor chips 730. Pads 732 and additional bond fingers 717 of the substrate 710 are electrically connected to each other by additional bumps 734 formed on the additional bonding pads 732. Here, the additional bond fingers 717 may be disposed on the bottom surface of the additional recess 713, but may be disposed on the sidewall surface of the additional recess 713.

또한, 상기 추가 반도체 칩들(730)은 상기 추가 본딩패드(732) 및 추가 범프(734)가 형성된 일측 가장자리가 상기 기판(710)의 상면(711a)에 마련된 추가 리세스(713) 내에 삽입되게 실장된다. 여기서, 상기 추가 반도체 칩(730)은 그의 상면(731a) 일측 가장자리에 추가 본딩패드(732)가 배열된 원-사이드 패드형 칩 이거나, 또는, 재배선을 구비한 센터 패드형 칩 일 수 있다. In addition, the additional semiconductor chips 730 may be mounted such that one edge where the additional bonding pad 732 and the additional bump 734 are formed is inserted into the additional recess 713 provided on the top surface 711a of the substrate 710. do. The additional semiconductor chip 730 may be a one-side pad type chip in which an additional bonding pad 732 is arranged at one edge of an upper surface 731a thereof, or a center pad type chip having redistribution lines.

한편, 상기 반도체 칩(720)의 본딩패드(722)와 상기 기판(710)의 본드핑거(716), 그리고, 상기 추가 반도체 칩(730)의 추가 본딩패드(732)와 상기 기판(710)의 추가 본드핑거(717)는 상기 본딩패드(722) 및 추가 본딩패드(732) 상에 형성된 범프(724) 및 추가 범프(734)에 의해 상호간 전기적으로 연결된다. 이와 다르게, 도시하지 않았으나, 상기 반도체 칩(720)의 본딩패드(722)와 상기 기판(710)의 본드핑거(716), 그리고, 상기 추가 반도체 칩(730)의 추가 본딩패드(732)와 상기 기판(710)의 추가 본드핑거(717)는 별도의 연결 수단 없이 상호간 직접 콘택되는 것에 의해 전기적으로 연결될 수 있다. 게다가, 도시하지 않았으나, 상기 추가 반도체 칩(730)의 추가 본딩패드(732)와 상기 기판(710)의 추가 본드핑거(717)는 상기 추가 리세스(717) 내에 채워지는 도전성 페이스트에 의해 상호간 전기적으로 연결될 수 있다.Meanwhile, the bonding pad 722 of the semiconductor chip 720 and the bond finger 716 of the substrate 710, and the additional bonding pad 732 and the substrate 710 of the additional semiconductor chip 730. The additional bond fingers 717 are electrically connected to each other by the bumps 724 and the additional bumps 734 formed on the bonding pads 722 and the additional bonding pads 732. Alternatively, although not shown, the bonding pad 722 of the semiconductor chip 720, the bond finger 716 of the substrate 710, the additional bonding pad 732 of the additional semiconductor chip 730, and the The additional bond fingers 717 of the substrate 710 may be electrically connected by direct contact with each other without separate connecting means. In addition, although not shown, the additional bonding pad 732 of the additional semiconductor chip 730 and the additional bond finger 717 of the substrate 710 may be electrically connected to each other by a conductive paste filled in the additional recess 717. Can be connected.

그 밖에, 본 발명의 또 다른 실시예에 따른 적층형 반도체 패키지에서의 다른 구성요소들은 이전 실시예들에서의 그것들과 동일한 구성을 갖는다. In addition, other components in the stacked semiconductor package according to another embodiment of the present invention have the same configuration as those in the previous embodiments.

한편, 전술한 실시예들에서는 추가 반도체 칩들이 동일한 길이를 갖는 것에 대해 도시하였지만, 서로 다른 길이를 갖는 것도 가능하다. Meanwhile, in the above-described embodiments, although the additional semiconductor chips have the same length, it is possible to have different lengths.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

100,300,500,700 : 반도체 패키지 110,310,510,710 : 기판
112,312,512,612,712 : 리세스 116,316,516,616,716 : 본드핑거
118,518 : 볼랜드 120,320,520,720 : 반도체 칩
122,322,522,722 : 본딩패드 124,324,524,724 : 범프
140,540 : 접착부재 150,550,750 : 봉지부재
160,560,760 : 외부실장부재 326 : 재배선
328 : 절연층 513,613,713 : 추가 리세스
517,617,717 : 추가 본드핑거 530,730 : 추가 반도체 칩
532,732 : 추가 본딩패드 542,742 : 추가 접착부재100,300,500,700: Semiconductor package 110,310,510,710: Substrate
112,312,512,612,712: Recess 116,316,516,616,716: Bond Finger
118,518: Borland 120,320,520,720: Semiconductor chip
122,322,522,722: Bonding pads 124,324,524,724: Bump
140,540: adhesive member 150,550,750: sealing member
160,560,760: external mounting member 326: redistribution
328: insulating layer 513,613,713: additional recess
517,617,717: Additional Bond Fingers 530, 730: Additional Semiconductor Chips
532,732 Additional bonding pads 542,742 Additional adhesive members

Claims (19)

상면 및 상기 상면에 대향 하는 하면을 가지며, 상기 상면에 형성된 리세스를 갖는 기판; 및
상기 기판의 상면 상에 실장되며, 상기 상면과 마주보는 일면 및 상기 일면과 대향하는 타면을 가지고, 가장자리 휨이 발생되며, 휘어진 가장자리가 상기 리세스 내에 삽입된 반도체 칩;
을 포함하는 반도체 패키지.A substrate having an upper surface and a lower surface opposing the upper surface, the substrate having a recess formed in the upper surface; And
A semiconductor chip mounted on an upper surface of the substrate, the semiconductor chip having one surface facing the upper surface and the other surface opposite to the one surface, wherein edge warpage is generated and a curved edge is inserted into the recess;
≪ / RTI > 제 1 항에 있어서,
상기 리세스는 상기 반도체 칩의 양측 가장자리 각각에 대응하는 위치들에 배치되고,
상기 반도체 칩은 그의 양측 가장자리 모두가 대응하는 리세스들 내에 삽입되도록 실장된 것을 특징으로 하는 반도체 패키지.The method of claim 1,
The recesses are disposed at positions corresponding to each of both edges of the semiconductor chip,
And the semiconductor chip is mounted such that both edges thereof are inserted into corresponding recesses. 제 1 항에 있어서,
상기 리세스는 상기 반도체 칩의 일측 가장자리에 대응하는 상기 기판의 상면 위치에 배치되고,
상기 반도체 칩은 상기 일측 가장자리만 상기 리세스 내에 삽입되도록 실장된 것을 특징으로 하는 반도체 패키지.The method of claim 1,
The recess is disposed at an upper surface position of the substrate corresponding to one edge of the semiconductor chip,
And the semiconductor chip is mounted such that only one edge of the semiconductor chip is inserted into the recess. 제 1 항에 있어서,
상기 기판 상면과 상기 반도체 칩의 일면 사이에 개재된 접착부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 1,
And a bonding member interposed between the upper surface of the substrate and one surface of the semiconductor chip. 제 1 항에 있어서,
상기 기판은 상기 반도체 칩의 가장자리가 삽입되는 상기 리세스에 의해 노출된 표면에 배치된 본드핑거를 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 1,
And the substrate comprises a bond finger disposed on a surface exposed by the recess into which the edge of the semiconductor chip is inserted. 제 5 항에 있어서,
상기 반도체 칩은, 상기 리세스 내에 삽입된 가장자리의 일면에 형성되고, 상기 본드핑거와 마주보도록 배치되며, 상기 본드핑거와 전기적으로 연결된 본딩패드를 포함하는 것을 특징으로 하는 반도체 패키지. The method of claim 5, wherein
The semiconductor chip may include a bonding pad formed on one surface of an edge inserted into the recess and disposed to face the bond finger and electrically connected to the bond finger. 제 6 항에 있어서,
상기 반도체 칩은 상기 본딩패드 상에 형성된 범프를 더 포함하는 것을 특징으로 하는 반도체 패키지.The method according to claim 6,
The semiconductor chip further comprises a bump formed on the bonding pad. 제 5 항에 있어서,
상기 반도체 칩은
상기 일면의 중앙 부분에 형성된 본딩패드; 및
상기 일면에 형성되고, 상기 본딩패드와 연결된 일단부 및 상기 일단부로부터 연장되고 상기 본드핑거와 마주보도록 배치되며 상기 본드핑거와 전기적으로 연결되는 타단부를 갖는 재배선;
을 포함하는 것을 특징으로 하는 반도체 패키지. The method of claim 5, wherein
The semiconductor chip
A bonding pad formed at a central portion of the one surface; And
A redistribution line formed on the surface and having one end connected to the bonding pad and another end extending from the one end and facing the bond finger and electrically connected to the bond finger;
A semiconductor package comprising a. 제 8 항에 있어서,
상기 반도체 칩은 상기 재배선의 타단부 상에 형성된 범프를 더 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 8,
The semiconductor chip further comprises a bump formed on the other end of the redistribution. 제 1 항에 있어서,
상기 기판은,
상기 리세스 주변에 배치된 적어도 하나 이상의 추가 리세스; 및
각 추가 리세스에 의해 노출된 표면들에 배치된 추가 본드핑거들;
을 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 1,
The substrate,
At least one additional recess disposed around the recess; And
Additional bond fingers disposed on the surfaces exposed by each additional recess;
A semiconductor package comprising a. 제 10 항에 있어서,
상기 기판의 상면 상에 상기 반도체 칩과 이격해서 적어도 하나 이상이 실장되며, 각각 가장자리 휨이 발생되고, 휘어진 가장자리가 상기 추가 리세스 내에 삽입된 추가 반도체 칩들을 더 포함하는 것을 특징으로 하는 반도체 패키지.11. The method of claim 10,
And at least one or more semiconductor chips spaced apart from the semiconductor chip on the top surface of the substrate, wherein edge curvatures are generated, and curved edges are inserted into the additional recesses. 제 11 항에 있어서,
상기 추가 반도체 칩은, 상기 추가 리세스 내에 삽입된 가장자리의 일면에 형성되고, 상기 추가 본드핑거와 마주보도록 배치되며 상기 추가 본드핑거와 전기적으로 연결된 추가 본딩패드를 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 11,
And the additional semiconductor chip comprises an additional bonding pad formed on one surface of an edge inserted into the additional recess and disposed to face the additional bond finger and electrically connected to the additional bond finger. 제 12 항에 있어서,
상기 추가 본딩패드 상에 형성된 추가 범프를 더 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 12,
And further bumps formed on the additional bonding pads. 제 11 항에 있어서,
상기 반도체 칩과 이에 인접한 추가 반도체 칩 사이 및 상기 추가 반도체 칩들 사이에 개재된 추가 접착부재들을 더 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 11,
And further adhesive members interposed between the semiconductor chip and an additional semiconductor chip adjacent thereto and between the additional semiconductor chips. 제 1 항에 있어서,
상기 반도체 칩 및 상기 기판의 상면을 덮는 봉지부재; 및
상기 기판의 하면에 부착된 외부실장부재;
를 더 포함하는 것을 특징으로 하는 반도체 패키지.
The method of claim 1,
An encapsulation member covering an upper surface of the semiconductor chip and the substrate; And
An external mounting member attached to a lower surface of the substrate;
The semiconductor package further comprises.
상면 및 상기 상면에 대향 하는 하면을 가지며, 상기 상면에 형성된 적어도 하나 이상의 추가 리세스를 갖는 기판;
상기 기판의 상면 상에 실장되며, 상기 상면과 마주보는 일면 및 상기 일면과 대향하는 타면을 가지며, 플랫한 구조의 반도체 칩;
상기 반도체 칩의 상부에 적어도 하나 이상이 적층되고, 각각 가장자리 휨이 발생되며, 휘어진 가장자리가 상기 기판의 추가 리세스 내에 삽입된 추가 반도체 칩들;
을 포함하는 반도체 패키지.A substrate having a top surface and a bottom surface opposite the top surface, the substrate having at least one additional recess formed in the top surface;
A semiconductor chip mounted on an upper surface of the substrate, the semiconductor chip having one surface facing the upper surface and the other surface facing the one surface and having a flat structure;
At least one or more semiconductor chips stacked on top of the semiconductor chip, edge curvatures are generated, and curved edges are inserted into additional recesses of the substrate;
≪ / RTI > 제 16 항에 있어서,
상기 기판은 상기 반도체 칩 및 추가 반도체 칩들이 실장된 상면에 각각 배치되고, 상기 반도체 칩과 전기적으로 연결되는 본드핑거 및 상기 추가 리세스에 의해 노출된 추가 본드핑거들을 포함하고,
상기 추가 반도체 칩은 상기 추가 리세스 내에 삽입된 가장자리 부분에 배치되고, 상기 추가 본드핑거와 전기적으로 연결된 추가 본딩패드를 포함하는 것을 특징으로 하는 반도체 패키지. 17. The method of claim 16,
The substrate may be disposed on an upper surface of the semiconductor chip and the additional semiconductor chips, respectively, and may include bond fingers electrically connected to the semiconductor chips and additional bond fingers exposed by the additional recesses.
And the additional semiconductor chip includes an additional bonding pad disposed at an edge portion inserted into the additional recess and electrically connected to the additional bond finger. 제 17 항에 있어서,
상기 추가 본딩패드 상에 형성된 추가 범프를 더 포함하는 것을 특징으로 하는 반도체 패키지. The method of claim 17,
And further bumps formed on the additional bonding pads. 제 16 항에 있어서,
상기 반도체 칩, 추가 반도체 칩 및 상기 기판의 상면을 덮는 봉지부재; 및 상기 기판의 하면에 부착된 외부실장부재;를 더 포함하는 것을 특징으로 하는 반도체 패키지.17. The method of claim 16,
An encapsulation member covering the semiconductor chip, the additional semiconductor chip, and an upper surface of the substrate; And an external mounting member attached to a lower surface of the substrate.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5814885A (en) * 1997-04-28 1998-09-29 International Business Machines Corporation Very dense integrated circuit package
JP2008091719A (en) * 2006-10-03 2008-04-17 Shinko Electric Ind Co Ltd Semiconductor device
CN101221945A (en) * 2007-01-09 2008-07-16 力成科技股份有限公司 Packaging body capable of repeatedly stacking
SG149726A1 (en) * 2007-07-24 2009-02-27 Micron Technology Inc Microelectronic die packages with metal leads, including metal leads for stacked die packages, and associated systems and methods

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9269657B2 (en) 2013-06-05 2016-02-23 SK Hynix Inc. Flexible stack packages, electronic systems including the same, and memory cards including the same

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