JP4494240B2 - Resin-sealed semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体素子と基板とをワイヤボンディングにより接続した樹脂封止型の半導体装置に関する。 The present invention relates to a resin-encapsulated semiconductor device in which a semiconductor element and a substrate are connected by wire bonding.
近年、半導体装置に対する薄型化および高密度化の要求は、特に携帯電話やディジタルスチルカメラに代表される小型電子機器の用途において高まっている。このため、半導体素子(又は、半導体チップ)の厚さを150μm程度以下にした半導体装置や、薄型加工した複数の半導体素子を1つの半導体装置中に積層配置して構成されるスタックドパッケージといわれる半導体装置が実用化されている。 In recent years, demands for thinner and higher density semiconductor devices have been increasing, particularly in applications for small electronic devices typified by mobile phones and digital still cameras. For this reason, a semiconductor device in which the thickness of a semiconductor element (or a semiconductor chip) is about 150 μm or less, or a stacked package configured by stacking a plurality of thinly processed semiconductor elements in one semiconductor device. Semiconductor devices have been put into practical use.
図1乃至図4を用いて、スタックドパッケージといわれる従来の樹脂封止型半導体装置の例を挙げ、その構成を説明する。 The configuration of a conventional resin-encapsulated semiconductor device called a stacked package will be described with reference to FIGS.
図1は、半導体素子(チップ)31a、31bと、基板18とをボンディングワイヤ33a、33bにより電気的に接続するスタックドパッケージの構成例を示す側断面図と平面図である。接着剤36aにより、上段の半導体素子31aが下段の半導体素子31bに接着固定され、接着剤36bにより、下段の半導体素子31bが基板18に接着固定される。基板18の下面には、この半導体装置をマザーボードやインターポーザ等に実装するための複数の半田ボール19が配設される。この例では、上段の半導体素子31aのサイズは下段の半導体素子31bのサイズよりも小さく、半導体素子31a、31bと、基板18と、ボンディングワイヤ33a、33bとが封止樹脂35により一体的に封止される。
FIG. 1 is a side sectional view and a plan view showing a configuration example of a stacked package in which semiconductor elements (chips) 31a and 31b and a
図2は、半導体素子31a、31bと、基板18とをボンディングワイヤ33a、33bにより電気的に接続するスタックドパッケージの他の構成例を示す側断面図と平面図である。この例では、上段の半導体素子31aの左右端部に、下段の半導体素子31bの端部よりも外側に突き出したオーバーハング部(突き出し部)が形成され、各オーバーハング部にボンディングワイヤ33aが形成してある。
FIG. 2 is a side sectional view and a plan view showing another configuration example of a stacked package in which the
図3は、半導体素子31a、31bと、基板18とをバンプ21(フリップチップ接続)及びボンディングワイヤ33aにより電気的に接続するスタックドパッケージの他の構成例を示す側断面図と平面図である。この例では、上段の半導体素子31aは各オーバーハング部にボンディングワイヤ33aが形成してある。
FIG. 3 is a side sectional view and a plan view showing another configuration example of the stacked package in which the
図4は、半導体素子31a、31bと、基板18とをボンディングワイヤ33a、33bにより電気的に接続するスタックドパッケージの他の構成例を示す側断面図と平面図である。この例では、上段の半導体素子31aと下段の半導体素子31bとの間にスペーサ22を配置して、下段の半導体素子31bの上段の半導体素子31aと重なる領域にもボンディングワイヤ33bが形成できるように構成している。スペーサ22により形成された上段の半導体素子31aのオーバーハング部にボンディングワイヤ33aが形成してある。
FIG. 4 is a side sectional view and a plan view showing another configuration example of a stacked package in which the
ワイヤボンディングを用いた樹脂封止型半導体装置において半導体装置を薄型化する手法としては、半導体素子の厚さを薄くする方法、基板の厚さを薄くする方法、ワイヤループの高さを低くする方法などが考えられる。 In a resin-encapsulated semiconductor device using wire bonding, the method of thinning the semiconductor device includes a method of reducing the thickness of the semiconductor element, a method of reducing the thickness of the substrate, and a method of reducing the height of the wire loop. Etc. are considered.
基板の厚さを薄くする方法は、基板材料のコストが上昇するという問題がある。ワイヤループの高さを低くする方法は、半導体素子の種類(ボンディングパッドのレイアウト)や、スタックドパッケージの場合に積層チップの組み合わせによる依存性もあることから、技術的難易度が高いという問題がある。このため、半導体素子の厚さを薄くする方法が、半導体装置全体の厚さを薄くする場合に、最も有効であり、特にスタックドパッケージの場合には、積層する半導体素子の数に応じて効果が増すため、半導体素子をさらに薄型加工して(50μm程度以下)組立てを行う技術の研究・実用化が進められている。 The method of reducing the thickness of the substrate has a problem that the cost of the substrate material increases. The method of reducing the height of the wire loop has a problem of high technical difficulty because it depends on the type of semiconductor element (bonding pad layout) and the combination of stacked chips in the case of a stacked package. is there. For this reason, the method of reducing the thickness of the semiconductor element is most effective when the thickness of the entire semiconductor device is reduced, and particularly in the case of a stacked package, it is effective depending on the number of stacked semiconductor elements. Therefore, research and practical application of a technique for further thinning a semiconductor element (about 50 μm or less) and assembling it are underway.
樹脂封止型半導体装置の反りを低減することを目的とした従来技術として、特許文献1には、半導体素子を支持するチップ支持面を備えたテープ基板と、半導体素子のパッドとこれに対応するテープ基板の接続端子とを電気的に接続するボンディングワイヤと、樹脂モールドによって形成され、かつ半導体素子に対応して配置されたチップ封止部及びチップ封止部の外側周囲にこれと一体にしてボンディングワイヤに対応して配置されたワイヤ封止部からなる封止部と、テープ基板の裏面に取り付けられた複数の半田ボールとからなるチップサイズパッケージ(CSP)といわれる半導体装置が提案されている。封止部において、チップ封止部がワイヤ封止部より薄く形成されることによって、この樹脂封止型半導体装置の反りを低減することを目的としている。
As a conventional technique for reducing the warpage of a resin-encapsulated semiconductor device,
特許文献2には、1つの主面に接続端子が設けられた樹脂基板と、前記樹脂基板の接続端子に対応させ電気的に接続し搭載された半導体素子と、前記半導体素子を含む樹脂基板の1つの主面をモールド封止するモールド樹脂層と、前記モールド樹脂層上面側に一体的に配置された熱膨張係数が樹脂基板に近似する金属層と、前記半導体素子側に電気的に接続して樹脂基板の他の主面側に配置させたボール・グリッド・アレイ(BGA)型端子とを具備する半導体装置が提案されている。
半導体装置においてオーバーハング部へのボンディング時のチップ割れを防止することを目的としている従来技術として、特許文献3や特許文献4には、オーバーハング部の下にダミーチップ等の支持部材を配置して支持する方法が提案されている。
一般に、半導体素子と基板とをワイヤボンディングにより接続した樹脂封止型半導体装置では、製造時に樹脂封止すると、封止樹脂、半導体素子、及び基板の材料の熱膨張係数のミスマッチ(封止樹脂の熱膨張係数が最も大きい)及び封止樹脂の熱硬化収縮により、半導体装置は全体として凹状に反る傾向がある。 Generally, in a resin-encapsulated semiconductor device in which a semiconductor element and a substrate are connected by wire bonding, a mismatch in the thermal expansion coefficients of the encapsulating resin, the semiconductor element, and the substrate material (when the encapsulating resin is The semiconductor device tends to warp in a concave shape as a whole due to the thermal expansion coefficient of the sealing resin and the thermosetting shrinkage of the sealing resin.
図5は、樹脂封止型半導体装置の反りを低減すること目的とした、従来の半導体装置の問題点を説明するための図である。図5(a)は、チップ厚さが従来と同程度の厚さを有する半導体素子31a、31bを封止樹脂35で封止した場合の半導体素子の上部の樹脂厚さ(同図においてHで示す)を示し、図5(b)はチップ厚さをさらに薄型化した半導体素子11a、11bを封止樹脂15で封止した場合の半導体素子の上部の樹脂厚さ(Hで示す)を示す。半導体素子上部の封止樹脂の厚さは半導体素子が薄くなっても一定である(例えば、70〜200μm程度)。すなわち、この部分の封止樹脂の量(体積)は一定である。
FIG. 5 is a diagram for explaining the problems of the conventional semiconductor device aimed at reducing the warpage of the resin-encapsulated semiconductor device. FIG. 5A shows the resin thickness at the top of the semiconductor element when the
図5(c)に示すように、図5(a)の場合と比較して、図5(b)の場合には半導体パッケージ全体に占める封止樹脂の体積の比率が増加するために、封止樹脂、基板、及び半導体素子の各熱膨張率のミスマッチにより発生する半導体装置の反りの量が大きくなる。加えて、半導体素子が薄型化されて半導体パッケージ全体が薄型化すると、半導体素子の剛性が低下し、封止樹脂と基板の熱膨張係数のミスマッチが反りに与える影響が大きくなる。 As shown in FIG. 5C, compared with the case of FIG. 5A, in the case of FIG. 5B, the ratio of the volume of the sealing resin to the entire semiconductor package is increased. The amount of warpage of the semiconductor device caused by mismatch between the thermal expansion coefficients of the stop resin, the substrate, and the semiconductor element increases. In addition, when the semiconductor element is thinned and the entire semiconductor package is thinned, the rigidity of the semiconductor element is reduced, and the mismatch between the thermal expansion coefficients of the sealing resin and the substrate is greatly affected.
半導体素子をさらに薄型化する場合には、半導体装置全体の厚さに対する半導体素子上部の封止樹脂の厚さの割合が大きくなる。これは、半導体素子の上部の封止樹脂の厚さ(最上段の半導体素子の上面から半導体装置の上面までの距離)は、最上段の半導体素子にボンディングしたワイヤのループ高さよりも厚くする必要があるため、ワイヤのループ高さを低くしない限り、半導体素子の上部の封止樹脂厚さが薄くならないためである。 When the semiconductor element is further thinned, the ratio of the thickness of the sealing resin above the semiconductor element to the thickness of the entire semiconductor device increases. This is because the thickness of the sealing resin above the semiconductor element (the distance from the upper surface of the uppermost semiconductor element to the upper surface of the semiconductor device) needs to be thicker than the loop height of the wire bonded to the uppermost semiconductor element. This is because the thickness of the sealing resin on the upper part of the semiconductor element is not reduced unless the wire loop height is lowered.
このため、半導体素子が薄くなると、半導体装置全体の厚さに対する半導体素子の上部の封止樹脂の厚さの割合が高まり、これによって樹脂封止する際に発生する半導体装置の反りの量が大きくなるという課題がある。 For this reason, when the semiconductor element is thinned, the ratio of the thickness of the sealing resin above the semiconductor element to the thickness of the entire semiconductor device increases, thereby increasing the amount of warpage of the semiconductor device that occurs when the resin is sealed. There is a problem of becoming.
また、半導体素子を薄くして半導体装置全体を薄型化すると、半導体素子が極薄になることで半導体素子の剛性が低下し、半導体装置がより反りやすくなる。このため、封止樹脂と基板との熱膨張係数のミスマッチの影響はさらに顕著となるため、半導体装置の反りの量がさらに大きくなる。 Further, when the semiconductor element is thinned to make the entire semiconductor device thin, the semiconductor element becomes extremely thin, so that the rigidity of the semiconductor element is lowered and the semiconductor device is more likely to warp. For this reason, since the influence of the mismatch of the thermal expansion coefficient between the sealing resin and the substrate becomes more remarkable, the amount of warpage of the semiconductor device is further increased.
半導体装置の反りが大きくなると、半導体装置をマザーボード等に実装する際に、実装不具合を引き起こしたり、実装後の実装信頼性を低下させたりする等の問題が発生する。 When the warpage of the semiconductor device becomes large, problems such as causing mounting defects and lowering mounting reliability after mounting occur when the semiconductor device is mounted on a mother board or the like.
特許文献1の半導体装置の場合、封止樹脂部の厚さを部分的に薄くする構成で、半導体素子の外周部に相当するワイヤ封止部よりも、半導体素子封止部においてモールド樹脂厚を薄くしているが、半導体装置を製造する際に、チップサイズに応じた凹凸加工を形成した専用のモールド金型が必要になるため、モールド金型の共用化が困難となり、製造コストが大幅に上昇するという問題がある。
In the case of the semiconductor device of
特許文献2の場合、半導体素子上方に配置される部材(金属層/ヒートシンク/金属板/放熱板)の厚さが必要になるため、半導体装置を薄型化することが困難である。
In the case of
図6は、オーバーハング部へのボンディング時のチップ割れを防止することを目的とした従来の樹脂封止型半導体装置の問題点を説明するための図である。 FIG. 6 is a diagram for explaining a problem of a conventional resin-encapsulated semiconductor device intended to prevent chip cracking during bonding to the overhang portion.
図6(a)に示すように、図3の半導体装置のオーバーハング部においてボンディングキャピラリ33Aでワイヤボンディングを行う場合に、半導体素子31aの厚さが薄くなると、ワイヤボンディング時のストレスにより半導体素子31aに割れが発生する場合がある。これにより、製造歩留まりが低下するという問題がある。図2又は図4に示した半導体装置も同様の問題がある。
As shown in FIG. 6A, when wire bonding is performed with the bonding capillary 33A in the overhang portion of the semiconductor device of FIG. 3, if the thickness of the
また、図6(b)に示すように、図4の半導体装置においてオーバーハング部の直下にボンディングワイヤ33bが配置してある場合に、ボンディングキャピラリ33Aでオーバーハング部にワイヤボンディングを行う際に、スペーサ22の端部より突き出している半導体素子31aのオーバーハング部が撓むことで下段のワイヤ33bに接触し、ワイヤ33bを変形させてしまい、下段の隣接ワイヤ間でショートが発生する場合がある。
Further, as shown in FIG. 6B, when the
また、半導体素子の割れを発生させないように、あるいは半導体素子の撓み量を減少させるように、オーバーハング量を小さく設定すると、半導体装置に搭載する複数の半導体素子(チップ)の組み合わせの自由度を小さくしてしまう。 In addition, if the overhang amount is set small so as not to cause cracking of the semiconductor element or to reduce the amount of bending of the semiconductor element, the degree of freedom of the combination of a plurality of semiconductor elements (chips) mounted on the semiconductor device is increased. Make it smaller.
上述したように、オーバーハング部へのワイヤボンディング時の半導体素子の割れを防止する方法として、特許文献3や特許文献4に示されるような、オーバーハング部の下にダミーチップ等の支持部材を配置して支持する方法がある。しかし、オーバーハング部が上段の半導体素子の対向する外縁二辺部にある場合には、支持部材を2箇所に設置し、四辺部にある場合には、支持部材を4箇所に設置する必要があるため、部材点数の増加により、部材コストおよび製造コストが上昇するという問題がある。
As described above, as a method for preventing cracking of the semiconductor element during wire bonding to the overhang portion, a support member such as a dummy chip is provided under the overhang portion as shown in Patent Document 3 and
本発明は、上記の点に鑑みてなされたものであり、半導体素子と基板とをワイヤボンディングにより接続した樹脂封止型半導体装置において、半導体素子を薄型化した場合にも、半導体装置の反りを低減することを目的とする。 The present invention has been made in view of the above points, and in a resin-encapsulated semiconductor device in which a semiconductor element and a substrate are connected by wire bonding, even when the semiconductor element is thinned, warping of the semiconductor device is achieved. The purpose is to reduce.
また、本発明は、複数の半導体素子を積層配置し、オーバーハング部にボンディングワイヤを配置する構成の樹脂封止型半導体装置において、半導体素子を薄型化した場合にも、オーバーハング部でのワイヤボンディング時の不具合を低減することを目的とする。 The present invention also provides a resin-encapsulated semiconductor device having a configuration in which a plurality of semiconductor elements are stacked and bonding wires are arranged in the overhang portion. The purpose is to reduce defects during bonding.
上記の課題を解決するため、本発明の半導体装置は、外周部に複数の第1の電極パッドが列状に配置される第1の半導体素子と、外周部に複数の第2の電極パッドが列状に配置され、前記第1の半導体素子の下面に積層配置される第2の半導体素子と、第1の面に前記第1及び前記第2の電極パッドと接続するための複数のボンディングパッドが配設され、第1の面と反対側の第2の面に複数の外部電極端子が配設され、かつ接着剤により前記第2の半導体素子が接着固定される基板と、前記第1の電極パッドと前記ボンディングパッドとを電気的に接続する第1のワイヤと、前記第2の電極パッドと前記ボンディングパッドとを電気的に接続する第2のワイヤ又はバンプと、前記第1の半導体素子の上面であって前記第1の電極パッド列の内側に接着固定される板状部材と、前記第1の半導体素子、前記第2の半導体素子、前記第1のワイヤ、及び前記板状部材の少なくとも外周側面を一体的に封止する封止樹脂とを備える半導体装置であって、前記第1の半導体素子はその左右端部に、前記第2の半導体素子の端部より外側に突き出したオーバーハング部が形成され、前記板状部材は前記オーバーハング部と重なるように前記第1の半導体素子の上面に接着固定され、かつ、前記板状部材の熱膨張係数が前記封止樹脂の熱膨張係数より小さいことを特徴とする。 In order to solve the above problems, a semiconductor device according to the present invention includes a first semiconductor element in which a plurality of first electrode pads are arranged in a row on the outer periphery, and a plurality of second electrode pads on the outer periphery. A second semiconductor element arranged in a row and stacked on the lower surface of the first semiconductor element, and a plurality of bonding pads for connecting the first and second electrode pads to the first surface A substrate on which a plurality of external electrode terminals are disposed on a second surface opposite to the first surface, and the second semiconductor element is bonded and fixed by an adhesive, and the first surface A first wire that electrically connects the electrode pad and the bonding pad; a second wire or bump that electrically connects the second electrode pad and the bonding pad; and the first semiconductor element. a of the upper surface of the first electrode pad row A sealing resin that integrally seals at least an outer peripheral side surface of the plate-like member bonded and fixed to the side, the first semiconductor element, the second semiconductor element, the first wire, and the plate-like member a semiconductor device Ru with bets, the first is the semiconductor device that left the right end, the overhang portion projecting outwardly from an end portion of the second semiconductor element is formed, the plate-like member is the The plate member is bonded and fixed to the upper surface of the first semiconductor element so as to overlap the overhang portion, and the thermal expansion coefficient of the plate member is smaller than the thermal expansion coefficient of the sealing resin.
前記半導体装置は、前記第1の半導体素子と前記第2の半導体素子を所定の間隔で離間させるスペーサ部材が前記第1の半導体素子と前記第2の半導体素子の間に配設される構成としてもよい。 The semiconductor device has a configuration in which a spacer member that separates the first semiconductor element and the second semiconductor element at a predetermined interval is disposed between the first semiconductor element and the second semiconductor element. Also good.
前記半導体装置は、前記第1の半導体素子の前記オーバーハング部下方に前記第2のワイヤの少なくとも一部が重なるように配設される構成としてもよい。 The semiconductor device may be arranged so that at least a part of the second wire overlaps below the overhang portion of the first semiconductor element.
本発明の樹脂封止型半導体装置によれば、封止樹脂の熱膨張係数が基板や半導体素子に比べて大きくても、半導体素子を補強するための板状部材を設けることで半導体装置全体に占める封止樹脂部の体積の割合を減少することができ、半導体装置の反りを低減できる。これにより半導体装置をマザーボード等に実装する際の製造歩留まりを向上させることができる。また、実装後の半導体装置の実装信頼性を向上させることができる。 According to the resin-encapsulated semiconductor device of the present invention, even if the thermal expansion coefficient of the encapsulating resin is larger than that of the substrate or the semiconductor element, the entire semiconductor device is provided by providing a plate-like member for reinforcing the semiconductor element. The proportion of the volume of the sealing resin portion occupied can be reduced, and the warp of the semiconductor device can be reduced. This can improve the manufacturing yield when the semiconductor device is mounted on a mother board or the like. Further, the mounting reliability of the semiconductor device after mounting can be improved.
複数の半導体素子を積層搭載する構成を有する樹脂封止型半導体装置においても、上述したような効果が得られると共に、半導体装置の高密度化が可能になる。また、板状部材により半導体素子のオーバーハング部が補強される構成とすることで、オーバーハング部にワイヤボンディングを行う際のチップ割れの発生を防止できる。また、スペーサ部材により、第2のワイヤのループと第1の半導体素子とを離間させる構成とすることで、半導体装置に搭載する第1及び第2の半導体素子の組み合わせの自由度を向上することができる。また、板状部材によりオーバーハング部が補強される構成とすることで、オーバーハング部にワイヤボンディングを行う際のチップの撓み量を小さくすることができ、これにより、オーバーハング部の下方にあるワイヤループの変形を防止できる。 Even in the resin-encapsulated semiconductor device having a configuration in which a plurality of semiconductor elements are stacked and mounted, the above-described effects can be obtained and the density of the semiconductor device can be increased. Further, by adopting a configuration in which the overhang portion of the semiconductor element is reinforced by the plate-like member, it is possible to prevent the occurrence of chip cracking when wire bonding is performed on the overhang portion. In addition, the configuration in which the second wire loop and the first semiconductor element are separated by the spacer member can improve the degree of freedom of the combination of the first and second semiconductor elements mounted on the semiconductor device. Can do. Further, by adopting a configuration in which the overhang portion is reinforced by the plate-like member, it is possible to reduce the amount of bending of the chip when wire bonding is performed on the overhang portion. The deformation of the wire loop can be prevented.
次に、本発明を実施するための形態について図面と共に説明する。 Next, a mode for carrying out the present invention will be described with reference to the drawings.
図7は、本発明の第1の実施形態に係る樹脂封止型半導体装置の構成を示す。 FIG. 7 shows a configuration of a resin-encapsulated semiconductor device according to the first embodiment of the present invention.
図7の樹脂封止型半導体装置10において、半導体素子11の外周部には複数の電極パッド12が列状に配設されている。半導体素子11上の電極パッド12の列の内側には、板状部材14が接着固定されている。接着剤16により、半導体素子11が基板18の上面に接着固定されている。基板18の上面の外周部には、電極パッド12と接続するための複数のボンディングパッド17が配設され、基板18の下面には、この半導体装置をマザーボードやインターポーザ等に実装するための複数の半田ボール19が配設されている。ボンディングワイヤ13により、半導体素子11の電極パッド12と基板18のボンディングパッド17とが電気的に接続されている。封止樹脂15により、半導体素子11と、板状部材14と、ボンディングワイヤ13とが基板18と一体的に封止されている。
In the resin-encapsulated
また、図7の樹脂封止型半導体装置10において、板状部材14の上面は封止樹脂15により封止されており、板状部材14の高さがワイヤ13のループ高さ(最高点)より低く形成される。
Further, in the resin-encapsulated
図18と図19は、図7の樹脂封止型半導体装置の製造工程を説明するための図である。 18 and 19 are diagrams for explaining the manufacturing process of the resin-encapsulated semiconductor device of FIG.
図18(a)に示すように、半導体素子11は極薄厚に加工された半導体チップでその外周部に列状に配設された電極パッド12を有し、基板18はその外周部に列状に配設されたボンディングパッド17を有する。ダイボンデングを行って、接着剤16により、半導体素子11を基板18の上面に接着固定する。このとき、予めフィルム状の接着剤16をラミネート等により半導体素子11と同じサイズに形成しておき、半導体素子11の下面に貼布しておくとよい。
As shown in FIG. 18 (a), the
次に、図18(b)に示すように、接着剤23により、板状部材14を半導体素子11上の電極パッド12の列の内側に接着固定する。このとき、予めフィルム状の接着剤23をラミネート等により板状部材14と同じサイズに形成しておき、板状部材14の下面に貼布しておくとよい。
Next, as shown in FIG. 18B, the plate-
次に、図18(c)に示すように、ワイヤボンディングを行って、ワイヤ13により、半導体素子11の電極パッド12と基板18のボンディングパッド17とを電気的に接続する。
Next, as shown in FIG. 18C, wire bonding is performed, and the
次に、図19(a)に示すように、樹脂封止を行って、半導体素子11と、板状部材14と、ワイヤ13とを覆うように基板18の上面を封止樹脂15で一体的に封止する。モールド樹脂はモールド金型により射出成型した後、150〜200℃で熱硬化させる。
Next, as shown in FIG. 19A, resin sealing is performed, and the upper surface of the
次に、図19(b)に示すように、半導体装置10をマザーボードやインターポーザ等に実装するための外部電極端子となる複数の半田ボール19を、250〜260℃でリフローさせて、基板18の下面に(図示しないボールランドに)形成する。以上により、図7の樹脂封止型半導体装置10が作製される。
Next, as shown in FIG. 19B, a plurality of
この実施形態によれば、封止樹脂15の熱膨張係数が基板18や半導体素子11に比べて大きくても、半導体素子11を補強するための板状部材14を設けることで半導体装置全体に占める封止樹脂部の体積の割合を減少することができ、半導体装置10の反りを低減できる。これにより、半導体装置10をマザーボード等に実装する際の製造歩留まりを向上させることができる。また、実装後の半導体装置10の実装信頼性を向上させることができる。
According to this embodiment, even if the thermal expansion coefficient of the sealing
上記の実施形態において、基板18としては、ガラス・エポキシ、ガラス・BT(ビスマレイミドトリアジン)等からなる有機基板が用いられる。基板18の下面の外部電極端子19としては、BGA(ボールグリッドアレイ)、又はLGA(ランドグリッドアレイ)型のエリア配列の電極端子が用いられる。BGAの場合には半田ボールが、LGAの場合にはニッケル及び金めっきした銅ランドが外部電極端子として用いられる。
In the above embodiment, the
また、ボンディングワイヤ13としては、金又は金合金からなる金属細線が用いられる。 接着剤16及び23の材質としては、熱硬化性又は熱可塑性の絶縁性樹脂の接着剤が用いられる。上記の実施形態では、例えば、エポキシ樹脂からなる樹脂接着剤が用いられる。
また、封止樹脂15としては、熱硬化性のエポキシ樹脂が用いられる。
The
As the sealing
また、板状部材14の材質は、封止樹脂15の熱膨張係数より小さい熱膨張係数を有する部材であれば、特に限定されない。例えば、銅、アルミ、銅合金等の金属部材、AlN、Al/SiC、Al2O3等のセラミック部材、半導体素子11と同一材料(シリコン)の部材、基板18と同一材料(有機基板)の部材等が用いられる。
The material of the plate-
ここで、エポキシ樹脂を封止樹脂15として用いた場合、その熱膨張係数は25〜46ppm/℃(ガラス転移点以上)、6〜13ppm/℃(ガラス転移点以下)である。基板18と同一の材料(有機基板)を板状部材14として用いた場合、その熱膨張係数は11〜17ppm/℃である。また、半導体素子11と同一材料(シリコン)を板状部材14として用いた場合、その熱膨張係数は2.8〜3.6ppm/℃である。
Here, when an epoxy resin is used as the sealing
図14は、本発明に係る板状部材の構成を示す。図14の板状部材14aは、半導体素子11上の電極パッド12の列の内側全体を覆う矩形状に形成したものである。この板状部材14aは、後述する板状部材の上面を露出させた構成(図8)において、封止樹脂15の熱伝導率より大きい熱伝導率を有する材質の板状部材14aを用いることで、半導体装置の放熱性を向上させるのに有効となる。
FIG. 14 shows a configuration of a plate-like member according to the present invention. 14 is formed in a rectangular shape that covers the entire inner side of the row of
図15は、本発明に係る板状部材の変形例の構成を示す。図15の板状部材14bは、半導体素子11上の電極パッド12の列の内側領域の中央部には開口部を形成し、内側領域の周囲部のみを覆う矩形状に形成したものである。この板状部材14bによれば、半導体素子11上の回路形成面に応じて板状部材を設ける必要がない箇所に開口部を配置することができる。
FIG. 15 shows a configuration of a modified example of the plate-like member according to the present invention. The plate-
図16は、本発明に係る板状部材の他の変形例の構成を示す。図16の板状部材14cは、複数の矩形状の小片に分割形成したものである。この板状部材14cによれば、半導体素子11上の回路形成面に応じて板状部材を設ける必要がない箇所には板状部材を配置しないで、必要な箇所のみに矩形状の小片を配置することができる。また、これにより製造時に封止樹脂の流動性を制御することが可能となり、封止樹脂工程における製造歩留りを向上させることができる。
FIG. 16 shows a configuration of another modified example of the plate-shaped member according to the present invention. The plate-
図17は、本発明に係る板状部材のさらに別の変形例の構成を示す。図17の板状部材14dは、半導体素子11上の電極パッド12の列の内側領域の対角線上の部位のみを覆う十字形状に形成したものである。この板状部材14dによれば、半導体素子11上の回路形成面に応じて板状部材を設ける必要がある箇所のみに十字形状の板状部材を配置することができる。また、これにより製造時に封止樹脂の流動性を制御することが可能となり、封止樹脂工程における製造歩留りを向上させることができる。
FIG. 17 shows a configuration of still another modified example of the plate-shaped member according to the present invention. The plate-
半導体素子11上に板状部材14を配置させる方法には、板状部材14と半導体素子11とを接着剤を介して固定する方法のほか、エポキシ等の樹脂にAl2O3等の無機フィラーを混合してシート状にしたシート状樹脂を板状部材14として用いる方法もある。このシート状樹脂の板状部材14を用いた場合は、直接半導体素子11上に貼りつけることもできる。また、半導体素子11のオーバーハング部の補強効果をもたせる場合には、金属、セラミック、シリコン等のある程度剛性が高い材料の板状部材14を用いることが望ましい。
The method for arranging the plate-
図8は、本発明の第2の実施形態に係る樹脂封止型半導体装置の構成を示す。なお、図8において、第1の実施形態の説明に用いた図7の構成と同一の構成については同一符号を付してその説明を省略する。 FIG. 8 shows a configuration of a resin-encapsulated semiconductor device according to the second embodiment of the present invention. In FIG. 8, the same components as those of FIG. 7 used for the description of the first embodiment are denoted by the same reference numerals, and the description thereof is omitted.
図8の樹脂封止型半導体装置10Aにおいて、図7の場合に比べてより肉厚の板状部材14が半導体素子11上の電極パッド12の列の内側に接着固定される。また、封止樹脂15により、半導体素子11と、板状部材14の外周側面のみと、ボンディングワイヤ13とが基板18と一体的に封止される。板状部材14の上面は、封止樹脂15の上面とほぼ同一の高さとなり、半導体装置10Aの上面の一部として露出している。
In the resin-encapsulated
この実施形態によれば、半導体素子11を補強するために、より肉厚の板状部材14を設けることで半導体装置全体に占める封止樹脂部の体積の割合をさらに減少することができ、半導体装置10Aの反りをより効果的に低減できる。これにより、半導体装置10Aをマザーボード等に実装する際の製造歩留まりをさらに向上させることができる。
According to this embodiment, in order to reinforce the
上記の実施形態においては、板状部材14の上面を露出させた構成であるため、封止樹脂15の熱伝導率より大きい熱伝導率を有する材質の板状部材14を用いれば、半導体装置の放熱性を向上させるのに有効である。
In the above embodiment, since the upper surface of the
例えば、エポキシ樹脂を封止樹脂15として用いた場合、その熱伝導率は0.2〜0.3W/m・Kである。半導体素子11と同一材料(シリコン)を板状部材14として用いた場合は、その熱伝導率は約151W/m・Kである。この場合、半導体装置10Aの放熱性を向上させることが可能である。
For example, when an epoxy resin is used as the sealing
図9は、本発明の第3の実施形態に係る樹脂封止型半導体装置(スタックドパッケージ)の構成を示す。なお、図9において、第1の実施形態の説明に用いた図7の構成と同一の構成については同一符号を付してその説明を省略する。 FIG. 9 shows a configuration of a resin-encapsulated semiconductor device (stacked package) according to the third embodiment of the present invention. In FIG. 9, the same components as those in FIG. 7 used for the description of the first embodiment are denoted by the same reference numerals, and the description thereof is omitted.
図9の樹脂封止型半導体装置10Bにおいて、上段の半導体素子11aの外周部には複数の電極パッド12aが列状に配設されている。同様に、下段の半導体素子11bの外周部には複数の電極パッド12aが列状に配設されている。半導体素子11a上の電極パッド12aの列の内側には、板状部材14が接着固定されている。接着剤16aにより、上段の半導体素子11aが下段の半導体素子11b上に接着固定され、接着剤16bにより、下段の半導体素子11bが基板18上に接着固定されている。
In the resin-encapsulated semiconductor device 10B of FIG. 9, a plurality of
基板18の上面の外周部には、電極パッド12a、12bとそれぞれ接続するための複数のボンディングパッド17a、17bが配設され、基板18の下面には、この半導体装置をマザーボードやインターポーザ等に実装するための複数の半田ボール19が配設されている。半導体素子11a、11bと、基板18とがボンディングワイヤ13a、13bにより電気的に接続されている。この例では、上段の半導体素子11aのサイズは下段の半導体素子11bのサイズよりも小さく、封止樹脂15により、半導体素子11a、11bと、板状部材14と、ボンディングワイヤ13a、13bとが基板18と一体的に封止される。
A plurality of
また、図9の樹脂封止型半導体装置10Bにおいて、板状部材14の上面は封止樹脂15により封止されており、板状部材14の高さがワイヤ13aのループ高さ(最高点)より低く形成される。
In the resin-encapsulated semiconductor device 10B of FIG. 9, the upper surface of the
この実施形態によれば、複数の半導体素子を積層搭載する構成の樹脂封止型半導体装置10Bにおいても、上述した図7の実施形態と同様の効果が得られると共に、半導体装置の高密度化が可能になる。 According to this embodiment, even in the resin-encapsulated semiconductor device 10B having a configuration in which a plurality of semiconductor elements are stacked and mounted, the same effects as those of the above-described embodiment of FIG. It becomes possible.
図10は、本発明の第4の実施形態に係る樹脂封止型半導体装置(スタックドパッケージ)の構成を示す。なお、図10において、第3の実施形態の説明に用いた図9の構成と同一の構成については同一符号を付してその説明を省略する。 FIG. 10 shows a configuration of a resin-encapsulated semiconductor device (stacked package) according to the fourth embodiment of the present invention. In FIG. 10, the same components as those of FIG. 9 used for the description of the third embodiment are denoted by the same reference numerals, and the description thereof is omitted.
図10の樹脂封止型半導体装置10Cにおいて、半導体素子11a、11bと、基板18とをボンディングワイヤ13a、13bにより電気的に接続する。この実施形態では、上段の半導体素子11aの左右端部に、下段の半導体素子11bの端部よりも外側に突き出したオーバーハング部(突き出し部)が形成され、各オーバーハング部に電極パッド12aが配設され、ボンディングワイヤ13aと接続してある。板状部材14がその端部において各オーバーハング部に重なるように半導体素子11aの上面に接着固定されている。
In the resin-encapsulated semiconductor device 10C of FIG. 10, the
この実施形態によれば、上述した図9の実施形態と同様の効果が得られる共に、板状部材14により、半導体素子11aのオーバーハング部が補強される構成とすることで、オーバーハング部にワイヤボンディングを行う際のチップ割れの発生を防止できる。
According to this embodiment, the same effect as that of the embodiment of FIG. 9 described above can be obtained, and the overhang portion of the
図11は、本発明の第5の実施形態に係る樹脂封止型半導体装置(スタックドパッケージ)の構成を示す。なお、図11において、第3の実施形態の説明に用いた図9の構成と同一の構成については同一符号を付してその説明を省略する。 FIG. 11 shows a configuration of a resin-encapsulated semiconductor device (stacked package) according to the fifth embodiment of the present invention. In FIG. 11, the same components as those of FIG. 9 used for the description of the third embodiment are denoted by the same reference numerals, and the description thereof is omitted.
図11の樹脂封止型半導体装置10Dにおいて、上段の半導体素子11aと、基板18とをボンディングワイヤ13により電気的に接続し、下段の半導体素子11bと、基板18とをバンプ21により電気的に接続している。この実施形態では、図10と同様に、上段の半導体素子11aの左右端部に、下段の半導体素子11bの端部よりも外側に突き出したオーバーハング部(突き出し部)が形成され、各オーバーハング部に電極パッド12aが配設され、ボンディングワイヤ13と接続してある。板状部材14がその端部において各オーバーハング部に重なるように半導体素子11aの上面に接着固定されている。
In the resin-encapsulated semiconductor device 10D of FIG. 11, the
上記の実施形態において、バンプ21の材質としては、金、半田、又は導電性樹脂が用いられる。この実施形態によれば、上述した図10の実施形態と同様の効果が得られる共に、下段の半導体素子11bの上面側には電極パッドが配置されない構成となるため、半導体装置10Dに搭載する複数の半導体素子の組み合わせの自由度を向上することができる。
In the above embodiment, the
図12は、本発明の第6の実施形態に係る樹脂封止型半導体装置(スタックドパッケージ)の構成を示す。なお、図12において、第3の実施形態の説明に用いた図9の構成と同一の構成については同一符号を付してその説明を省略する。 FIG. 12 shows the configuration of a resin-encapsulated semiconductor device (stacked package) according to the sixth embodiment of the present invention. In FIG. 12, the same components as those of FIG. 9 used for the description of the third embodiment are denoted by the same reference numerals, and the description thereof is omitted.
図12の樹脂封止型半導体装置10Eは、複数の半導体素子として、3つの半導体素子11a、11b、11cを積層配置した構成をもつ。上段の半導体素子11aと、基板18とをボンディングワイヤ13aにより電気的に接続し、中段の半導体素子11bと、基板18とをボンディングワイヤ13bにより電気的に接続し、下段の半導体素子11cと、基板18とをバンプ21により電気的に接続している。この実施形態では、図10と同様に、上段の半導体素子11aの左右端部に、中段の半導体素子11bの端部よりも外側に突き出したオーバーハング部(突き出し部)が形成され、各オーバーハング部に電極パッド12aが配設され、ボンディングワイヤ13aと接続してある。板状部材14がその端部において各オーバーハング部に重なるように半導体素子11aの上面に接着固定されている。この実施形態によれば、上述した図10の実施形態と同様の効果が得られる。
The resin-encapsulated semiconductor device 10E in FIG. 12 has a configuration in which three
図13は、本発明の第7の実施形態に係る樹脂封止型半導体装置(スタックドパッケージ)の構成を示す。なお、図13において、第3の実施形態の説明に用いた図9の構成と同一の構成については同一符号を付してその説明を省略する。 FIG. 13 shows a configuration of a resin-encapsulated semiconductor device (stacked package) according to the seventh embodiment of the present invention. In FIG. 13, the same components as those in FIG. 9 used in the description of the third embodiment are denoted by the same reference numerals, and the description thereof is omitted.
図13の樹脂封止型半導体装置10Fにおいて、半導体素子11a、11bと、基板18とをボンディングワイヤ13a、13bにより電気的に接続する。この実施形態では、上段の半導体素子11aと下段の半導体素子11bを所定の間隔で離間させるスペーサ22が、上段の半導体素子11aと下段の半導体素子11bの間に配設されている。また、上段の半導体素子11aのオーバーハング部下方にワイヤ13bの一部が重なるように配設されている。
In the resin-encapsulated
図20と図21は、図13の樹脂封止型半導体装置の製造工程を説明するための図である。なお、図20と図21において、第1の実施形態の説明に用いた図18と図19の構成と同一の構成については同一符号を付してその説明を省略する。 20 and 21 are views for explaining a manufacturing process of the resin-encapsulated semiconductor device of FIG. 20 and 21, the same reference numerals are given to the same components as those in FIGS. 18 and 19 used in the description of the first embodiment, and the description thereof is omitted.
図20(a)に示すように、半導体素子11bは極薄厚に加工された半導体チップでその外周部に列状に配設された電極パッド12bを有し、基板18はその外周部に列状に配設されたボンディングパッド17a、17bを有する。ダイボンデングを行って、接着剤16cにより、半導体素子11bを基板18の上面に接着固定する。このとき、予めフィルム状の接着剤16cをラミネート等により半導体素子11bと同じサイズに形成しておき、半導体素子11bの下面に貼布しておくとよい。
As shown in FIG. 20 (a), the
次に、図20(b)に示すように、接着剤16bにより、スペーサ22を半導体素子11b上の電極パッド12bの列の内側に接着固定する。このとき、予めフィルム状の接着剤16bをラミネート等によりスペーサ22と同じサイズに形成しておき、スペーサ22の下面に貼布しておくとよい。
Next, as shown in FIG. 20B, the
次に、図20(c)に示すように、ワイヤボンディングを行って、ワイヤ13bにより、半導体素子11bの電極パッド12bと基板18のボンディングパッド17bとを電気的に接続する。
Next, as shown in FIG. 20C, wire bonding is performed to electrically connect the
次に、図20(d)に示すように、半導体素子11aは極薄厚に加工された半導体チップでその外周部に列状に配設された電極パッド12aを有する。ダイボンデングを行って、接着剤16aにより、半導体素子11aをスペーサ22の上面に接着固定する。このとき、予めフィルム状の接着剤16aをラミネート等により半導体素子11aと同じサイズに形成しておき、半導体素子11aの下面に貼布しておくとよい。
Next, as shown in FIG. 20 (d), the
次に、図21(a)に示すように、接着剤23により、板状部材14を半導体素子11a上の電極パッド12aの列の内側に接着固定する。このとき、予めフィルム状の接着剤23をラミネート等により板状部材14と同じサイズに形成しておき、板状部材14の下面に貼布しておくとよい。
Next, as shown in FIG. 21A, the plate-
次に、図21(b)に示すように、ワイヤボンディングを行って、ワイヤ13aにより、半導体素子11aの電極パッド12aと基板18のボンディングパッド17aとを電気的に接続する。
Next, as shown in FIG. 21B, wire bonding is performed to electrically connect the
次に、図21(c)に示すように、樹脂封止を行って、半導体素子11a、11bと、スペーサ22と、板状部材14と、ワイヤ13a、13bとを覆うように基板18の上面を封止樹脂15で一体的に封止する。モールド樹脂はモールド金型により射出成型した後、150〜200℃で熱硬化させる。
Next, as shown in FIG. 21C, resin sealing is performed, and the upper surface of the
次に、図21(d)に示すように、半導体装置10Fをマザーボードやインターポーザ等に実装するための外部電極端子となる複数の半田ボール19を、250〜260℃でリフローさせて、基板18の下面に(図示しないボールランドに)形成する。以上により、図13の樹脂封止型半導体装置10Fが作製される。
Next, as shown in FIG. 21D, a plurality of
この実施形態によれば、上述した図10の実施形態と同様の効果が得られると共に、スペーサ22により、ワイヤ13bのループと上段の半導体素子11aとを離間させる構成とすることで、半導体装置10Fに搭載する複数の半導体素子の組み合わせの自由度を向上することができる。また、板状部材14によりオーバーハング部が補強される構成とすることで、オーバーハング部にワイヤボンディングを行う際のチップの撓み量を小さくすることができ、これにより、オーバーハング部の下方にあるワイヤループの変形を防止できる。
According to this embodiment, the same effects as those of the embodiment of FIG. 10 described above can be obtained, and the loop of the
10、10A、10B、10C、10D、10E、10F 半導体装置
11、11a、11b 半導体素子
12、12a、12b 電極パッド
13、13a、13b ワイヤ
14、14a、14b、14c 板状部材
15 封止樹脂
16、16a、16b、16c 接着剤
17 ボンディングパッド
18 基板
19 半田ボール
21 バンプ
22 スペーサ
23 接着剤
31a、31b 半導体素子
32 電極パッド
33a、33b ワイヤ
35 封止樹脂
36a、36b 接着剤
10, 10A, 10B, 10C, 10D, 10E,
Claims (3)
外周部に複数の第2の電極パッドが列状に配置され、前記第1の半導体素子の下面に積層配置される第2の半導体素子と、
第1の面に前記第1及び前記第2の電極パッドと接続するための複数のボンディングパッドが配設され、第1の面と反対側の第2の面に複数の外部電極端子が配設され、かつ接着剤により前記第2の半導体素子が接着固定される基板と、
前記第1の電極パッドと前記ボンディングパッドとを電気的に接続する第1のワイヤと、
前記第2の電極パッドと前記ボンディングパッドとを電気的に接続する第2のワイヤ又はバンプと、
前記第1の半導体素子の上面であって前記第1の電極パッド列の内側に接着固定される板状部材と、
前記第1の半導体素子、前記第2の半導体素子、前記第1のワイヤ、及び前記板状部材の少なくとも外周側面を一体的に封止する封止樹脂と
を備える半導体装置であって、前記第1の半導体素子はその左右端部に、前記第2の半導体素子の端部より外側に突き出したオーバーハング部が形成され、前記板状部材は前記オーバーハング部と重なるように前記第1の半導体素子の上面に接着固定され、かつ、前記板状部材の熱膨張係数が前記封止樹脂の熱膨張係数より小さいことを特徴とする半導体装置。 A first semiconductor element having a plurality of first electrode pads arranged in a row on the outer periphery;
A plurality of second electrode pads arranged in a row on the outer periphery, and a second semiconductor element stacked on the lower surface of the first semiconductor element;
A plurality of bonding pads for connecting to the first and second electrode pads are disposed on the first surface, and a plurality of external electrode terminals are disposed on the second surface opposite to the first surface. And a substrate to which the second semiconductor element is bonded and fixed by an adhesive;
A first wire that electrically connects the first electrode pad and the bonding pad;
A second wire or bump that electrically connects the second electrode pad and the bonding pad;
A plate-like member that is bonded and fixed to the inside of the first electrode pad row on the upper surface of the first semiconductor element;
Said first semiconductor device, the second semiconductor element, a semiconductor device which Ru and a sealing resin for sealing integrally at least an outer peripheral side surface of said first wire, and the plate-like member, the The first semiconductor element has an overhang portion projecting outward from an end portion of the second semiconductor element at left and right end portions thereof, and the plate-like member overlaps the overhang portion. A semiconductor device, wherein the semiconductor element is bonded and fixed to an upper surface of a semiconductor element, and a thermal expansion coefficient of the plate-like member is smaller than a thermal expansion coefficient of the sealing resin.
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US20150333041A1 (en) * | 2012-12-25 | 2015-11-19 | Ps5 Luxco S.A.R.L. | Semiconductor device and manufacturing method therefor |
KR20150135412A (en) | 2013-03-26 | 2015-12-02 | 피에스4 뤽스코 에스.에이.알.엘. | Semiconductor device |
CN117321756A (en) * | 2021-05-18 | 2023-12-29 | 罗姆股份有限公司 | Semiconductor device with a semiconductor layer having a plurality of semiconductor layers |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000031343A (en) * | 1998-07-09 | 2000-01-28 | Texas Instr Japan Ltd | Semiconductor device |
JP2000174169A (en) * | 1998-12-03 | 2000-06-23 | Sanyo Electric Co Ltd | Semiconductor device |
JP2002057272A (en) * | 2000-08-04 | 2002-02-22 | ▲せき▼品精密工業股▲ふん▼有限公司 | Stacked-die package structure |
JP2002222913A (en) * | 2001-01-24 | 2002-08-09 | Sharp Corp | Semiconductor device and manufacturing method therefor |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000031343A (en) * | 1998-07-09 | 2000-01-28 | Texas Instr Japan Ltd | Semiconductor device |
JP2000174169A (en) * | 1998-12-03 | 2000-06-23 | Sanyo Electric Co Ltd | Semiconductor device |
JP2002057272A (en) * | 2000-08-04 | 2002-02-22 | ▲せき▼品精密工業股▲ふん▼有限公司 | Stacked-die package structure |
JP2002222913A (en) * | 2001-01-24 | 2002-08-09 | Sharp Corp | Semiconductor device and manufacturing method therefor |
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