KR20070078953A - Stack type package - Google Patents

Stack type package Download PDF

Info

Publication number
KR20070078953A
KR20070078953A KR1020060009451A KR20060009451A KR20070078953A KR 20070078953 A KR20070078953 A KR 20070078953A KR 1020060009451 A KR1020060009451 A KR 1020060009451A KR 20060009451 A KR20060009451 A KR 20060009451A KR 20070078953 A KR20070078953 A KR 20070078953A
Authority
KR
South Korea
Prior art keywords
chip
bump
pad
center pad
substrate
Prior art date
Application number
KR1020060009451A
Other languages
Korean (ko)
Inventor
엄주일
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060009451A priority Critical patent/KR20070078953A/en
Publication of KR20070078953A publication Critical patent/KR20070078953A/en

Links

Images

Classifications

    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F24—HEATING; RANGES; VENTILATING
    • F24F—AIR-CONDITIONING; AIR-HUMIDIFICATION; VENTILATION; USE OF AIR CURRENTS FOR SCREENING
    • F24F13/00—Details common to, or for air-conditioning, air-humidification, ventilation or use of air currents for screening
    • F24F13/28—Arrangement or mounting of filters
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F24—HEATING; RANGES; VENTILATING
    • F24F—AIR-CONDITIONING; AIR-HUMIDIFICATION; VENTILATION; USE OF AIR CURRENTS FOR SCREENING
    • F24F1/00—Room units for air-conditioning, e.g. separate or self-contained units or units receiving primary air from a central station
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Combustion & Propulsion (AREA)
  • Mechanical Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Wire Bonding (AREA)

Abstract

A stack type package is provided to simplify an electrical connection structure, to perform easily a handling operation, and to prevent a sweeping effect between wires by using a flexible substrate. A first chip(120) having a first center pad(121) and a first bump(122) is formed on a substrate(110). A second chip(130) having a second center pad(131) and a second bump(132) facing the first bump is formed on the first chip. A third chip(140) having a third center pad(141) and a third bump(142) is formed on the second chip. A fourth chip(150) having a fourth center pad(151) and a fourth bump(152) is formed on the third chip. The fourth chip includes a bonding pad and a fifth bump(154) formed at a lower side of the bonding pad. A flexible substrate(180) includes a chip pad at both ends and between both the ends. The chip pad is inserted between the first and second bumps and between the third and fourth bumps in order to connect electrically the first, second, third, and fourth chips with each other. A wire(170) is used for connecting electrically the substrate with the flexible substrate.

Description

적층형 패키지{Stack type package}Stack type package

도 1은 종래의 적층형 패키지를 나타낸 단면도,1 is a cross-sectional view showing a conventional stacked package,

도 2는 본 발명의 일 실시예에 따른 적층형 패키지를 나타낸 단면도,2 is a cross-sectional view showing a stacked package according to an embodiment of the present invention;

도 3은 도 2의 플렉서블 기판을 나타낸 평면도,3 is a plan view illustrating the flexible substrate of FIG. 2;

도 4는 본 발명의 또 다른 실시예에 따른 적층형 패키지를 나타낸 단면도.4 is a cross-sectional view showing a stacked package according to another embodiment of the present invention.

본 발명은 적층형 패키지에 관한 것으로서, 특히 플렉서블 기판을 이용하여 전기적 특성을 향상시킨 적층형 패키지를 제공하는 것을 그 목적으로 한다.The present invention relates to a laminated package, and more particularly, to provide a laminated package having improved electrical characteristics by using a flexible substrate.

반도체 패키지는 웨이퍼 공정에 의해 만들어진 개개의 다이를 실제 전자 부품으로써 사용할 수 있도록 전기적 연결을 해주고, 외부의 충격으로부터 보호되도록 밀봉 포장한 것을 말하며, 최근 고용량, 고집적, 초소형화된 반도체 제품에 대한 요구에 부응하기 위해 다양한 반도체 패키지들이 개발되고 있다.A semiconductor package is a package that is electrically sealed so that individual dies made by a wafer process can be used as actual electronic components, and is sealed to protect against external shocks. Various semiconductor packages are being developed to meet this.

이러한 다양한 반도체 패키지 중 고용량, 고집적화 등을 만족시키기 위하여 도 1과 같이 기판(11) 상에 다수의 칩(12)을 적층한 후, 기판(11)과 다수의 칩(12) 각각을 전기적으로 연결하기 위하여 와이어(13) 본딩된 적층형 패키지(10)가 출현 하였다.Among the various semiconductor packages, in order to satisfy high capacity, high integration, and the like, a plurality of chips 12 are stacked on the substrate 11 as shown in FIG. 1, and then the substrate 11 and the plurality of chips 12 are electrically connected to each other. In order to achieve the laminated package 10 in which the wires 13 are bonded.

그런데, 이와 같은 구조의 적층형 패키지(10)의 경우, 기판(11)과 다수의 칩(12) 사이를 다수의 와이어(13)에 의하여 전기적으로 연결하게 되는데, 이 경우 다수의 층을 이루는 칩(12) 각각에의 와이어(13) 본딩에 어려움이 있고, 또한 와이어(13)들 간의 스윕(sweep)에 의한 쇼트(short) 등이 발생하여 제품의 불량이 야기되기 용이한 문제점이 있다.However, in the stacked package 10 having such a structure, the substrate 11 and the plurality of chips 12 are electrically connected by a plurality of wires 13, in which case the chips forming a plurality of layers ( 12) There is a problem in that the bonding of the wires 13 to each other is difficult, and a short or the like due to a sweep between the wires 13 is generated, so that a defect of the product is easily caused.

미설명 부호 14는 접착 테입, 15는 솔더 볼이다.Reference numeral 14 is an adhesive tape and 15 is a solder ball.

본 발명은 상기의 문제점을 해결하기 위하여 창출된 것으로서, 기판과 다수의 칩 사이에 전기적 연결을 용이하게 하고, 전기적 연결 부재에 의한 쇼트 등의 발생을 줄여 제품 불량을 줄일 수 있는 개선된 적층형 패키지를 제공하는 것을 그 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and provides an improved stacked package that facilitates electrical connection between a substrate and a plurality of chips, and reduces product defects by reducing occurrence of shorts caused by electrical connection members. Its purpose is to provide.

상기의 목적을 달성하기 위한 본 발명의 적층형 패키지는, 기판; 상기 기판 상에 마련되며, 상면에 제1 센터 패드 및 상기 제1 센터 패드 상에 제1 범프가 마련된 제1 칩; 상기 제1 칩 상에 마련되며, 하면에 제2 센터 패드 및 상기 제2 센터 패드 상에 제2 범프가 마련되어, 상기 제2 범프와 상기 제1 범프가 마주보는 제2 칩; 상기 제2 칩 상에 접착 테입을 매개로 결합되며, 상면에 제3 센터 패드 및 상기 제3 센터 패드 상에 제3 범프가 마련된 제3 칩; 상기 제3 칩 상에 마련되고, 하면에 제4 센터 패드 및 상기 제4 센터 패드 상에 제4 범프가 마련되어, 상기 제4 범프와 상기 제3 범프가 마주보며, 양단부 중 적어도 어느 한 단부의 상면과, 하면 및 측면을 감싸도록 본딩용 패드 및 상기 본딩용 패드 하면에 제5 범프가 마련된 제4 칩; 양단부 및 상기 양단부 사이에 칩 패드가 마련되며, 2단 굴절에 의해 상기 제1 범프와 상기 제2 범프 사이 및 상기 제3 범프와 상기 제4 범프 사이에 상기 칩 패드가 개재되어 상기 제1,2,3,4 칩과 전기적으로 연결되는 플렉서블 기판; 및 상기 기판과 상기 플렉서블 기판을 전기적으로 연결하는 와이어가 포함된 것이 바람직하다.Laminated package of the present invention for achieving the above object, the substrate; A first chip provided on the substrate and having a first center pad formed on an upper surface thereof and a first bump formed on the first center pad; A second chip provided on the first chip and having a second bump formed on a lower surface of the second center pad and the second center pad, the second chip facing the first bump and the first bump; A third chip coupled to the second chip via an adhesive tape and having a third center pad and a third bump formed on the third center pad on an upper surface thereof; A fourth bump is provided on the third chip, and a fourth bump is provided on a lower surface of the fourth center pad and the fourth center pad, the fourth bump and the third bump face each other, and an upper surface of at least one end of both ends thereof. A fourth chip provided with a bonding pad and a fifth bump on a lower surface of the bonding pad to surround the lower surface and the side surface; A chip pad is provided between both ends and both ends, and the chip pad is interposed between the first bump and the second bump and between the third bump and the fourth bump by two-stage refraction. A flexible substrate electrically connected to the 3 and 4 chips; And a wire for electrically connecting the substrate and the flexible substrate.

본 발명의 또 다른 적층형 패키지는, 기판; 상기 기판 상에 플립칩 범프에 의하여 실장되며, 상면에 제1 센터 패드 및 상기 제1 센터 패드 상에 제1 범프가 마련되고, 양단부 중 적어도 어느 한 단부의 상면과, 하면 및 측면을 감싸며, 상기 플립칩 범프와 전기적으로 연결되는 본딩용 패드가 마련된 제1 칩; 상기 제1 칩 상에 마련되며, 하면에 제2 센터 패드 및 상기 제2 센터 패드 상에 제2 범프가 마련되어, 상기 제2 범프와 상기 제1 범프가 마주보는 제2 칩; 상기 제2 칩 상에 접착 테입을 매개로 결합되며, 상면에 제3 센터 패드 및 상기 제3 센터 패드 상에 제3 범프가 마련된 제3 칩; 상기 제3 칩 상에 마련되고, 하면에 제4 센터 패드 및 상기 제4 센터 패드 상에 제4 범프가 마련되어, 상기 제4 범프와 상기 제3 범프가 마주보는 제4 칩; 및 양단부 및 상기 양단부 사이에 칩 패드가 마련되며, 2단 굴절에 의해 상기 제1 범프와 상기 제2 범프 사이 및 상기 제3 범프와 상기 제4 범프 사이에 상기 칩 패드가 개재되어 상기 제1,2,3,4 칩과 전기적으로 연결되는 플렉서블 기판이 포함된 것이 바람직하다.Another laminated package of the present invention, the substrate; The substrate is mounted on the substrate by flip chip bumps, and a first center pad and a first bump are provided on the first center pad on an upper surface thereof, and surround an upper surface, a lower surface, and a side surface of at least one of both ends thereof. A first chip provided with a bonding pad electrically connected to the flip chip bumps; A second chip provided on the first chip and having a second bump formed on a lower surface of the second center pad and the second center pad, the second chip facing the first bump and the first bump; A third chip coupled to the second chip via an adhesive tape and having a third center pad and a third bump formed on the third center pad on an upper surface thereof; A fourth chip provided on the third chip and having a fourth bump formed on a lower surface of the fourth center pad and the fourth center pad, the fourth chip facing the fourth bump and the third bump; And chip pads disposed between both ends and the both ends, and the chip pads are interposed between the first and second bumps and between the third and fourth bumps by two-stage refraction. It is preferable to include a flexible substrate electrically connected to the 2,3,4 chips.

이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 일 실시예에 따른 적층형 패키지를 나타낸 단면도이다.2 is a cross-sectional view showing a stacked package according to an embodiment of the present invention.

도면을 참조하면, 적층형 패키지(100)는 기판(110)과, 이 기판(110) 상에 적층되는 다수의 칩(120,130,140,150) 및 다수의 칩(120,130,140,150)과 전기적으로 연결되는 플렉서블 기판(180)을 포함한다.Referring to the drawings, the stacked package 100 includes a substrate 110, a plurality of chips 120, 130, 140, and 150 stacked on the substrate 110, and a flexible substrate 180 electrically connected to the plurality of chips 120, 130, 140, and 150. Include.

다수의 칩(120,130,140,150)은 4개의 칩으로, 칩(120,130,140,150) 각각에는 제1,2,3,4 센터 패드(121,131,141,151)가 마련되며, 이 제1,2,3,4 센터 패드(121,131,141,151) 각각에는 제1,2,3,4 범프(122,132,142,152)가 마련된다.The plurality of chips 120, 130, 140, and 150 are four chips, and the first, second, third, and fourth center pads 121, 131, 141, 151 are provided on the chips 120, 130, 140, and 150, respectively, and the first, second, third, and fourth center pads 121, 131, 141, 151, respectively. First, second, third, and fourth bumps 122, 132, 142, and 152 are provided.

플렉서블 기판(180)은 도 3과 같이 양단부 및 이 양단부 사이에 칩 패드(181)가 마련된다.As shown in FIG. 3, the flexible substrate 180 is provided with chip pads 181 between both ends and the both ends.

다수의 칩(120,130,140,150) 중 제1 칩(120)은 기판(110) 상에 접착 테입(160)에 의해 실장되며, 제1 센터 패드(121) 및 제1 범프(122)가 상면에 마련된다.The first chip 120 of the plurality of chips 120, 130, 140, and 150 is mounted on the substrate 110 by the adhesive tape 160, and the first center pad 121 and the first bump 122 are provided on the upper surface.

제1 칩(120) 상에 적층되는 제2 칩(130)은 제2 센터 패드(131)와 제2 범프(132)가 하면에 마련되어 제1 범프(122)와 마주보며, 제1 범프(121)와 제2 범프(132) 사이에 플렉서블 기판(180)의 칩 패드(181)가 개재되어 제1,2 칩(120,130) 각각과 전기적으로 연결된다.The second chip 130 stacked on the first chip 120 has a second center pad 131 and a second bump 132 disposed on a lower surface thereof to face the first bump 122, and the first bump 121. The chip pad 181 of the flexible substrate 180 is interposed between the second bump 132 and the second bump 132 to be electrically connected to each of the first and second chips 120 and 130.

제3 칩(140)은 제2 칩(130) 상에 접착 테입(160)에 의해 적층되며, 제1 칩(120)과 같이 상면에 제3 센터 패드(141) 및 제3 범프(142)가 마련된다.The third chip 140 is stacked by the adhesive tape 160 on the second chip 130, and the third center pad 141 and the third bump 142 are formed on the top surface of the third chip 140 like the first chip 120. Prepared.

제3 칩(140) 상에 적층되는 제4 칩(150)은 하면에 제4 센터 패드(151)와 제4 범프(152)가 마련되어, 제3범프(142)와 마주보며, 제3 범프(142)와 제4 범프(152) 사이에는 플렉서블 기판(180)의 칩 패드(181)가 개재되어 제3,4 칩(140,150) 각각과 전기적으로 연결된다.The fourth chip 150 stacked on the third chip 140 is provided with a fourth center pad 151 and a fourth bump 152 on a lower surface thereof, and faces the third bump 142 to form a third bump ( A chip pad 181 of the flexible substrate 180 is interposed between the 142 and the fourth bump 152 to be electrically connected to each of the third and fourth chips 140 and 150.

그리고 제4 범프(152)의 양단부 각각 또는 어느 한 단부에는 본딩용 패드(153)가 "ㄷ"자 형태로 제4 칩(150)의 상면과, 측면 및 하면을 둘러싸며, 이 본딩용 패드(153)의 하면에는 제5 범프(154)가 마련된다.Bonding pads 153 surround each of an upper end, a side surface, and a lower surface of the fourth chip 150 in a "c" shape on each or both ends of the fourth bump 152. A fifth bump 154 is provided on the lower surface of the 153.

이 제5 범프(154)는 플렉서블 기판(180)에 마련된 칩 패드(181)와 접촉되어 전기적으로 연결된다.The fifth bump 154 is in contact with and electrically connected to the chip pad 181 provided on the flexible substrate 180.

여기서, 플렉서블 기판(180)의 칩 패드(181) 중 양단부에 마련된 칩 패드(181a,181b) 각각은 제1 범프(122)와 제2 범프(132) 사이 및 제3 범프(142)와 제4 범프(152) 사이에 개재되어 제1,2,3,4 범프(122,132,142,152)와 전기적으로 연결되고, 플렉서블 기판(180)의 양단부 사이에 마련된 칩 패드(181c)는 제5 범프(154)와 접촉되어 전기적으로 연결된다.Here, each of the chip pads 181a and 181b provided at both ends of the chip pad 181 of the flexible substrate 180 may be disposed between the first bump 122 and the second bump 132 and the third bump 142 and the fourth. Interposed between the bumps 152 and electrically connected to the first, second, third, and fourth bumps 122, 132, 142, and 152, and the chip pad 181c provided between both ends of the flexible substrate 180 contacts the fifth bump 154. Is electrically connected.

그리고 하나의 플렉서블 기판(180)이 제1,2,3,4 범프(122,132,142,152)와 접촉되는 방식은 제1 칩(120) 상부와 제3 칩(140) 상부에서 각각 굴절되어, 즉 2단으로 굴절되어 중심부는 제2,3 칩(130,140) 측면에, 그리고 양단부 각각은 제1,2 칩(120,130) 사이 및 제3,4 칩(140,150) 사이에 삽입된 형태를 이룬다.In addition, a method in which one flexible substrate 180 is in contact with the first, second, third, and fourth bumps 122, 132, 142, and 152 is refracted in the upper portion of the first chip 120 and the upper portion of the third chip 140, that is, in two stages. The center portion is refracted to be inserted into the second and third chips 130 and 140, and both ends thereof are inserted between the first and second chips 120 and 130 and between the third and fourth chips 140 and 150.

이와 같이 기판 상에 제1,2,3,4 칩(120,130,140,150) 및 플렉서블 기판(180)이 마련되면, 기판(110)과 다수의 칩(120,130,140,150)들 사이를 전기적으로 연결하기 위하여 제4 칩(150)에 마련된 본딩용 패드(153)와 기판(110) 사이를 와이어 (170)에 의하여 연결한다.As such, when the first, second, third, and fourth chips 120, 130, 140, 150 and the flexible substrate 180 are provided on the substrate, the fourth chip (eg, a fourth chip) may be electrically connected between the substrate 110 and the plurality of chips 120, 130, 140, and 150. The bonding pad 153 provided on the 150 and the substrate 110 are connected by the wire 170.

도 4는 본 발명의 또 다른 실시예에 따른 적층형 패키지를 나타낸 단면도이다.Figure 4 is a cross-sectional view showing a stacked package according to another embodiment of the present invention.

도면을 참조하면, 적층형 패키지(100')는 플립칩 범프(124)에 의하여 기판(110) 상에 실장된 형태로, 제1,2,3,4 칩(120,130,140,150)과 플렉서블 기판(180) 간의 전기적 연결 구조 등은 동일하므로 그 자세한 설명은 생략하기로 한다.Referring to the drawings, the stacked package 100 ′ is mounted on the substrate 110 by a flip chip bump 124, and may be formed between the first, second, third, and fourth chips 120, 130, 140, and 150 and the flexible substrate 180. Since the electrical connection structure is the same, a detailed description thereof will be omitted.

도 2의 적층형 패키지(100)와 다른 점은 기판(110)과 칩(120,130,140,150)들 간의 전기적 연결을 와이어에 의하지 않고, 제1 칩(120) 하면에 마련된 플립칩 범프(124)에 의한 것과, 이 플립칩 범프(124)와 칩(120,130,140,150)들의 전기적 연결을 위해 본딩용 패드(123)를 제1 칩(120)의 양단부에 마련한 점이다.Unlike the stacked package 100 of FIG. 2, the electrical connection between the substrate 110 and the chips 120, 130, 140, and 150 is not by wires, but by the flip chip bumps 124 provided on the bottom surface of the first chip 120. Bonding pads 123 are provided at both ends of the first chip 120 to electrically connect the flip chip bumps 124 and the chips 120, 130, 140, and 150.

이와 같은 구조의 적층형 패키지에 의하면, 와이어 본딩 공정 수를 줄여 적층형 패키지의 핸들링이 용이하고, 또한 와이어 간의 스윕 현상을 방지할 수 있으며, 4개의 칩 모두 거의 같은 길이의 트레이스를 가지고 있어 전기적 특성이 우수한 장점을 가진다.According to the stacked package having such a structure, the number of wire bonding processes can be reduced, so that the stacked package can be easily handled, and the sweeping phenomenon between wires can be prevented. Has an advantage.

미설명 부호 111은 기판 패드, 190은 솔더 볼이다.Reference numeral 111 is a substrate pad, 190 is a solder ball.

상술한 바와 같이 본 발명의 적층형 패키지에 의하면, 플렉서블 기판을 이용하여 전기적 연결을 단순화함으로써, 적층형 패키지의 핸들링이 용이하고, 또한 와이어 간의 스윕 현상을 방지할 수 있으며, 4개의 칩 모두 거의 같은 길이의 트레이스를 가지고 있어 전기적 특성이 우수한 효과를 제공한다.As described above, according to the stacked package of the present invention, by simplifying the electrical connection by using a flexible substrate, the stacked package can be easily handled, and the sweeping between wires can be prevented. It has a trace, so the electrical characteristics provide a good effect.

본 발명은 상기에 설명되고 도면에 예시된 것에 의해 한정되는 것은 아니며, 다음에 기재되는 청구의 범위 내에서 더 많은 변형 및 변용예가 가능한 것임은 물론이다.It is to be understood that the invention is not limited to that described above and illustrated in the drawings, and that more modifications and variations are possible within the scope of the following claims.

Claims (2)

기판; Board; 상기 기판 상에 마련되며, 상면에 제1 센터 패드 및 상기 제1 센터 패드 상에 제1 범프가 마련된 제1 칩; A first chip provided on the substrate and having a first center pad formed on an upper surface thereof and a first bump formed on the first center pad; 상기 제1 칩 상에 마련되며, 하면에 제2 센터 패드 및 상기 제2 센터 패드 상에 제2 범프가 마련되어, 상기 제2 범프와 상기 제1 범프가 마주보는 제2 칩; A second chip provided on the first chip and having a second bump formed on a lower surface of the second center pad and the second center pad, the second chip facing the first bump and the first bump; 상기 제2 칩 상에 접착 테입을 매개로 결합되며, 상면에 제3 센터 패드 및 상기 제3 센터 패드 상에 제3 범프가 마련된 제3 칩; A third chip coupled to the second chip via an adhesive tape and having a third center pad and a third bump formed on the third center pad on an upper surface thereof; 상기 제3 칩 상에 마련되고, 하면에 제4 센터 패드 및 상기 제4 센터 패드 상에 제4 범프가 마련되어, 상기 제4 범프와 상기 제3 범프가 마주보며, 양단부 중 적어도 어느 한 단부의 상면과, 하면 및 측면을 감싸도록 본딩용 패드 및 상기 본딩용 패드 하면에 제5 범프가 마련된 제4 칩; A fourth bump is provided on the third chip, and a fourth bump is provided on a lower surface of the fourth center pad and the fourth center pad, the fourth bump and the third bump face each other, and an upper surface of at least one end of both ends thereof. A fourth chip provided with a bonding pad and a fifth bump on a lower surface of the bonding pad to surround the lower surface and the side surface; 양단부 및 상기 양단부 사이에 칩 패드가 마련되며, 2단 굴절에 의해 상기 제1 범프와 상기 제2 범프 사이 및 상기 제3 범프와 상기 제4 범프 사이에 상기 칩 패드가 개재되어 상기 제1,2,3,4 칩과 전기적으로 연결되는 플렉서블 기판; 및 A chip pad is provided between both ends and both ends, and the chip pad is interposed between the first bump and the second bump and between the third bump and the fourth bump by two-stage refraction. A flexible substrate electrically connected to the 3 and 4 chips; And 상기 기판과 상기 플렉서블 기판을 전기적으로 연결하는 와이어가 포함된 것을 특징으로 하는 적층형 패키지.Stacked package, characterized in that it comprises a wire for electrically connecting the substrate and the flexible substrate. 기판; Board; 상기 기판 상에 플립칩 범프에 의하여 실장되며, 상면에 제1 센터 패드 및 상기 제1 센터 패드 상에 제1 범프가 마련되고, 양단부 중 적어도 어느 한 단부의 상면과, 하면 및 측면을 감싸며, 상기 플립칩 범프와 전기적으로 연결되는 본딩용 패드가 마련된 제1 칩; The substrate is mounted on the substrate by flip chip bumps, and a first center pad and a first bump are provided on the first center pad on an upper surface thereof, and surround an upper surface, a lower surface, and a side surface of at least one of both ends thereof. A first chip provided with a bonding pad electrically connected to the flip chip bumps; 상기 제1 칩 상에 마련되며, 하면에 제2 센터 패드 및 상기 제2 센터 패드 상에 제2 범프가 마련되어, 상기 제2 범프와 상기 제1 범프가 마주보는 제2 칩; A second chip provided on the first chip and having a second bump formed on a lower surface of the second center pad and the second center pad, the second chip facing the first bump and the first bump; 상기 제2 칩 상에 접착 테입을 매개로 결합되며, 상면에 제3 센터 패드 및 상기 제3 센터 패드 상에 제3 범프가 마련된 제3 칩; A third chip coupled to the second chip via an adhesive tape and having a third center pad and a third bump formed on the third center pad on an upper surface thereof; 상기 제3 칩 상에 마련되고, 하면에 제4 센터 패드 및 상기 제4 센터 패드 상에 제4 범프가 마련되어, 상기 제4 범프와 상기 제3 범프가 마주보는 제4 칩; 및 A fourth chip provided on the third chip and having a fourth bump formed on a lower surface of the fourth center pad and the fourth center pad, the fourth chip facing the fourth bump and the third bump; And 양단부 및 상기 양단부 사이에 칩 패드가 마련되며, 2단 굴절에 의해 상기 제1 범프와 상기 제2 범프 사이 및 상기 제3 범프와 상기 제4 범프 사이에 상기 칩 패드가 개재되어 상기 제1,2,3,4 칩과 전기적으로 연결되는 플렉서블 기판이 포함된 것을 특징으로 하는 적층형 패키지.A chip pad is provided between both ends and both ends, and the chip pad is interposed between the first bump and the second bump and between the third bump and the fourth bump by two-stage refraction. , 3,4 stacked package comprising a flexible substrate electrically connected with the chip.
KR1020060009451A 2006-01-31 2006-01-31 Stack type package KR20070078953A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060009451A KR20070078953A (en) 2006-01-31 2006-01-31 Stack type package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060009451A KR20070078953A (en) 2006-01-31 2006-01-31 Stack type package

Publications (1)

Publication Number Publication Date
KR20070078953A true KR20070078953A (en) 2007-08-03

Family

ID=38599757

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060009451A KR20070078953A (en) 2006-01-31 2006-01-31 Stack type package

Country Status (1)

Country Link
KR (1) KR20070078953A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150136394A (en) * 2014-05-27 2015-12-07 에스케이하이닉스 주식회사 Flexible stack package with wing portion
KR20170089524A (en) * 2016-01-27 2017-08-04 삼성전자주식회사 Antenna Assist Device and Electronic device including the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150136394A (en) * 2014-05-27 2015-12-07 에스케이하이닉스 주식회사 Flexible stack package with wing portion
KR20170089524A (en) * 2016-01-27 2017-08-04 삼성전자주식회사 Antenna Assist Device and Electronic device including the same

Similar Documents

Publication Publication Date Title
US20060284298A1 (en) Chip stack package having same length bonding leads
KR20110124065A (en) Stack type semiconductor package
KR101219484B1 (en) Semiconductor chip module and semiconductor package having the same and package module
KR100808582B1 (en) Chip stack package
KR20090088271A (en) Stack package
KR20070078953A (en) Stack type package
US8441129B2 (en) Semiconductor device
KR100650769B1 (en) Stack type package
KR20090036948A (en) Bga package and method for fabricating of the same
KR20080067891A (en) Multi chip package
KR20110107117A (en) Semiconductor package
KR20110050028A (en) Printed circuit board and semiconductor package including the same
KR20100050981A (en) Semiconductor package and stack package using the same
KR20110105165A (en) Interposer and stack package having the same
KR101019705B1 (en) Substrate for fabricating semiconductor package and semiconductor package using the same
KR100762875B1 (en) Stack type package
KR20110016028A (en) Stacked semiconductor package
KR20100096911A (en) Semiconductor package and embedded package using the same and stack package using the same
KR20060074091A (en) Chip stack package
KR20120093580A (en) Semiconductor package
KR20080020386A (en) Multi chip package
KR20070088046A (en) Multi chip package
KR20090011969A (en) Stack package
KR20060007530A (en) Chip stack package
KR20060074714A (en) Chip stack package

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination