KR20120028245A - 반도체 장치의 제작 방법 - Google Patents

반도체 장치의 제작 방법 Download PDF

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KR20120028245A
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semiconductor
layer
substrate
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히데카쥬 미야이리
코지 다이리키
？페이 야마자키
료 아라사와
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 마스크 개수가 적고 공정이 간략화된 반도체 장치의 제작 방법을 제공하는 것이다.
게이트 전극을 형성하고, 게이트 전극을 덮어 게이트 절연막, 반도체막, 불순물 반도체막, 도전막을 이 순서로 적층하여 형성하고, 도전막을 가공하여 소스 전극 및 드레인 전극을 형성하고, 불순물 반도체막을 이격시키면서 반도체막의 상부를 가공하여 소스 영역 및 드레인 영역을 형성하고 상기 소스 영역 및 드레인 영역과 중첩되지 않는 부분의 상부가 제거된 반도체층을 형성하고, 게이트 절연막, 반도체층, 소스 영역 및 드레인 영역, 소스 전극 및 드레인 전극 위에 패시베이션막을 형성하고, 패시베이션막 위에 에칭 마스크를 형성하고, 에칭 마스크에 의하여 소스 전극 및 드레인 전극에 도달되는 개구부를 형성하면서 적어도 패시베이션막과 반도체층을 섬 형상으로 가공하고, 에칭 마스크를 제거하고, 게이트 절연막 및 패시베이션막 위에 화소 전극을 형성한다.

Description

반도체 장치의 제작 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제작 방법에 관한 것이다. 또한, 본 명세서에서 반도체 장치란 반도체 소자 자체 또는 반도체 소자를 포함하는 것을 가리키고, 이러한 반도체 소자로서, 예를 들어, 박막 트랜지스터를 들 수 있다. 또한, 액정 표시 장치 등도 반도체 장치에 포함된다.
반도체 장치는 이제 우리 인간의 생활에 없어서는 안 되는 것이 되었다. 이러한 반도체 장치에 포함되는 박막 트랜지스터 등의 반도체 소자는 기판 위에 반도체막을 형성하고, 상기 반도체막을 포토리소그래피법 등에 의하여 원하는 형상으로 가공함으로써 제작된다. 이러한 제작 방법은, 예를 들어, 액정 표시 장치(예를 들어, 액정 텔레비전)에도 적용된다.
종래의 액정 텔레비전의 박막 트랜지스터에는 반도체막으로서 비정질 실리콘막이 사용되는 일이 많다. 이것은 비정질 실리콘막으로 형성한 박막 트랜지스터가 비교적 제작하기 쉬운 구조라고 생각되기 때문이다.
비정질 실리콘막으로 형성한 박막 트랜지스터의 구조로서 특히 역 스태거 구조가 흔히 사용된다. 역 스태거 구조의 박막 트랜지스터에서는 다른 구조의 박막 트랜지스터보다 제작에 필요한 마스크 개수가 적으므로 공정이 간편하고 특히 비용 면에서 유리하다.
또한, 마스크 개수를 더 줄이기 위하여 다계조 마스크(하프 톤 마스크 또는 그레이 톤 마스크)를 사용하는 기술이 널리 알려져 있다(예를 들어, 특허 문헌 1).
일본국 특개2009-55013호 공보
그러나, 역 스태거 구조의 박막 트랜지스터의 경우라도, 예를 들어, 액정 표시 장치의 액티브 매트릭스 기판을 제작할 때는 화소 전극까지 형성하는 데 5장의 마스크가 필요하다. 즉, 도전막 위에 제공된 제 1 마스크를 사용하여 게이트 전극을 형성하고, 반도체막 위에 제공된 제 2 마스크를 사용하여 반도체막을 섬 형상으로 가공하고, 다른 도전막 위에 제공된 제 3 마스크를 사용하여 소스 전극 및 드레인 전극을 형성하면서 채널 에칭하고, 패시베이션막 위의 제 4 마스크를 사용하여 소스 전극 및 드레인 전극 중 어느 한쪽과 화소 전극이 접속되는 개구부를 형성하고, 투명 도전막 위에 제공된 제 5 마스크를 사용하여 화소 전극을 형성한다.
또한, 다계조 마스크는 제작에 비교적 고도의 기술이 요구되기 때문에 가격이 비싸다. 따라서, 가능한 한 다계조 마스크를 사용하지 않고 마스크 개수를 저감하고 싶다는 요청이 있다.
본 발명의 일 형태는 다계조 마스크를 사용하지 않고 마스크 개수를 줄이고, 간편한 공정을 사용하는 반도체 장치의 제작 방법을 제공하는 것을 과제로 한다.
본 발명의 일 형태는 상기 제 2 마스크를 사용하여 반도체막을 섬 형상으로 가공하는 공정을 생략하고, 상기 제 4 마스크를 사용하여 패시베이션막에 개구부를 형성할 때 반도체막을 섬 형상으로 가공하는 반도체 장치의 제작 방법이다.
본 발명의 일 형태는 게이트 전극을 형성하고, 상기 게이트 전극을 덮어 게이트 절연막, 반도체막, 불순물 반도체막, 도전막을 이 순서로 적층하여 형성하고, 상기 도전막을 가공하여 소스 전극 및 드레인 전극을 형성하고, 상기 불순물 반도체막을 이격시키면서 상기 반도체막의 상부를 가공하여 소스 영역 및 드레인 영역을 형성하고 상기 소스 영역 및 드레인 영역과 중첩되지 않는 부분의 상부가 제거된 반도체층을 형성하고, 상기 게이트 절연막, 상기 반도체층, 상기 소스 영역 및 드레인 영역, 상기 소스 전극 및 드레인 전극 위에 패시베이션막을 형성하고, 상기 패시베이션막 위에 에칭 마스크를 형성하고, 상기 에칭 마스크에 의하여 상기 소스 전극 또는 드레인 전극에 도달되는 개구부를 형성하면서 상기 패시베이션막, 상기 반도체층, 및 상기 게이트 절연막을 섬 형상으로 가공하고, 상기 에칭 마스크를 제거하고, 상기 게이트 절연막 및 상기 패시베이션막 위에 또 다른 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
또는, 상기 패시베이션막과 상기 반도체층을 섬 형상으로 가공할 때 게이트 절연막이 가공되지 않아도 좋다. 따라서, 본 발명의 일 형태는 게이트 전극을 형성하고, 상기 게이트 전극을 덮어 게이트 절연막, 반도체막, 불순물 반도체막, 도전막을 이 순서로 적층하여 형성하고, 상기 도전막을 가공하여 소스 전극 및 드레인 전극을 형성하고, 상기 불순물 반도체막을 이격시키면서 상기 반도체막의 상부를 가공하여 소스 영역 및 드레인 영역을 형성하고, 상기 소스 영역 및 드레인 영역과 중첩되지 않는 부분의 상부가 제거된 반도체층을 형성하고, 상기 게이트 절연막, 상기 반도체층, 상기 소스 영역 및 드레인 영역, 상기 소스 전극 및 드레인 전극 위에 패시베이션막을 형성하고, 상기 패시베이션막 위에 에칭 마스크를 형성하고, 상기 에칭 마스크에 의하여 상기 소스 전극 및 드레인 전극에 도달되는 개구부를 형성하면서 상기 패시베이션막과 상기 반도체층을 섬 형상으로 가공하고, 상기 에칭 마스크를 제거하고, 상기 게이트 절연막 및 상기 패시베이션막 위에 또 다른 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
상기 구성에서 상기 또 다른 전극 위에는 패시베이션막이 더 제공되는 것이 바람직하다.
상기 구성에서 상기 게이트 전극은 하지막이 제공된 기판 위에 형성되는 것이 바람직하다. 기판이 예를 들어, 유리 기판인 경우에는, 기판에 포함되는 불순물이 반도체층에 침입되는 것을 방지할 수 있기 때문이다. 특히, 상기 패시베이션막 및 상기 반도체층을 에칭하는 공정에서 상기 게이트 절연막도 에칭되는 경우에는, 하지막이 제공되지 않으면 기판이 노출되고 또한 기판이 에칭되기 때문에 하지막이 제공되는 장점이 크다.
상기 구성에서 상기 게이트 전극은 기판 위에 형성되고, 상기 또 다른 전극을 형성한 후에 상기 기판의 단부의 일부분이 상기 게이트 절연막 및 상기 패시베이션막을 제거하는 에칭액에 침지되어 상기 게이트 전극과 동일 층으로 형성된 단자 전극을 노출시킴으로써 외부 단자에 접속되는 부분을 형성할 수 있다.
상기 구성에서 상기 패시베이션막과 상기 반도체층을 섬 형상으로 가공한 후에 상기 섬 형상으로 가공된 상기 반도체층이 노출된 부분에 절연화 처리를 행하는 것이 바람직하다. 상기 반도체층이 노출된 부분에 불순물 등이 침입되는 것을 방지할 수 있기 때문이다.
상기 구성에서 상기 절연화 처리로서 산소 플라즈마를 사용한 산화 처리를 사용할 수 있다.
상기 구성에서 상기 반도체막은 결정성 반도체막 위에 비정질 부분을 함유한 반도체막이 제공된 적층 반도체막인 것이 바람직하다. 결정성 반도체막에 의하여 온 전류를 높이고, 비정질 부분을 함유한 반도체막에 의하여 오프 전류를 낮출 수 있기 때문이다.
또한, 본 명세서에서 반도체 장치를 설명할 때 트랜지스터로서 화소 트랜지스터를 예시하지만, 이것에 한정되지 않고, 본 발명의 일 형태인 반도체 장치는 화소 트랜지스터 외의 트랜지스터라도 좋고, 화소 트랜지스터 외의 트랜지스터를 포함하는 것이라도 좋다.
또한, 본 명세서에서 막이란 이후 가공됨을 전제로 한 것이고, 피형성 면 위에 대략 균일하게 형성된 것을 가리킨다. 층이란 막을 가공한 것이거나 또는 피형성 면 위에 대략 균일하게 형성되고 이후 가공하지 않아도 좋은 것을 가리킨다.
본 발명의 일 형태에 따르면, 다계조 마스크를 사용하지 않고 마스크 개수를 줄이고 간략한 공정으로 반도체 장치를 제작할 수 있다.
도 1a 내지 도 1c는 본 발명의 일 형태인 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 2a 내지 도 2c는 본 발명의 일 형태인 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 3a 내지 도 3c는 본 발명의 일 형태인 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 4a 내지 도 4c는 본 발명의 일 형태인 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 5a 내지 도 5c는 본 발명의 일 형태인 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 6은 본 발명의 일 형태인 반도체 장치의 제작 방법을 설명하기 위한 상면도.
도 7a 및 도 7b는 본 발명의 일 형태인 반도체 장치의 제작 방법을 설명하기 위한 도면.
도 8a는 본 발명의 일 형태를 적용한 반도체 장치를 설명하기 위한 상면도이고, 도 8b는 본 발명의 일 형태를 적용한 반도체 장치를 설명하기 위한 단면도.
도 9는 본 발명의 일 형태를 적용한 반도체 장치를 설명하기 위한 도면.
도 10a 및 도 10b는 본 발명의 일 형태를 적용한 반도체 장치를 설명하기 위한 도면.
도 11은 본 발명의 일 형태를 적용한 반도체 장치를 설명하기 위한 도면.
이하, 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 기재한 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
우선, 본 발명의 일 형태인 반도체 장치(액정 표시 장치의 액티브 매트릭스 기판)의 제작 방법에 대하여 설명한다. 또한, 이하에 반도체 장치 중 하나로서 액정 표시 장치를 예시하여 설명하지만, 이것에 한정되지 않는다. 이하에 설명하는 제작 방법을 적용하여, 예를 들어, EL 표시 장치를 제작하여도 좋다.
우선, 기판(100) 위에 하지막(102)을 형성한다. 다만, 이것에 한정되지 않고, 기판(100)이 석영 기판인 경우 등 하지막이 필요하지 않으면 하지막(102)이 제공되지 않아도 좋다.
기판(100)은 절연성 기판이다. 기판(100)으로서, 예를 들어, 유리 기판, 석영 기판, 세라믹 기판 외 본 제작 공정의 처리 온도에 견딜 수 있을 정도의 내열성을 갖는 플라스틱 기판 등을 사용할 수 있다. 기판(100)이 유리 기판인 경우에는, 제 1 세대(예를 들어, 320mm×400mm) 내지 제 10 세대(예를 들어, 2950mm×3400mm)의 기판을 사용하면 좋지만, 이것에 한정되지 않는다.
하지막(102)은, 예를 들어, 플라즈마 CVD법을 사용하여 절연성 재료(예를 들어, 질화실리콘, 질화산화실리콘, 산화질화실리콘 또는 산화실리콘 등)막을 형성하면 좋다. 또한, 하지막(102)은 단층으로 형성하여도 좋고, 복수의 층을 적층하여 형성하여도 좋다. 여기서는, 예를 들어, 질화실리콘층으로 한다.
또한, 질화산화실리콘이란 그 조성으로서 산소보다 질소의 함유량이 많은 것이고, 바람직하게는 러더퍼드 후방(後方) 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방(前方) 산란법(HFS: Hydrogen Forward Scattering)를 사용하여 측정한 경우에, 조성 범위로서 산소가 5at.% 내지 30at.%, 질소가 20at.% 내지 55at.%, 실리콘이 25at.% 내지 35at.%, 수소가 10at.% 내지 30at.%의 범위로 함유되는 것을 가리킨다.
또한, 산화질화실리콘이란 그 조성으로서 질소보다 산소의 함유량이 많은 것이고, 바람직하게는 RBS 및 HFS을 사용하여 측정한 경우에, 조성 범위로서 산소가 50at.% 내지 70at.%, 질소가 0.5at.% 내지 15at.%, 실리콘이 25at.% 내지 35at.%, 수소가 0.1at.% 내지 10at.%의 범위로 함유되는 것을 가리킨다.
다만, 산화질화실리콘 또는 질화산화실리콘을 구성하는 원자의 합계를 100at.%로 한 경우에, 질소, 산소, 실리콘, 및 수소의 함유 비율이 상기 범위 내에 포함되는 것으로 한다.
다음에, 하지막(102) 위에 제 1 도전막(104)을 형성한다.
제 1 도전막(104)은, 예를 들어, 스퍼터링법을 사용하여 형성하는 금속막, 또는 일 도전형의 불순물 원소가 첨가된 반도체막 등이다. 또한, 제 1 도전막(104)이 되는 도전막은 단층으로 형성하여도 좋고, 복수의 층을 적층하여 형성하여도 좋다. 예를 들어, Ti층으로 Al층을 협지한 3층의 적층 구조로 하면 좋다.
다음에, 제 1 도전막(104) 위에 제 1 에칭 마스크(106)를 형성한다(도 1a 참조).
제 1 에칭 마스크(106)를 형성하기 위하여 레지스트 재료를 피형성 면의 전체 면에 형성하고, 포토리소그래피법을 사용하여 패턴을 형성하면 좋다. 여기서는, 제 1 도전막(104) 위의 전체 면에 레지스트 재료를 형성하고, 포토리소그래피법을 사용하여 제 1 에칭 마스크(106)를 형성하면 좋다.
다음에, 제 1 에칭 마스크(106)를 사용하여 제 1 도전막(104)을 에칭함으로써 제 1 도전층(108)을 형성한다(도 1b 참조). 제 1 도전층(108)은 적어도 게이트 전극과 게이트 배선을 구성한다.
그리고, 제 1 에칭 마스크(106)를 제거한다.
제 1 도전층(108)을 덮어 제 1 절연막(110)을 형성한다. 제 1 절연막(110)은 적어도 게이트 절연막을 구성한다.
제 1 절연막(110)은, 예를 들어, 플라즈마 CVD법으로 절연성 재료를 사용하여 형성하면 좋다. 또한, 제 1 절연막(110)은 단층으로 형성하여도 좋고, 복수의 층을 적층하여 형성하여도 좋다. 여기서는, 예를 들어, 질화실리콘층 위에 산화질화실리콘층이 적층된 2층의 적층 구조로 한다.
또한, 여기서, 제 1 절연막(110) 표면을 N2O 가스에 의하여 발생시킨 플라즈마에 노출하는 것이 바람직하다. 그 이유는 N2O 가스에 의하여 발생시킨 플라즈마에 제 1 절연막(110) 표면을 노출함으로써 제 1 절연막(110) 표면을 산화하고, 그 위에 형성되는 제 1 반도체막(112)의 결정성을 향상시킬 수 있기 때문이다. 여기서, 플라즈마를 발생시키는 가스는 N2O 가스에 한정되지 않고, 제 1 절연막(110) 표면을 산화시킬 수 있는 가스(산화성 가스 또는 산소를 함유한 가스)라면 좋다.
다음에, 제 1 절연막(110) 위에 제 1 반도체막(112)을 형성한다.
제 1 반도체막(112)은 캐리어 이동도가 높은 반도체 재료로 형성하면 좋고, 바람직하게는 결정성 반도체로 형성한다. 결정성 반도체로서, 예를 들어, 미결정 반도체를 들 수 있다. 여기서, 미결정 반도체란 비정질과 결정 구조(단결정, 다결정을 포함함)의 중간적인 구조를 갖는 반도체를 말한다. 미결정 반도체는 자유 에너지가 안정적인 제 3 상태를 갖는 반도체이며, 단거리 질서를 갖고, 격자 변형을 갖는 결정질 반도체이며, 결정립경이 2nm 이상 200nm 이하, 바람직하게는 10nm 이상 80nm 이하, 더 바람직하게는 20nm 이상 50nm 이하이고 기둥 형상 또는 침(針) 형상 결정립이 기판 표면에 대하여 법선 방향으로 성장하는 반도체다. 따라서, 기둥 형상 또는 침 형상 결정립의 계면에 결정립계가 형성될 경우도 있다. 또한, 여기서 말하는 결정립경이란 기판 표면에 대하여 평행한 면에서의 결정립의 최대 직경을 가리킨다. 또한, 결정립은 비정질 반도체 영역과, 단결정으로 간주되는 미소 결정인 결정자를 갖는다. 또한, 결정립은 쌍정(twin crystal)을 갖는 경우도 있다.
미결정 반도체로서는 미결정 실리콘을 사용하면 좋다. 미결정 반도체 중 하나인 미결정 실리콘에서는 라만 스펙트럼의 피크가 단결정 실리콘을 나타내는 520cm-1보다 저파수 쪽으로 시프트한다. 즉, 단결정 실리콘을 나타내는 520cm-1과 비정질 실리콘을 나타내는 480cm-1 사이에 미결정 실리콘의 라만 스펙트럼의 피크가 있다. 또한, 미결합수(댕글링 본드)를 종단하기 위하여 수소 또는 할로겐을 적어도 1at.% 함유시킨다. 또한, He, Ar, Kr, 또는 Ne 등의 희가스 원소를 함유시켜 격자 변형을 더 촉진시킴으로써, 안정성이 높아지고 양호한 미결정 반도체를 얻을 수 있다.
또한, 결정성 반도체막에 함유되는 산소 및 질소의 농도(2차 이온 질량 분석법에 의한 측정값)를 낮게 하면, 바람직하게는 1×1018cm-3 미만으로 하면, 결정성을 높일 수 있다.
제 1 반도체막(112) 위에 제 2 반도체막(114)을 형성한다.
제 2 반도체막(114)은 버퍼층으로서 기능하기 때문에 제 1 반도체막(112)보다 캐리어 이동도가 낮은 반도체 재료로 형성하면 좋다. 바람직하게는 비정질 반도체와 미소 반도체 결정립을 갖고, 종래의 비정질 반도체와 비교하여 일정 광전류법(CPM: Constant Photocurrent Method)이나 포토루미네센스 분광 측정으로 측정되는 Urbach단의 에너지가 작고 결함 흡수 스펙트럼량이 적은 반도체막이다. 이러한 반도체막은 종래의 비정질 반도체막과 비교하여 결함이 적고, 가전자 대역의 밴드 에지(이동도 에지)에서의 준위의 테일(아래쪽 부분)의 경사가 급준한 질서성이 높은 반도체막이다. 이러한 반도체막을 “비정질 부분을 포함하는 반도체막”이라고 부른다.
제 2 반도체막(114)은 할로겐 및 질소 중 적어도 어느 쪽을 함유하여도 좋다. 질소가 함유된 경우에는, NH기 또는 NH2기로서 함유하여도 좋다.
또한, 여기서, 제 1 반도체막(112)과 제 2 반도체막(114)의 계면 영역은 미결정 반도체 영역 및 상기 미결정 반도체 영역 사이에 충전되는 비정질 반도체 영역을 갖는다. 구체적으로는, 제 1 반도체막(112)으로부터 뿔 형상으로 연장된 미결정 반도체 영역과, 제 2 반도체막(114)과 같은 ‘비정질 부분을 함유한 반도체 영역’으로 구성된다.
제 2 반도체막(114)을 사용하여 버퍼층이 제공되기 때문에 트랜지스터의 오프 전류를 작게 할 수 있다. 또한, 상기 계면 영역에 뿔 형상으로 연장된 미결정 반도체 영역을 갖기 때문에 세로 방향(두께 방향)의 저항, 즉, 제 2 반도체막(114)과, 불순물 반도체막(116)으로 구성되는 소스 영역 또는 드레인 영역 사이의 저항을 낮출 수 있고, 트랜지스터의 온 전류를 높일 수 있다. 이로써, 종래의 비정질 반도체를 적용한 경우와 비교하여 오프 전류를 충분히 저감시키면서 온 전류가 저하되는 것도 억제할 수 있기 때문에, 트랜지스터의 스위칭 특성을 향상시킬 수 있다.
또한, 완성된 트랜지스터에서 제 1 반도체막(112)으로 형성되는 제 1 반도체층이 얇아지면 온 전류가 저하되고, 제 1 반도체막(112)으로 형성되는 제 1 반도체층이 두꺼워지면 제 1 반도체막(112)으로 형성되는 제 1 반도체층과 이후 형성되는 제 2 도전층의 접촉 면적이 넓어져 오프 전류가 증대한다. 따라서, 온/오프비를 높이기 위해서는 제 1 반도체막(112)을 두껍게 하고, 또한, 후술하는 바와 같이, 제 1 반도체막(112)으로 형성되는 제 1 반도체층을 함유한 박막 적층체 측벽에 절연화 처리를 행하는 것이 바람직하다.
상기 미결정 반도체 영역은 대부분이 제 1 반도체막(112)으로부터 제 2 반도체막(114)을 향하여 선단이 좁아지는 뿔 형상 결정립으로 구성되면 좋다. 또는, 대부분이 제 1 반도체막(112)으로부터 제 2 반도체막(114)을 향하여 폭이 넓어지는 결정립으로 구성되어도 좋다.
상기 계면 영역에서 미결정 반도체 영역이 제 1 반도체막(112)으로부터 제 2 반도체막(114)을 향하여 선단이 좁아지는 뿔 형상으로 연장된 결정립인 경우에는, 제 1 반도체막(112) 쪽이 제 2 반도체막(114) 쪽과 비교하여 미결정 반도체 영역이 차지하는 비율이 더 높다. 미결정 반도체 영역은 제 1 반도체막(112) 표면으로부터 두께 방향으로 성장하지만, 원료 가스에서 퇴적성 가스(예를 들어, 실란)에 대한 수소의 유량이 작거나(즉, 희석률이 낮거나) 질소를 함유한 원료 가스의 농도가 높으면, 미결정 반도체 영역에서의 결정 성장이 억제되어 결정립이 뿔 형상이 되기 때문에 퇴적되어 형성되는 반도체의 대부분이 비정질 반도체가 된다.
또한, 상기 계면 영역은 질소, 특히 NH기 또는 NH2기를 함유하는 것이 바람직하다. 이것은 미결정 반도체 영역에 포함되는 결정 계면, 미결정 반도체 영역과 비정질 반도체 영역의 계면에서 질소, 특히 NH기 또는 NH2기가 실리콘 원자의 댕글링 본드와 결합되면 결함을 저감시키고 캐리어가 흐르기 쉬워지기 때문이다. 따라서, 질소, 바람직하게는 NH기 또는 NH2기를 1×1020cm-3 내지 1×1021cm-3의 농도로 함유하면, 실리콘 원자의 댕글링 본드를 질소, 바람직하게는 NH기 또는 NH2기로 가교하기 쉬워져 캐리어가 더 흐르기 쉬워진다. 결과적으로, 결정립계나 결함에서 캐리어의 이동을 촉진하는 결합이 생겨 상기 계면 영역의 캐리어 이동도가 향상한다. 따라서, 트랜지스터의 전계 효과 이동도가 향상된다.
또한, 상기 계면 영역의 산소 농도를 저감시킴으로써 미결정 반도체 영역과 비정질 반도체 영역의 계면 또는 결정립 사이의 계면에서의 결함 밀도를 저감시켜 캐리어의 이동을 저해하는 결합을 저감할 수 있다.
다음에, 제 2 반도체막(114) 위에 불순물 반도체막(116)을 형성한다.
불순물 반도체막(116)은 일 도전형을 부여하는 불순물 원소를 첨가한 반도체로 형성한다. 트랜지스터가 n형인 경우에는, 일 도전형을 부여하는 불순물 원소를 첨가한 반도체로서, 예를 들어, P 또는 As를 첨가한 실리콘을 들 수 있다. 또는, 트랜지스터가 p형인 경우에는, 일 도전형을 부여하는 불순물 원소로서, 예를 들어, B를 첨가할 수도 있지만, 트랜지스터를 n형으로 하는 것이 바람직하다. 따라서, 여기서는 일례로서 P를 첨가한 실리콘을 사용한다. 또한, 불순물 반도체막(116)은 비정질 반도체로 형성하여도 좋고, 미결정 반도체 등 결정성 반도체로 형성하여도 좋다.
또한, 제 1 절연막(110)에서 불순물 반도체막(116)까지 동일 챔버 내에서 연속적으로 형성하는 것이 바람직하다. 제 1 절연막(110)에서 불순물 반도체막(116)까지 각각 층 사이의 계면에 불순물이 함유되는 것을 방지하기 위해서다.
다음에, 불순물 반도체막(116) 위에 제 2 도전막(118)을 형성한다.
제 2 도전막(118)은 제 1 도전막(104)과 마찬가지로 도전성 재료로 형성하면 좋다. 또한, 제 2 도전막(118)은 단층으로 형성하여도 좋고, 복수의 층을 적층하여 형성하여도 좋다. 예를 들어, Ti층으로 Al층을 협지한 3층의 적층 구조를 채용하여 형성한다.
다음에, 제 2 도전막(118) 위에 제 2 에칭 마스크(120)를 형성한다(도 1c 참조).
제 2 에칭 마스크(120)를 형성하기 위하여 제 1 에칭 마스크(106)와 마찬가지로 레지스트 재료를 피형성 면의 전체 면에 형성하고, 포토리소그래피법을 사용하여 패턴을 형성하면 좋다. 여기서는, 제 2 도전막(118) 위의 전체 면에 레지스트 재료를 형성하고, 포토리소그래피법을 사용하여 제 2 에칭 마스크(120)를 형성하면 좋다.
다음에, 제 2 에칭 마스크(120)를 사용하여 제 2 도전막(118)을 에칭함으로써 제 2 도전층(122)을 형성한다(도 2a 참조). 제 2 도전층(122)은 적어도 소스 전극 및 드레인 전극과, 소스 배선을 구성한다. 또한, 에칭에는 불소를 함유한 가스 또는 염소를 함유한 가스를 사용한 드라이 에칭을 적용할 수 있다.
제 2 에칭 마스크(120)를 사용하여 불순물 반도체막(116) 및 제 2 반도체막(114)을 에칭함으로써 불순물 반도체층(124) 및 제 2 반도체층(126)을 형성한다. 제 2 에칭 마스크(120)와 중첩되지 않는 부분의 제 1 반도체막(112)을 노출시키고 잔존시키도록 에칭한다(도 2b 참조). 또한, 에칭에 불소를 함유한 가스 또는 염소를 함유한 가스를 사용한 드라이 에칭을 적용할 수 있다.
또는, 제 2 에칭 마스크(120)를 사용하여 제 2 반도체막(114)이 잔존하도록 불순물 반도체막(116)을 에칭하여도 좋다. 제 2 에칭 마스크(120)와 중첩되지 않는 부분의 제 1 반도체막(112)을 잔존시키도록 에칭하면 좋다.
또한, 제 2 도전층(122)을 형성하는 공정과, 불순물 반도체층(124) 및 제 2 반도체층(126)을 형성하는 공정은 동시에 행하여도 좋다. 이 공정은 BCl3 가스와 Cl2 가스의 혼합 가스를 사용한 제 1 에칭과 CF4 가스를 사용한 제 2 에칭의 2단계로 이루어진 에칭 공정인 것이 바람직하다.
그리고, 제 2 에칭 마스크(120)를 제거한다.
다음에, 에칭된 제 1 반도체막(112), 제 2 반도체층(126), 불순물 반도체층(124), 제 2 도전층(122) 위에 제 2 절연막(128)을 형성한다.
제 2 절연막(128)은 제 1 절연막(110)과 마찬가지로 절연성 재료로 형성하면 좋다. 또한, 단층으로 형성하여도 좋고, 복수의 층을 적층하여 형성하여도 좋다. 여기서는, 예를 들어, 질화실리콘으로 형성하면 좋다.
다음에, 제 2 절연막(128) 위에 제 3 에칭 마스크(130)를 형성한다(도 2c 참조).
제 3 에칭 마스크(130)를 형성하기 위하여 제 1 에칭 마스크(106)와 마찬가지로 레지스트 재료를 피형성 면의 전체 면에 형성하고, 포토리소그래피법을 사용하여 패턴을 형성하면 좋다. 여기서는, 제 2 절연막(128) 위의 전체 면에 레지스트 재료를 형성하고, 포토리소그래피법을 사용하여 제 3 에칭 마스크(130)를 형성하면 좋다.
다음에, 제 3 에칭 마스크(130)를 사용하여 제 2 절연막(128)을 에칭함으로써 제 2 절연층(132)을 형성한다(도 3a 참조). 제 3 에칭 마스크(130)와 중첩되지 않는 부분의 제 2 도전층(122)을 노출시키도록 에칭한다.
여기서, 제 3 에칭 마스크(130)와 중첩되지 않는 부분의 에칭된 제 1 반도체막(112)도 에칭되어 섬 형상의 제 1 반도체층(134)을 형성한다. 또한, 제 1 절연막(110)도 에칭되어 제 1 절연층(135)을 형성한다(도 3a 참조).
제 3 에칭 마스크(130)와 중첩되지 않는 부분의 에칭된 제 1 반도체막(112)이 에칭되어 섬 형상의 제 1 반도체층(134)을 형성하고 제 1 절연막(110)이 에칭되어 제 1 절연층(135)을 형성하는 공정은 CHF3 가스와 He 가스의 혼합 가스를 사용한 제 1 에칭과, CF4 가스를 사용한 제 2 에칭과, HBr 가스와 CF4 가스와 O2 가스의 혼합 가스를 사용한 제 3 에칭과, CHF3 가스와 He 가스의 혼합 가스를 사용한 제 4 에칭의 4단계로 이루어진 에칭 공정인 것이 바람직하다. 또는, CF4 가스 대신에 SF6 가스를 사용하여도 좋다.
또한, 상기 공정 후에, 상술한 바와 같이, 제 1 반도체층(134)을 포함하는 박막 적층체의 측벽에 절연화 처리를 행하는 것이 바람직하다. 왜냐하면, 완성된 트랜지스터의 제 1 반도체층과 제 2 도전층이 접촉되면 오프 전류가 증대하는 경우가 많기 때문이다. 여기서, 절연화 처리로서, 박막 적층체 측벽을 산소 플라즈마 또는 질소 플라즈마에 노출하는 처리, 또는 박막 적층체의 측벽이 노출된 상태에서 절연막을 형성하고 상기 절연막을 이방성이 높은 에칭 방법에 의하여 기판(100) 표면에 수직인 방향의 에칭을 행함으로써 박막 적층체 측벽과 접촉되어 사이드 월 절연층을 형성하는 처리를 들 수 있다.
그리고, 제 3 에칭 마스크(130)를 제거한다.
다음에, 제 1 절연층(135) 및 제 2 절연층(132) 위에 제 3 도전막(136)을 형성한다.
제 3 도전막(136)은 투광성을 갖는 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 조성물을 사용하여 형성한 제 3 도전막(136)은 시트 저항이 10000Ω/□ 이하이고 또 파장 550nm에서의 투광률이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항률이 0.1Ω?cm 이하인 것이 바람직하다.
또한, 도전성 고분자로서 소위 π 전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 아닐린, 피롤, 및 티오펜 중 2종 이상의 공중합체 또는 그 유도체를 들 수 있다.
제 3 도전막(136)은, 예를 들어, 산화텅스텐을 함유한 인듐 산화물, 산화텅스텐을 함유한 인듐아연 산화물, 산화티타늄을 함유한 인듐 산화물, 산화티타늄을 함유한 인듐주석 산화물, 인듐주석 산화물(이하, ITO라고 함), 인듐아연 산화물, 산화실리콘을 첨가한 인듐주석 산화물 등을 사용하여 형성할 수 있다.
다음에, 제 3 도전막(136) 위에 제 4 에칭 마스크(138)를 형성한다(도 3b 참조).
제 4 에칭 마스크(138)를 형성하기 위하여 제 1 에칭 마스크(106)와 마찬가지로 레지스트 재료를 피형성 면의 전체 면에 형성하고, 포토리소그래피법을 사용하여 패턴을 형성하면 좋다. 여기서는, 제 3 도전막(136) 위의 전체 면에 레지스트 재료를 형성하고, 포토리소그래피법을 사용하여 제 4 에칭 마스크(138)를 형성하면 좋다.
제 4 에칭 마스크(138)를 사용하여 제 3 도전막(136)을 에칭함으로써 제 3 도전층(140)을 형성한다(도 3c 참조). 제 3 도전층(140)은 적어도 화소 전극을 구성한다.
또한, 제 1 도전층(108)과 제 3 도전층(140)이 접촉되는 영역과 그 영역과 인접된 소스 전극 및 드레인 전극이 제공된 영역의 고저차는 매우 크다. 제 1 도전층(108)과 제 3 도전층(140)이 접촉되는 영역에 포스트 스페이서(기둥 형상 스페이서)를 형성하면 좋다. 또한, EL 표시 장치의 경우에는, 이 영역에 발광층을 색깔마다 나누어 채색하기 위한 제방(bank)부가 제공되어도 좋다.
또한, 제 3 도전막(136)을 ITO로 형성한 경우에는, 유리 기판에 함유된 나트륨 등을 블로킹할 수 있기 때문에, 제 3 도전막(136)을 에칭하여 제 3 도전층(140)을 형성할 때 에칭 부분을 최소화하고 제 3 도전층(140)의 형성 영역을 넓히면 좋다. 또한, 예를 들어, 제 2 도전층(122)의 최상층이 Ti로 형성되는 경우에는, 제 1 반도체층(134)을 포함하는 박막 적층체의 측벽으로의 절연화 처리에 산소 플라즈마 처리를 사용하면, 제 2 도전층(122)과 제 3 도전층(140)의 콘택트부에 산화티타늄층이 형성되어 콘택트 저항을 상승시키는 하나의 원인이 된다. 그래서, 제 3 도전막(136)으로서 ITO막을 형성한 후에 250℃ 정도로 가열하면 콘택트 저항의 상승을 억제할 수 있다.
또한, 여기서는, 백 게이트 전극이 제 3 도전층(140)으로 형성되고, 제 1 도전층(108)과 제 3 도전층(140)이 접속된 듀얼 게이트형 박막 트랜지스터의 형태를 기재한다. 이와 같이 백 게이트 전극을 가짐으로써 박막 트랜지스터의 온 전류를 향상시킬 수 있다.
또는, 백 게이트 전극이 제 3 도전층(140)으로 형성되고, 제 1 도전층(108)과 제 3 도전층(140)이 접속되지 않아도 좋다. 이 때, 제 3 도전층(140)으로 형성되는 백 게이트 전극의 전위는 제 1 도전층(108)으로 형성되는 게이트 전극의 전위와 상이하므로, 박막 트랜지스터의 온 전류를 향상시킬 수 있을 뿐만 아니라 박막 트랜지스터의 임계 값 전압을 제어할 수도 있다.
또는, 백 게이트 전극이 제 3 도전층(140)과 상이한 층으로 형성되고, 제 1 도전층(108)과 제 3 도전층(140)이 접속되어도 좋다. 이와 같이, 백 게이트 전극을 가짐으로써 박막 트랜지스터의 온 전류를 향상시킬 수 있다.
또는, 백 게이트 전극이 제 3 도전층(140)과 상이한 층으로 형성되고, 제 1 도전층(108)과 제 3 도전층(140)이 접속되지 않아도 좋다. 이와 같이, 백 게이트 전극을 가짐으로써 박막 트랜지스터의 온 전류를 향상시킬 수 있을 뿐만 아니라 박막 트랜지스터의 임계 값 전압을 제어할 수도 있다.
다만, 상기 내용에 한정되지 않고, 백 게이트 전극이 제공되지 않아도 좋다.
상술한 바와 같이, 다계조 마스크를 사용하지 않고, 4개의 마스크를 사용하여 화소 전극까지 형성할 수 있다. 도 6은 완성된 반도체 장치의 상면도(레이아웃 도면)의 일례를 도시한 것이다. 또한, 도시하지 않지만, 본 발명의 일 형태에서는 투과 영역만이 개구된 블랙 매트릭스층을 제공하는 것이 바람직하다. 여기서, 블랙 매트릭스층은 유기 수지로 형성되는 것이 바람직하다.
또는, 패시베이션층이 되는 제 2 절연층(132)과 제 1 반도체층(134)이 계단 형상을 갖도록 가공하여도 좋다. 이 제작 방법에 대하여 이하에 설명한다.
우선, 상기 설명한 제작 방법과 마찬가지로 제 3 에칭 마스크(130)를 사용하여 제 2 절연막(128)을 에칭함으로써, 제 2 절연층(132)을 형성하고, 섬 형상의 제 1 반도체층(134) 및 제 1 절연층(135)을 형성하는 공정까지 행한다(도 3a 참조).
제 3 에칭 마스크(130)를 사용하여 제 2 절연막(128)을 에칭함으로써 제 2 절연층(132)을 형성하고, 섬 형상의 제 1 반도체층(134) 및 제 1 절연층(135)을 형성하는 공정은 CHF3 가스와 He 가스의 혼합 가스를 사용한 제 1 에칭과, CF4 가스를 사용한 제 2 에칭과, HBr 가스와 CF4 가스와 O2 가스의 혼합 가스를 사용한 제 3 에칭과, CHF3 가스와 He 가스의 혼합 가스를 사용한 제 4 에칭의 4단계로 이루어진 에칭 공정인 것이 바람직하다. 또는, CF4 가스 대신에 SF6 가스를 사용하여도 좋다.
상기 공정 후에, 제 3 에칭 마스크(130)를 축소시킴으로써 축소 에칭 마스크(130S)를 형성한다(도 4a 참조). 제 3 에칭 마스크(130)를 축소시키는 방법으로서 산소 플라즈마에 의한 애싱을 사용하면 좋다.
다음에, 축소 에칭 마스크(130S)를 사용하여 제 2 절연층(132)을 에칭함으로써 제 2 절연층(137)을 형성한다(도 4b 참조).
이 공정은 CHF3 가스와 He 가스의 혼합 가스를 사용한 에칭 공정인 것이 바람직하다.
여기서, 상기 설명한 제작 방법과 마찬가지로 제 1 반도체층(134)을 포함하는 박막 적층체의 측벽에 절연화 처리를 행하는 것이 바람직하다.
다음에, 축소 에칭 마스크(130S)를 제거하고, 하지막(102) 및 제 2 절연층(137) 위에 제 3 도전막(136)을 형성한다. 그리고, 제 3 도전막(136) 위에 제 4 에칭 마스크(138)를 형성한다(도 4b 참조).
다음에, 제 4 에칭 마스크(138)를 사용하여 제 3 도전막(136)을 에칭함으로써 제 3 도전층(140)을 형성한다(도 4c 참조). 제 3 도전층(140)은 적어도 화소 전극을 구성한다.
상술한 바와 같이, 마스크 개수를 늘리지 않고, 패시베이션층이 되는 제 2 절연층(137)과 제 1 반도체층(134)을 계단 형상으로 할 수 있다. 패시베이션층이 되는 제 2 절연층(137)과 제 1 반도체층(134)을 계단 형상으로 함으로써 그 후의 공정에서 배향막을 형성하고, 상기 배향막에 행하는 러빙 처리의 불균일을 줄이고 양호하게 행할 수 있다.
또한, 제 3 도전층(140)까지 형성한 후에, 제 2 절연층(137) 및 제 3 도전층(140) 위에 패시베이션막이 더 형성되어도 좋다.
또는, 상기 패시베이션막과 상기 반도체층을 섬 형상으로 가공할 때 게이트 절연막이 가공되지 않아도 좋다. 이 제작 방법에 대하여 이하에 설명한다.
우선, 상기 설명한 제작 방법과 마찬가지로 제 3 에칭 마스크(130)를 사용하여 제 2 절연막(128)을 에칭함으로써 제 2 절연층(132)을 형성한다(도 5a 참조). 제 3 에칭 마스크(130)와 중첩되지 않는 부분의 제 2 도전층(122)을 노출시키도록 에칭한다.
여기서, 제 3 에칭 마스크(130)와 중첩되지 않는 부분의 에칭된 제 1 반도체막(112)도 에칭되어 섬 형상의 제 1 반도체층(134)을 형성한다(도 5a 참조).
제 3 에칭 마스크(130)와 중첩되지 않는 부분의 에칭된 제 1 반도체막(112)이 에칭되어 섬 형상의 제 1 반도체층(134)이 형성되는 공정은 CF4 가스를 사용한 제 1 에칭과, HBr 가스와 CF4 가스와 O2 가스의 혼합 가스를 사용한 제 2 에칭의 2단계로 이루어진 에칭 공정인 것이 바람직하다. 또는, CF4 가스 대신에 SF6 가스를 사용하여도 좋다.
또한, 상기 공정 후에, 상술한 바와 같이, 제 1 반도체층(134)을 포함하는 박막 적층체의 측벽에 절연화 처리를 행하는 것이 바람직하다.
그리고, 제 3 에칭 마스크(130)를 제거한다.
다음에, 제 1 절연막(110) 및 제 2 절연층(132) 위에 제 3 도전막(136)을 형성한다.
다음에, 제 3 도전막(136) 위에 제 4 에칭 마스크(138)를 형성한다(도 5b 참조).
제 4 에칭 마스크(138)를 형성하기 위하여 제 1 에칭 마스크(106)와 마찬가지로 레지스트 재료를 피형성 면의 전체 면에 형성하고, 포토리소그래피법을 사용하여 패턴을 형성하면 좋다. 여기서는, 제 3 도전막(136) 위의 전체 면에 레지스트 재료를 형성하고, 포토리소그래피법을 사용하여 제 4 에칭 마스크(138)를 형성하면 좋다.
제 4 에칭 마스크(138)를 사용하여 제 3 도전막(136)을 에칭함으로써 제 3 도전층(140)을 형성한다(도 5c 참조). 제 3 도전층(140)은 적어도 화소 전극을 구성한다.
또한, 제 1 도전층(108)으로 구성되는 게이트 전극의 반대 측에서 제 1 반도체층(134)의 노출된 부분과 중첩하여 제 2 절연층(132) 위에 백 게이트 전극을 제공하여도 좋다.
상술한 바와 같이, 다계조 마스크를 사용하지 않고, 4개의 마스크를 사용하여 화소 전극까지 형성할 수 있다.
또한, 제 3 도전층(140)까지 형성한 후에 제 2 절연층(132) 및 제 3 도전층(140) 위에 패시베이션막이 더 형성되어도 좋다.
또한, 본 발명의 일 형태인 반도체 장치의 제작 방법은 제 1 반도체층이 제공되지 않는 반도체 장치에 적용하여도 좋다. 즉, 반도체층이 비정질 반도체층만으로 이루어진 박막 트랜지스터에 본 발명의 일 형태인 상기 반도체 장치의 제작 방법을 적용하여도 좋다.
상기 설명한 바와 같이 제작한 액정 표시 장치의 액티브 매트릭스 기판은 기판 위의 게이트 전극을 구성하는 제 1 도전층(108)의 모든 영역이 절연막으로 덮인다. 따라서, 외부로부터 제 1 도전층(108)에 신호를 입력하기 어렵다. 그래서, 제 1 도전층(108)으로 구성되는 단자 전극을 노출시키는 방법의 일례에 대하여 이하에 설명한다.
단자 전극을 노출시키시 위해서는 화소 전극이 되는 제 3 도전층(140)을 형성한 후에 기판(100)의 단부의 일부분을 제 1 절연막(110) 및 상기 제 2 절연층(132)을 제거하는 에칭액에 침지하면 좋다.
도 7a는 기판(100)의 단부의 일부분을 에칭액(200)에 침지하는 상태를 도시한 것이다. 또한, 도 7b에 도시한 바와 같이, 기판(100)을 기울여 에칭액(200)에 침지하여도 좋다.
여기서, 제 1 도전층(108)을 구리로 형성한 경우에는, 에칭액(200)으로서 희불산을 사용하면 좋다.
다만, 본 발명의 일 형태인 반도체 장치의 제작 방법은 본 실시형태의 기재에 한정되지 않고, 그 외 방법으로 단자 전극을 노출시켜도 좋다.
여기서, 단자 전극이 노출된 액티브 매트릭스 기판에 FPC를 접속시켰을 때의 액정 표시 장치의 단면도에 대하여 설명한다. 즉, 상기 설명한 바와 같이 제작한 액티브 매트릭스 기판에 셀 공정과 모듈 공정을 행한다. 다만, 셀 공정과 모듈 공정은 이하의 설명에 한정되지 않는다.
셀 공정에서는 상술한 공정으로 제작한 액티브 매트릭스 기판과 이것에 대향하는 기판(이하, 대향 기판이라고 함)을 접합하여 액정을 주입한다. 우선, 대향 기판의 제작 방법에 대하여 이하에 간단하게 설명한다. 또한, 대향 기판 위에 형성하는 막은 단층으로 형성하여도 좋고, 복수의 층을 적층하여 형성하여도 좋다.
먼저, 기판 위에 차광층을 형성하고, 차광층 위에 적색, 녹색, 청색 중 어느 색깔의 컬러 필터층을 형성하고, 컬러 필터층 위에 화소 전극층을 선택적으로 형성하고, 화소 전극층 위에 리브(rib)를 형성한다.
차광층으로서 차광성을 갖는 재료막을 선택적으로 형성한다. 차광성을 갖는 재료로서, 예를 들어, 흑색 수지(카본 블랙)를 함유한 유기 수지를 사용할 수 있다. 또는 크롬막 또는 크롬을 주성분으로 하는 재료막의 적층막을 사용하여도 좋다. 크롬을 주성분으로 하는 재료막이란 크롬, 산화크롬, 또는 질화크롬을 함유한 막을 가리킨다. 차광층에 사용하는 재료는 차광성을 갖는 것이면 특별히 한정되지 않는다. 차광성을 갖는 재료의 막을 선택적으로 형성하기 위해서는 포토리소그래피법 등을 사용한다.
컬러 필터층은 백 라이트로부터 백색 광이 조사되었을 때 적색, 녹색, 청색 중 어느 색깔의 빛만 통과시킬 수 있는 유기 수지막을 사용하여 선택적으로 형성하면 좋다. 컬러 필터층은 나누어 채색함으로써 선택적으로 형성할 수 있다. 컬러 필터층의 배열로서 스트라이프 배열, 델타 배열, 또는 정방 배열을 사용하면 좋다.
대향 기판 위의 화소 전극층은 액티브 매트릭스 기판이 갖는 화소 전극을 형성하는 제 3 도전층(140)과 마찬가지로 형성할 수 있다. 다만, 선택적으로 형성할 필요가 없으므로 대향 기판 위의 전체 면에 형성하면 좋다.
화소 전극층 위의 리브는 시야각을 확대하기 위하여 형성되는 것이고 패턴 형성된 유기 수지막이다. 또한, 특별히 필요가 없는 경우에는 형성하지 않아도 좋다.
또한, 대향 기판의 제작 방법은 그 외 다양한 형태를 가질 수 있다. 예를 들어, 컬러 필터층을 형성한 후 화소 전극층을 형성하기 전에 오버 코트층을 형성하여도 좋다. 오버 코트층을 형성함으로써 화소 전극층이 형성되는 면의 평탄성을 향상시킬 수 있으므로 수율이 향상된다. 또한, 컬러 필터층에 함유되는 재료의 일부가 액정 재료 내에 침입하는 것을 방지할 수 있다. 오버 코트층에는 아크릴 수지 또는 에폭시 수지를 베이스로 한 열 경화성 재료가 사용된다.
또한, 리브를 형성하기 전 또는 형성한 후에 스페이서로서 포스트 스페이서(기둥 형상 스페이서)를 형성하여도 좋다. 포스트 스페이서란 액티브 매트릭스 기판과 대향 기판 사이의 갭을 일정하게 유지하기 위하여 대향 기판 위에 일정한 간격으로 형성하는 구조물을 가리킨다. 비즈 스페이서(구 형상 스페이서)를 사용하는 경우에는 포스트 스페이서를 형성하지 않아도 좋다.
다음에, 배향막을 액티브 매트릭스 기판 및 대향 기판에 형성한다. 배향막은, 예를 들어, 폴리이미드 수지 등을 유기 용제에 용해시키고, 이것을 인쇄법 또는 스핀 코팅법 등으로 도포하고, 유기 용매를 증류 제거한 후 기판을 소성함으로써 형성한다. 형성되는 배향막의 막 두께는 일반적으로 약 50nm 이상 100nm 이하 정도로 한다. 액정 분자가 일정한 프리틸트각을 갖고 배향되도록 배향막에 러빙 처리를 실시하면 좋다. 러빙 처리는, 예를 들어, 벨벳 등 털이 긴 천으로 배향막을 문질러서 행한다. 또한, 블루상(Blue Phase)을 사용하는 경우 등 배향막이 특별히 필요하지 않는 경우에는 형성하지 않아도 좋다.
다음에, 액티브 매트릭스 기판과 대향 기판을 씰재로 접합시킨다. 대향 기판에 포스트 스페이서가 제공되지 않는 경우에는, 비즈 스페이서를 원하는 영역에 분산시키고 접합하면 좋다.
다음에, 접합된 액티브 매트릭스 기판과 대향 기판 사이에 액정 재료를 주입한다. 액정 재료를 주입한 후, 주입구를 자외선 경화 수지 등으로 밀봉한다. 또는, 액정 재료를 액티브 매트릭스 기판과 대향 기판 중 어느 쪽 위에 적하한 후, 이들 기판을 접합시켜도 좋다.
다음에, 액티브 매트릭스 기판과 대향 기판을 접합시킨 액정 셀의 양쪽 면에 편광판을 부착하여 셀 공정이 완료된다.
다음에, 모듈 공정으로서 단자부의 입력 단자에 FPC(Flexible Printed Circuit)를 접속한다. FPC는 폴리이미드 등의 유기 수지 필름 위에 도전막으로 배선이 형성되고, 이방성 도전성 페이스트(Anisotropic Conductive Paste, 이하 ACP라고 기재함)를 통하여 입력 단자와 접속되면 좋다. ACP는 접착제로서 기능하는 페이스트와, 금 등이 도금되고 직경이 수십μm 내지 수백μm이고 도전성 표면을 갖는 입자로 구성된다. 페이스트 내에 혼입된 입자가 입력 단자 위의 도전층과, FPC에 형성된 배선에 접속된 단자 위의 도전층에 접촉함으로써 전기적인 접속을 실현할 수 있다.
도 8a는 액티브 매트릭스 기판인 제 1 기판(202) 위에 형성된 트랜지스터(204) 및 액정 소자(206)를 대향 기판인 제 2 기판(208)과의 사이에 씰재(210)로 밀봉한 액정 표시 장치의 상면도를 도시한 것이다. 도 8b는 도 8a의 선 K-L로 절단한 단면도에 상당한다.
제 1 기판(202) 위에 제공된 화소부(212)와, 주사선 구동 회로(214)와, 신호선 구동 회로(216)를 둘러싸도록 씰재(210)가 제공된다. 또한, 화소부(212), 주사선 구동 회로(214), 및 신호선 구동 회로(216) 위에 제 2 기판(208)이 제공된다. 따라서, 화소부(212), 주사선 구동 회로(214) 및 신호선 구동 회로(216)는 제 1 기판(202)과 씰재(210)와 제 2 기판(208)에 의하여 액정층(218)과 함께 밀봉된다. 또한, 여기서는, 제 1 기판(202) 위에 제공된 트랜지스터에 의하여 주사선 구동 회로(214) 및 신호선 구동 회로(216)를 형성하는 예를 기재하지만, 이것에 한정되지 않고, 단결정 반도체 기판 등 위에 별도로 형성한 트랜지스터로 주사선 구동 회로 및 신호선 구동 회로를 형성하고, 접합시켜도 좋다.
제 1 기판(202) 위에 제공된 화소부(212)는 복수의 트랜지스터를 갖고, 도 8b에 화소부(212)에 포함되는 트랜지스터(204)를 예시한다. 또한, 주사선 구동 회로(214) 및 신호선 구동 회로(216)도 복수의 트랜지스터를 갖고, 도 8b에 신호선 구동 회로(216)에 포함되는 트랜지스터(220)를 예시한다.
또한, 액정 소자(206)가 갖는 화소 전극(222)은 트랜지스터(204)의 소스 전극 또는 드레인 전극과 전기적으로 접속된다. 그리고, 액정 소자(206)의 대향 전극(224)은 제 2 기판(208) 위에 제공된다. 화소 전극(222)과 대향 전극(224)과 액정층(218)이 중첩된 부분이 액정 소자(206)에 상당한다.
스페이서(226)는 비즈 스페이서이며, 화소 전극(222)과 대향 전극(224) 사이의 거리(셀 갭)을 대략 일정하게 유지하기 위하여 설치된다. 또한, 절연막을 선택적으로 에칭함으로써 얻어지는 스페이서(포스트 스페이서)를 사용하여도 좋다.
영역(228)은, 예를 들어, 도 7a 또는 도 7b에 도시한 방법에 의하여 단자 전극(230)이 노출된 부분이다. 단자 전극(230)은 트랜지스터(204) 및 트랜지스터(220)의 게이트 전극을 구성하는 도전층으로 형성된다. 신호선 구동 회로(216)에 공급되는 각종 신호(전위)는 FPC(234)(Flexible Printed Circuit)로부터 공급된다.
단자 전극(230)과 FPC(234)가 갖는 단자는 이방성 도전층(232)을 통하여 전기적으로 접속된다.
또한, 도 8a에 도시한 바와 같이, 주사선 구동 회로(214)에 공급되는 각종 신호(전위)가 주사선 구동 회로 측에 접속된 FPC(236)(Flexible Printed Circuit)로부터 공급되어도 좋다. 이 때, FPC(236)가 접속되는 단자 전극은 트랜지스터(204) 및 트랜지스터(220)의 소스 전극 및 드레인 전극을 구성하는 도전층으로 형성되어도 좋다.
또한, 도시하지 않지만, 도 8a 및 도 8b에 도시한 액정 표시 장치는 배향막 및 편광판을 갖고, 컬러 필터나 차광층 등을 더 가져도 좋다.
상기 설명한 바와 같이 제작한 박막 트랜지스터를 적용한 반도체 장치로서 전자 종이를 들 수 있다. 전자 종이는 정보를 표시하는 것이라면 모든 분야의 전자 기기에 사용할 수 있다. 예를 들어, 전자 종이를 사용하여 전자 서적(전자 책), 포스터, 전자 간판(Digital Signage), PID(Public Information Display), 전철 등 탈것류의 차내 광고, 신용 카드 등 각종 카드에서의 표시 등에 적용할 수 있다. 전자 기기의 일례를 도 9에 도시한다.
도 9는 전자 서적의 일례를 도시한 것이다. 예를 들어, 전자 서적(300)은 케이스(302) 및 케이스(304)의 2개의 케이스로 구성된다. 케이스(302) 및 케이스(304)는 축(軸)부(314)에 의하여 일체화되고, 상기 축부(314)를 축으로 하여 개폐 동작을 할 수 있다. 이러한 구성을 가짐으로써, 종이로 이루어진 서적처럼 취급할 수 있다.
케이스(302)에는 표시부(306) 및 광전 변환 장치(308)가 내장되고, 케이스(304)에는 표시부(310) 및 광전 변환 장치(312)가 내장된다. 표시부(306) 및 표시부(310)는 연속된 화면을 표시하는 구성으로 하여도 좋고, 상이한 화면을 표시하는 구성으로 하여도 좋다. 상이한 화면을 표시하는 구성으로 함으로써, 예를 들어, 오른쪽 표시부(도 9에서는 표시부(306))에 문장을 표시하고, 왼쪽 표시부(도 9에서는 표시부(310))에 화상을 표시할 수 있다.
또한, 도 9에는 케이스(302)에 조작부 등을 구비한 예를 도시한다. 예를 들어, 케이스(302)에서 전원 스위치(316), 조작 키(318), 스피커(320) 등을 구비한다. 조작 키(318)를 사용하여 페이지를 넘길 수 있다. 또한, 케이스의 표시부와 동일 면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 케이스의 이면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자, 또는 USB 케이블 등의 각종 케이블 또는 AC 어댑터와 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자 서적(300)을 전자 사전으로서의 기능을 갖는 구성으로 하여도 좋다.
또한, 전자 서적(300)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하고 다운로드하는 구성으로 할 수도 있다.
또한, 본 발명의 일 형태를 적용한 반도체 장치로서 전자 종이 외 다양한 전자 기기(게임기도 포함함)를 들 수 있다. 전자 기기로서는, 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코(pachinko)기 등의 대형 게임기 등을 들 수 있다.
도 10a는 텔레비전 장치의 일례를 도시한 것이다. 텔레비전 장치(330)는 케이스(332)에 표시부(334)가 내장된다. 표시부(334)에 영상을 표시할 수 있다. 또한, 여기서는 스탠드(336)에 의하여 케이스(332)를 지지한 구성을 도시한다.
텔레비전 장치(330)는 케이스(332)가 구비한 조작 스위치나, 별체의 리모트 컨트롤러(342)에 의하여 조작할 수 있다. 리모트 컨트롤러(342)가 구비한 조작 키(340)에 의하여 채널이나 음량을 조작할 수 있고, 표시부(334)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(342)에 상기 리모트 컨트롤러(342)로부터 출력되는 정보를 표시하는 표시부(338)를 제공하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(330)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의하여 일반 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써 한 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간 또는 수신자끼리 등)의 정보 통신을 할 수도 있다.
도 10b는 디지털 포토 프레임의 일례를 도시한 것이다. 예를 들어, 디지털 포토 프레임(360)은 케이스(362)에 표시부(364)가 내장된다. 표시부(364)는 각종 화상을 표시할 수 있고, 예를 들어, 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써 일반적인 포토 프레임과 마찬가지로 기능시킬 수 있다.
또한, 디지털 포토 프레임(360)은 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이들 구성은 표시부와 동일 면에 내장되어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들어, 디지털 카메라를 사용하여 촬영한 화상 데이터를 기억한 메모리를 디지털 포토 프레임의 기록 매체 삽입부에 삽입하여 화상 데이터를 취득하고 취득한 화상 데이터를 표시부(364)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(360)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 원하는 화상의 데이터를 취득하여 표시시키는 구성으로 할 수도 있다.
도 11은 휴대형 컴퓨터의 일례를 도시하는 사시도다.
도 11의 휴대형 컴퓨터(370)는 상부 케이스(372)와 하부 케이스(374)를 접속하는 경첩 유닛을 닫힌 상태로 하여 표시부(376)를 갖는 상부 케이스(372)와, 키보드(378)를 갖는 하부 케이스(374)를 겹친 상태로 할 수 있어 운반하기 편리하고, 사용자가 키보드를 사용하여 입력하는 경우에는, 경첩 유닛을 열린 상태로 하여 표시부(376)를 보면서 입력 조작을 할 수 있다.
또한, 하부 케이스(374)는 키보드(378) 외 입력 조작을 행하는 포인팅 디바이스(382)를 갖는다. 또한, 표시부(376)를 터치 입력 패널로 하면, 표시부의 일부분을 터치함으로써 입력 조작을 할 수도 있다. 또한, 하부 케이스(374)는 CPU나 하드 디스크 등의 연산 기능부를 갖는다. 또한, 하부 케이스(374)는 다른 기기(예를 들어, USB의 통신 규격에 준거한 통신 케이블)가 삽입되는 외부 접속 포트(380)를 갖는다.
상부 케이스(372)에는 상부 케이스(372) 내부에 슬라이드시켜 수납 가능한 표시부(384)를 더 갖고, 넓은 표시 화면을 실현할 수 있다. 또한, 수납 가능한 표시부(384)의 화면의 방향을 사용자가 조절할 수 있다. 또한, 수납 가능한 표시부(384)를 터치 입력 패널로 하면, 수납 가능한 표시부의 일부분에 터치함으로써 입력 조작을 행할 수도 있다.
표시부(376) 또는 수납 가능한 표시부(384)에는 액정 표시 장치, 유기 발광 소자 또는 무기 발광 소자 등을 사용한 발광 표시 장치 등의 영상 표시 장치를 사용한다.
또한, 도 11의 휴대형 컴퓨터는 수신기 등을 구비한 구성으로 함으로써 텔레비전 방송을 수신하고 영상을 표시부에 표시할 수 있다. 또한, 상부 케이스(372)와 하부 케이스(374)를 접속하는 경첩 유닛을 닫힌 상태로 한 채, 표시부(384)를 슬라이드시켜 화면 전체 면을 노출시키고 화면 각도를 조절하여 사용자가 텔레비전 방송을 시청할 수도 있다. 이 경우에는, 경첩 유닛을 열린 상태로 하지 않으며 표시부(376)를 표시시키지 않고, 또한, 텔레비전 방송을 표시하기 위한 회로만을 기동하기 때문에, 소비 전력을 최소한으로 억제할 수 있고 배터리 용량이 한정된 휴대형 컴퓨터에서 유용하다.
132: 제 2 절연층 134: 제 1 반도체층
135: 제 1 절연층 136: 제 3 도전막
138: 제 4 에칭 마스크 140: 제 3 도전층

Claims (20)

  1. 게이트 전극을 형성하는 단계와;
    상기 게이트 전극을 덮어 게이트 절연막, 반도체막, 불순물 반도체막, 도전막을 이 순서로 적층하는 단계와;
    상기 도전막을 가공하여 소스 전극 및 드레인 전극을 형성하는 단계와;
    상기 불순물 반도체막을 이격시키면서, 상기 반도체막의 상부를 가공하여 소스 영역, 드레인 영역, 및 상기 소스 영역과 드레인 영역과 중첩되지 않는 부분의 상부가 제거된 반도체층을 형성하는 단계와;
    상기 게이트 절연막, 상기 반도체층, 상기 소스 영역, 상기 드레인 영역, 상기 소스 전극, 및 상기 드레인 전극 위에 패시베이션막을 형성하는 단계와;
    상기 패이베이션막 위에 에칭 마스크를 형성하는 단계와;
    상기 에칭 마스크를 사용하여 상기 소스 전극 또는 상기 드레인 전극에 도달되는 개구부를 형성하면서, 상기 패시베이션막, 상기 반도체층, 및 상기 게이트 절연막을 섬 형상으로 가공하는 단계와;
    상기 에칭 마스크를 제거하는 단계와;
    상기 게이트 절연막 및 상기 패시베이션막 위에 전극을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  2. 제 1 항에 있어서,
    상기 전극 위에 패시베이션막이 제공되는, 반도체 장치의 제작 방법.
  3. 제 1 항에 있어서,
    상기 게이트 전극은 하지막이 제공된 기판 위에 형성되는, 반도체 장치의 제작 방법.
  4. 제 3 항에 있어서,
    상기 전극이 형성된 후, 상기 기판의 단부의 일부분이 상기 게이트 절연막 및 상기 패시베이션막을 에칭하기 위한 에칭액에 침지되고, 상기 게이트 전극과 동일 층을 사용하여 형성된 단자 전극이 노출되는, 반도체 장치의 제작 방법.
  5. 제 1 항에 있어서,
    상기 게이트 전극이 기판 위에 형성되고,
    상기 전극이 형성된 후, 상기 기판의 단부의 일부분이 상기 게이트 절연막과 상기 패시베이션막을 에칭하기 위한 에칭액에 침지되고, 상기 게이트 전극과 동일 층을 사용하여 형성된 단자 전극이 노출되는, 반도체 장치의 제작 방법.
  6. 제 1 항에 있어서,
    상기 패시베이션막과 상기 반도체층이 섬 형상으로 가공된 후, 상기 섬 형상으로 가공된 반도체층의 노출된 부분에 절연화 처리가 행해지는, 반도체 장치의 제작 방법.
  7. 제 6 항에 있어서,
    상기 절연화 처리는 산소 플라즈마를 사용한 산화 처리인, 반도체 장치의 제작 방법.
  8. 제 1 항에 있어서,
    상기 반도체막은 비정질 부분을 포함하는 반도체막이 결정성 반도체막 위에 형성된 적층 반도체막인, 반도체 장치의 제작 방법.
  9. 제 1 항에 있어서,
    상기 전극은 화소 전극인, 반도체 장치의 제작 방법.
  10. 제 1 항에 있어서,
    상기 전극은 백 게이트 전극인, 반도체 장치의 제작 방법.
  11. 게이트 전극을 형성하는 단계와;
    상기 게이트 전극을 덮어 게이트 절연막, 반도체막, 불순물 반도체막, 도전막을 이 순서로 적층하는 단계와;
    상기 도전막을 가공하여 소스 전극 및 드레인 전극을 형성하는 단계와;
    상기 불순물 반도체막을 이격시키면서, 상기 반도체막의 상부를 가공하여 소스 영역, 드레인 영역, 및 상기 소스 영역과 드레인 영역과 중첩되지 않는 부분의 상부가 제거된 반도체층을 형성하는 단계와;
    상기 게이트 절연막, 상기 반도체층, 상기 소스 영역, 상기 드레인 영역, 상기 소스 전극, 및 상기 드레인 전극 위에 패시베이션막을 형성하는 단계와;
    상기 패이베이션막 위에 에칭 마스크를 형성하는 단계와;
    상기 에칭 마스크를 사용하여 상기 소스 전극 또는 상기 드레인 전극에 도달되는 개구부를 형성하면서, 상기 패시베이션막 및 상기 반도체층을 섬 형상으로 가공하는 단계와;
    상기 에칭 마스크를 제거하는 단계와;
    상기 게이트 절연막 및 상기 패시베이션막 위에 전극을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  12. 제 11 항에 있어서,
    상기 전극 위에 패시베이션막이 제공되는, 반도체 장치의 제작 방법.
  13. 제 11 항에 있어서,
    상기 게이트 전극은 하지막이 제공된 기판 위에 형성되는, 반도체 장치의 제작 방법.
  14. 제 13 항에 있어서,
    상기 전극이 형성된 후, 상기 기판의 단부의 일부분이 상기 게이트 절연막 및 상기 패시베이션막을 에칭하기 위한 에칭액에 침지되고, 상기 게이트 전극과 동일 층을 사용하여 형성된 단자 전극이 노출되는, 반도체 장치의 제작 방법.
  15. 제 11 항에 있어서,
    상기 게이트 전극이 기판 위에 형성되고,
    상기 전극이 형성된 후, 상기 기판의 단부의 일부분이 상기 게이트 절연막과 상기 패시베이션막을 에칭하기 위한 에칭액에 침지되고, 상기 게이트 전극과 동일 층을 사용하여 형성된 단자 전극이 노출되는, 반도체 장치의 제작 방법.
  16. 제 11 항에 있어서,
    상기 패시베이션막과 상기 반도체층이 섬 형상으로 가공된 후, 상기 섬 형상으로 가공된 반도체층의 노출된 부분에 절연화 처리가 행해지는, 반도체 장치의 제작 방법.
  17. 제 16 항에 있어서,
    상기 절연화 처리는 산소 플라즈마를 사용한 산화 처리인, 반도체 장치의 제작 방법.
  18. 제 11 항에 있어서,
    상기 반도체막은 비정질 부분을 포함하는 반도체막이 결정성 반도체막 위에 형성된 적층 반도체막인, 반도체 장치의 제작 방법.
  19. 제 11 항에 있어서,
    상기 전극은 화소 전극인, 반도체 장치의 제작 방법.
  20. 제 11 항에 있어서,
    상기 전극은 백 게이트 전극인, 반도체 장치의 제작 방법.
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