KR20120022183A - 반도체 패키지 및 이를 갖는 적층 반도체 패키지 - Google Patents

반도체 패키지 및 이를 갖는 적층 반도체 패키지 Download PDF

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KR20120022183A
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Abstract

반도체 패키지 및 이를 갖는 적층 반도체 패키지가 개시되어 있다. 개시된 반도체 패키지는, 일면에 칩 실장부가 형성되고 상기 일면과 대향하는 타면에 제1볼랜드가 형성된 제1서브기판, 상기 제1서브기판 일면 상에 부착되고 상기 칩 실장부를 포함한 상기 제1서브기판의 일면을 일부 노출하는 개구부를 가지며 상기 제1서브기판과 대향하는 제1면에 제2볼랜드가 형성된 제2서브기판 및 상기 제1서브기판과 제2서브기판을 관통하여 상기 제1볼랜드와 상기 제2볼랜드를 전기적으로 연결하는 전도성 비아를 포함하는 기판과, 상기 개구부에 수용되며 상기 칩 실장부 상에 플립칩 본딩되는 반도체 칩 및 상기 제1서브기판과 반도체 칩 사이의 공간을 갭필하고 상기 반도체 칩을 포함한 상기 개구부를 밀봉하는 몰드부재를 포함하는 것을 특징으로 한다.

Description

반도체 패키지 및 이를 갖는 적층 반도체 패키지{SEMICONDUCTOR PACKAGE AND STACKED SEMICONDUCTOR PACKAGE HAVING THE SAME}
본 발명은 반도체 패키지 및 이를 갖는 적층 반도체 패키지에 관한 것이다.
반도체 패키지는 용량 및 기능을 확장하기 위하여 웨이퍼 상태에서 집적도가 점차 증가하고 있으며, 두 개 이상의 반도체 칩 혹은 반도체 패키지를 하나로 통합하여 사용하는 적층 반도체 패키지도 일반화되고 있다. 웨이퍼 상태에서 반도체 소자의 기능을 확장하는 것은 많은 설비 투자가 필요하고 많은 비용이 소요되며 공정에서 발생할 수 있는 여러 가지 문제점들의 해결이 선결되어야 한다.
그러나, 반도체 칩을 완전히 만든 후 반도체 패키지로 조립(assembly)하는 과정에서 두 개 이상의 반도체 칩 혹은 두 개 이상의 반도체 패키지를 하나로 통합하는 것은 위에서 설명된 선결과제의 해결 없이도 달성이 가능하다. 또한, 웨이퍼 상태에서 용량 및 기능을 확장하는 방식과 비교하여 적은 설비투자와 비용으로 달성 가능하기 때문에 반도체 소자 제조업체에서는 SIP(System In Package), MCP(Multi Chip Package) 및 POP(Package On Package)와 같은 적층 반도체 패키지에 대한 연구 개발에 박차를 가하고 있다.
이러한 적층 반도체 패키지 중에서, POP 타입의 적층 반도체 패키지는 조립이 완료된 두 개의 반도체 패키지를 하나로 적층하는 방식을 채택하고 있다. 그러므로, 각각의 반도체 패키지에 대한 최종 전기적 검사 단계를 통하여 양품의 반도체 패키지만을 선택하여 조립 가능한 장점이 있다.
도 1은 종래 기술에 의한 POP 타입의 적층 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 제1솔더볼(18) 및 제2솔더볼(28)을 각각 외부접속단자로 사용하는 하부 반도체 패키지(10) 및 상부 반도체 패키지(20)가 수직방향으로 적층(stack)되어 있다. 하부 반도체 패키지(10)의 제1기판(11)은 하부면에 제1솔더볼(18)이 부착되는 제1볼랜드(12A) 이외에 상부면에 제2볼랜드(12B)를 추가로 구비하며, 상부 반도체 패키지(20)의 제2솔더볼(28)이 하부 반도체 패키지(10)의 제2볼랜드(12B)에 연결되어, 두 개의 반도체 패키지의 기능이 하나로 통합된다.
미설명된 도면부호 13, 14, 15, 16, 17은 각각 하부 반도체 패키지(10)의 제1반도체 칩, 제1접속패드, 제1범프, 언더필 부재 및 제1몰드부를 나타낸다. 그리고, 21, 22, 23, 24, 25, 26은 각각 상부 반도체 패키지(20)의 제2기판, 제3볼랜드, 제2반도체 칩, 제2접속패드, 제2범프 및 제2몰드부를 나타낸다.
적층 반도체 패키지의 박형화 및 다핀화를 위해서는 제2솔더볼(28)의 피치를 줄여야 한다. 그러나, 전술한 적층 반도체 패키지는, 제2솔더볼(28)의 피치(pitch, H1)가 하부 반도체 패키지(10)의 제1몰드부(17)의 두께(H2)보다 커야 하는 조건을 충족해야만 하기 때문에, 박형화 및 다핀화가 어려운 실정이다.
제1반도체 칩(13)의 두께를 줄이거나, 제1범프(15)의 높이를 낮추면 하부 반도체 패키지(10)의 제1몰드부(17) 높이(H2)를 줄일 수 있으므로 제2솔더볼(28) 피치(H1)를 낮추는 것이 가능하지만, 제1반도체 칩(13)의 두께를 줄이면 반도체 칩의 장시간 동작시에 기능에러(funtion error) 문제가 발생되고, 제1범프(15) 높이를 낮추면 제1반도체 칩(13)과 제1기판(11)간 간격이 감소되어 제1반도체 칩(13)과 제1기판(11) 사이의 공간을 채우기 위하여 언더필 부재(16)를 추가로 형성해야 하기 때문에 공정이 복잡하고, 추가적인 비용이 소모되는 문제점이 있다.
본 발명은 종래 기술의 문제점을 해결하기 위하여 안출한 것으로, 적층 반도체 패키지에 적용되어 상,하 반도체 패키지들을 연결하는 솔더볼의 피치를 줄이기에 적합한 반도체 패키지를 제공하는데, 그 목적이 있다.
본 발명의 다른 목적은, 상기 반도체 패키지를 갖는 적층 반도체 패키지를 제공하는데, 있다.
본 발명의 일 견지에 따른 반도체 패키지는, 일면에 칩 실장부가 형성되고 상기 일면과 대향하는 타면에 제1볼랜드가 형성된 제1서브기판, 상기 제1서브기판의 일면 상에 부착되고 상기 칩 실장부를 포함한 상기 제1서브기판의 일면을 일부 노출하는 개구부를 가지며 상기 제1서브기판과 대향하는 제1면에 제2볼랜드가 형성된 제2서브기판 및 상기 제1서브기판과 제2서브기판을 관통하여 상기 제1볼랜드와 제2볼랜드를 전기적으로 연결하는 전도성 비아를 포함하는 기판과, 상기 개구부에 수용되며 상기 칩 실장부 상에 플립칩 본딩되는 반도체 칩 및 상기 제1서브기판과 반도체 칩 사이의 공간을 갭필하고 상기 반도체 칩을 포함한 상기 개구부를 밀봉하는 몰드부재를 포함하는 것을 특징으로 한다.
상기 제1서브기판과 제2서브기판을 부착하는 접착부재를 더 포함하는 것을 특징으로 한다.
상기 접착부재는, 양면 접착 테이프 또는 접착 페이스트를 포함하는 것을 특징으로 한다.
상기 반도체 칩과 상기 기판을 전기적으로 연결하는 범프 및 상기 제1볼랜드에 장착되는 외부접속단자를 더 포함하는 것을 특징으로 한다.
상기 기판은, 상기 제1서브기판의 상기 타면에 상기 제1볼랜드를 노출하도록 형성되는 제1솔더레지스트 패턴 및 상기 제2서브 기판의 상기 제1면에 상기 제2볼랜드를 노출하도록 형성되는 제2솔더레지스트 패턴을 더 포함하는 것을 특징으로 한다.
본 발명의 다른 견지에 따른 적층 반도체 패키지는, 일면에 칩 실장부가 형성되고 상기 일면과 대향하는 타면에 제1볼랜드가 형성된 제1서브기판, 상기 제1서브기판의 일면 상에 부착되고 상기 칩 실장부를 포함한 상기 제1서브기판의 일면을 일부 노출하는 개구부를 가지며 상기 제1서브기판과 대향하는 제1면에 제2볼랜드가 형성된 제2서브기판 및 상기 제1서브기판과 제2서브기판을 관통하여 상기 제1볼랜드와 제2볼랜드를 전기적으로 연결하는 전도성 비아를 포함하는 기판과, 상기 개구부에 수용되며 상기 칩 실장부 상에 플립칩 본딩되는 반도체 칩과, 상기 기판과 반도체 칩 사이의 공간을 갭필하고 상기 반도체 칩을 포함한 상기 개구부를 밀봉하는 몰드부재를 포함하는 하부 반도체 패키지 및 상기 하부 반도체 패키지의 제2볼랜드 상에 실장되는 상부 반도체 패키지를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
상기 하부 반도체 패키지는, 상기 제1서브기판과 상기 제2서브기판을 부착하는 접착부재를 더 포함하는 것을 특징으로 한다. 상기 접착부재는, 양면 접착 테이프 또는 접착 페이스트를 포함하는 것을 특징으로 한다.
상기 하부 반도체 패키지는, 상기 반도체 칩과 기판을 전기적으로 연결하는 범프 및 상기 제1볼랜드에 장착되는 외부접속단자를 더 포함하는 것을 특징으로 한다.
상기 하부 반도체 패키지의 기판은, 상기 제1서브기판의 상기 타면에 상기 제1볼랜드를 노출하도록 형성되는 제1솔더레지스트 패턴 및 상기 제2서브 기판의 상기 제1면에 상기 제2볼랜드를 노출하도록 형성되는 제2솔더레지스트 패턴을 더 포함하는 것을 특징으로 한다.
본 발명에 따르면, 상부 반도체 패키지와 하부 반도체 패키지를 연결하는 솔더볼을 미세 피치로 구현할 수 있으므로 적층 반도체 패키지의 박형화 및 다핀화를 달성할 수 있다. 또한, 반도체 패키지의 두께가 증가되는 문제없이 기판과 반도체 칩간 간격을 충분히 확보할 수 있으므로 기판과 반도체 칩 사이의 공간을 몰드부재를 사용하여 갭필할 수 있다. 따라서, 별도로 언더필 부재를 사용하지 않아도 되므로 공정이 단순화되고 비용이 절감된다.
도 1은 종래의 POP 타입의 적층 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 3은 본 발명의 일 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 2는 본 발명의 일 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지는, 기판(100), 반도체 칩(200) 및 몰드부재(300)를 포함한다. 그 외에, 범프(400) 및 외부접속단자(500)를 더 포함한다.
기판(100)은 제1서브기판(110), 제2서브기판(120) 및 전도성 비아(130)를 포함한다. 그 외에, 접착부재(140) 및 솔더레지스트 패턴(150)을 더 포함한다.
본 실시예에서, 제1서브기판(110)은 사각 플레이트(plate) 형상을 갖는다. 사각 플레이트 형상을 갖는 제1서브기판(110)은 일면(110A) 및 일면(110A)과 대향하는 타면(110B)을 갖는다.
제1서브기판(110)은 일면(110A)에 반도체 칩이 실장되는 칩 실장부(CR)를 갖는다.
제1서브기판(110)은 접속패드(111), 제1볼랜드(112) 및 회로배선(미도시)을 포함한다. 접속패드(111)는 칩 실장부(CR)에 형성되고, 제1볼랜드(112)는 제1서브기판(100)의 타면(110B)에 형성된다. 회로배선은, 제1서브기판(110) 내에 형성되며 예컨데, 복수개의 층들로 이루어진 회로 패턴들(미도시) 및 서로 다른 층에 배치된 회로 패턴들을 상호 전기적으로 연결하는 전도성 바아(conductive via, 미도시)를 포함할 수 있다. 접속패드(111) 및 제1볼랜드(112)는 회로배선에 의하여 전기적으로 연결된다.
제2서브기판(120)은 제1서브기판(110)의 일면(110A) 상에 부착된다. 제2서브기판(120)은 제1서브기판(110)과 대향하는 제1면(120A) 및 제1면(120A)과 대향하는 제2면(120B)을 갖는다.
제2서브기판(120)은 개구부(OR) 및 제2볼랜드(121)를 포함한다. 개구부(OR)는 제1면(120A) 및 제2면(120B)을 관통하며 칩 실장부(CR)를 포함한 제1서브기판(110)의 일면(110A)을 일부 노출하도록 형성된다. 본 실시예에서, 개구부(OR)는, 평면상에서 보았을 때 사각형의 형상을 갖는다. 볼랜드(121)는 제2서브기판(120)의 제1면(120A)에 형성된다.
전도성 비아(130)는 제1,제2서브기판(110, 120)을 관통하여 제1볼랜드(112)및 제2볼랜드(121)를 전기적으로 연결한다. 전도성 비아(130)는 제1볼랜드(112) 및 제2볼랜드(121)를 관통할 수 있다. 이와 다르게, 전도성 비아(130)는 제2볼랜드(121)를 관통하고 제1볼랜드(112)를 관통하지 않을 수도 있다. 이 경우, 전도성 비아(130)는 제1볼랜드(112)와 전기적으로 연결된 회로배선을 관통한다. 전도성 비아(130)는 알루미늄, 구리 또는 이들의 합금 중 어느 하나로 형성될 수 있다.
접착부재(140)는 제1서브기판(110)과 제2서브기판(120) 사이에 형성되어 제1서브기판(110)과 제2서브기판(120)을 부착한다. 접착부재(140)는 양면 접착 테이프 또는 접착 페이스로 형성될 수 있다.
솔더레지스트 패턴(150)은 제1솔더레지스트 패턴(151) 및 제2솔더 레지스트 패턴(152)을 포함한다. 제1솔더레지스트 패턴(151)은 제1서브기판(110)의 타면(110B)상에 제1볼랜드(112)를 노출하도록 형성되고, 제2솔더레지스트 패턴(152)은 제2서브기판(120)의 제1면(120A) 상에 제2볼랜드(121)를 노출하도록 형성된다.
반도체 칩(200)은, 직육면체 형상을 가질 수 있다. 반도체 칩(200)은 개구부(OR) 내부에 수용되며 개구부(OR)에 의하여 노출된 칩 실장부(CR) 상에 플립칩 본딩된다.
몰드부재(300)는, 제1서브기판(110)과 반도체 칩(200) 사이의 공간을 갭필하고, 반도체 칩(200)을 포함한 개구부(OR)를 밀봉한다. 본 실시예에서, 몰드부재(300)의 상부면은 기판(100)의 상부면과 동일한 표면 레벨을 갖는다.
범프(400)는 반도체 칩(200)과 기판(100)의 접속패드(111)를 전기적으로 연결한다. 범프(400)는, 반도체 칩(200)과 제1서브기판(110) 사이의 공간이 몰드부재(300)에 의하여 갭필될 수 있도록, 충분한 높이로 형성된다.
외부접속단자(500)는 제1서브기판(110)의 제1볼랜드(112)에 장착된다. 외부접속단자(500)는 솔더볼을 포함한다.
도 3은 본 발명의 일 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 의한 적층 반도체 패키지는, 하부 반도체 패키지(30) 및 상부 반도체 패키지(40)를 포함한다.
하부 반도체 패키지(30)는 도 2를 통해 설명된 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
하부 반도체 패키지(30)는, 기판(100), 반도체 칩(200) 및 몰드부재(300)를 포함한다. 그 외에, 범프(400) 및 외부접속단자(500)를 더 포함한다.
기판(100)은 제1서브기판(110), 제2서브기판(120) 및 전도성 비아(130)를 포함한다. 그 외에, 접착부재(140) 및 솔더레지스트 패턴(150)을 더 포함한다.
본 실시예에서, 제1서브기판(110)은 사각 플레이트 형상을 갖는다. 사각 플레이트 형상을 갖는 제1서브기판(110)은 일면(110A) 및 일면(110A)과 대향하는 타면(110B)을 갖는다.
제1서브기판(110)은 일면(110A)에 반도체 칩이 실장되는 칩 실장부(CR)를 갖는다.
제1서브기판(110)은 접속패드(111), 제1볼랜드(112) 및 회로배선(미도시)을 포함한다. 접속패드(111)는 칩 실장부(CR)에 형성되고, 제1볼랜드(112)는 제1서브기판(100)의 타면(110B)에 형성된다. 회로배선은, 제1서브기판(110) 내에 형성되며, 예컨데 복수개의 층들로 이루어진 회로 패턴들(미도시) 및 서로 다른 층에 배치된 회로 패턴들을 상호 전기적으로 연결하는 전도성 바아(미도시)를 포함할 수 있다. 접속패드(111) 및 제1볼랜드(112)는 회로배선에 의하여 전기적으로 연결된다.
제2서브기판(120)은 제1서브기판(110)의 일면(110A) 상에 부착된다. 제2서브기판(120)은 제1서브기판(110)과 대향하는 제1면(120A) 및 제1면(120A)과 대향하는 제2면(120B)을 갖는다.
제2서브기판(120)은 개구부(OR) 및 제2볼랜드(121)를 포함한다. 개구부(OR)는 제1면(120A) 및 제2면(120B)을 관통하며 칩 실장부(CR)를 포함한 제1서브기판(110)의 일면(110A)을 일부 노출하도록 형성된다. 본 실시예에서, 개구부(OR)는, 평면상에서 보았을 때 사각형의 형상을 갖는다. 볼랜드(121)는 제2서브기판(120)의 제1면(120A)에 형성된다.
전도성 비아(130)는 제1,제2서브기판(110, 120)을 관통하여 제1볼랜드(112)및 제2볼랜드(121)를 전기적으로 연결한다. 전도성 비아(130)는 제1볼랜드(112) 및 제2볼랜드(121)를 관통할 수 있다. 이와 다르게, 전도성 비아(130)는 제2볼랜드(121)를 관통하고 제1볼랜드(112)를 관통하지 않을 수도 있다. 이 경우, 전도성 비아(130)는 제1볼랜드(112)와 전기적으로 연결된 회로배선을 관통한다. 전도성 비아(130)는 알루미늄, 구리 또는 이들의 합금 중 어느 하나로 형성될 수 있다.
접착부재(140)는 제1서브기판(110)과 제2서브기판(120) 사이에 형성되어 제1서브기판(110)과 제2서브기판(120)을 부착한다. 접착부재(140)는 양면 접착 테이프 또는 접착 페이스로 형성될 수 있다.
솔더레지스트 패턴(150)은 제1솔더레지스트 패턴(151) 및 제2솔더 레지스트 패턴(152)을 포함한다. 제1솔더레지스트 패턴(151)은 제1서브기판(110)의 타면(110B)상에 제1볼랜드(112)를 노출하도록 형성되고, 제2솔더레지스트 패턴(152)은 제2서브기판(120)의 제1면(120A) 상에 제2볼랜드(121)를 노출하도록 형성된다.
반도체 칩(200)은, 직육면체 형상을 가질 수 있다. 반도체 칩(200)은 개구부(OR) 내부에 수용되며 개구부(OR)에 의하여 노출된 칩 실장부(CR) 상에 플립칩 본딩된다.
몰드부재(300)는, 제1서브기판(110)과 반도체 칩(200) 사이의 공간을 갭필하고, 반도체 칩(200)을 포함한 개구부(OR)를 밀봉한다. 본 실시예에서, 몰드부재(300)의 상부면은 기판(100)의 상부면과 동일한 표면 레벨을 갖는다.
범프(400)는 반도체 칩(200)과 기판(100)의 접속패드(111)를 전기적으로 연결한다. 범프(400)는, 반도체 칩(200)과 제1서브기판(110) 사이의 공간이 몰드부재(300)에 의하여 갭필될 수 있도록, 충분한 높이로 형성된다.
외부접속단자(500)는 제1서브기판(110)의 제1볼랜드(112)에 장착된다. 외부접속단자(500)는 솔더볼을 포함한다.
상부 반도체 패키지(40)는 하부 반도체 패키지(30)의 제2볼랜드(121) 상에 실장된다.
상부 반도체 패키지(40)는 반도체 패키지 몸체(600) 및 추가 외부접속단자(700)를 포함한다.
반도체 패키지 몸체(600)의 구조는 특별히 한정되지 않는다. 예컨데, 반도체 패키지 몸체(600)는 기판, 기판상에 실장되는 반도체 칩 및 반도체 칩을 포함한 기판 상부면을 밀봉하는 몰드부를 포함할 수도 있다. 추가 외부접속단자(700)는 반도체 패키지 몸체(600)의 하부면에 장착되며 하부 반도체 패키지(30)의 제2볼랜드(121) 상에 실장된다. 추가 외부접속단자(700)는 솔더볼을 포함한다.
이상에서 상세하게 설명한 바에 의하면, 상부 반도체 패키지와 하부 반도체 패키지를 연결하는 솔더볼을 미세 피치로 구현할 수 있으므로 적층 반도체 패키지의 박형화 및 다핀화를 달성할 수 있다. 또한, 반도체 패키지의 두께가 증가되는 문제없이 기판과 반도체 칩간 간격을 충분히 확보할 수 있으므로 기판과 반도체 칩 사이의 공간을 몰드부재를 사용하여 갭필할 수 있다. 따라서, 별도로 언더필 부재를 사용하지 않아도 되므로 공정이 단순화되고 비용이 절감된다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판
110: 제1서브기판
120:제2서브기판
130: 전도성 비아
200: 반도체 칩
300: 몰드부재

Claims (10)

  1. 일면에 칩 실장부가 형성되고 상기 일면과 대향하는 타면에 제1볼랜드가 형성된 제1서브기판, 상기 제1서브기판의 일면 상에 부착되고 상기 칩 실장부를 포함한 상기 제1서브기판의 일면을 일부 노출하는 개구부를 가지며 상기 제1서브기판과 대향하는 제1면에 제2볼랜드가 형성된 제2서브기판 및 상기 제1서브기판과 제2서브기판을 관통하여 상기 제1볼랜드와 제2볼랜드를 전기적으로 연결하는 전도성 비아를 포함하는 기판;
    상기 개구부에 수용되며 상기 칩 실장부 상에 플립칩 본딩되는 반도체 칩;및
    상기 제1서브기판과 반도체 칩 사이의 공간을 갭필하고 상기 반도체 칩을 포함한 상기 개구부를 밀봉하는 몰드부재를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제1서브기판과 제2서브기판을 부착하는 접착부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 2항에 있어서,
    상기 접착부재는, 양면 접착 테이프 또는 접착 페이스트를 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 반도체 칩과 상기 기판을 전기적으로 연결하는 범프;및
    상기 제1볼랜드에 장착되는 외부접속단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 1항에 있어서,
    상기 기판은, 상기 제1서브기판의 상기 타면에 상기 제1볼랜드를 노출하도록 형성되는 제1솔더레지스트 패턴;및
    상기 제2서브 기판의 상기 제1면에 상기 제2볼랜드를 노출하도록 형성되는 제2솔더레지스트 패턴을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 일면에 칩 실장부가 형성되고 상기 일면과 대향하는 타면에 제1볼랜드가 형성된 제1서브기판, 상기 제1서브기판의 일면 상에 부착되고 상기 칩 실장부를 포함한 상기 제1서브기판의 일면을 일부 노출하는 개구부를 가지며 상기 제1서브기판과 대향하는 제1면에 제2볼랜드가 형성된 제2서브기판 및 상기 제1서브기판과 제2서브기판을 관통하여 상기 제1볼랜드와 제2볼랜드를 전기적으로 연결하는 전도성 비아를 포함하는 기판과, 상기 개구부에 수용되며 상기 칩 실장부 상에 플립칩 본딩되는 반도체 칩 및 상기 제1서브기판과 반도체 칩 사이의 공간을 갭필하고 상기 반도체 칩을 포함한 상기 개구부를 밀봉하는 몰드부재를 포함하는 하부 반도체 패키지;및
    상기 하부 반도체 패키지의 제2볼랜드 상에 실장되는 상부 반도체 패키지를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  7. 제 6항에 있어서,
    상기 하부 반도체 패키지는, 상기 제1서브기판과 상기 제2서브기판을 부착하는 접착부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  8. 제 7항에 있어서,
    상기 접착부재는, 양면 접착 테이프 또는 접착 페이스트를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  9. 제 6항에 있어서,
    상기 하부 반도체 패키지는, 상기 반도체 칩과 기판을 전기적으로 연결하는 범프;및
    상기 제1볼랜드에 장착되는 외부접속단자를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  10. 제 6항에 있어서,
    상기 하부 반 도체 패키지의 기판은, 상기 제1서브기판의 상기 타면에 상기 제1볼랜드를 노출하도록 형성되는 제1솔더레지스트 패턴;및
    상기 제2서브 기판의 상기 제1면에 상기 제2볼랜드를 노출하도록 형성되는 제2솔더레지스트 패턴을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
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