KR20120020242A - 반도체 집적회로 - Google Patents

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Abstract

반도체 집적회로는 제1 접지전압이 인가되는 제1 전원라인과, 제2 접지전압이 인가되는 제2 전원라인과, 제1 전원전압이 인가되는 제3 전원라인과, 상기 제1 전원라인에 소스가 연결되고, 상기 제2 전원라인에 드레인이 연결되며, 상기 제3 전원라인에 게이트가 연결되는 MOS 트랜지스터를 포함하는 커플링부를 포함한다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 고주파 전원잡음의 공유 현상을 감소시킬 수 있도록 한 반도체 집적회로에 관한 것이다.
반도체 집적회로는 동적 안정성을 확보하며 다양한 기능을 제공하기 위해 제1 전원전압(VDD) 및 제2 전원전압(VDDQ), 제1 접지전압(VSS) 및 제2 접지전압(VSSQ)을 별도의 핀을 통해 인가받는다. 여기서, 제1 전원전압(VDD) 및 제1 접지전압(VSS)은 반도체 집적회로의 내부 제어회로에 공급되고, 제2 전원전압(VDDQ) 및 제2 접지전압(VSSQ)은 반도체 집적회로의 데이터 전송을 위한 회로에 공급된다.
이와 같이 별도의 핀을 통해 인가되는 제1 접지전압(VSS) 및 제2 접지전압(VSSQ)이 전달되는 전원라인들에는 인덕턱스 성분이 포함된다. 인덕턴스 성분은 외부전압과 반대 극성을 갖는 역기전력을 발생시키므로, 인덕턴스 성분을 포함한 전원라인들은 고주파 전원잡음을 상호 공유한다. 전원라인들의 인덕턴스 성분이 커질수록 전원라인들 간에 고주파 전원잡음을 상호 공유 현상은 증가한다. 따라서, 제1 접지전압(VSS) 및 제2 접지전압(VSSQ)이 전달되는 전원라인들을 고주파 영역에서 단락시켜 전원잡음의 상호 공유 현상을 감소시키는 여러 기술들이 연구되어 왔다.
고주파에서 전원라인들을 단락시키는 기술에는 제1 접지전압(VSS) 및 제2 접지전압(VSSQ)이 전달되는 전원라인들을 금속라인으로 연결하는 방법이 있다. 고주파 영역에서 금속라인은 제1 접지전압(VSS) 및 제2 접지전압(VSSQ)이 전달되는 전원라인들의 인덕턴스 성분을 감소시켜 전원잡음의 상호 공유현상을 감소시킨다. 그런데, 금속라인은 모든 주파수 영역에서 전원라인들의 단락 상태를 유지시키므로, 저주파 영역에서도 제1 접지전압(VSS) 및 제2 접지전압(VSSQ)이 전달되는 전원라인들의 전원잡음 공유 현상이 발생된다. 또한, 소모면적이 큰 금속라인을 전원라인들의 단락에 사용하는 경우 반도체 집적회로의 레이아웃 면적을 증가시키게 된다.
한편, 고주파 영역에서 제2 전원전압(VDDQ) 및 제1 접지전압(VSS)이 전달되는 전원라인들 및 제1 전원전압(VDD) 및 제2 접지전압(VSSQ)이 전달되는 전원라인들을 커패시터를 이용하여 단락시키는 방법도 사용되어 왔다. 전원라인들을 단락시키는 커패시터를 MOS 트랜지스터로 구현하는 경우 소모면적이 작고, 고주파 영역에서만 동작하여 전원라인들 간에 공유되는 전원잡음을 감소시킬 수 있는 장점이 있다. 그러나, 고주파 영역에서 전원라인들을 단락시키는 커패시터를 통해서는 전류공급이 이루어지지 않는다. 이는 고주파 영역에서 캐패시터를 통해 연결되는 제2 전원전압(VDDQ) 및 제1 접지전압(VSS)이 전달되는 전원라인들 또는 제1 전원전압(VDD) 및 제2 접지전압(VSSQ)이 전달되는 전원라인들 사이에는 전류가 흐를 수 있는 폐회로가 형성되지 않기 때문이다.
본 발명은 고주파 전원잡음의 공유 현상을 감소시키면서 고주파 영역에서 전류를 공급할 수 있도록 한 반도체 집적회로를 개시한다.
이를 위해 본 발명은 제1 접지전압이 인가되는 제1 전원라인과, 제2 접지전압이 인가되는 제2 전원라인과, 제1 전원전압이 인가되는 제3 전원라인과, 상기 제1 전원라인에 소스가 연결되고, 상기 제2 전원라인에 드레인이 연결되며, 상기 제3 전원라인에 게이트가 연결되는 MOS 트랜지스터를 포함하는 커플링부를 포함하는 반도체 집적회로를 제공한다.
또한, 본 발명은 고주파 전원잡을 감소를 위한 커플링부를 포함하는 반도체 집적회로에 있어서, 상기 커플링부는 반도체기판 상의 소자분리막들 사이에 형성된 웰영역과, 상기 웰영역에 이온주입공정에 의해 형성된 소스영역 및 드레인영역과, 상기 웰영역, 상기 소스영역 및 상기 드레인영역에 형성된 게이트산화막과, 상기 게이트산화막 상에 형성된 게이트전극과, 상기 소스영역과 제1 접지전압이 인가되는 제1 전원라인을 연결하는 제1 컨택과, 상기 드레인영역과 제2 접지전압이 인가되는 제2 전원라인을 연결하는 제2 컨택과, 상기 게이트전극과 제1 전원전압이 인가되는 제3 전원라인을 연결하는 제3 컨택을 포함하는 반도체 집적회로를 제공한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적회로의 구성을 도시한 도면이다.
도 2는 도 1에 도시된 반도체 집적회로에 포함된 커플링부의 공정 단면도도이다.
도 3은 도 1에 도시된 반도체 집적회로에 의해 고주파 전원잡음의 공유 현상의 감소를 보여주는 파형도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적회로의 구성을 도시한 도면이다.
도 1에 도시된 바와 같이, 본 실시예의 반도체 집적회로는 제1 내지 제4 전원라인(VL1~4)과, 제1 전압안정화부(20), 프리드라이버(3), 출력드라이버(4), 제2 전압안정화부(50) 및 커플링부(7)를 포함한다.
제1 전원라인(VL1)은 VDD 핀(10)을 통해 입력되는 제1 전원전압(VDD)을 제1 인덕터(L10)와 제1 저항(R10)을 통해 인가받는다. 제2 전원라인(VL1)은 VSS 핀(11)을 통해 입력되는 제1 접지전압(VSS)을 제2 인덕터(L11)와 제2 저항(R11)을 통해 인가받는다. 제3 전원라인(VL3)은 VDDQ 핀(60)을 통해 입력되는 제2 전원전압(VDDQ)을 제3 인덕터(L12)와 제3 저항(R12)을 통해 인가받는다. 제4 전원라인(VL4)은 VSSQ 핀(13)을 통해 입력되는 제2 접지전압(VSSQ)을 제4 인덕터(L13)와 제4 저항(R13)을 통해 인가받는다. 여기서, 제1 인덕터(L10)와 제1 저항(R10)은 VDD 핀(10)과 제1 전원라인(VL1) 사이의 인덕턴스 성분과 레지스턴스 성분을 모델링한 소자들이고, 제2 인덕터(L11)와 제2 저항(R11)은 VSS 핀(11)과 제2 전원라인(VL1) 사이의 인덕턴스 성분과 레지스턴스 성분을 모델링한 소자들이다. 또한, 제3 인덕터(L12)와 제3 저항(R12)은 VDDQ 핀(60)과 제3 전원라인(VL3) 사이의 인덕턴스 성분과 레지스턴스 성분을 모델링한 소자들이고, 제4 인덕터(L13)와 제4 저항(R13)은 VSSQ 핀(13)과 제4 전원라인(VL4) 사이의 인덕턴스 성분과 레지스턴스 성분을 모델링한 소자들이다.
제1 전압안정화부(20)는 제1 전원라인(VL1)에 게이트가 연결되고, 제2 전원라인(VL1)에 소스 및 드레인이 연결된 NMOS 트랜지스터로 구현된다. 제1 전압안정화부(20)는 커패시터로 동작하여 제1 전원라인(VL1) 및 제2 전원라인(VL2)을 통해 공급되는 제1 전원전압(VDD) 및 제1 접지전압(VSS)의 레벨을 안정화시킨다.
프리드라이버(3)는 제1 전원라인(VL1) 및 제2 전원라인(VL1)을 통해 제1 전원전압(VDD) 및 제1 접지전압(VSS)을 공급받아 구동되어, 클럭신호(CLK)에 동기하여 데이터(DATA)를 입력받아 풀업신호(PU) 및 풀다운신호(PD)를 구동한다.
출력드라이버(4)는 제3 전원라인(VL3) 및 제4 전원라인(VL4)을 통해 제2 전원전압(VDDQ) 및 제2 접지전압(VSSQ)을 공급받아 구동되어, 풀업신호(PU) 및 풀다운신호(PD)를를 입력받아 출력데이터(DOUT)를 구동한다.
제2 전압안정화부(50)는 제3 전원라인(VL3)에 게이트가 연결되고, 제4 전원라인(VL4)에 소스 및 드레인이 연결된 NMOS 트랜지스터로 구현된다. 제2 전압안정화부(50)는 커패시터로 동작하여 제3 전원라인(VL3) 및 제4 전원라인(VL4)을 통해 공급되는 제2 전원전압(VDDQ) 및 제2 접지전압(VSSQ)의 레벨을 안정화시킨다.
커플링부(7)는 제3 전원라인(VL3)에 게이트가 연결되고, 제2 전원라인(VL2)에 소스 또는 드레인이 연결되며, 제4 전원라인(VL4)에 소스 또는 드레인이 연결되는 MOS 트랜지스터로 구현된다. 커플링부(7)의 구체적인 구성을 도 2에 도시된 공정 단면도를 참고하여 살펴보면 다음과 같다.
도 2를 참고하면, 커플링부(7)는 반도체기판(SUBSTRATE) 상의 소자분리막들(71, 72) 사이에 형성된 P-웰영역(70), 소스영역(73) 및 드레인영역(74), 게이트산화막(75), 게이트전극(76), 제1 내지 제3 컨택(77~79)를 포함한다. 소스영역(73) 및 드레인영역(74)은 P-웰영역(70)에 이온주입공정에 의해 전자이온을 주입하여 형성된다. 게이트산화막(75)은 P-웰영역(70), 소스영역(73) 및 드레인영역(74) 상에 형성된다. 게이트전극(76)은 게이트산화막(75) 상에 형성된다. 소스영역(73)은 제1 컨택(77)을 통해 제2 전원라인(VL2)에 연결되어 제1 접지전압(VSS)이 인가된다. 드레인영역(74)은 제2 컨택(78)을 통해 제4 전원라인(VL2)에 연결되어 제2 접지전압(VSSQ)이 인가된다. 게이트전극(76)은 제3 컨택(79)을 통해 제3 전원라인(VL3)에 연결되어 제2 전원전압(VDDQ)을 인가받는다.
이와 같이 구성된 커플링부(7)는 VSS 핀(11)을 통해 인가되는 제1 접지전압(VSS)을 제2 전원라인(VL2)을 통해 소스영역(73)으로 인가받고, VSSQ 핀(13)을 통해 인가되는 제2 접지전압(VSSQ)을 제4 전원라인(VL4)을 통해 드레인영역(74)으로 인가받으며, VDDQ 핀(60)을 통해 입력되는 제2 전원전압(VDDQ)을 제3 전원라인(VL3)을 통해 게이트전극(76)으로 인가받는다. 즉, 커플링부(7)는 동일한 레벨을 갖는 제1 접지전압(VSS) 및 제2 접지전압(VSSQ)을 각각 소스영역(73) 및 드레인영역(74)으로 인가받아 커패시터로 동작한다. 따라서, 커플링부(7)는 고주파 영역에서 단락되어, 제1 접지전압(VSS)이 인가되는 제2 전원라인(VL2) 및 제2 접지전압(VSSQ)이 인가되는 제4 전원라인(VL4) 간 전원잡음의 상호 공유 현상을 감소시킨다. 또한, 커플링부(7)는 고주파영역에서 제2 전원전압(VDDQ)이 인가되는 게이트전극(76)과 제2 접지전압(VSSQ)이 인가되는 드레인영역(74) 사이에 전류 경로를 형성하여 전류가 흐를 수 있도록 한다.
10: VDD 핀 11: VSS 핀
VL1~VL4: 제 1 내지 제4 전원라인
20: 제1 전압안정화부 3: 프리드라이버
4: 출력드라이버 50: 제2 전압안정화부
60: VDDQ 핀 61: VSSQ 핀
7: 커플링부

Claims (7)

  1. 제1 접지전압이 인가되는 제1 전원라인;
    제2 접지전압이 인가되는 제2 전원라인;
    제1 전원전압이 인가되는 제3 전원라인; 및
    상기 제1 전원라인에 소스가 연결되고, 상기 제2 전원라인에 드레인이 연결되며, 상기 제3 전원라인에 게이트가 연결되는 MOS 트랜지스터를 포함하는 커플링부를 포함하는 반도체 집적회로.
  2. 제 1 항에 있어서,
    제2 전원전압이 인가되는 제4 전원라인; 및
    상기 제2 전원전압과 상기 제2 접지전압을 공급받아 구동되고, 클럭신호에 동기하여 데이터를 입력받아 풀업신호 및 풀다운신호를 구동하는 프리드라이버를 더 포함하는 반도체 집적회로.
  3. 제 2 항에 있어서, 상기 제1 전원전압과 상기 제1 접지전압을 공급받아 구동되고, 상기 풀업신호 및 상기 풀다운신호를 입력받아 출력데이터를 구동하는 출력드라이버를 더 포함하는 반도체 집적회로.
  4. 제 2 항에 있어서,
    상기 제1 전원전압과 상기 제1 접지전압 사이에 연결된 제1 전압안정부; 및
    상기 제2 전원전압과 상기 제2 접지전압 사이에 연결된 제2 전압안정부를 더 포함하는 반도체 집적회로.
  5. 고주파 전원잡을 감소를 위한 커플링부를 포함하는 반도체 집적회로에 있어서, 상기 커플링부는
    반도체기판 상의 소자분리막들 사이에 형성된 웰영역;
    상기 웰영역에 이온주입공정에 의해 형성된 소스영역 및 드레인영역;
    상기 웰영역, 상기 소스영역 및 상기 드레인영역에 형성된 게이트산화막;
    상기 게이트산화막 상에 형성된 게이트전극;
    상기 소스영역과 제1 접지전압이 인가되는 제1 전원라인을 연결하는 제1 컨택;
    상기 드레인영역과 제2 접지전압이 인가되는 제2 전원라인을 연결하는 제2 컨택; 및
    상기 게이트전극과 제1 전원전압이 인가되는 제3 전원라인을 연결하는 제3 컨택을 포함하는 반도체 집적회로.
  6. 제 5 항에 있어서, 상기 제2 접지전압은 클럭신호에 동기하여 데이터를 입력받아 풀업신호 및 풀다운신호를 구동하는 프리드라이버에 공급되는 반도체 집적회로.
  7. 제 6 항에 있어서, 상기 제1 전원전압과 상기 제1 접지전압은 상기 풀업신호 및 상기 풀다운신호를 입력받아 출력데이터를 구동하는 출력드라이버에 공급되는 반도체 집적회로.
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