KR20120015290A - 단극성 헤테르 접합-공핍 층 트랜지스터 - Google Patents
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Abstract
본 발명은 베이스, 에미터 및 콜렉터를 구비한 공핍 층 트랜지스터에 관한 것이며, 상기 공핍 층 트랜지스터의 경우 에미터는 터널 다이오드를 포함하고, 상기 터널 다이오드는 제 1 역지 전압(threshold voltage) 이상으로 제공된 에미터-베이스 전압에서 유동 방향의 전하 운송자 터널 전류를 상기 에미터로부터 콜렉터 방향으로 허용하며, 상기 공핍 층 트랜지스트의 경우 상기 베이스는 그래핀 층(graphene layer)을 포함한다.
Description
본 발명은 공핍 층 트랜지스터, 특히 단극성 헤테르 접합-공핍 층 트랜지스터(UHST)에 관한 것이다.
반도체 소자로서 상기 단극성 헤테르 접합-공핍 층 트랜지스터는 예를 들어 광대역 커뮤니케이션(broadband communication) 및 무선 커뮤니케이션을 위한 고주파 회로, 또는 레이더 응용 및 센서 응용에서 사용된다.
신호 주파수로 작동될 수 있는 트랜지스터가 필요하며, 상기 신호 주파수는 다수의 100 GHz 범위 내지 소수의 THz 범위에 위치한다. 지금까지 산업적 생산에 사용된 이러한 고주파수 범위용 트랜지스터 구조는 예를 들어, 실리콘-게르마늄-합금으로 구성된 계열을 갖는 실리콘 계열의 헤테르-접합-양극성(bipolar)-트랜지스터(HBT)를 사용한다.
US 2004/0232505는 공핍 층 트랜지스터 구조를 공지하고 있으며, 상기 트랜지스터 구조는 에미터 전극(emitter electrode)과 베이스 전극(base electrode) 사이에 제 1 다층-터널 구조를 구비하고, 상기 제 1 다층-터널 구조는 공명 터널(resonant tunnel)을 통해 에미터로부터 베이스로 전자 전달을 허용한다. 상기 베이스 전극과 집전극 사이에는 제 1 다층 구조가 제공되어 있으며, 상기 제 1 다층 구조를 통해 상기 에미터로부터 베이스로 전달된 전자가 콜렉터(collector)에 도달할 수 있다.
본 발명의 목적은 테라 헤르츠(terahertz) 범위에 도달할 수 있는 작동 주파수(operating frequency)에 적합한 개선된 공핍 층 트랜지스터 구조를 제공하는 것이다.
본 발명의 상기 목적은 베이스, 에미터 및 콜렉터를 구비한 공핍 층 트랜지스터를 통해 해결되며, 상기 공핍 층 트랜지스터의 경우 상기 에미터는 터널 다이오드(tunnel diode)를 포함하고, 상기 터널 다이오드는 제 1 역지 전압(threshold voltage) 이상으로 제공된 에미터-베이스 전압에서 유동 방향의 전하 운송자 터널 전류를 상기 에미터로부터 콜렉터 방향으로 허용하며, 상기 공핍 층 트랜지스트의 경우 상기 베이스는 그래핀 층(graphene layer)을 포함한다.
본 발명은 전극으로서 얇은 금속 전도성 베이스 층이 에미터 전류/콜렉터 전류를 제어할 수 있다는 인식에 기반을 두고 있다.
일반적으로, 흑연의 허니콤 구조(honeycomb structure)를 갖는 얇은 탄소층을 그래핀이라고 한다. 단분자 층(monolayer) 그래핀의 탄소 원자는 준 평판(quasi-planar), 허니콤 형태로 배열되어 있다. 바람직하게는, 상기 그래핀은 금속 소자에 비해 이방성(anisotropic) 전자 이동 특성을 갖는다. 이로 인해, 콜렉터 전압 장(field)은 그래핀-베이스에 의한 금속의 경우보다 바람직한 방향으로 더욱 효과적으로 진행되고, 상기 콜렉터의 방향으로 전극의 "흡입"을 촉진한다.
이상적인 조건 하에서 200 000 cm2/Vs에 이르는 특히 높은 전자 이동을 갖는 그래핀은 자체로 Bolotin, K.l.: Ultrahigh electron mobility in suspended graphene, arXiv:0802.2389v1, 2008에 공지되어 있다. 본 발명에 따른 UHST는 상기 그래핀 층을 사용함으로써 특히 적은 베이스 저항을 갖는다.
이것은, 특히 고주파수에서 작동을 가능하게 하고, 동시에 공지된 구조에 비해 일반적으로 높은 구동 속도를 가능하게 한다. 따라서, 본 발명에 따른 에미터 다이오드/베이스 다이오드의 터널 프로세스의 시간 지연이 적은 작동 연결로 트랜지스터 구조가 제공되며, 상기 트랜지스터 구조는 매우 개선된 고주파 특성을 갖는다.
상기 트랜지스터의 제어는 한 쪽 방향은 차단되고, 반대쪽 방향, 즉 유동 방향에서 터널 전류를 허용하는 터널 다이오드의 작동을 통해 실시되며, 동시에 상기 터널 전류는 에미터 전류/콜렉터 전류를 형성한다. 유동 방향의 상기 터널 전류는 본 발명에 따른 트랜지스터의 적합한 실시 형태에서 THz-범위의 작동 주파수를 통해 스위칭 될 수 있다.
요약하면, 본 발명에 따른 구조를 통해 특히 고주파수용 공핍 층 트랜지스터를 제조할 수 있다.
다음에서는, 본 발명에 따른 공핍 층 트랜지스터의 실시 예가 상세하게 설명된다. 상기 실시 예의 추가 특성은 또 다른 실시 형태와 서로 결부될 수 있으며, 선택적으로 개시되어 있다.
본 발명에 따른 공핍 층 트랜지스터의 그래핀 층은 서로 다른 실시 예에서 하나의 정확한 원자 층과 몇몇 원자 층 간의 두께를 갖는다.
바람직하게는, 상기 베이스가 상기 그래핀 층과 다른 층을 구비하지 않는 것이다. 달리 표현하면, 상기 베이스는 실시 예에서 그래핀 층으로 구성된다는 것이다.
실시 예에서, 상기 에미터는 베이스 방향으로 다층 구조를 형성하고 있다. 상기 다층 구조는 그래핀 층과 에미터 사이에서 터널 장벽으로서 에미터-장벽 층을 포함하고 있다. 이러한 에미터-장벽 층은 제 1 역지 전압 이하로 제공된 에미터-베이스-전압 값의 경우, 에미터와 그래핀 층 간의 전하 운송자 이동을 차단하고, 상기 역지 전압 이상의 터널 전류를 에미터와 그래핀 층 사이에서 관류시키기 위해 형성되어 있다. 상기 에미터-장벽 층의 사용과 함께 베이스와 에미터 사이에서 속도에 영향을 주는 인터페이스(interface) 특성을 동시에 제어할 수 있다.
상기 에미터-장벽 층의 재료로서 특히 이산화 규소(SiO2)가 적합하지만, 다른 절연체 또한 적합하다. 에미터 층과 베이스 층에 대한 인터페이스를 포함하여 상기 절연체는 특히 바람직하게는 결함이 적다.
상기 에미터-장벽 층의 층 두께는 일반적 실시 예에서 2 nm 미만이다.
또 다른 실시 예의 경우, 상기 그래핀 층과 콜렉터 사이에 콜렉터-장벽 층이 배열되어 있다. 상기 콜렉터-장벽 층은 베이스와 콜렉터 사이의 절연 장벽 층으로서 형성될 수 있다. 상기 콜렉터-장벽 층은 상기 에미터로부터 전하 운송자 주입 없이 전하 운송자 전류가 베이스와 콜렉터 사이에서 유동할 수 없도록 형성되어 있다.
상기 콜렉터-장벽 층의 두께는 실시 예에서 최대 약 8 nm이다. 상기 두께 및 유전 상수(dielectric constant)의 적합한 선택을 통해 최대 콜렉터 전압뿐 아니라, 베이스-콜렉터-용량도 조절될 수 있다. 상기 그래핀 층으로 인한 터널 다이오드의 적합한 작동을 통해 전하 운송자가 콜렉터-장벽 층의 전도대(conduction band) 깊숙히 주입될 수 있다. 이로써 콜렉터 저항이 제어될 수 있다.
바람직하게는, 상기 콜렉터-장벽 층은 절연체로 구성되어 있고, 상기 절연체는 예를 들어 SiO2일 수도 있지만 다른 절연 재료일 수도 있으며, 상기 절연 재료는 상기 에미터-장벽 층의 재료와는 다른 유전 상수를 구비할 수 있다. 상기 SiO2로 구성된 콜렉터-장벽 층은 실시 예에서 실리콘-장벽 층 및 Si-단결정 기판(single crystal substrate)에 배열되어 있다.
실시 예에서, 상기 에미터-장벽 층은 제 1 절연체로 구성되어 있고, 콜렉터-장벽 층은 제 2 절연체로 구성되어 있으며, 제 2 절연체의 경우 가전자대(valence band)와 전도대 사이의 밴드 갭(band gap)은 동일한 크기이거나, 또는 제 1 절연체의 밴드 갭 보다 작다. 특정 실시 형태에서, 상기 콜렉터-장벽 층의 재료가 상기 에미터-장벽 층의 재료보다 가전자대와 전도대 사이에서 적은 밴드 갭을 갖는 것이 중요할 수 있다.
상기 에미터-장벽 층뿐 아니라, 콜렉터-장벽 층, 즉 두 장벽 층이 동시에 상기 공핍 층 트랜지스터 구조에 제공되는 것이 바람직한 실시 형태일 수 있지만, 반드시 모든 용도에서 트랜지스터의 기능에 필요한 것은 아니다. 에미터-장벽 층이든, 또는 콜렉터-장벽 층이든 선택적 실시 예에서 상기 공핍 층 트랜지스터를 위해 오로지 하나의 장벽 층을 형성할 수 있다.
상기 에미터와 베이스 사이에서 적합하게 형성된 인터페이스의 경우, 에미터-장벽 층의 분리 없이 쇼트키-다이오드(schottky diode)가 생성될 수 있다. 이로 인해, 에미터-장벽 층이 떨어져 나가는 경우가 발생할 수 있다.
상기 베이스와 콜렉터 사이의 장벽 층으로서 pn-접합 또는 도핑 되지 않은 반도체 층이 선택적으로 제공될 수 있다.
다수의 실시 형태에서, 상기 에미터 층은 제 1 전도 유형의 도핑(doped) 된 제 1 반도체 재료로부터 구성되어 있으며, 상기 콜렉터는 금속 또는 제 1 전도 유형의 도핑 된 제 2 반도체 재료로부터 구성되어 있고, 상기 콜렉터의 밴드 갭은 에미터의 밴드 갭 보다 적다. 여기서, 도핑(doping)은 상기 밴드 갭 및 전하 운송자 농도를 대응하는 트랜지스터로 조절하기 위한 자유도(degree of freedom)로서 기능 할 수 있다. 이러한 방식으로, 특히 높은 전하 운송자 이동이 달성될 수 있다. 상기 제 1 반도체 재료는 예를 들어 실리콘일 수 있고, 제 2 반도체 재료는 실리콘-게르마늄-합금 또는 게르마늄일 수 있다. 상기 제 1 반도체 재료 및 제 2 반도체 재료 가운데 적어도 하나의 재료가 단결정이라면, 높은 전하 운송자 이동이 지속적으로 요구된다.
그러나, 기본적으로 다결정(polycrystalline) 또는 비정질 반도체 재료가 반도체 금속 산화물과 마찬가지로 에미터 및 콜렉터를 위해 사용될 수도 있다.
또 다른 용이한 실시 예에서, 트랜지스터의 층 구조는 특히 금속으로 구성될 수 있는 금속 전도성 에미터를 포함하고, 전술한 것에 인접하여 그래핀 베이스가 직접적으로 연결되어 있는 터널 다이오드 절연체가 예를 들어 높은 유전 상수(high-k dielectric)를 갖는 절연체 및 전술한 것과 연결된 콜렉터에 이어 제공되어 있으며, 상기 콜렉터는 금속 전도성 또는 금속으로 구성되어 있다.
본 발명에 따른 공핍 층 트랜지스터의 실시 예는 아래의 도면을 통해 상세하게 설명된다.
본 발명의 목적은 테라 헤르츠(terahertz) 범위에 도달할 수 있는 작동 주파수(operating frequency)에 적합한 개선된 공핍 층 트랜지스터 구조를 제공한다.
도 1은 본 발명에 따른 공핍 층 트랜지스터의 실시 예를 횡단면도를 통해 개략적으로 도시되어 있고,
도 2 및 3은 상이한 전압 상태 및 재료 조합시 상기 공핍 층 트랜지스터의 밴드 다이어그램을 도시하고 있고;
도 4는 도 1에 따른 공핍 층 트랜지스터의 대체 회로도를 도시하고 있다.
도 2 및 3은 상이한 전압 상태 및 재료 조합시 상기 공핍 층 트랜지스터의 밴드 다이어그램을 도시하고 있고;
도 4는 도 1에 따른 공핍 층 트랜지스터의 대체 회로도를 도시하고 있다.
도 1은 본 발명에 따른 공핍 층 트랜지스터(100)의 실시 예를 횡단면도를 통해 개략적으로 설명하고 있다. 실리콘 기판, 예를 들어 상업화된 실리콘 웨이퍼(silicon wafer)에 에미터(102)가 형성되어 있다. 상기 에미터는 n-도핑 되어 있다. 상기 에미터(102)에 몇몇 단분자 층 두께를 갖는 에미터-베이스-장벽(에미터-장벽 층)이 분리되어 있으며, 상기 에미터-베이스-장벽 층은 SiO2로 구성된다. 도시된 구조의 변형된 형태의 경우, 에미터-베이스-장벽(104)은 전술한 것처럼 터널 다이오드의 또 다른 형태, 예를 들어 쇼트키-다이오드로 대체되며, 상기 쇼트키 다이오드는 적합하게 가공된 인터페이스에 의해 에미터와 베이스 사이에서 직접적으로 형성된다.
도 1의 예에서, 에미터-장벽 층(104)에 이어 단지 하나의 원자 층 또는 단지 몇몇 원자 층 두께를 갖는 그래핀 층(106)이 배열되어 있다. 상기 그래핀 층위에 콜렉터-장벽 층(108)이 분리되어 있다. 상기 콜렉터-장벽 층은 SiO2로 구성되거나, 또는 에미터-장벽 층의 밴드 갭 보다 적은 밴드 갭을 갖는 절연체로 구성되어 있다. 이것은 콜렉터(110)의 층 분리 방향으로 실시된다. 상기 콜렉터는 본 실시 예에서 n-도핑 된 실리콘으로 구성되어 있다.
세 가지 기능을 갖는 상기 트랜지스터의 층은 에미터 접촉부(E), 베이스 접촉부(B), 콜렉터 접촉부(K)와 접촉하고 있다.
적합한 층 형성의 경우, 상기 트랜지스터는 역으로, 즉 콜렉터로서 기판 및 에미터로서 상부 접촉부로도 설치될 수 있다.
접촉부의 구체적인 내용은 도 1에서 편의상 그래픽 설명이 생략되어 있다.
제 1 역지 전압 이하로 제공된 에미터-베이스-전압 값의 경우, 에미터-장벽 층은 에미터와 그래핀 층 사이의 전하 운송자 이동을 차단하고, 상기 에미터-장벽 층은 제 1 역지 전압 이상의 터널 전류를 에미터와 그래핀 층 사이에서 관류시킨다. 역지 전압 이상의 전하 운송자 전류는 에미터와 콜렉터 사이를 관류할 수 있다. 제 1 역지 전압보다 크거나, 또는 동일한 제 2 역지 전압 이하로 제공된 에미터-콜렉터-전압 값의 경우, 콜렉터-장벽 층이 그래핀 층과 콜렉터 사이의 전하 운송자 이동을 차단한다.
도 2는 도 1에 따른 트랜지스터 구조(100)의 밴드 다이어그램을 무전압 상태에서 개략적으로 도시하고 있다. 우선, 무전압 상태에 있는 서로 다른 층(102 내지 110)의 전도대 에지(conduction band edge)가 도시되어 있다. 에미터-장벽 층(104)의 터널 장벽을 인식할 수 있다. 상기 에미터 층에 표시된 파선은 페르미-에너지를 나타내고 있다. 콜렉터-장벽 층(108)을 위해, 선택적으로 두 개의 전도대 하단 에지가 표시되어 있다. SiO2는 더욱 높은 에너지를 갖는 것으로 표시되어 있고, 예를 들어 높은-K 절연체와 같은 다른 재료는 더욱 낮은 에너지로 표시되어 있다.
도 3은 에미터와 베이스 사이에서 터널 전류를 허용하는 작동 전압의 경우와, 에미터-콜렉터 전류를 콜렉터-장벽(108)을 통해 관류하도록 하는 에미터-콜렉터 전압의 경우를 밴드 다이어그램을 통해 도 2와 비교할 수 있도록 도시하고 있다.
도시된 구조를 통해, THz-범위의 작동 주파수에 도달할 수 있다.
도 4는 도 1에 따른 공핍 층 트랜지스터(100)의 대체 회로도를 도시하고 있다. 상기 트랜지스터의 내부 저항 Rinnen은 아래의 영향을 통해 특징 된다:
- 에미터 구조에 있는 결함 빈도에 좌우되는 에미터 저항 REmitter: 상기 저항은 에미터의 단결정, 적은 결함을 통해 미미하게 유지될 수 있다:
- 에미터와 베이스 사이의 터널 다이오드의 차단 행위:
- 대체 회로도에서 터널 다이오드에 대해 평행하게 스위칭 된 터널 다이오드의 기생적 베이스-에미터-용량;
- 콜렉터 장벽의 형성에 좌우되는 콜렉터 저항 및 전술한 것과 평행하게 스위칭 된 기생적 베이스-콜렉터 용량; 후자는 전술한 조치를 통해 미미하게 유지된다;
- 베이스 저항 RBasis; 상기 저항은 적은 층 두께 및 사용된 베이스 재료, 즉 그래핀으로 인해 특히 적다.
Claims (16)
- 베이스, 에미터 및 콜렉터를 구비하고, 상기 에미터는 터널 다이오드를 포함하며, 상기 터널 다이오드는 제 1 역지 전압 이상으로 제공된 에미터-베이스 전압에서 유동 방향의 전하 운송자 터널 전류를 상기 에미터로부터 콜렉터 방향으로 허용하며, 상기 공핍 층 트랜지스트의 경우 상기 베이스는 그래핀 층을 포함하는 공핍 층 트랜지스터.
- 제1항에 있어서,
그래핀 층과 에미터 사이에 에미터-장벽 층이 배열되어 있으며, 상기 에미터-장벽 층은 제 1 역지 전압 이하로 제공된 에미터-베이스-전압 값에서 에미터와 그래핀 층 간의 전하 운송자 이동을 차단하고, 상기 역지 전압 이상의 터널 전류를 에미터와 그래핀 층 사이에서 관류시키도록 형성되어 있는 것을 특징으로 하는 공핍 층 트랜지스터. - 제1항 또는 2항에 있어서,
상기 그래핀 층과 콜렉터 사이에 콜렉터-장벽 층이 배열되어 있는 것을 특징으로 하는 공핍 층 트랜지스터. - 제3항에 있어서,
상기 에미터-장벽 층은 제 1 절연체로 구성되고, 콜렉터-장벽 층은 제 2 절연체로 구성되는 것을 특징으로 하는 공핍 층 트랜지스터. - 제4항에 있어서,
제 2 절연체의 가전자대와 전도대 사이의 밴드 갭은 동일한 크기이거나, 또는 제 1 절연체의 밴드 갭 보다 작은 것을 특징으로 하는 공핍 층 트랜지스터. - 제4항에 있어서,
상기 제 2 절연체의 가전자대와 전도대의 밴드 갭은 제 1 절연체의 밴드 갭과 차이가 있는 것을 특징으로 하는 공핍 층 트랜지스터. - 제2항 내지 6항 중 어느 한 항에 있어서,
상기 에미터-장벽 층은 이산화 규소 또는 다른 절연체로 구성되는 것을 특징으로 하는 공핍 층 트랜지스터. - 제7항에 있어서,
상기 에미터-장벽 층 및/또는 콜렉터-장벽 층은 다결정 또는 단결정인 것을 특징으로 하는 공핍 층 트랜지스터. - 제8항에 있어서,
상기 에미터-장벽 층은 몇몇 원자 층의 층 두께를 갖는 것을 특징으로 하는 공핍 층 트랜지스터. - 제1항에 있어서,
에미터와 베이스 사이에서 에미터-장벽 층이 분리되지 않고, 에미터와 베이스 사이의 인터페이스가 쇼트키-다이오드를 형성하는 것을 특징으로 하는 공핍 층 트랜지스터. - 제1항 내지 10항에 있어서,
상기 에미터 층은 제 1 전도 유형의 도핑 된 제 1 반도체 재료, 또는 금속으로 구성되며, 콜렉터는 금속 또는 제 1 전도 유형의 도핑 된 제 2 반도체 재료로 구성되어 있는 것을 특징으로 하는 공핍 층 트랜지스터. - 제11항에 있어서,
제 1 반도체 재료는 실리콘이며, 제 2 반도체 재료는 실리콘-게르마늄-합금 또는 게르마늄인 것을 특징으로 하는 공핍 층 트랜지스터. - 제11항 또는 12항에 있어서,
상기 제 1 반도체 재료 및 제 2 반도체 재료 가운데 적어도 하나의 재료는 단결정인것을 특징으로 하는 공핍 층 트랜지스터. - 제11항 또는 12항에 있어서,
상기 제 1 반도체 재료 및 제 2 반도체 재료 가운데 적어도 하나의 재료는 다결정 또는 비정질인 것을 특징으로 하는 공핍 층 트랜지스터. - 제1항 내지 14항 중 어느 한 항에 있어서,
상기 에미터 또는 콜렉터 또는 에미터 뿐 아니라 콜렉터도 금속 산화물로 구성되는 것을 특징으로 하는 공핍 층 트랜지스터. - 제1항 내지 15항 중 어느 한 항에 있어서,
상기 베이스는 그래핀 층으로 구성되는 것을 특징으로 하는 공핍 층 트랜지스터.
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