KR20120009733A

KR20120009733A - 액정표시장치 및 그의 제조방법

Info

Publication number: KR20120009733A
Application number: KR1020100070217A
Authority: KR
Inventors: 신동수
Original assignee: 엘지디스플레이 주식회사
Priority date: 2010-07-20
Filing date: 2010-07-20
Publication date: 2012-02-02

Abstract

본 발명은 개구율이 향상될 수 있는 액정표시장치에 관한 것으로, 기판 상에, 제1 방향으로 연속하는 제1 라인패턴과, 상기 제1 방향에 교차하는 제2 방향을 갖고 상기 제1 라인패턴에 의해 불연속한 제2 라인패턴을 포함하여 형성되는 제1 금속층; 상기 제1 금속층을 포함한 상기 기판의 전면에 형성되는 제1 절연층; 상기 제1 절연층에, 상기 제1 라인패턴과 제2 라인패턴에 각각 대응하여 형성되는 제1 라인홀과 제2 라인홀; 상기 제1 절연층 상에, 상기 제1 라인패턴의 일부 영역과 중첩하여 형성되는 반도체층; 상기 제1 절연층 상에, 상기 제2 방향으로 연속하는 제3 라인패턴과, 상기 제1 방향으로 상기 제3 라인패턴에 의해 불연속하는 제4 라인패턴을 포함하여 형성되는 제2 금속층; 상기 제2 금속층을 포함한 상기 제1 절연층의 전면에 형성되는 제2 절연층; 상기 제2 절연층의 전면에 평평하게 형성되는 보호층; 및 상기 보호층 상에 투명도전성물질로 이루어진 투명도전층을 포함하고, 상기 제1 방향을 갖는 상기 제1 라인패턴과 상기 제4 라인패턴은, 상기 제1 라인홀을 통해 서로 접촉하여, 게이트라인을 형성하고, 상기 제2 방향을 갖는 상기 제2 라인패턴과 제3 라인패턴은, 상기 제2 라인홀을 통해 서로 접촉하여 데이터라인을 형성하는 액정표시장치를 제공한다.

Description

액정표시장치 및 그의 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND MANUFACTURING METHOD OF THE SAME}

본 발명은 액정표시장치 및 그의 제조방법에 관한 것으로, 특히, 화질을 향상하기 위한 액정표시장치 및 그의 제조방법에 관한 것이다.

최근, 본격적인 정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이(display)분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 여러 가지 다양한 평판 표시장치(Flat Display Device)가 개발되어 기존의 브라운관(Cathode Ray Tube: CRT)을 빠르게 대체하고 있다.

이 같은 평판 표시장치의 구체적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 유기전계발광 표시장치(Organic Light Emitting Display: OLED), 전기영동표시장치(Electrophoretic Display: EPD, Electric Paper Display), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro luminescence Display Device: ELD) 및 전기습윤표시장치(Electro-Wetting Display: EWD) 등을 들 수 있다. 이들은 공통적으로 영상을 구현하는 평판 표시패널을 필수적인 구성요소로 하는 바, 평판 표시패널은 고유의 발광물질 또는 편광물질층을 사이에 두고 한 쌍의 기판을 대면 합착시킨 구성을 갖는다. 이 중에서, 액정표시장치(LCD)는 전계에 따라 각 화소에 대응하는 액정의 광 투과율이 조절되어, 복수의 화소 각각의 휘도가 제어됨으로써, 영상을 표시한다.

즉, 액정표시장치는, 대향 합착된 상부기판과 하부기판, 상부기판과 하부기판 사이에 주입되는 액정층 및 하부기판 상에 형성되어 복수의 화소 각각에 대응하는 복수의 화소영역을 정의하고, 복수의 화소 각각의 광투과율을 조절하는 트랜지스터 어레이를 포함하여 이루어진다. 여기서, 트랜지스터 어레이는, 서로 교차배치되어 복수의 화소영역을 정의하는 게이트라인과 데이터라인, 게이트라인과 데이터라인이 교차하는 영역에 각각 형성되어, 턴온하면 광투과율을 조절하는 전계를 형성하는 화소전압을 각 화소에 대응하는 화소전극에 인가하는 복수의 트랜지스터를 포함한다.

이러한 액정표시장치는, 4개의 마스크를 이용한 공정을 통해 제조되는 것이 일반적이다. 즉, 종래의 액정표시장치를 제조하는 방법은, 제1 마스크를 이용하여 게이트라인을 형성하는 단계, 제2 마스크를 이용하여, 반도체층과 데이터라인을 형성하는 단계, 제3 마스크를 이용하여 트랜지스터의 일부영역을 노출하는 단계 및 제4 마스크를 이용하여 화소전극을 형성하는 단계를 포함하여 이루어진다. 이때, 복수의 트랜지스터 각각은, 게이트라인에서 분기된 게이트전극, 채널을 형성하는 반도체층, 반도체층의 일측에 배치되고 데이터라인에서 분기되는 소스전극 및 반도체층의 다른 일측에 배치되는 드레인전극을 포함하고, 화소전극은 제3 마스크에 의해 노출된 트랜지스터의 드레인전극과 연결된다.

그런데, 트랜지스터 어레이는, 표시영역에 배치되지만, 광을 방출하는 화소영역을 정의하기 위한 것으로, 광이 방출되지 않는 화소영역의 외곽에 해당한다. 그러므로, 표시영역에서 트랜지스터 어레이가 차지하는 면적만큼, 화소영역의 면적이 감소하여, 액정표시장치의 화질을 결정하는 변수 중 하나인 개구율이 낮아진다.

그러나, 게이트라인과 데이터라인(이하, "라인"으로 통칭함)은, 해당 길이에 대응하여 안정적인 신호 전달이 보장될 수 있을 정도의 저항을 나타내도록 소정의 단면적을 가져야 한다. 즉, 저항은 단면적이 작을수록 커지기 때문에, 트랜지스터 어레이의 면적을 줄이기 위하여, 라인의 폭을 줄이면, 그에 비례하여 라인의 저항이 커지게 된다. 또한, 라인의 저항이 커지는 것을 방지하기 위하여, 라인의 폭을 줄인만큼 라인의 단면적이 증가되도록, 라인의 두께를 늘리면, 라인에 의한 단차가 커져서, 단차에 의해 화소영역의 외곽에서 빛샘현상이 발생될 수 있다.

또한, 종래기술에 따르면, 액정표시장치의 제조 시에 마스크의 개수를 줄이기 위하여, 순차적으로 증착된 금속층과 반도체물질을 제2 마스크를 이용하여 차등식각함으로써, 데이터라인과 반도체층을 동시에 형성한다. 이에 따라, 데이터라인은, 반도체물질 상에 적층된 금속층으로 이루어진 구조를 갖게 되는데, 이때, 반도체물질은 금속층보다 식각비가 낮기 때문에, 금속층보다 넓은 폭으로 형성된다. 실질적으로, 데이터라인은, 금속층의 폭이 아닌, 금속층보다 넓게 형성되는 반도체물질의 폭을 갖는다. 만약, 데이터라인에 대응하는 반도체물질의 폭을 줄이기 위하여 식각량을 늘리면, 그만큼 금속층의 폭이 줄어들어, 데이터라인의 저항이 증가하게 되므로, 반도체물질의 폭을 줄이기 어렵다. 이와 같이, 데이터라인은, 반도체층과 동시에 형성되어, 반도체물질에 의해 증가된 폭을 갖게 된다.

이러한 이유로, 종래기술에 따른 액정표시장치는, 안정적인 신호전달을 보장하고 라인의 단차에 의한 빛샘을 방지하기 위하여, 15um 이상의 폭으로 형성되는 게이트라인, 6.4um 이상의 폭으로 형성되는 데이터라인을 포함한다. 이 뿐만 아니라, 반도체층과 데이터라인이 동일한 마스크로 형성되기 때문에, 데이터라인의 폭에 하부의 반도체물질의 폭이 더 부가되고, 게이트라인 간의 신호 간섭을 방지하기 위하여, 이웃한 게이트라인은 7um 이상의 이격거리로 이격되어야 한다. 이와 같이, 종래의 액정표시장치는, 트랜지스터 어레이가 차지하는 면적이 감소되도록 라인의 폭을 좁게 하거나 라인 사이의 간격을 좁게 하면, 라인의 저항증가, 단차에 의한 빛샘현상, 라인 간의 신호간섭 등이 발생되는 문제점이 있어, 개구율이 증가되는 데에 한계가 있으므로, 화질을 임계 이상으로 향상시키기 어렵다.

본 발명은 표시영역 중에서 광이 방출되는 화소영역의 면적을 넓혀 개구율을 증가시킴으로써 화질이 향상될 수 있는 액정표시장치 및 그의 제조방법을 제공하기 위한 것이다.

이와 같은 과제를 해결하기 위하여, 본 발명은 기판 상에, 제1 방향으로 연속하는 제1 라인패턴과, 상기 제1 방향에 교차하는 제2 방향을 갖고 상기 제1 라인패턴에 의해 불연속한 제2 라인패턴을 포함하여 형성되는 제1 금속층; 상기 제1 금속층을 포함한 상기 기판의 전면에 형성되는 제1 절연층; 상기 제1 절연층에, 상기 제1 라인패턴과 제2 라인패턴에 각각 대응하여 형성되는 제1 라인홀과 제2 라인홀; 상기 제1 절연층 상에, 상기 제1 라인패턴의 일부 영역과 중첩하여 형성되는 반도체층; 상기 제1 절연층 상에, 상기 제2 방향으로 연속하는 제3 라인패턴과, 상기 제1 방향으로 상기 제3 라인패턴에 의해 불연속하는 제4 라인패턴을 포함하여 형성되는 제2 금속층; 상기 제2 금속층을 포함한 상기 제1 절연층의 전면에 형성되는 제2 절연층; 상기 제2 절연층의 전면에 평평하게 형성되는 보호층; 및 상기 보호층 상에 투명도전성물질로 이루어진 투명도전층을 포함하고, 상기 제1 방향을 갖는 상기 제1 라인패턴과 상기 제4 라인패턴은, 상기 제1 라인홀을 통해 서로 접촉하여, 게이트라인을 형성하고, 상기 제2 방향을 갖는 상기 제2 라인패턴과 제3 라인패턴은, 상기 제2 라인홀을 통해 서로 접촉하여 데이터라인을 형성하는 액정표시장치를 제공한다.

그리고, 본 발명은, 기판에 증착된 제1 도전물질을, 제1 마스크로 패턴하여, 제1 방향으로 연속하는 제1 라인패턴과, 상기 제1 방향에 교차하는 제2 방향을 갖고 상기 제1 라인패턴에 의해 불연속한 제2 라인패턴과, 상기 제1 라인패턴과 상기 제2 라인패턴이 교차하여 정의되는 화소영역을 둘러싸고 상기 제1 라인패턴과 상기 제2 라인패턴에 평행하는 공통라인패턴을 포함하는 제1 금속층을 형성하는 단계; 상기 제1 금속층을 포함한 상기 기판의 전면에 제1 절연층을 형성하는 단계; 상기 제1 절연층과, 상기 제1 절연층 상에 증착된 반도체물질을 제2 마스크로 패턴하여, 상기 제1 라인패턴의 일부 영역과 중첩하는 반도체층을 형성하는 단계; 상기 반도체층을 포함한 상기 제1 절연층에 증착된 제2 도전물질을, 제3 마스크로 패턴하여, 상기 제2 방향으로 연속하는 제3 라인패턴과, 상기 제1 방향을 갖고 상기 제3 라인패턴에 의해 불연속한 제4 라인패턴과, 상기 제3 라인패턴에서 분기하여 상기 반도체층의 일측에 배치되는 소스전극패턴과, 상기 반도체층의 다른 일측에 배치되는 드레인전극패턴과, 드레인전극패턴에서 연장되어 상기 공통라인패턴의 적어도 일부와 중첩하도록 배치되는 상부전극패턴을 포함하는 제2 금속층을 형성하는 단계; 상기 제2 금속층을 포함한 상기 제1 절연층의 전면에 제2 절연층을 형성하고, 상기 제2 절연층 상에 평평하게 보호층을 형성하는 단계; 상기 제2 절연층과 상기 보호층을, 제4 마스크로 패턴하여, 상기 상부전극패턴의 일부에 대응하는 제1 콘택홀 및 상기 공통라인패턴의 일부에 대응하는 제2 콘택홀을 형성하는 단계; 및 상기 보호층 상에 증착된 투명도전성물질을, 제5 마스크로 패턴하여, 상기 화소영역에, 상기 제1 콘택홀을 통해 상기 상부전극패턴과 연결되는 화소전극패턴과, 상기 화소전극패턴과 교번하고 상기 제2 콘택홀을 통해 상기 공통라인패턴에 연결되는 공통전극패턴을 포함하는 투명도전층을 형성하는 단계를 포함하는 액정표시장치의 제조방법을 제공한다.

이상과 같이, 본 발명의 실시예에 따른 액정표시장치는, 연속하는 제1 방향의 제1 라인패턴과, 제1 라인패턴에 의해 불연속하고 제1 방향에 교차하는 제2 방향의 제2 라인패턴을 포함하는 제1 금속층 및 연속하는 제2 방향의 제3 라인패턴과, 제3 라인패턴에 의해 불연속하는 제1 방향의 제4 라인패턴을 포함하는 제2 금속층을 포함하여, 적어도 일부가 중첩하는 제1 라인패턴과 제4 라인패턴에 의해 형성되는 게이트라인과, 적어도 일부가 중첩하는 제2 라인패턴과 제3 라인패턴에 의해 형성되는 데이터라인을 포함한다. 이와 같이, 게이트라인과 데이터라인이 각각 제1 금속층과 제2 금속층이 적층된 구조로 형성되어, 저항이 증가되지 않고서도 종래보다 작은 폭을 가질 수 있다. 그러므로, 게이트라인과 데이터라인이 차지하는 면적을 줄일 수 있고, 라인의 폭이 작아진만큼 신호간섭이 감소되어, 라인 사이의 간격을 줄일 수 있다. 그리고, 게이트패드와 데이터패드는 제1 금속층과 제2 금속층이 적층된 구조로 동일하게 이루어져서, 게이트라인과 데이터라인에 직접 콘택되므로, 패드 콘택홀의 면적이 감소될 수 있다. 또한, 트랜지스터의 반도체층은 제1 금속층 또는 제2 금속층과 다른 별도의 마스크를 이용하여 형성되어, 종래기술과 달리, 데이터라인의 하부에 반도체물질이 배치되어 있지 않으므로, 식각비가 다른 반도체물질에 의해 데이터라인의 폭이 불필요하게 넓어지는 것이 방지될 수 있다. 이상과 같이, 라인의 저항이 증가되지 않으면서도, 게이트라인과 데이터라인 각각의 폭이 감소되고, 게이트패드와 데이터패드의 면적이 감소되어, 표시영역에서 트랜지스터 어레이가 차지하는 면적이 감소되므로, 개구율이 증가될 수 있다.

이 뿐만 아니라, 적층된 영역에서, 어느 하나의 라인패턴에 결함이 발생되더라도, 다른 라인패턴에 의해 보완될 수 있어 셀프 리페어 특성을 가질 수 있다.

도 1은 본 발명의 실시예에 따른 액정표시장치의 화소를 나타낸 평면도이다.
도 2는 도 1에서 A-A', B-B', C-C', D-D' 및 E-E'의 단면도이다.
도 3은 본 발명의 실시예에 따른 액정표시장치의 제조방법을 나타낸 순서도이다.
도 4a 내지 도 4e는, 도 3에 도시한 액정표시장치의 제조방법을 나타낸 평면 공정도이다.
도 5a 내지 도 5e는, 도 4a 내지 도 4e에 각각 대응하는 단면도이다.

이하에서는, 본 발명의 실시예에 따른 액정표시장치 및 그의 제조방법에 대해, 첨부한 도면을 참고로 하여, 상세히 설명하기로 한다.

먼저, 도 1 및 도 2를 참고하여, 본 발명의 실시예에 따른 액정표시장치에 대해 설명한다.

도 1은 본 발명의 실시예에 따른 액정표시장치의 화소를 나타낸 평면도이고, 도 2는 도 1에서 A-A', B-B', C-C', D-D' 및 E-E'의 단면도이다.

우선, 본 발명의 실시예에 따른 액정표시장치는, 대향 합착되는 상부기판과 하부기판, 상부기판과 하부기판 사이에 주입되는 액정층, 하부기판에 형성되어 복수의 화소에 각각 대응하는 복수의 화소영역에서 액정층의 광투과율을 제어하는 트랜지스터 어레이, 상부기판에 트랜지스터 어레이와 중첩하도록 형성되어, 트랜지스터 어레이가 배치된 영역인 화소영역의 외곽에 해당하는 영역에서 빛샘을 방지하는 블랙매트릭스층을 포함한다. 그리고, 본 발명의 실시예에 따른 액정표시장치는, 상부기판과 하부기판 중 어느 하나와 액정층 사이에 형성되어, 복수의 화소에 각각 대응하는 파장영역의 광을 방출하는 컬러필터층을 더 포함한다. 컬러필터층은 백색광에서 복수의 화소에 각각 대응하는 특정파장영역의 광을 투과하는 염료 또는 안료를 포함하여 이루어진다. 예를 들어, 복수의 화소영역 각각은 적색(RED)의 광을 투과하는 영역, 녹색(GREEN)의 광을 투과하는 영역 및 청색(BLUE)의 광을 투과하는 영역으로 정의되고, 적색(RED), 녹색(GREEN), 청색(BLUE)에 각각 대응하는 세 개의 화소의 조합으로 백색광을 나타내는 하나의 단위화소가 정의될 수 있다.

트랜지스터 어레이는, 도 1에 도시된 바와 같이, 제1 방향(도 1에서, 가로방향에 해당됨)을 갖는 게이트라인(GL), 게이트라인(GL)의 일단 끝에 형성되는 게이트라인패드(GP), 게이트라인(GL)과 게이트라인패드(GP) 사이를 연결하는 게이트라인링크(GLink), 제1 방향에 교차하는 제2 방향(도 1에서 상하방향에 해당됨)을 갖는 데이터라인(DL), 데이터라인(DL)의 일단 끝에 형성되는 데이터라인패드(DP), 데이터라인(DL)과 데이터라인패드(DP) 사이를 연결하는 데이터라인링크(DLink), 게이트라인(GL)과 데이터라인(DL)이 교차하는 영역에 형성되는 트랜지스터(TFT), 게이트라인(GL)과 데이터라인(DL)이 교차하여 정의되는 화소영역에 서로 교번하여 배치되는 화소전극(PX)과 공통전극(CX), 게이트라인(GL)과 데이터라인(DL)에 인접하도록 화소영역의 3면을 둘러싸는 형태로 배치되는 공통라인(CL)을 포함하여 이루어진다. 여기서, 화소전극(PX)은 제1 콘택홀(H1)을 통해 트랜지스터(TFT)와 연결되고, 공통전극(CX)은 제2 콘택홀(H2)을 통해 공통라인(CL)에 연결된다. 그리고, 공통라인(CL)과 화소전극(PX)이 중첩하는 영역 또는 공통라인(CL)과 드레인전극이 중첩하는 영역에서, 트랜지스터가 턴오프한 이후에 전계를 소정기간동안 유지하기 위한 스토리지커패시터(Cst)가 발생된다.

도 2에 도시된 바와 같이, 게이트라인(GL)과 데이터라인(DL) 각각은, 서로 교차하는 영역을 제외하고, 기판(110) 상에 형성되는 제1 금속층(121, 123)과 제1 절연층(130) 상에 형성되는 제2 금속층(141, 143)이 적층되는 구조로 형성된다. 이때, 게이트라인(GL)과 데이터라인(DL)이 서로 교차하지 않는 영역에서, 게이트라인(GL)을 구성하는 제1 금속층(121)과 제2 금속층(141)은 서로 적어도 일부 접촉하고, 데이터라인(DL)을 구성하는 제1 금속층(123)과 제2 금속층(143)은 서로 적어도 일부 접촉한다. 그리고, 게이트라인(GL)과 데이터라인(DL)이 교차하는 영역에서, 게이트라인(GL)은 제1 금속층(121)으로 형성되고, 데이터라인(DL)은 제2 금속층(143)으로 형성된다. 이에, 제1 금속층(121)으로만 이루어진 게이트라인(GL)과 제2 금속층(143)으로만 이루어진 데이터라인(DL)은, 제1 절연층(130)에 의해 서로 절연된다.

공통라인(CL)은 게이트라인(GL)과 데이터라인(DL)이 교차하여 정의되는 화소영역을 둘러싸도록 게이트라인(GL)과 데이터라인(DL)에 평행한 3면으로 이루어지고, 'U'자 형태 또는 'ㄷ'자 형태를 갖는 제1 금속층(122)으로 이루어진다. 이때, 공통라인(CL)을 형성하는 제1 금속층(122)의 적어도 일부와, 트랜지스터(TFT)의 드레인전극으로 형성되는 제2 금속층(142)의 적어도 일부는, 제1 절연층(130)을 사이에 두고, 서로 중첩하여, 스토리지커패시터(Cst)를 형성함으로써, 각각 스토리지커패시터(Cst)의 하부전극(122)과 상부전극(142)이 된다.

트랜지스터(TFT)는 게이트라인(GL)을 형성하는 제1 금속층(121)의 일부 영역에 해당하는 게이트전극(124), 제1 절연층(130) 상에 게이트전극(124)과 적어도 일부 중첩하여 형성되는 반도체층(ACT), 데이터라인(DL)을 형성하는 제2 금속층(143)에서 분기하여 반도체층(ACT)의 일측(도 2에서, 반도체층(ACT)의 우측에 해당됨)에 배치되는 소스전극(144) 및 반도체층(ACT)의 다른 일측(도 2에서, 반도체층(ACT)의 좌측에 해당됨)에 배치되고 스토리지커패시터(Cst)의 상부전극(142)과 연결되는 드레인전극(145)을 포함하여 이루어진다. 이때, 소스전극(144) 및 드레인전극(145)은 제2 금속층으로 각각 형성된다.

그리고, 제2 금속층(141-145)을 포함한 제1 절연층(130) 상의 전면에, 제2 절연층(150)이 형성되고, 제2 절연층(150) 상의 전면에 평평하게 보호층(160)이 형성된다. 이때, 제1, 2 절연층(130)은 SiNx, SiO등의 무기절연물질로 형성되고, 보호층은 포토아크릴(photoacryilic)과 같이 유기절연물질로 형성되어, 다른 층과의 접합이 용이하게 이루어질 수 있다.

한편, 도 1은 명확하게 도시되어 있지 않으나, 본 발명의 실시예에 따른 액정표시장치는 게이트신호가 인가된 게이트라인(GL)의 전위 또는 데이터신호가 인가된 데이터라인(DL)의 전위 또는 공통라인(CL)의 전위로부터 영향을 받아 액정 셀이 오작동하는 것을 방지하기 위하여, 보호층(160) 상에 투명도전성물질로 형성되고, 게이트라인(GL), 데이터라인(DL) 및 공통라인(CL)과 각각 적어도 일부 중첩하는 차단부(171-173)를 더 포함한다.

화소전극(PX)은, 보호층(160) 상에 투명도전성물질로 이루어진 투명도전층(174)으로 형성되고, 보호층(160)과 제2 절연층(150)에 형성된 제1 콘택홀(H1)을 통해 트랜지스터(TFT)의 드레인전극(145)과 이어진 스토리지커패시터(Cst)의 상부전극(142)과 연결된다.

공통전극(CX)은, 화소전극(PX)과 마찬가지로, 보호층(160) 상의 투명도전층(175)으로 형성되고, 보호층(160), 제2 절연층(150) 및 제1 절연층(130)에 형성된 제2 콘택홀(H2)을 통해 공통라인(CL, 122)과 연결된다.

게이트라인링크(GLink)는, 게이트라인(GL)과 마찬가지로, 서로 적어도 일부 접촉하는 제1 금속층(125)과 제2 금속층(146)으로 이루어진다. 그리고, 따로 도시되어 있지 않으나, 데이터라인링크(DLink)도, 데이터라인(DL)과 마찬가지로, 서로 적어도 일부 접촉하는 제1 금속층과 제2 금속층으로 이루어진다.

게이트라인패드(GP)는, 게이트라인링크(GLink)에서 이어지고 서로 적어도 일부 접촉하는 제1 금속층(126)과 제2 금속층(147) 및 보호층(160) 상에 형성되어 게이트패드홀(PH)을 통해 제2 금속층(147)과 연결되는 투명도전층(176)을 포함하여 이루어진다. 그리고, 따로 도시되어 있지 않으나, 데이터라인패드(DP)도, 데이터라인링크(DLink)에서 이어지고, 서로 적어도 일부 접촉하는 제1 금속층과 제2 금속층 및 보호층(160) 상에 형성되어 데이터패드홀을 통해 제2 금속층과 연결되는 투명도전층을 포함하여 이루어진다.

이를 각 층별로 살펴보면, 다음과 같다.

제1 금속층은 기판(110) 상에 형성되고, 게이트라인(GL)에 대응하여 제1 방향으로 연속하는 제1 라인패턴(121)과, 데이터라인(DL)에 대응하여 제2 방향을 갖고, 제1 라인패턴(121)과 연결되지 않도록, 제1 라인패턴(121)과 교차하는 영역에서 불연속하는 제2 라인패턴(123)과, 공통라인(CL)에 대응하여, 제1 라인패턴(121)과 제2 라인패턴(123)이 교차하여 정의되는 화소영역을 둘러싸도록 제1 라인패턴(121)과 제2 라인패턴(123)에 평행한 3면으로 이루어지는 공통라인패턴(122)과, 게이트라인링크(GLink)과 데이터라인링크(DLink)에 대응하는 제1 링크패턴(125)과, 게이트라인패드(GP)와 데이터라인패드(DP)에 대응하는 제1 패드패턴(126)을 포함하여 이루어진다.

제2 금속층은 제1 절연층(130) 상에 형성되고, 데이터라인(DL)에 대응하여 제2 방향으로 연속하는 제3 라인패턴(143)과, 게이트라인(GL)에 대응하여 제1 방향을 갖고, 제3 라인패턴(143)과 연결되지 않도록, 제3 라인패턴(143)과 교차하는 영역에서 불연속하는 제4 라인패턴(141)과, 트랜지스터(TFT)의 소스전극과 드레인전극에 각각 대응하여 반도체층의 양측에 각각 배치되는 소스전극패턴(144)과 드레인전극패턴(145), 스토리지커패시터(Cst)에 대응하여 드레인전극패턴(145)에서 분기하여 공통라인패턴(122)의 적어도 일부와 중첩하도록 배치되는 상부전극패턴(142)과, 게이트라인링크(GLink)과 데이터라인링크(DLink)에 대응하는 제2 링크패턴(146)과, 게이트라인패드(GP)와 데이터라인패드(DP)에 대응하는 제2 패드패턴(147)을 포함하여 이루어진다.

이때, 제1 절연층(130)에 제1 라인패턴(121)에 대응하는 제1 라인홀과 제2 라인패턴(123)에 대응하는 제2 라인홀이 형성되고, 제1 라인홀을 통해 제1 라인패턴(121)과 제4 라인패턴(141)이 서로 적어도 일부 중첩하여 제1 방향의 게이트라인(GL)을 형성하며, 제2 라인홀을 통해 제2 라인패턴(123)과 제3 라인패턴(143)이 서로 적어도 일부 중첩하여, 제2 방향의 데이터라인(DL)을 형성한다.

그리고, 투명도전층은 보호층(160) 상에 형성되고, 게이트라인(GL)에 대응하는 제1, 4 라인패턴(121, 141), 데이터라인(DL)에 대응하는 제2, 3 라인패턴(123, 143) 및 공통라인(CL)에 대응하는 공통라인패턴(122)에 각각 적어도 일부 중첩하는 차단부패턴(171-173)과, 화소전극(PX)에 대응하는 화소전극패턴(174)과, 공통전극(CX)에 대응하는 공통전극패턴(175)과, 게이트라인패드(GP)와 데이터라인패드(DP)에 대응하는 제3 패드패턴(176)을 포함하여 이루어진다. 이때, 화소전극패턴(174)과 공통전극패턴(175)은, 화소영역, 즉, 차단부패턴(171-173)에 의해 둘러싸이는 영역에 배치되고, 화소전극패턴(174)은 제1 콘택홀(H1)을 통해 드레인전극패턴(145)에서 이어지는 상부전극패턴(142)과 연결되고, 공통전극패턴(175)은 제2 콘택홀(H2)을 통해 공통라인패턴(124)과 연결된다.

다음, 도 3, 도 4a 내지 도 4e 및 도 5a 내지 도 5e를 참고로 하여, 본 발명의 실시예에 따른 액정표시장치의 제조방법에 대해 설명한다.

도 3은 본 발명의 실시예에 따른 액정표시장치의 제조방법을 나타낸 순서도이다. 그리고, 도 4a 내지 도 4e는, 도 3에서, 도 3에 도시한 액정표시장치의 제조방법을 나타낸 평면 공정도이고, 도 5a 내지 도 5e는, 도 4a 내지 도 4e에 각각 대응하는 단면도이다.

도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 액정표시장치의 제조방법은, 기판(110)에 제1 도전물질을 증착하는 단계(S100), 제1 도전물질을 제1 마스크로 패턴하여 제1 금속층(121-126)을 형성하는 단계(S110), 제1 금속층(121-126)을 포함한 기판(110)의 전면에 제1 절연층(130)을 형성하고, 제1 절연층(130)에 반도체물질을 증착하는 단계(S120), 제1 절연층(130)과 반도체물질을 제2 마스크로 패턴하여, 반도체층(ACT)을 형성하는 단계(S130), 반도체층(ACT)을 포함한 제1 절연층(130)에 제2 도전물질을 증착하는 단계(S140), 제2 도전물질을 제3 마스크로 패턴하여 제2 금속층(141-147)을 형성하는 단계(S150), 제2 금속층(141-147)을 포함한 제1 절연층(130) 상에 제2 절연층(150)을 형성하고, 제2 절연층(150) 상에 평평하게 보호층(160)을 형성하는 단계(S160), 제2 절연층(150)과 보호층(160)을 제4 마스크로 패턴하여 제1 콘택홀(H1)과 제2 콘택홀(H2)을 형성하는 단계(S170), 보호층(160)에 투명도전성물질을 증착하는 단계(S180) 및 투명도전성물질을 제5 마스크로 패턴하여, 투명도전층(171-176)을 형성하는 단계(S190)을 포함한다.

도 4a 및 도 5a에 도시된 바와 같이, 기판(110)에 증착된 제1 도전물질을 제1 마스크로 패턴하여 제1 금속층(121-126)을 형성하는 단계(S110)에서, 제1 방향의 게이트라인(GL)에 대응하는 제1 라인패턴(121)과, 제2 방향의 데이터라인(DL)에 대응하는 제2 라인패턴(123)과, 공통라인(CL)에 대응하는 공통라인패턴(123)이 형성된다. 즉, 제1 금속층은, 제1 방향으로 연속하는 제1 라인패턴(121), 제2 방향으로 불연속한 제2 라인패턴(123), 제1 라인패턴(121)과 제2 라인패턴(123)에 평행하고 제1 라인패턴(121)과 제2 라인패턴(123)이 교차하여 정의되는 화소영역을 둘러싸는 형태를 갖는 공통라인패턴(122), 제1 라인패턴(121)의 끝단에 형성되는 제1 패드패턴(126), 제1 패드패턴(126)과 제1 라인패턴(121)을 연결하는 제1 링크패턴(125), 제2 라인패턴(123)의 끝단에 형성되는 제2 패드패턴, 제2 패드패턴과 제2 라인패턴(123)을 연결하는 제2 링크패턴을 포함하여 이루어진다. 이때, 제1 라인패턴(121)의 일부영역은, 트랜지스터(TFT)에 대응하는 게이트전극(124)가 된다.

도 4b 및 도 5b에 도시된 바와 같이, 제1 절연층(130)에 증착된 반도체물질을 제2 마스크로 패턴하여, 반도체층을 형성하는 단계(S130)에서, 제2 마스크는 투과부, 반투과부, 차광부를 포함하는 차등마스크로 구비되어, 제1 절연층(130) 또는 반도체물질이 선택적으로 패턴된다. 즉, 제2 마스크의 반투과부에 의해, 반도체물질이 패턴되어, 반도체층이 형성되고, 제2 마스크의 투과부에 의해, 제1 절연층(130)과 반도체물질이 패턴되어, 제1 라인패턴(121)의 일부영역에 대응하는 제1 라인홀(LH1), 제2 라인패턴(123)의 일부영역에 대응하는 제2 라인홀(LH2)이 형성된다. 이때, 제1 라인홀(LH1) 및 제2 라인홀(LH2) 각각은 제1 라인패턴(121) 및 제2 라인패턴(123)뿐만 아니라, 제1 라인패턴(121)에 이어지는 제1 링크패턴(125)과 제1 패드패턴(126), 및 제2 라인패턴(123)에 이어지는 제2 링크패턴과 제2 패드패턴을 노출시킨다.

도 4c 및 도 5c에 도시된 바와 같이, 제1 절연층(130)에 증착된 제2 도전물질을 제3 마스크로 패턴하여 제2 금속층(141-147)을 형성하는 단계(S150)에서, 제1 방향의 게이트라인(GL)에 대응하는 제4 라인패턴(141)과, 제2 방향의 데이터라인(DL)에 대응하는 제3 라인패턴(143)과, 트랜지스터(TFT)에 대응하는 소스전극패턴(144)과 드레인전극패턴(145)과, 스토리지커패시터(Cst)에 대응하는 상부전극패턴(142)이 형성된다. 즉, 제2 금속층은, 제2 방향으로 연속하는 제3 라인패턴(143), 제1 방향으로 불연속한 제4 라인패턴(141), 제3 라인패턴(143)에서 분기하여 반도체층(ACT)의 일측에 배치되는 소스전극패턴(144), 반도체층(ACT)의 다른 일측에 배치되는 드레인전극패턴(145), 드레인전극패턴(145)에서 연장되어 공통전극라인(122)의 일부영역과 적어도 일부 중첩되도록 배치되는 상부전극패턴(142), 제3 라인패턴(143)의 끝단에 형성되는 제2 패드패턴, 제2 패드패턴과 제2 라인패턴(143)을 연결하는 제2 링크패턴과, 제4 라인패턴(141)의 끝단에 형성되는 제4 패드패턴(147), 제4 패드패턴(147)과 제4 라인패턴(141)을 연결하는 제4 링크패턴(146)을 포함하여 이루어진다. 이때, 제1 라인홀(LH1)을 통해, 제1 라인패턴(121)과 제4 라인패턴(141)은 서로 적어도 일부 중첩하여 게이트라인(GL)을 형성하고, 제1 링크패턴(125)과 제4 링크패턴(146)은 서로 적어도 일부 중첩하여 게이트라인링크(GLink)를 형성하며, 제1 패드패턴(126)과 제4 패드패턴(147)은 서로 적어도 일부 중첩하여 게이트라인패드(GP)를 형성한다. 이와 마찬가지로, 제2 라인홀(LH2)을 통해, 제2 라인패턴(123)과 제3 라인패턴(143)은 서로 적어도 일부 중첩하여 데이터라인(DL)을 형성하고, 제2 링크패턴과 제3 링크패턴은 서로 적어도 일부 중첩하여 데이터라인링크(DLink)를 형성하며, 제2 패드패턴과 제3 패드패터은 서로 적어도 일부 중첩하여 데이터라인패드(DP)를 형성한다.

그리고, 제1 절연층(130)을 사이에 두고, 공통라인패턴(122)과, 상부전극패턴(142)이 서로 적어도 일부 중첩하여, 스토리지커패시터(Cst)를 형성한다.

다음, 제2 금속층(141-147)을 포함한 제1 절연층(130) 상에 제2 절연층(150)을 형성하고, 제2 절연층(150) 상에 평평하게 보호층(160)을 형성한다(S160). 이때, 제1, 2 절연층은 SiNx 또는 SiO 등의 무기절연물질로 이루어지고, 보호층(160)은 포토아크릴과 같은 유기절연물질로 이루어질 수 있다.

도 4d 및 도 5d에 도시된 바와 같이, 제2 절연층(150)과 보호층(160)을 제4 마스크로 패턴하여 제1 콘택홀(H1)과 제2 콘택홀(H2)을 형성하는 단계(S170)에서, 드레인전극패턴(145)에서 이어지는 상부전극패턴(142)의 일부 영역에 대응하는 제2 절연층(150)과 보호층(160)을 제거하여, 제1 콘택홀(H1)을 형성하고, 공통라인패턴(122)의 일부 영역의 일부 영역에 대응하는 절연층(150)과 보호층(160)을 제거하여, 제2 콘택홀(H2)을 형성한다. 이와 함께, 게이트라인패드(GP)의 일부영역에 대응하는 절연층(150)과 보호층(160)을 제거하여, 제4 패드패턴(147)을 노출시키는 제1 패드홀(PH1) 및 데이터라인패드(DP)의 일부영역에 대응하는 절연층(150)과 보호층(160)을 제거하여, 제3 패드패턴을 노출시키는 제2 패드홀(PH2)을 더 형성한다.

도 4e 및 도 5e에 도시된 바와 같이, 보호층(160)에 증착된 투명도전성물질을 제5 마스크로 패턴하여, 투명도전층(171-176)을 형성하는 단계(S190)에서, 화소영역 내의 화소전극(PX)에 대응하는 화소전극패턴(174)과, 화소영역 내의 공통전극(CX)에 대응하는 공통전극패턴(175)가 형성된다. 즉, 투명도전층은, 데이터라인(DL)의 제3 라인패턴(143) 및 공통전극라인(122)과 적어도 일부 중첩하는 차단부패턴(173), 화소영역 내에 서로 교번하여 배치되는 화소전극패턴(174)과 공통전극패턴(175)를 포함한다. 이때, 투명도전층은 게이트라인(GL)의 제4 라인패턴(141)과 이에 인접한 공통전극라인(122)에 적어도 일부 중첩하는 차단부패턴(171, 172)를 더 포함할 수 있다. 그리고, 화소전극패턴(174)은 제1 콘택홀(H1)을 통해 상부전극패턴(142)과 연결되고, 공통전극패턴(175)은 제2 콘택홀(H2)을 통해 공통라인패턴(122)과 연결된다. 또한, 투명도전층은 제1 패드홀(PH1)을 통해 게이트라인패드의 제4 패드패턴(147)과 연결되는 제5 패드패턴(176)과, 제2 패드홀(PH2)을 통해 데이터라인패드의 제3 패드패턴과 연결되는 제6 패드패턴을 더 포함한다.

이상과 같이, 본 발명의 실시예에 따른 액정표시장치는, 제1 금속층과 제2 금속층의 적층구조로 이루어져서, 종래보다 저항이 낮아지는 게이트라인과 데이터라인을 포함한다. 그리고, 데이터라인은 반도체층과 별개의 마스크로 형성되므로, 하부에 반도체물질을 포함하고 있지 않아서, 반도체물질에 의한 데이터라인의 폭이 증가되는 것을 방지할 수 있다. 이에 따라, 라인의 저항이 증가되지 않으면서도, 게이트라인과 데이터라인의 폭을 종래보다 줄일 수 있다. 즉, 종래의 액정표시장치에서, 데이터라인은 6.4um의 선폭을 갖는 반면, 본 발명의 실시예에 따른 액정표시장치에서, 데이터라인(DL)은 4um의 선폭을 갖도록 형성될 수 있고, 제2 라인패턴과 제3 라인패턴이 중첩되더라도, 12um 이하의 선폭을 갖는다. 또한, 본 발명의 실시예에 따른 액정표시장치에서, 게이트라인(GL)은 9um 이하의 선폭을 갖도록 형성될 수 있어, 게이트라인(GL)과, 스토리지커패시터(Cst)를 형성하는 공통라인(CL)에 의한 전체 폭은 30um 이하로 형성가능하다. 이와 같이, 본 발명의 실시예에 따르면, 게이트라인 및 데이터라인의 선폭이 감소될 수 있어, 트랜지스터 어레이가 차지하는 면적이 감소되므로, 개구율이 향상될 수 있다.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다.

100: 액정표시장치 GL: 게이트라인
GLink: 게이트라인링크 GP: 게이트라인패드
DL: 데이터라인 DLink: 데이터라인링크
DP: 데이터라인패드 TFT: 트랜지스터
CL1, CL2: 공통라인 PX: 화소전극
CX: 공통전극 110: 기판
121: 제1 라인패턴 122: 공통라인패턴
123: 제2 라인패턴 130: 제1 절연층
141: 제4 라인패턴 142: 상부전극패턴
143: 제3 라인패턴 150: 제2 절연층
160: 보호층

Claims

기판 상에, 제1 방향으로 연속하는 제1 라인패턴과, 상기 제1 방향에 교차하는 제2 방향을 갖고 상기 제1 라인패턴에 의해 불연속한 제2 라인패턴을 포함하여 형성되는 제1 금속층;
상기 제1 금속층을 포함한 상기 기판의 전면에 형성되는 제1 절연층;
상기 제1 절연층에, 상기 제1 라인패턴과 제2 라인패턴에 각각 대응하여 형성되는 제1 라인홀과 제2 라인홀;
상기 제1 절연층 상에, 상기 제1 라인패턴의 일부 영역과 중첩하여 형성되는 반도체층;
상기 제1 절연층 상에, 상기 제2 방향으로 연속하는 제3 라인패턴과, 상기 제1 방향으로 상기 제3 라인패턴에 의해 불연속하는 제4 라인패턴을 포함하여 형성되는 제2 금속층;
상기 제2 금속층을 포함한 상기 제1 절연층의 전면에 형성되는 제2 절연층;
상기 제2 절연층의 전면에 평평하게 형성되는 보호층; 및
상기 보호층 상에 투명도전성물질로 이루어진 투명도전층을 포함하고,
상기 제1 방향을 갖는 상기 제1 라인패턴과 상기 제4 라인패턴은, 상기 제1 라인홀을 통해 서로 접촉하여, 게이트라인을 형성하고,
상기 제2 방향을 갖는 상기 제2 라인패턴과 제3 라인패턴은, 상기 제2 라인홀을 통해 서로 접촉하여 데이터라인을 형성하는 액정표시장치.
제1항에 있어서,
상기 보호층은 포토아크릴(photoacrylic)로 형성되는 액정표시장치.
제1항에 있어서,
상기 투명도전층은,
상기 게이트라인과 상기 데이터라인이 교차하여 정의되는 화소영역에, 서로 교번하여 배치되는 화소전극패턴과 공통전극패턴을 포함하는 액정표시장치.
제3항에 있어서,
상기 제2 금속층은, 상기 제3 라인패턴에서 분기하여 상기 반도체층의 일측에 배치되는 소스전극패턴과, 상기 반도체층의 다른 일측에 배치되는 드레인전극패턴을 더 포함하고,
상기 반도체층에 중첩하는 상기 제1 라인패턴의 일부영역, 상기 반도체층, 상기 소스전극패턴 및 상기 드레인전극패턴은 트랜지스터를 형성하는 액정표시장치.
제4항에 있어서,
상기 제1 금속층은, 상기 게이트라인 및 상기 데이터라인과 평행하게 인접하고, 상기 화소영역을 둘러싸는 형태를 갖는 공통라인패턴을 더 포함하고,
상기 제2 금속층은, 상기 드레인전극패턴에서 연장되어 상기 공통라인패턴과 적어도 일부 중첩하는 상부전극패턴을 더 포함하며,
상기 서로 중첩하는 공통라인패턴과 상부전극패턴은 스토리지커패시터를 형성하는 액정표시장치.
제5항에 있어서,
상기 제2 절연층 및 보호층에, 상기 상부전극패턴의 일부영역에 대응하여 형성되는 제1 콘택홀 및
상기 제1 절연층, 제2 절연층 및 보호층에, 상기 공통라인패턴의 일부 영역에 대응하여 형성되는 제2 콘택홀을 더 포함하고,
상기 화소전극패턴은 상기 제1 콘택홀을 통해 상기 드레인전극패턴과 연결되고,
상기 공통전극패턴은 상기 제2 콘택홀을 통해 상기 공통라인패턴에 연결되는 액정표시장치.
제3항에 있어서,
상기 투명도전층은,
상기 데이터라인과 적어도 일부 중첩하는 차단부패턴을 더 포함하는 액정표시장치.
제1항에 있어서,
상기 데이터라인을 형성하는 상기 제2 라인패턴과 상기 제3 라인패턴은, 내각이 둔각을 이루도록 절곡된 형태를 갖는 액정표시장치.
제1항에 있어서,
상기 제1라인홈과 제2 라인홈, 및 상기 반도체층은 제1 마스크를 이용하여 형성되고,
상기 제2 금속층은 제2 마스크를 이용하여 형성되는 액정표시장치.
기판에 증착된 제1 도전물질을, 제1 마스크로 패턴하여, 제1 방향으로 연속하는 제1 라인패턴과, 상기 제1 방향에 교차하는 제2 방향을 갖고 상기 제1 라인패턴에 의해 불연속한 제2 라인패턴과, 상기 제1 라인패턴과 상기 제2 라인패턴이 교차하여 정의되는 화소영역을 둘러싸고 상기 제1 라인패턴과 상기 제2 라인패턴에 평행하는 공통라인패턴을 포함하는 제1 금속층을 형성하는 단계;
상기 제1 금속층을 포함한 상기 기판의 전면에 제1 절연층을 형성하는 단계;
상기 제1 절연층과, 상기 제1 절연층 상에 증착된 반도체물질을 제2 마스크로 패턴하여, 상기 제1 라인패턴의 일부 영역과 중첩하는 반도체층을 형성하는 단계;
상기 반도체층을 포함한 상기 제1 절연층에 증착된 제2 도전물질을, 제3 마스크로 패턴하여, 상기 제2 방향으로 연속하는 제3 라인패턴과, 상기 제1 방향을 갖고 상기 제3 라인패턴에 의해 불연속한 제4 라인패턴과, 상기 제3 라인패턴에서 분기하여 상기 반도체층의 일측에 배치되는 소스전극패턴과, 상기 반도체층의 다른 일측에 배치되는 드레인전극패턴과, 드레인전극패턴에서 연장되어 상기 공통라인패턴의 적어도 일부와 중첩하도록 배치되는 상부전극패턴을 포함하는 제2 금속층을 형성하는 단계;
상기 제2 금속층을 포함한 상기 제1 절연층의 전면에 제2 절연층을 형성하고, 상기 제2 절연층 상에 평평하게 보호층을 형성하는 단계;
상기 제2 절연층과 상기 보호층을, 제4 마스크로 패턴하여, 상기 상부전극패턴의 일부에 대응하는 제1 콘택홀 및 상기 공통라인패턴의 일부에 대응하는 제2 콘택홀을 형성하는 단계; 및
상기 보호층 상에 증착된 투명도전성물질을, 제5 마스크로 패턴하여, 상기 화소영역에, 상기 제1 콘택홀을 통해 상기 상부전극패턴과 연결되는 화소전극패턴과, 상기 화소전극패턴과 교번하고 상기 제2 콘택홀을 통해 상기 공통라인패턴에 연결되는 공통전극패턴을 포함하는 투명도전층을 형성하는 단계를 포함하는 액정표시장치의 제조방법.
제10항에 있어서,
상기 제2 절연층 및 보호층을 순차적으로 형성하는 단계에서, 포토아크릴을 이용하여 상기 보호층을 형성하는 액정표시장치의 제조방법.
제10항에 있어서,
상기 제1 절연층 상에 증착된 반도체물질을 상기 제2 마스크로 패턴하는 단계에서, 상기 제2 마스크는 투과부, 반투과부, 차광부를 포함하는 차등마스크이고,
상기 제2 마스크의 투과부에 의해, 상기 제1 라인패턴의 일부영역에 대응하는 제1 라인홀과, 상기 제2 라인패턴의 일부영역에 대응하는 제2 라인홀이 더 형성되는 액정표시장치의 제조방법.
제12항에 있어서,
상기 제2 도전물질을 상기 제3 마스크로 패턴하는 단계에서,
상기 제1 라인홀을 통해 상기 제1 라인패턴과 상기 제4 라인패턴은 서로 적어도 일부 접촉하여 제1 방향의 게이트라인을 형성하고, 상기 제2 라인홀을 통해 상기 제2 라인패턴과 상기 제3 라인패턴은 서로 적어도 일부 접촉하여 제2 방향의 데이터라인을 형성하는 액정표시장치의 제조방법.
제10항에 있어서,
상기 투명도전성물질을 상기 제5 마스크로 패턴하는 단계에서,
상기 제2 라인패턴과 상기 제3 라인패턴에 적어도 일부 차단부패턴을 더 형성하는 액정표시장치의 제조방법.
제10항에 있어서,
상기 제2, 3 라인패턴은, 내각이 둔각을 이루도록 절곡된 형태를 갖도록 형성되는 액정표시장치의 제조방법.