KR20120007960A - 본딩된 반도체 구조체들을 형성하는 방법들, 및 상기 방법들에 의하여 형성된 반도체 구조체들 - Google Patents
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Abstract
본딩된 반도체 구조체들을 형성하는 방법들은 반도체 구조체들을 함께 일시적이며 직접적으로 본딩하는 단계, 상기 반도체 구조체들 중의 적어도 하나를 얇게 하는 단계, 및 후속적으로 상기 얇아진 반도체 구조체를 또 다른 반도체 구조체에 영구적으로 본딩하는 단계를 포함한다. 일시적이며, 직접적인 결합은 점착제의 사용 없이 성립될 수 있다. 본딩된 반도체 구조체들은 이러한 방법들에 따라서 제조된다.
Description
본 발명의 실시예들은 본딩된 반도체 구조체를 형성하는 방법에 일반적으로 관련되며, 그리고 이러한 방법들을 사용하여 형성된 결과적인 구조체들에 관련된다.
둘 또는 그 이상의 반도체 구조체들의 삼차원(3D) 집적은 마이크로전자공학적인 응용들에 많은 이점들을 생성할 수 있다. 예를 들어, 마이크로전자공학적 구성부품들의 삼차원 집적은 소자 점유공간의 면적을 감소시키면서 개선된 전기적 성능 및 전력 소비에 이를 수 있다. 예를 들어, 개로우(P. Garrou) 등에 의한 "삼차원 집적의 핸드북(The Handbook of 3D Integration)," Wiley-VCH (2008)을 참조할 수 있다.
반도체 구조체들의 삼차원 집적은 반도체 다이를 하나 또는 그 이상의 추가적인 반도체 다이들로의(즉, 다이 대 다이(D2D)) 부착, 반도체 다이를 하나 또는 그 이상의 반도체 웨이퍼들로의(즉, 다이 대 웨이퍼(D2W)) 부착 뿐만 아니라 반도체 웨이퍼를 하나 또는 그 이상의 추가적인 반도체 웨이퍼들로의(즉, 웨이퍼 대 웨이퍼(W2W))로의 부착, 또는 그들의 조합에 의하여 발생할 수 있다.
종종, 개별적인 반도체 다이들 또는 웨이퍼들은 다이들 또는 웨이퍼들을 가공하기 위한 장비들을 다루기에 상대적으로 얇고 어려울 수 있다. 따라서, 소위 "캐리어" 다이들 또는 웨이퍼들은 동작하는 반도체 소자들의 능동 및 수동 부품들을 내에 포함하는 실제의 다이들 또는 웨이퍼들에 부착될 수 있다. 캐리어 다이들 또는 웨이퍼들은 통상적으로 형성된 반도체 소자의 능동 또는 수동 부품들을 포함하지 않는다. 이러한 캐리어 다이들 및 웨이퍼들은 "캐리어 기판들"로 여기에서 언급된다. 캐리어 기판들은 캐리어 기판 상에 제조되는 반도체 소자의 능동 및 수동 부품들을 포함할 수 있는 캐리어 기판에 부착된 다이들 또는 웨이퍼들 내에 능동 및/또는 수동 부품들을 가공하기 위하여 사용되는 가공 장비에 의하여 다이들 또는 웨이퍼들의 핸들링을 원활하게 하고 다이들 또는 웨이퍼들의 전체 두께를 증가시킨다. 다이들 또는 웨이퍼들 상에 제조되는 능동 및/또는 수동 부품들을 포함하거나 다이들 또는 웨이퍼들 상에 제조되는 반도체 소자의 능동 및/또는 수동 부품들을 궁극적으로 포함하는, 이러한 다이들 또는 웨이퍼들은 여기에서 "소자 기판들"로 언급된다.
캐리어 기판들은 통상적으로 점착제를 사용하여 소자 기판들에 부착된다. 유사한 본딩 방법들이 또한 하나의 다이 또는 웨이퍼 내의 하나 또는 그 이상의 반도체 소자들의 능동 및/또는 수동 부품들을 포함하는 상기 하나의 다이 또는 웨이퍼를 또 다른 다이 또는 웨이퍼 내의 하나 또는 그 이상의 반도체 소자들의 능동 및/또는 수동 푸붐들을 또한 포함하는 상기 또 다른 다이 또는 웨이퍼에 고정시키도록 사용될 수 있다.
하나의 다이 또는 웨이퍼(예를 들어, 캐리어 기판)를 또 다른 다이 또는 웨이퍼(예를 들어, 소자 기판)에 본딩하도록 통상적으로 사용되는 점착제들은 다이들 또는 웨이퍼들 내에 하나 또는 그 이상의 반도체 소자들의 능동 및/또는 수동 부품들을 제조하기 위하여 사용되는 후속의 가공 단계들에서 문제점을 야기할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 점착제를 사용하지 않고 본딩된 반도체 구조체들 및 이의 형성방법들을 제공하는 데 있다.
본 발명의 실시예들은 반도체 구조체들을 형성하기 위한 방법들 및 구조체들을 제공할 수 있고, 더욱 상세하게는, 본딩된 반도체 구조체들을 형성하기 위한 방법들 및 구조체들을 제공할 수 있다. 이러한 요약은 단순화된 형태로 본 발명의 실시예들의 상세한 설명에서 더 설명되는 개념들의 선택을 도입하기 위하여 제공된다. 이러한 요약은 권리가 주장되는 내용의 중요한 특징들 또는 본질적인 특징들을 확인하기 위하여 의도되는 것은 아니며, 권리가 주장되는 내용의 범위를 제한하기 위하여 사용되도록 의도되는 것은 아니다.
따라서, 본 발명의 어떠한 실시예들에서, 본딩된 반도체 구조체들을 형성하는 방법들은 제1 반도체 구조체의 본딩 표면 및 제2 반도체 구조체의 본딩 표면 사이에 직접적인 원자 또는 분자 결합들을 제공함으로써 상기 제2 반도체 구조체에 상기 제1 반도체 구조체를 일시적으로(temporarily) 본딩하는 단계를 포함한다. 상기 제1 반도체 구조체의 제1 면 상에 활성 표면을 가지고 상기 제1 반도체 구조체의 대향하는 면인, 제2 면 상에 후표면을 가지고, 기판 위로 형성된 적어도 하나의 소자 구조체를 포함하도록 상기 제1 반도체 구조체가 선택될 수 있다. 상기 제1 반도체 구조체의 상기 후표면으로부터 상기 기판의 물질을 제거함으로써 상기 제1 반도체 구조체의 상기 기판이 얇아질 수 있다. 상기 제2 반도체 구조체에 상기 제1 반도체 구조체가 일시적으로 본딩되어 유지되는 동안 상기 제1 반도체 구조체의 상기 기판을 얇게 한 후에 제3 반도체 구조체의 표면에 상기 제1 반도체 구조체의 상기 후표면이 영구적으로(permanently) 본딩될 수 있다. 그후에 상기 제1 반도체 구조체로부터 상기 제2 반도체 구조체가 분리될 수 있다.
본 발명의 추가적인 실시예들에서, 반도체 구조체들을 형성하는 방법들은 제1 반도체 구조체의 본딩 표면 및 제2 반도체 구조체의 본딩 표면 사이에 점착제를 사용하지 않으면서 상기 제2 반도체 구조체에 상기 제1 반도체 구조체를 일시적으로 본딩하는 단계를 포함한다. 상기 제1 반도체 구조체의 제1 면 상에 활성 표면을 가지고 상기 제1 반도체 구조체의 대향하는 면인, 제2 면 상에 후표면을 가지고, 기판 위로 형성된 적어도 하나의 소자 구조체를 포함하도록 상기 제1 반도체 구조체가 선택된다. 상기 제2 반도체 구조체에 상기 제1 반도체 구조체가 일시적으로 본딩되어 유지되는 동안 제3 반도체 구조체의 표면에 상기 제1 반도체 구조체의 상기 후표면이 영구적으로 본딩된다. 그후에 상기 제1 반도체 구조체로부터 상기 제2 반도체 구조체가 분리될 수 있다.
본 발명의 실시예들은 제1 반도체 구조체 및 상기 제1 반도체 구조체에 일시적으로 본딩되는 제2 반도체 구조를 포함하는 반도체 구조체들을 또한 포함하는데, 상기 제1 반도체 구조체와 상기 제2 반도체 구조 사이에는 점착제를 사용하지 않는다. 상기 제1 반도체 구조체는 상기 제1 반도체 구조체의 제1면 상에 활성 표면을 가지고 상기 제1 반도체 구조체의 대향면인, 제2면 상에 후표면을 가진다. 상기 제1 반도체 구조체는 기판 및 상기 기판 위에 형성된 적어도 하나의 소자 구조체를 포함한다. 상기 제1 반도체 구조체 및 상기 제2 반도체 구조 사이의 본딩 에너지는 약 1,000 mJ/m2 이하이다. 제3 반도체 구조체는 상기 제1 반도체 구조체의 상기 후표면에 영구적으로 본딩되며, 상기 제1 반도체 구조체 및 상기 제3 반도체 구조체 사이의 본딩 에너지는 적어도 약 1,200 mJ/m2이다.
본 발명에 따르면, 양호한 품질을 가지는 본딩된 반도체 구조체들 및 이의 형성방법들을 제공할 수 있다.
본 발명의 실시예들은 다음의 본 발명의 실시예들의 상세한 설명과 첨부된 도면들을 참조하여 더욱 상세하게 이해될 수 있으며, 상기 도면들에서:
도 1a 내지 도 1e는 본딩된 반도체 구조체들을 형성하기 위한 본 발명의 예시적 실시예들을 도해하고, 반도체 구조체들의 단순화되고 개요적인 단면도들이다;
도 2a 내지 도 2e는 본딩된 반도체 구조체들을 형성하기 위한 본 발명의 추가적인 예시적 실시예들을 도해하고, 반도체 구조체들의 단순화되고 개요적인 단면도들이다;
도 3 및 도 4는 하나의 반도체 구조체(예를 들어, 다이 또는 웨이퍼)를 또 다른 반도체 구조체(예를 들어, 또 다른 다이 또는 웨이퍼)에 일시적으로 본딩하기 위하여 사용될 수 있는 방법의 예를 도해하고, 반도체 구조체들의 단순화되고 개요적인 단면도들이다;
도 5 내지 도 7은 하나의 반도체 구조체를 또 다른 반도체 구조체에 일시적으로 본딩하기 위하여 사용될 수 있는 방법의 또 다른 예를 도해하고, 반도체 구조체들의 단순화되고 개요적인 단면도들이다.
도 1a 내지 도 1e는 본딩된 반도체 구조체들을 형성하기 위한 본 발명의 예시적 실시예들을 도해하고, 반도체 구조체들의 단순화되고 개요적인 단면도들이다;
도 2a 내지 도 2e는 본딩된 반도체 구조체들을 형성하기 위한 본 발명의 추가적인 예시적 실시예들을 도해하고, 반도체 구조체들의 단순화되고 개요적인 단면도들이다;
도 3 및 도 4는 하나의 반도체 구조체(예를 들어, 다이 또는 웨이퍼)를 또 다른 반도체 구조체(예를 들어, 또 다른 다이 또는 웨이퍼)에 일시적으로 본딩하기 위하여 사용될 수 있는 방법의 예를 도해하고, 반도체 구조체들의 단순화되고 개요적인 단면도들이다;
도 5 내지 도 7은 하나의 반도체 구조체를 또 다른 반도체 구조체에 일시적으로 본딩하기 위하여 사용될 수 있는 방법의 또 다른 예를 도해하고, 반도체 구조체들의 단순화되고 개요적인 단면도들이다.
여기에서 제공되는 도해들은 임의의 특정한 물질, 소자, 시스템, 또는 방법의 실제 도면들을 의미하는 것이 아니며, 단지 본 발명의 실시예들을 설명하기 위하여 사용되는 이상적인 표현들일 뿐이다.
여기에서 사용되는 임의의 표제들은 아래의 청구항들 및 이들의 법률적인 등가물들에 의해 정의되는 본 발명의 실시예들의 범위를 제한하도록 고려되어서는 안된다. 임의의 특정한 표제에서 설명되는 개념들은 전체적인 명세서에 걸쳐서 다른 절들에서 일반적으로 적용된다.
많은 참조들이 여기에서 인용되며, 상기 참조들의 모든 개시들은 모든 목적들을 위하여 이러한 참조에 의하여 전체로 여기에서 통합된다. 나아가, 인용된 참조들은, 여기에서 특징 되는 방법에 불구하고, 여기에서 주장되는 내용의 본 발명과 비교하여 종래 기술로서 인정되지 않는다.
본 명세서에서 사용될 때, "반도체 구조체(semiconductor structure)"라는 용어는 반도체 소자의 형성에서 사용되는 임의의 구조체를 포함하고 의미한다. 예를 들어, 반도체 구조체들은 다이들 및 웨이퍼들(예를 들어, 캐리어 기판들 및 소자 기판들)뿐만 아니라, 서로 삼차원으로 집적된 둘 또는 그 이상의 다이들 및/또는 웨이퍼들을 포함하는 어셈블리들 또는 복합 구조체들을 포함한다. 또한, 반도체 구조체들은 충분히(fully) 제조된 반도체 소자들뿐만 아리라, 반도체 소자들의 제조 동안 형성된 중간(intermediate) 구조체들을 포함한다.
본 명세서에서 사용될 때, "가공된(processed) 반도체 구조체"라는 용어는 하나 또는 그 이상의 적어도 부분적으로 형성된 소자 구조체들을 포함하는 임의의 반도체 구조체를 포함하고 의미한다. 가공된 반도체 구조체들은 반도체 구조체들의 부분 집합이며, 그리고 모든 가공된 반도체 구조체들은 반도체 구조체들이다.
본 명세서에서 사용될 때, "본딩된(bonded) 반도체 구조체"라는 용어는 서로 부착된(attached together) 둘 또는 그 이상의 반도체 구조체들을 포함하는 임의의 구조체를 포함하고 의미한다. 본딩된 반도체 구조체들은 반도체 구조체들의 부분 집합이며, 그리고 모든 본딩된 반도체 구조체들은 반도체 구조체들이다. 나아가, 하나 또는 그 이상의 가공된 반도체 구조체들을 포함하는 본딩된 반도체 구조체들도 가공된 반도체 구조체들이다.
본 명세서에서 사용될 때, "소자 구조체(device structure)"는 반도체 구조체 상에 또는 반도체 구조체 내에 형성된 반도체 소자의 능동 또는 수동 부품의 적어도 일부를 정의하거나 또는 포함하는 가공된 반도체 구조체의 임의의 일부를 포함하고 의미한다. 예를 들어, 소자 구조체들은 트랜지스터들, 변환기들, 축전기들, 저항들, 도전성 배선들, 도전성 비아들, 및 도전성 콘택 패드들과 같은 집적 회로들의 능동 및 수동 부품들을 포함한다.
본 명세서에서 사용될 때, "관통 웨이퍼 상호연결부(through wafer interconnect)" 또는 "TWI"라는 용어는 제1 반도체 구조체 및 제2 반도체 구조체 사이의 계면에 걸쳐 있는(across) 제1 반도체 구조체 및 제2 반도체 구조체 사이에 구조적 및/또는 전기적 상호연결을 제공하도록 사용되는 적어도 제1 반도체 구조체의 일부를 관통하여 연장하는 임의의 도전성 비아를 포함하고 의미한다. 또한, 관통 웨이퍼 상호연결부들은 "관통 실리콘 비아들", "관통 기판 비아들", "관통 웨이퍼 비아들" 또는 "TSVs" 또는 "TWVs"와 같은 상기 용어들의 약어들과 같은, 다른 용어들에 의해 해당 분야에서 언급된다. 통상적으로, 관통 웨이퍼 상호연결부들은 반도체 구조체의 일반적으로 평평한, 주 표면들에 일반적으로 수직한 방향으로(즉, "Z"축에 평행한 방향으로) 반도체 구조체를 관통하여 신장한다.
본 명세서에서 사용될 때, "활성 표면(active surface)"이라는 용어는, 가공된 반도체 구조체와 관련되어 사용될 때, 가공된 반도체 구조체의 노출된 주 표면 내의 및/또는 가공된 반도체 구조체의 노출된 주 표면 상의 하나 또는 그 이상의 소자 구조체들을 형성하기 위하여 가공되거나 가공되어 질 상기 가공된 반도체 구조체의 노출된 주 표면을 포함하고 의미한다.
본 명세서에서 사용될 때, "후표면(back surface)"이라는 용어는, 가공된 반도체 구조체와 관련되어 사용될 때, 반도체 구조체의 활성 표면으로부터 가공된 반도체 구조체의 대향하는 면 상인 상기 가공된 반도체 구조체의 노출된 주 표면을 포함하고 의미한다.
본 명세서에서 사용될 때, "Ⅲ-Ⅴ반도체 물질"은 주기표의 ⅢA 족으로부터의 하나 또는 그 이상의 원소들(B, Al, Ga, In, 및 Tl) 및 주기표의 VA 족으로부터의 하나 또는 그 이상의 원소들(N, P, As, Sb, 및 Bi)을 주요하게 포함하는 임의의 물질을 포함하고 의미한다.
본 명세서에서 사용될 때, "열팽창 계수"라는 용어는, 물질 또는 구조체와 관련되어 사용될 때, 상온에서 상기 물질 또는 구조체의 평균적인 선형 열팽창 계수를 의미한다.
본 발명의 실시예들은 반도체 구조체들을 형성하기 위한 구조체들 및 방법들을 포함하고, 더욱 상세하게는, 본딩된 반도체 구조체들을 포함하는 반도체 구조체들 및 상기 본딩된 반도체 구조체들을 형성하는 방법들을 포함한다. 본 발명의 구조체들 및 방법들의 실시예들은 3차원 집적 구조체들을 형성하기 위하여 그리고 3차원 집적 공정들과 같은, 다양한 목적들을 위하여 사용될 수 있다.
본 발명의 실시예들이 도 1a 내지 도 1e를 참조하여 아래에서 설명된다. 도 1a는 가공된 반도체 구조체(100)를 도해한다. 가공된 반도체 구조체(100)는 많은 소자 구조체들(104)을 포함할 수 있다. 소자 구조체들(104)은 기판(106) 내에 및/또는 상에 형성된다. 기판(106)은 하나 또는 그 이상의 물질들을 포함할 수 있다. 예를 들어, 상기 물질들은 실리콘 (Si), 게르마늄 (Ge), III-V 반도체 물질 등과 같은 반도체 물질을 포함할 수 있다. 나아가, 기판(106)은 반도체 물질의 단결정 또는 반도체 물질의 에피택셜층을 포함할 수 있다. 추가적인 실시예들에서, 기판(106)은 산화물(예를 들어, 이산화 실리콘 (SiO2) 또는 산화 알루미늄 (Al2O3)), 질화물(예를 들어, 질화 실리콘(Si3N4) 또는 질화 붕소(BN)) 등과 같은 하나 또는 그 이상의 유전체 물질들을 포함할 수 있다.
도 1a에서 도시된 것처럼, 소자 구조체들(104)은 복수의 관통 웨이퍼 상호연결부들(105)을 포함한다. 일반적으로, 각각의 관통 웨이퍼 상호연결부(105)는 하나 또는 그 이상의 금속들 또는 금속 합금들과 같은 전기 도전성 물질을 포함하는 원주형(예를 들어, 원통형의) 구조체를 포함할 수 있다. 또한, 각각의 관통 웨이퍼 상호연결부(105)는, 예를 들어 전이(transition) 영역들, 장벽(barrier) 영역들, 도전 영역들 등을 포함하는 다중 층 또는 다중 영역을 포함할 수 있으며, 이들 각각은 다른 물질을 포함할 수 있다. 가공된 반도체 구조체(100)는 활성 표면(108) 및 후표면(110)을 포함한다. 가공된 반도체 구조체(100)의 후표면(110)은 기판(106)의 일반적으로 평평한, 노출된 주 표면을 포함할 수 있다. 가공된 반도체 구조체(100)의 활성 표면(108)은 산화물(예를 들어, 이산화 실리콘 (SiO2) 또는 산화 알루미늄 (Al2O3)), 질화물(예를 들어, 질화 실리콘(Si3N4) 또는 질화 붕소(BN)) 등과 같은, 유전체 물질(109)을 포함할 수 있다.
도 1b는 도 1a의 가공된 반도체 구조체(100)를 다른 반도체 구조체(122)에 일시적으로 본딩함으로써 형성될 수 있는 본딩된 반도체 구조체(120)를 도해한다. 반도체 구조체(122)는 예를 들어, 캐리어 기판을 포함할 수 있다. 예를 들어, 반도체 구조체(122)는 실리콘 (Si), 게르마늄 (Ge), III-V 반도체 물질 등과 같은 반도체 물질을 포함할 수 있다. 선택적으로 반도체 구조체(122)는 반도체 물질의 단결정 또는 반도체 물질의 에피택셜층을 포함할 수 있다. 추가적인 실시예들에서, 반도체 구조체(122)는 산화물(예를 들어, 이산화 실리콘 (SiO2) 또는 산화 알루미늄 (Al2O3)), 질화물(예를 들어, 질화 실리콘(Si3N4), 질화 붕소(BN) 또는 질화 알루미늄 (AlN)) 등과 같은, 하나 또는 그 이상의 유전체 물질들을 포함할 수 있다. 반도체 구조체(122)는 도 1a의 반도체 구조체(100)에 의해 나타나는 열팽창 계수와 적어도 실질적으로 동일한(예를 들어, 반도체 구조체(100)에 의해 나타나는 열팽창 계수의 약 20 퍼센트(20%) 이내의) 열팽창 계수를 나타내도록 선택된 물질을 포함할 수 있다.
도 1b를 계속 참조하면, 반도체 구조체(122)와 가공된 반도체 구조체(100) 사이의 본딩 계면(126)을 따라 반도체 구조체(122)와 가공된 반도체 구조체(100)의 본딩 표면 사이의 직접적인(direct) 원자 또는 분자 결합(bond)들을 제공함으로써, 가공된 반도체 구조체(100)는 반도체 구조체(122)에 일시적이며 직접적으로 본딩될 수 있다. 즉, 가공된 반도체 구조체(100)(도 1a)와 반도체 구조체(122) 사이에 점착제 또는 어떠한 다른 중간 본딩 물질을 사용하지 않고 가공된 반도체 구조체(100)가 반도체 구조체(122)에 일시적이며 직접적으로 본딩될 수 있다. 가공된 반도체 구조체(100)와 반도체 구조체(122) 사이의 원자 또는 분자 결합들의 특성은 가공된 반도체 구조체(100)와 반도체 구조체(122)의 각각의 물질 구성들에 의존할 수 있다. 따라서, 어떠한 실시예들에 따르면, 직접적인 원자 또는 분자 결합들은 예를 들어, 실리콘 산화물과 게르마늄 산화물 중의 적어도 하나 및 실리콘, 게르마늄, 실리콘 산화물과 게르마늄산화물 중의 적어도 하나 사이에 제공될 수 있다.
예시적이며 비제한적인 방식으로, 반도체 구조체(100)의 활성 표면(108)은 산화물 물질(예를 들어, 이산화 실리콘 (SiO2))을 포함할 수 있으며, 그리고 반도체 구조체(122)는 동일한 산화물 물질(예를 들어, 이산화 실리콘 (SiO2))을 적어도 실질적으로 포함할 수 있다. 이러한 실시예들에서, 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124)을 본딩하기 위하여 실리콘 산화물 대 실리콘 산화물 표면 직접-본딩 공정(surface direct-bonding process)이 사용될 수 있다.
결합 강도(bond strength)는 본딩된 반도체 구조체가 외부 부하에 의한 계면 박리(interface delamination)에 저항하는 능력으로 정의될 수 있다. 결합 강도는 특정(specific) 본딩 (표면) 에너지로 특징지을 수 있다. 또한, 본딩 에너지는 본딩된 반도체 구조체의 두 본딩 표면들의 평균적인 특정 표면 에너지(기호 γ로 주어진)로 정의될 수 있으며 그리고 두 본딩된 표면들을 분리하기 위하여 필요한 에너지와 동일한데, 즉, 여기에서 γ=1/2nEb이며, 상기 n은 단위 영역 상에 형성된 결합들의 개수(결합 밀도)이고, 상기 Eb는 각각의 결합의 에너지이다.
결합 강도의 측정을 위한 통상적인 방법은 일정한 웨징(wedging) 조건들 하에서 이중 캔틸레버 빔 테스트 기하(double cantilever beam test geometry)를 사용한다. 크랙 길이(L)를 가지는 영역을 분리(debond)하기 위하여, 두께(h)의 웨지가 두께(t)의 두 웨이퍼들 사이의 본딩 계면에 삽입된다. 그 다음에 표면 에너지는 단순한 공식을 사용하여 계산된다.
이러한 통상적인 방법에 관한 추가적인 정보는 마스자라(Maszara) 등의, J. Appl. Phys., 64, 4943 (1988) 및 통(Tong) 등의, 반도체 웨이퍼 본딩 : 과학과 기술(Semiconductor Wafer Bonding: Science and technology), p. 27, Wiley, New York (1999) 간행물들에서 찾을 수 있다.
반도체 구조체(100)의 활성 표면(108) 및 반도체 구조체(122)의 본딩 표면(124) 사이에서 성립된 직접적인 일시적 결합은 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 사이에서 약 10 mJ/m2 내지 1,000 mJ/m2 인 본딩 에너지를 유발한다. 더욱 상세하게는, 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 사이에서 성립된 직접적인 일시적 결합은 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 사이에서 약 300 mJ/m2 내지 700 mJ/m2 인 본딩 에너지를 유발한다.
어떠한 실시예들에서, 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 사이에서의 직접적인 일시적 결합은 가공된 반도체 구조체(100)의 활성 표면(108) 및 반도체 구조체(122)의 본딩 표면(124)을 각각 상대적으로 평탄한 표면들을 가지도록 형성하고, 후속적으로 활성 표면(108)과 본딩 표면(124)을 함께 접하고 어닐링 공정 동안 활성 표면(108)과 본딩 표면(124) 사이의 접촉을 유지함으로써 성립될 수 있다.
예를 들어, 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124)의 각각은 약 2 나노미터(2.0 nm) 이하, 약 1 나노미터(1.0 nm) 이하, 또는 사분의 일 나노미터(0.25 nm) 이하까지의 제곱 평균 표면 조도(root mean squared surface roughness, RRMS)를 가지도록 형성될 수 있다. 어떠한 실시예들에서, 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124)의 각각은 약 사분의 일 나노미터(0.25 nm) 내지 약 2 나노미터(2 nm)의 제곱 평균 표면 조도(RRMS)를 가지거나, 또는 심지어 이분의 일 나노미터(0.5 nm) 내지 약 1 나노미터(1.0 nm)의 제곱 평균 표면 조도(RRMS)를 가지도록 형성될 수 있다.
어닐링 공정은 반도체 구조체(100) 및 반도체 구조체(122)를 약 섭씨 100도 (100℃) 내지 약 섭씨 400도(400℃)의 온도에서 약 2분(2 min) 내지 약 15시간(15 hr)의 시간 동안 퍼니스에서 가열하는 단계를 포함할 수 있다.
반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124)의 각각은, 앞에서 언급된 것처럼, 기계적 폴리싱 공정 및 화학적 식각 공정 중의 적어도 하나를 사용하여, 상대적으로 평탄하도록 형성될 수 있다. 예를 들어, 화학적-기계적 폴리싱(CMP) 공정은 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124)의 각각의 표면 조도를 감소시키고 그리고/또는 평탄화시키도록 사용될 수 있다.
반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 중의 적어도 하나는 이들 사이의 본딩 계면(126)을 따라 직접적인 일시적 결합을 성립하기 이전에, 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 사이의 본딩 에너지를 증가시키기 위하여, 활성화될 수 있다. 즉, 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 중의 적어도 하나의 표면 화학적 성질(surface chemistry)은 이들 사이의 일시적이고, 직접적인 결합을 성립하기 이전에 선택적으로 변경될 수 있다. 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 사이의 계면에서의 본딩 에너지를 본 명세서에서 언급된 범위 내에 선택적으로 맞추기 위하여 상기 표면 화학적 성질이 변경될 수 있다. 비제한적인 예로서, 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 중의 적어도 하나를 활성화하기 위하여, 플라즈마 활성화 공정이 사용될 수 있다. 플라즈마 활성화에 의한 처리는 다음의 조건들에 따른 플라즈마 챔버 내에서 수행될 수 있다:
- 0 내지 100 sccm(예를 들어, 50 내지 75 sccm)의 가스 플로우를 수반한 산소, 질소, 아르곤 또는 헬륨 가스
- 25 내지 2500 Watts(예를 들어, 150 내지 1000 Watts)의 파워
- 20 내지 200 mTorr(예를 들어, 50 내지 100 mTorr)의 압력 및
- 5 초 내지 5 분(예를 들어, 10초 내지 60초)의 노출 존속 기간.
어떠한 실시예들에서는, 가공된 반도체 구조체(100) 및 반도체 구조체(122) 사이의 본딩 에너지를 선택적으로 맞추며 그리고/또는 가공된 반도체 구조체(100) 및 반도체 구조체(122) 사이의 영구적인 결합의 의도하지 않은 형성의 가능성을 줄이기 위하여, 가공된 반도체 구조체(100) 및 반도체 구조체(122) 중의 하나만 앞에서 설명된 것처럼 표면 활성화 공정을 거치게 되고 다른 하나는 표면 활성화 공정을 거치지 않을 수 있다.
나아가, 어닐링 공정 이전에, 가공된 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 중의 적어도 하나는 하나 또는 그 이상의 세정 공정들을 거칠 수 있다. 예를 들어, 활성 표면(108) 및 본딩 표면(124)은 유기성 오염물질들 및/또는 이온성 오염물질들을 제거하기 위하여 세정될 수 있다. 활성 표면(108) 및 본딩 표면(124)이 산화물들이 아니고 산화하는 물질들을 포함하는 실시예들에서는, 활성 표면(108) 및 본딩 표면(124)은 산화물-스트립(oxide-stripping) 공정을 거칠 수 있다.
비제한적인 예로서, 가공된 반도체 구조체(100) 및 반도체 구조체(122)는 탈이온화된(DI) 물에 소크(soak)될 수 있으며, 상기 소크 이후에 가공된 반도체 구조체(100) 및 반도체 구조체(122)는 약 1분(1 min) 내지 약 15분(15 min) 동안 약 섭씨 50도(50℃) 내지 약 섭씨 80도(80℃)의 온도에서 수산화암모늄 (NH4OH), 과산화수소 (H2O2), 및 물 (H2O)의 1:1:5 용액에서 배쓰(bath)될 수 있다. 이러한 제1 세정 공정은 처리된 표면들 상에 얇은 이산화 실리콘 층의 형성에 이르게 될 수 있다. 가공된 반도체 구조체(100) 및 반도체 구조체(122)는 그 다음에 탈이온화된(DI) 물이 배쓰로 반송(return)될 수 있으며, 상기 반송 이후에 가공된 반도체 구조체(100) 및 반도체 구조체(122)는 약 10초(10 sec) 내지 약 5분(5 min) 동안 약 섭씨 20도(20℃) 내지 약 섭씨 30도(30℃)에서 불산(HF) 및 물(H2O)의 1:50 용액에 침지(immerse)될 수 있다. 이러한 세정 공정은 제1 세정 공정에 의하여 형성된 임의의 이산화 실리콘 층 뿐만 아니라 어떠한 이온성 오염물질들을 제거할 수 있다. 그후에, 가공된 반도체 구조체(100) 및 반도체 구조체(122)는 탈이온화된(DI) 물의 배쓰로 반송될 수 있으며, 상기 반송 이후에 가공된 반도체 구조체(100) 및 반도체 구조체(122)는 약 1분(1 min) 내지 약 15분(15 min) 동안 약 섭씨 50도(50℃) 내지 약 섭씨 80도(80℃)의 온도에서 염산(HCl), 과산화수소 (H2O2), 및 물 (H2O)의 1:1:6 용액에서 침지될 수 있다. 이러한 세정 공정은 임의의 잔류하는 이온성 오염물질들(예를 들어, 금속 이온들)을 제거할 수 있다.
어떠한 실시예들에서는, 가공된 반도체 구조체(100) 및 반도체 구조체(122) 사이의 영구적인 결합의 의도하지 않은 형성의 가능성을 줄이기 위하여, 가공된 반도체 구조체(100) 및 반도체 구조체(122) 중의 어느 하나만 앞에서 설명된 것처럼 세정 공정을 거칠 수 있으며, 그리고 다른 하나는 세정 공정을 거치지 않을 수 있다.
추가적인 실시예들에서, 도 3 및 도 4를 참조하여 아래에서 설명되는 것과 같은 방법들을 사용하여, 가공된 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 사이에서 직접적인, 일시적 결합이 성립될 수 있다. 도 3 및 도 4를 참조하여 설명되는 방법들에서는, 가공된 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 사이에서 본딩된 계면 영역(bonded interface area)이 형성될 수 있으며, 그리고 상기 본딩된 계면 영역은 가공된 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 사이의 본딩 계면(126)을 따라 가공된 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 사이의 전체 영역(total area)보다 더 작도록 선택된다. 상기 본딩된 계면 영역은 가공된 반도체 구조체(100) 및 반도체 구조체(122) 상에서 직접적인 원자 및/또는 분자 결합들이 존재하는 가공된 반도체 구조체(100) 및 반도체 구조체(122) 사이의 영역으로 정의된다.
예를 들어, 가공된 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 사이의 상기 본딩된 계면 영역은 가공된 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 사이의 본딩 계면(126)을 따라 가공된 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 사이의 전체 영역의 약 80 퍼센트(80%)보다 더 작거나, 약 50퍼센트(50%)보다 더 작거나, 또는 심지어 20퍼센트(20%)보다 더 작도록 선택적으로 형성될 수 있다.
가공된 반도체 구조체(100) 및 반도체 구조체(122) 사이의 본딩된 계면 영역을 감소시키기 위하여, 가공된 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 중의 적어도 하나 상에 또는 가공된 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 중의 적어도 하나 내에 복수의 리세스들이 형성될 수 있다. 예를 들어, 도 3은 반도체 구조체(122) 상에 형성된 복수의 리세스들(130)을 도해한다. 리세스들(130)은 반도체 구조체(122) 상에 제공된 물질 또는 반도체 구조체(122)를 패터닝함으로써 형성될 수 있다. 예를 들어, 유전체 물질(128)(예를 들어, 이산화 실리콘 (SiO2)과 같은, 산화물 물질층)이 반도체 구조체(122) 상에 형성될 수 있으며, 그리고 유전체 물질(128) 내에 리세스들(130)을 형성하기 위하여 마스킹 및 식각 공정을 사용하여 유전체 물질(128)이 패터닝될 수 있다. 종래 기술에서 알려진 포토리소그래피 공정들을 사용하여 유전체 물질(128) 상에 패터닝된 마스크 층이 형성될 수 있다. 패터닝된 마스크 층은, 아래에 있는 유전체 물질(128) 내에 리세스들(130)을 형성하는 것이 바람직한 위치들에서, 상기 패터닝된 마스크 층을 관통하는 어퍼쳐들을 포함할 수 있다. 그후에, 위를 덮는 패터닝된 마스크 층 내의 상기 어퍼쳐들을 관통하여 노출된 유전체 물질(128)은 습식 화학적 식각 공정 또는 건식 반응성 이온 식각 공정을 사용하여 식각제에 노출될 수 있다.
또한, 가공된 반도체 구조체(100)의 활성 표면(108) 상에 또는 가공된 반도체 구조체(100)의 활성 표면(108) 내에 리세스들(반도체 구조체(122) 상의 리세스들(130)과 같은)이 선택적으로 형성될 수 있다.
도 4를 참조하면, 가공된 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 중의 하나 또는 모두 상에 또는 가공된 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 중의 하나 또는 모두 내에 리세스들(130)을 형성한 이후에, 도 3과 관련하여 이미 설명된 것처럼, 가공된 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 사이에 직접적인 일시적 결합이 성립될 수 있다. 도 4에 도시된 것처럼, 가공된 반도체 구조체(100) 및 반도체 구조체(122) 사이의 본딩된 계면 영역은, 상기 영역 위에서 가공된 반도체 구조체(100)의 활성 표면(108)에 대하여 유전체 물질(128)이 접하는, 영역(리세스들(130)에 의하여 차지되지 않는 영역)이다.
도 4에서 도시된 것처럼, 어떠한 실시예들에서, 가공된 반도체 구조체(100)의 활성 표면(108)은 노출된 도전성 소자 특징부들(104')(예를 들어, 본드 패드들, 트레이스들, 등)을 포함할 수 있다. 이러한 도전성 소자 특징부들(104')은, 예를 들어, 금속 물질(즉, 금속 또는 금속 합금)을 포함할 수 있다. 이러한 실시예들에서, 복수의 리세스들(130)은 도전성 소자 특징부들(104')의 패턴의 미러 이미지를 포함하도록 선택되는 패턴 내에 형성될 수 있다. 결국, 가공된 반도체 구조체(100)와 반도체 구조체(122) 사이의 일시적인 결합을 성립시킬 때, 리세스들(130)은 도전성 소자 특징부들(104')과 정렬될 수 있다. 가공된 반도체 구조체(100)와 반도체 구조체(122) 사이에 성립된 결합은 가공된 반도체 구조체(100)의 활성 표면(108)에서 도전성 소자 특징부들(104')을 둘러싸는 가공된 반도체 구조체(100)의 유전체 물질(109)과 반도체 구조체(122)의 유전체 물질(128) 사이의 직접적인 원자 또는 분자 결합들을 포함할 수 있다.
이러한 실시예들에서, 도전성 소자 특징부들(104')의 물질들은 본딩 공정 동안 임의의 의미있는 방식으로 반도체 구조체(122)에 의해 접촉되지 않을 수 있으며, 이것은 도전성 소자 특징부들(104’)의 특성들의 다른 형태들의 열화 및/또는 산화를 방지할 수 있는데, 만약 그렇지 않다면 가공된 반도체 구조체(100)와 반도체 구조체(122)를 본딩할 때 도전성 소자 특징부들(104’)의 특성들의 다른 형태들의 열화 및/또는 산화가 발생할 수 있다.
추가적인 실시예들에서, 도 5 내지 도 7을 참조하여 아래에서 설명된 것과 같은 방법들을 사용하여, 가공된 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 사이에 직접적인 일시적 결합이 성립될 수 있다.
도 5 내지 도 7을 참조하여 설명되는 방법들에서, 도 3 및 도 4를 참조하여설명된 방법들에서처럼, 가공된 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 사이의 본딩 계면(126)을 따라 가공된 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 사이의 전체 영역보다 더 작도록 선택된 본딩된 계면 영역이 가공된 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 사이에 형성될 수 있다. 나아가, 도 3 및 도 4를 참조하여 설명된 것처럼, 가공된 반도체 구조체(100) 및 반도체 구조체(122) 사이의 본딩된 계면 영역을 감소시키기 위하여 가공된 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 중의 적어도 하나 상에 또는 가공된 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 중의 적어도 하나 내에 복수의 리세스들(130)이 형성될 수 있다. 예를 들어, 도 5는 반도체 구조체(122) 상에 형성된 리세스들(130)을 도해한다. 리세스들(130)은 도 3과 관련하여 이미 설명된 것처럼 형성될 수 있다. 가공된 반도체 구조체(100)의 활성 표면(108) 상에 또는 가공된 반도체 구조체(100)의 활성 표면(108) 내에 선택적으로 리세스들(반도체 구조체(122) 상의 리세스들(130)과 같은)이 형성될 수도 있다.
도 5에서 도시된 것처럼, 반도체 구조체(122)의 본딩 표면(124) 상에서 리세스들(130) 외부의 영역들 상의 유전체 물질(128) 위로 다른 유전체 물질(129)이 제공될 수 있다. 유전체 물질(129)은 리세스들(130)을 형성하기 이전에 유전체 물질(128) 위로 제공될 수 있다. 즉, 반도체 구조체(122)의 본딩 표면(124) 상에서 유전체 물질(128) 위로 유전체 물질(129)이 제공(예를 들어, 증착)될 수 있으며, 그리고 복수의 리세스들(130)이 유전체 물질(128)의 적어도 일부 및 유전체 물질(129)을 관통하여 형성될 수 있다. 추가적인 실시예들에서, 리세스들(130)을 형성한 이후에, 유전체 물질(128) 위로 유전체 물질(129)이 제공될 수 있다. 이러한 실시예들에서, 유전체 물질(129)은, 리세스들(130) 내부의 유전체 물질(128)의 표면들 상이 아니고, 리세스들(130) 외부의 유전체 물질(128)의 표면들 상으로만 제공될 수 있다.
어떠한 실시예들에서, 유전체 물질(128)은 고온 유전체 물질을 포함하도록 선택될 수 있으며, 그리고 유전체 물질(129)은 저온 유전체 물질을 포함하도록 선택될 수 있다. 본 명세서에서 사용될 때, "저온 유전체 물질"이라는 용어는 섭씨 400도(400℃) 아래의 알려진 온도까지 유전체 물질을 가열할 때 열화, 분해, 및 아웃-개싱 중의 적어도 하나를 겪을 수 있는 임의의 유전체 물질을 포함하고 의미한다. 본 명세서에서 사용될 때, "고온 유전체 물질"이라는 용어는 섭씨 400도(400℃) 까지 유전체 물질을 가열할 때 열화, 분해, 및 아웃-개싱 중의 어느 하나도 겪지 않는 임의의 유전체 물질을 포함하고 의미한다.
비제한적인 예들로서, 고온 유전체 물질(128)은 산화물(예를 들어, 이산화 실리콘 (SiO2) 또는 산화 알루미늄 (Al2O3)), 또는 질화물(예를 들어, 질화 실리콘(Si3N4) 또는 질화 붕소(BN)), 질화 알루미늄(AlN)을 포함할 수 있다.
비제한적인 예들로서, 저온 유전체 물질(129)은 테트라에틸오쏘실리케이트(tetraethylorthosilicate, TEOS) 또는 폴리머 물질을 포함할 수 있다.
도 6에서 도시된 것처럼, 또한 저온 유전체 물질(129)이 가공된 반도체 구조체(100')의 활성 표면(108)의 영역 또는 영역들 위에 제공될 수 있다. 예를 들어, 앞에서 언급된 것처럼, 어떠한 실시예들에서, 가공된 반도체 구조체(100)의 활성 표면(108)은 노출된 도전성 소자 특징부들(104')(예를 들어, 본드 패드들, 트레이스들, 등)을 포함할 수 있다. 이러한 실시예들에서, 저온 유전체 물질(129)은 유전체 물질(129 및 128)에 리세스들(104')을 형성하기 위하여 마스킹 및 식각 공정을 사용하여 패터닝될 수 있다. 패터닝된 마스크 층이 종래 기술에서 알려진 포토리소그래피 공정들을 사용하여 유전체 물질(129) 위에 형성될 수 있다. 패터닝된 마스크 층은 아래에 있는 유전체 물체(129 & 128)에 리세스들(104')을 형성하기에 바람직한 위치들에서 관통하는 어퍼쳐들을 포함할 수 있다. 그후에 위를 덮는 패터닝된 마스크 층 내의 어퍼쳐들을 통하여 노출된 유전체 물체(129 & 128)는 습식 화학적 식각 공정 또는 건식 반응성 이온 식각 공정을 사용하여 식각제의 영향을 받을 수 있다. 유전체 물체(129 & 128)은 도 6에 도시된 것처럼, 임의의 의미있는 방식으로, 노출된 도전성 소자 특징부들(104')을 덮지 않는다.
도 7을 참조하면, 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 중의 적어도 하나 위에 저온 유전체 물질(129)을 제공한 이후에, 그리고 가공된 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 중의 어느 하나 또는 모두의 상에 또는 가공된 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 중의 어느 하나 또는 모두의 내에 리세스들(130)을 형성한 이후에, 도 3과 관련하여 이미 설명된 것처럼, 가공된 반도체 구조체(100)의 활성 표면(108)과 반도체 구조체(122)의 본딩 표면(124) 사이에 직접적인 일시적 결합이 성립될 수 있다. 도 7에 도시된 것처럼, 가공된 반도체 구조체(100) 및 반도체 구조체(122) 사이의 본딩된 계면 영역은, 상기 영역 위에서 가공된 반도체 구조체(100)의 활성 표면(108)에 대하여 유전체 물질(128)이 접하는, 영역(리세스들(130)에 의하여 차지되지 않는 영역)이다.
도 3 및 도 4와 관련하여 이미 설명된 것처럼, 도전성 소자 특징부들(104')의 패턴의 미러 이미지를 포함하도록 선택된 패턴 내에서 복수의 리세스들(130)이 형성될 수 있다. 결국, 가공된 반도체 구조체(100)와 반도체 구조체(122) 사이의 일시적인 결합이 성립될 때 리세스들(130)은 도전성 소자 특징부들(104')과 정렬될 수 있다. 가공된 반도체 구조체(100)와 반도체 구조체(122) 사이에 성립된 결합은 가공된 반도체 구조체(100)의 저온 유전체 물질(109)과 반도체 구조체(122)의 저온 유전체 물질(129) 사이의 직접적인 원자 또는 분자 결합들을 포함할 수 있다. 이러한 실시예들에서, 도전성 소자 특징부들(104')의 물질들은 본딩 공정 동안 임의의 의미있는 방식으로 반도체 구조체(122)에 의해 접촉되지 않을 수 있으며, 이것은 도전성 소자 특징부들(104’)의 특성들의 다른 형태들의 열화 및/또는 산화를 방지할 수 있는데, 만약 그렇지 않다면 가공된 반도체 구조체(100)와 반도체 구조체(122)를 본딩할 때 도전성 소자 특징부들(104’)의 특성들의 다른 형태들의 열화 및/또는 산화가 발생할 수 있다.
가공된 반도체 구조체(100)와 반도체 구조체(122)를 일시적으로 본딩함에 있어서, 저온 유전체 물질(129)이 열화, 분해, 및 아웃-개싱 중의 적어도 하나를 거치게 되는 알려진 온도까지 적어도, 반도체 구조체(122) 및 가공된 반도체 구조체(100)가 가열될 수 있다. 결국, 저온 유전체 물질(129)은 본딩 공정 동안 열화, 분해 및/또는 아웃-개싱되는데, 이것은 상기 열화, 분해 및/또는 아웃-개싱이 없을 때 결합이 발생하는 경우보다 반도체 구조체(122)와 가공된 반도체 구조체(100) 사이의 상대적으로 더 약한 결합이 형성된다. 이러한 더 약하고, 일시적인 결합은 아래에서 더욱 상세하게 설명되는 것처럼 가공된 반도체 구조체(100)로부터 반도체 구조체(122)의 후속의 분리를 원활하게 할 수 있다.
다시 도 1c를 참조하면, 가공된 반도체 구조체(100)에 반도체 구조체(122)를 일시적으로 본딩한 이후에, 가공된 반도체 구조체(100)의 기판(106)은 다른 반도체 구조체(140)를 형성하도록 얇아질(thinned) 수 있다. 기판(106)은, 예를 들어, 상기 기판의 후표면(110)으로부터 기판(106)의 물질을 제거함으로써 얇아질 수 있다. 상기 물질은 기계적 폴리싱 공정 및 화학적 식각 공정 중의 적어도 하나를 사용하여 기판(106)의 후표면(110)으로부터 제거될 수 있다. 예를 들어, 화학적-기계적 폴리싱(CMP) 공정이 후표면(110)으로부터 기판(106)의 물질을 제거하기 위하여 사용될 수 있다.
도 1c에서 도시된 것처럼, 가공된 반도체 구조체(100)는 기판(106)을 부분적으로 관통하여 신장하는 관통 웨이퍼 상호연결부들(105)을 포함할 수 있으며, 기판(106)은 가공된 반도체 구조체(100)의 기판(106)의 후표면(110)을 통하여 관통 웨이퍼 상호연결부들(105)이 노출된 지점까지 얇아질 수 있다.
도 1d는 다른 가공된 반도체 구조체(170)와 도 1c의 반도체 구조체(140) 사이에 영구적 결합을 형성함으로써 제조될 수 있는 다른 반도체 구조체(160)를 도해한다. 반도체 구조체(140)와 반도체 구조체(170) 사이의 본딩 계면을 따라 반도체 구조체(140) 및 반도체 구조체(170) 사이에 성립된 상기 영구적 결합은 반도체 구조체(140)와 반도체 구조체(170) 사이에 적어도 약 1,200 mJ/m2인 본딩 에너지를 도출할 수 있다. 더욱 상세하게는, 반도체 구조체(140) 및 반도체 구조체(170) 사이에 성립된 영구적 결합은 반도체 구조체(140) 및 반도체 구조체(170) 사이에 약 1,600 mJ/m2 내지 약 3,000 mJ/m2인 본딩 에너지를 도출할 수 있다.
가공된 반도체 구조체(170)의 타입 및/또는 디자인이 가공된 반도체 구조체(100)의 타입 및/또는 디자인과 다를 수 있더라도, 가공된 반도체 구조체(170)는 도 1의 가공된 반도체 구조체(100)와 일반적으로 유사할 수 있으며, 그리고 가공된 반도체 구조체(170)는 기판(176) 상의 및/또는 기판(176) 내에 형성된 많은 소자 구조체들(174)을 포함할 수 있다. 기판(176)은 도 1a의 기판(106)과 관련하여 이미 설명된 반도체 물질들 중의 하나와 같은, 반도체 물질을 포함할 수 있다. 가공된 반도체 구조체(170)는 또한 금속 구조체들(175)을 포함할 수 있는데, 금속 구조체들(175)은 반도체 구조체(140)의 관통 웨이퍼 상호연결부들(105)에 구조적으로 그리고/또는 전기적으로 커플링 될 수 있다. 금속 구조체들(175)은 전기 도전성 패드들, 트레이스들, 배선들 등 중의 하나 또는 그 이상을 포함할 수 있다. 나아가, 금속 구조체들(175)은, 예를 들어, 전이 영역들, 장벽 영역들, 도전성 영역들 등을 포함하는 다중-영역 구조체 또는 다중-층을 포함할 수 있는데, 이들 각각은 다른 물질을 포함할 수 있다.
어떠한 실시예들에서는, 금속 구조체들(175)의 관통 웨이퍼 상호연결부들(105)은 동일한 물질(예를 들어, 금속 또는 구리 계열 합금과 같은 금속 합금)을 포함할 수 있으며, 그리고 금속-금속 결합은 금속 구조체들(175)과 관통 웨이퍼 상호연결부들(105) 사이에서 성립될 수 있다. 예를 들어, 금속-금속 열-압축 본딩(metal-metal thermo-compression bonding) 공정이 금속 구조체들(175)과 관통 웨이퍼 상호연결부들(105) 사이의 결합을 형성하기 위하여 사용될 수 있다. 이러한 방법들에서, 반도체 구조체(140)와 가공된 반도체 구조체(170)가 가열되는 동안 반도체 구조체(140)와 가공된 반도체 구조체(170) 사이에 압력이 인가될 수 있다. 압력과 열의 조합은 금속 구조체들(175)과 관통 웨이퍼 상호연결부들(105) 사이의 금속-금속 결합의 형성에 이르게 된다. 예를 들어, 반도체 구조체(140)와 가공된 반도체 구조체(170)가 약 200℃ 내지 약 400℃의 온도까지 가열되는 동안, 약 0.14MPa 내지 약 1.43MPa의 압력이 반도체 구조체(140) 및 가공된 반도체 구조체(170) 사이에 인가될 수 있다. 본딩 공정 동안 산화를 방지하기 위하여, 질소와 부피비로 약 4 퍼센트(4%) 내지 약 10퍼센트(10%)인 수소의 혼합물과 같은 환원(reducing) 분위기에서 상기 본딩 공정이 수행될 수 있다.
어떠한 실시예들에서는, 관통 웨이퍼 상호연결부들(105)와 금속 구조체들(175)은 동일한 물질(예를 들어, 금속 또는 구리 계열 합금과 같은 금속 합금)을 포함할 수 있으며, 그리고 금속-금속 결합이 관통 웨이퍼 상호연결부들(105)와 금속 구조체들(175) 사이에 성립될 수 있다. 예를 들어, 금속-금속 열-압축이 없는 본딩(metal-metal non-thermo-compression bonding) 공정이 관통 웨이퍼 상호연결부들(105) 및 금속 구조체들(175) 사이의 결합을 형성하도록 사용될 수 있다. 이러한 방법들에서, 반도체 구조체(140) 및 가공된 반도체 구조체(170) 사이에 외부 압력이 인가되지 않는다. 부가하여, 열-압축이 없는 본딩은 상온에서 그리고 대기압에서 수행될 수 있다.
추가적으로, 유전체 물질(178)을 가공된 반도체 구조체(100)의 기판(106)에 본딩함으로써, 반도체 구조체(140)는 가공된 반도체 구조체(170)에 영구적으로 본딩될 수 있다. 유전체 물질(178)은, 예를 들어, 산화물(예를 들어, 이산화 실리콘 (SiO2) 또는 산화 알루미늄 (Al2O3)), 질화물(예를 들어, 질화 실리콘(Si3N4), 질화 붕소(BN) 또는 질화 알루미늄(AlN)) 등을 포함할 수 있다.
도 1c의 반도체 구조체(140)를 가공된 반도체 구조체(170)에 영구적으로 본딩한 이후에, 도 1e에 도시된 반도체 구조체(180)를 형성하기 위하여, 가공된 반도체 구조체(100)에 일시적으로 본딩된 반도체 구조체(122)는 도 1d의 반도체 구조체(160)로부터 제거될 수 있다. 예를 들어, 반도체 구조체(160)의 잔류 부분과 반도체 구조체(122) 사이에 기계적인 힘을 제공함으로써, 반도체 구조체(122)가 반도체 구조체(160)로부터 제거될 수 있다(도 1d).
예를 들어, 반도체 구조체(160)의 잔류 부분과 반도체 구조체(122) 사이에 회전 토크가 인가될 수 있다. 반도체 구조체(160)의 잔류 부분과 반도체 구조체(122) 사이에 이러한 회전 토크를 인가하기 위하여, 제1 척(chuck) 소자가 반도체 구조체(122)에 부착될 수 있고 제2 척 소자가 반도체 구조체(160)의 잔류 부분에 부착될 수 있으며, 그리고 상기 제1 척 소자와 상기 제2 척 소자 사이에 회전 토크를 인가함으로써 반도체 구조체(160)의 잔류 부분과 반도체 구조체(122) 사이에 회전 토크가 인가될 수 있다. 이러한 척 소자들 및 장비는 종래 기술에서 알려져 있다.
추가적이며 비제한적인 실시예들로서, 반도체 구조체(160)의 잔류 부분으로부터 반도체 구조체(122)를 분리하기 위하여 굽힘력이 반도체 구조체(160)에 인가될 수 있으며, 반도체 구조체(160)의 잔류 부분과 반도체 구조체(122) 사이에 고압 유체 분사를 향하게 할 수 있으며, 또는 반도체 구조체(160)의 잔류 부분과 반도체 구조체(122) 사이에 블레이드가 삽입될 수 있다.
도 1a 내지 도 1e에 관련하여 앞에서 설명된 본 발명의 실시예들에서, 가공된 반도체 구조체(100)를 다른 가공된 반도체 구조체(170)에 본딩하기 이전에 관통 웨이퍼 상호연결부들(105)이 가공된 반도체 구조체(100)에 존재한다. 본 발명의 추가적인 실시예들에서, 적어도 하나의 가공된 반도체 구조체를 적어도 하나의 추가적인 가공된 반도체 구조체에 본딩한 이후에 관통 웨이퍼 상호연결부들이 적어도 하나의 가공된 반도체 구조체를 관통하여 형성될 수 있다. 이러한 방법들의 예들은 도 2a 내지 도 2e를 참조하여 아래에서 설명된다.
도 2a는 많은 소자 구조체들(204)을 포함하는 가공된 반도체 구조체(200)를 도해한다. 소자 구조체들(204)은 기판(206) 상에 그리고/또는 기판(206) 내에 형성된다. 기판(206)은, 예를 들어, 실리콘(Si), 게르마늄 (Ge), III-V 반도체 물질 등과 같은, 하나 또는 그 이상의 반도체 물질들을 포함할 수 있다. 나아가, 기판(206)은 반도체 물질의 단결정 또는 반도체 물질의 에피택셜층을 포함할 수 있다. 추가적인 실시예들에서, 기판(206)은 산화물(예를 들어, 이산화 실리콘 (SiO2) 또는 산화 알루미늄 (Al2O3)), 질화물(예를 들어, 질화 실리콘(Si3N4), 질화 붕소(BN) 또는 질화 알루미늄(AlN)) 등과 같은, 하나 또는 그 이상의 유전체 물질들을 포함할 수 있다.
도 2a에서 도시된 것처럼, 소자 구조체들(204)은 제조 공정에서 이러한 점에서 (도 1a의 관통 웨이퍼 상호연결부들(105)과 같은) 관통 웨이퍼 상호연결부들을 포함하지않는다. 가공된 반도체 구조체(200)는 활성 표면(208) 및 후표면(210)을 포함한다. 가공된 반도체 구조체(200)의 후표면(210)은 기판(206)의 일반적으로 평평한, 노출된 주 표면을 포함할 수 있다. 가공된 반도체 구조체(200)의 활성 표면(208)은 산화물(예를 들어, 이산화 실리콘 (SiO2) 또는 산화 알루미늄 (Al2O3)), 질화물(예를 들어, 질화 실리콘(Si3N4), 질화 붕소(BN) 또는 질화 알루미늄(AlN)) 등과 같은, 하나 또는 그 이상의 유전체 물질들(209)을 포함할 수 있다.
도 2b는 도 2a의 가공된 반도체 구조체(200)를 다른 반도체 구조체(222)에 일시적으로 본딩함으로써 형성될 수 있는 본딩된 반도체 구조체(220)를 도해한다. 반도체 구조체(222)는 예를 들어, 캐리어 기판을 포함할 수 있다. 예를 들어, 반도체 구조체(222)는 실리콘 (Si), 게르마늄 (Ge), III-V 반도체 물질 등과 같은 반도체 물질을 포함할 수 있다. 반도체 구조체(222)는 선택적으로 반도체 물질의 단결정 또는 반도체 물질의 에피택셜층을 포함할 수 있다. 추가적인 실시예들에서, 반도체 구조체(222)는 산화물(예를 들어, 이산화 실리콘 (SiO2) 또는 산화 알루미늄 (Al2O3)), 질화물(예를 들어, 질화 실리콘(Si3N4), 질화 붕소(BN) 또는 질화 알루미늄(AlN)) 등과 같은 하나 또는 그 이상의 유전체 물질들을 포함할 수 있다. 반도체 구조체(222)는 도 2a의 반도체 구조체(200)에 의해 나타나는 열팽창 계수와 적어도 실질적으로 동일한(예를 들어, 반도체 구조체(100)에 의해 나타나는 열팽창 계수의 약 20 퍼센트(20%) 이내의) 열팽창 계수를 나타내도록 선택된 물질을 포함할 수 있다.
도 2b를 계속 참조하면, 도 1b의 반도체 구조체(122)에 도 1a의 가공된 반도체 구조체(100)를 일시적이며, 직접적으로 본딩하기 위하여 본 명세서에서 이미 언급된 방법들 중의 어느 하나를 사용하여, 가공된 반도체 구조체(200)가 반도체 구조체(222)에 일시적이며, 직접적으로 본딩될 수 있다. 예를 들어, 도 1b, 및 도 3 내지 도 7과 관련하여 여기에서 이미 설명된 방법들 중의 어느 하나가 반도체 구조체(222)에 가공된 반도체 구조체(200)를 본딩하기 위하여 사용될 수 있다.
본 발명의 추가적인 실시예들에서, 어닐링 공정은, 약 2분(2 min) 내지 약 15 시간(15 hr)의 시간 동안, 약 섭씨 100도(100℃) 내지 약 섭씨 400도(400℃) 또는 약 섭씨 100도(100℃) 내지 약 섭씨 800도(800℃)의 온도로, 퍼니스 내에서, 반도체 구조체(200) 및 반도체 구조체(222)를 가열하는 단계를 포함할 수 있다.
도 2c에서 도시된 것처럼, 가공된 반도체 구조체(200)에 반도체 구조체(222)를 일시적으로 본딩한 이후에, 가공된 반도체 구조체(200)의 기판(206)은 다른 반도체 구조체(240)를 형성하기 위하여 얇아질 수 있다. 기판(206)은, 예를 들어, 기판(206)의 후표면(210)으로부터 기판(206)의 물질을 제거함으로써 얇아질 수 있다. 상기 물질은 기계적 폴리싱 공정 및 화학적 식각 공정 중의 적어도 하나를 사용함으로써 기판(206)의 후표면(210)으로부터 제거될 수 있다. 예를 들어, 화학적-기계적 폴리싱(CMP) 공정이 후표면(210)으로부터 기판(206)의 물질을 제거하기 위하여 사용될 수 있다.
도 2d는 도 2c의 반도체 구조체(240)와 다른 가공된 반도체 구조체(270) 사이에 영구적 결합을 형성함으로써 형성될 수 있는 다른 반도체 구조체(260)를 도해한다. 반도체 구조체(240) 및 반도체 구조체(270) 사이의 본딩 계면을 따라 반도체 구조체(240) 및 반도체 구조체(270) 사이에 성립된 영구적 결합은 반도체 구조체(240) 및 반도체 구조체(270) 사이에서 적어도 약 1,200 mJ/m2의 본딩 에너지에 이를 수 있다. 더욱 상세하게는, 반도체 구조체(240) 및 반도체 구조체(270) 사이에 성립된 영구적 결합은 반도체 구조체(240) 및 반도체 구조체(270) 사이에서 약 1,600 mJ/m2 및 약 3,000 mJ/m2의 본딩 에너지에 이를 수 있다.
가공된 반도체 구조체(270)는 도 2a의 가공된 반도체 구조체(200)에 일반적으로 유사할 수 있으며 그리고 가공된 반도체 구조체(270)는 기판(276) 위에 그리고/또는 기판(276) 내에 형성된 많은 소자 구조체들(274)을 포함할 수 있다. 기판(276)은 도 2a의 기판(206)과 관련하여 이미 설명된 반도체 물질들 중의 어느 하나와 같이, 반도체 물질을 포함할 수 있다. 가공된 반도체 구조체(270)는 또한 금속 구조체들(275)을 포함할 수 있다. 금속 구조체들(275)은 전기 도전성 패드들, 트레이스들, 배선들 등과 같은 하나 또는 그 이상을 포함할 수 있다. 나아가, 금속 구조체들(275)은 예를 들어, 전이 영역들, 장벽 영역들, 도전성 영역들 등을 포함하는 다중-영역 구조체 또는 다중-층을 포함할 수 있는데, 이들 각각은 다른 물질을 포함할 수 있다.
유전체 물질(278, 도 2e)을 가공된 반도체 구조체(200)의 기판(206)에 본딩함으로써, 반도체 구조체(240)는 가공된 반도체 구조체(270)에 영구적으로 본딩될 수 있다. 유전체 물질(278)은, 예를 들어, 산화물(예를 들어, 이산화 실리콘 (SiO2) 또는 산화 알루미늄 (Al2O3)), 또는 질화물(예를 들어, 질화 실리콘(Si3N4), 질화 붕소(BN), 질화 알루미늄(AlN)) 등 중의 하나 또는 그 이상을 포함할 수 있다.
도 2c의 반도체 구조체(240) 및 가공된 반도체 구조체(270)를 영구적으로 본딩한 이후에, 관통 웨이퍼 상호연결부들(205)이 금속 구조체들(275)까지 반도체 구조체(200)를 관통하여 형성될 수 있다. 예를 들어, 금속 구조체들(275)까지 반도체 구조체(200)를 관통하는 식각 또는 레이저-제거(laser-ablating)에 의하여 비아들이 형성될 수 있다. 그 후에 금속 구조체들(275) 상에 그리고 금속 구조체들(275) 위로 그리고 비아들 내에 하나 또는 그 이상의 도전성 물질들을 제공하도록, 하나 또는 그 이상의 도금 공정들(예를 들어, 무전해 도금 공정 및/또는 전해 도금 공정)이 사용될 수 있으며, 따라서 금속 구조체들(275)에 전기적 및 구조적으로 상호 연결되도록 관통 웨이퍼 상호연결부들(205)을 형성한다.
도 2c의 반도체 구조체(240)와 가공된 반도체 구조체(270)를 영구적으로 본딩한 후에, 도 2e에 도시된 반도체 구조체(280)를 형성하기 위하여, 도 2d의 반도체 구조체(260)로부터 반도체 구조체(200)에 일시적으로 본딩된 반도체 구조체(222)가 제거될 수 있다. 예를 들어, 도 1e와 관련하여 이미 설명된 방법들을 사용하여 반도체 구조체(222)가 반도체 구조체(260)로부터 제거될 수 있다.
본 발명의 실시예들이 다이 대 다이(die-to-die, D2D) 집적, 다이 웨이퍼(die-to-wafer, D2W) 집적, 웨이퍼 대 웨이퍼(wafer-to-wafer, W2W) 집적, 또는 이러한 집적 공정들의 조합을 포함하는 반도체 구조체들의 임의의 타입 또는 타입들의 삼차원 집적에서 사용될 수 있다.
예를 들어, 다이 대 웨이퍼(D2W) 집적 공정에서, 가공된 반도체 웨이퍼의 후속의 처리 및 가공을 위하여, 여기에서 이미 설명된 것처럼 가공된 반도체 웨이퍼가 캐리어 기판 웨이퍼에 일시적이며 직접적으로 본딩될 수 있다. 그후에 가공된 반도체 웨이퍼가캐리어 기판 웨이퍼로부터 분리될 수 있고 테이프 상에 장착될 수 있다. 그후에 가공된 반도체 웨이퍼는 테이프 상에 장착된 개별적인 다이들을 형성하기 위하여 절단될(diced) 수 있으며, 그후에 적절한 동작을 위하여 테스트될 수 있다. 그후에 알려진 양호한 다이들(known good dies, KGD)이 선택될 수 있고 여기에서 이미 설명된 영구적 본딩 방법들을 사용하여 다른 가공된 반도체 웨이퍼 상으로 영구적으로 본딩될 수 있다.
다이 대 웨이퍼(D2W) 집적 공정의 다른 예에서, 캐리어 기판 웨이퍼에 장착되는 동안 알려진 양호한 다이들의 후속의 처리 및 가공(예를 들어, 박형화 및/또는 관통 웨이퍼 상호연결부 형성)을 위하여 여기에서 이미 설명된 것처럼 알려진 양호한 다이들(KGD)이 캐리어 기판 웨이퍼에 일시적이며 직접적으로 본딩될 수 있다. 그후에 다른 가공된 반도체 웨이퍼로부터 알려진 양호한 다이들의 반대면들 상에 캐리어 기판 웨이퍼가 상기 알려진 양호한 다이들에 본딩되어 유지되는 동안, 상기 가공된 알려진 양호한 다이들이 상기 다른 가공된 반도체 웨이퍼에 영구적으로 본딩될 수 있다. 알려진 양호한 다이들(및 상기 알려진 양호한 다이들에 영구적으로 본딩된 상기 다른 가공된 반도체 웨이퍼)은 상기 캐리어 기판 웨이퍼로부터 분리될 수 있다.
본 발명의 비제한적인 실시예들의 추가적인 예들이 아래에서 설명된다.
실시예 1: 본딩된 반도체 구조체를 형성하는 방법으로서, 다음을 포함한다: 제1 반도체 구조체의 본딩 표면 및 제2 반도체 구조체의 본딩 표면 사이에 직접적인 원자 또는 분자 결합들을 제공함으로써 상기 제2 반도체 구조체에 상기 제1 반도체 구조체를 일시적으로 본딩하는 단계 상기 제1 반도체 구조체의 제1 면 상에 활성 표면을 가지고 상기 제1 반도체 구조체의 대향하는 면인, 제2 면 상에 후표면을 가지고, 기판 위로 형성된 적어도 하나의 소자 구조체를 포함하도록 상기 제1 반도체 구조체를 선택하는 단계 상기 제1 반도체 구조체의 상기 후표면으로부터 상기 기판의 물질을 제거함으로써 상기 제1 반도체 구조체의 상기 기판을 얇게 하는 단계 상기 제2 반도체 구조체에 상기 제1 반도체 구조체가 일시적으로 본딩되어 유지되는 동안 상기 제1 반도체 구조체의 상기 기판을 얇게 한 후에 제3 반도체 구조체의 표면에 상기 제1 반도체 구조체의 상기 후표면을 영구적으로 본딩하는 단계 및 상기 제1 반도체 구조체로부터 상기 제2 반도체 구조체를 분리하는 단계.
실시예 2: 실시예 1의 상기 방법으로서, 적어도 하나의 관통 웨이퍼 상호연결부를 포함하도록 상기 제1 반도체 구조체를 선택하는 단계를 더 포함하고, 상기 제1 반도체 구조체의 상기 기판을 얇게 하는 단계는 상기 제1 반도체 구조체의 상기 후표면을 통하여 상기 적어도 하나의 관통 웨이퍼 상호연결부의 적어도 일부를 노출시키는 단계를 포함하고, 상기 제3 반도체 구조체의 표면에 상기 제1 반도체 구조체의 상기 후표면을 영구적으로 본딩하는 단계는 상기 적어도 하나의 관통 웨이퍼 상호연결부를 상기 제3 반도체 구조체의 적어도 하나의 도전성 구조체와 전기적으로 상호연결하는 단계를 포함한다.
실시예 3: 실시예 1의 상기 방법으로서, 상기 제3 반도체 구조체의 상기 표면에 상기 제1 반도체 구조체의 상기 후표면을 영구적으로 본딩하는 단계 이후에, 상기 제1 반도체 구조체를 관통하는 적어도 하나의 관통 웨이퍼 상호연결부를 형성하는 단계, 및 상기 적어도 하나의 관통 웨이퍼 상호연결부를 상기 제3 반도체 구조체의 적어도 하나의 도전성 구조체와 전기적으로 상호연결하는 단계를 더 포함한다.
실시예 4: 실시예 1 내지 실시예 3 중의 어느 하나의 상기 방법으로서, 상기 제2 반도체 구조체에 상기 제1 반도체 구조체를 일시적으로 본딩하는 단계는 상기 제1 반도체 구조체 및 상기 제2 반도체 구조체 사이에 점착제를 사용하지않으면서 상기 제2 반도체 구조체에 상기 제1 반도체 구조체를 일시적으로 본딩하는 단계를 포함한다.
실시예 5: 실시예 1 내지 실시예 4 중의 어느 하나의 상기 방법으로서, 상기 제1 반도체 구조체의 상기 본딩 표면과 상기 제2 반도체 구조체의 상기 본딩 표면 사이에 직접적인 원자 또는 분자 결합들을 제공하는 단계는 실리콘 산화물, 질화 실리콘 및 게르마늄 산화물 중의 적어도 하나 및 실리콘, 게르마늄, 실리콘 산화물, 질화 실리콘 및 게르마늄 산화물 중의 적어도 하나 사이에 직접적인 원자 또는 분자 결합들을 제공하는 단계를 포함한다.
실시예 6: 실시예 1 내지 실시예 5 중의 어느 하나의 상기 방법으로서, 상기 제2 반도체 구조체에 상기 제1 반도체 구조체를 일시적으로 본딩하는 단계는, 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면의 각각을 약 2 나노미터(2 nm) 이하의 표면 조도를 가지도록 형성하는 단계 상기 제2 반도체 구조체의 상기 본딩 표면에 대하여 상기 제1 반도체 구조체의 상기 본딩 표면을 접하게(abutting) 하는 단계 및 약 2 분(2 min) 내지 약 15시간(15 hr)의 시간 동안, 약 섭씨 200도(200℃) 내지 약 섭씨 400도(400℃)의 온도에서, 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면을 유지하는 단계를 포함한다.
실시예 7: 실시예 6의 상기 방법으로서, 약 2분(2 min) 내지 약 15 시간(15 hr)의 시간 동안, 약 섭씨 200도(200℃) 내지 약 섭씨 400도(400℃)의 온도에서, 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면을 유지하는 동안, 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 사이에서 약 0.14 MPa 내지 약 1.43 MPa의 압력을 유지하는 단계를 더 포함한다.
실시예 8: 실시예 6 또는 실시예 7의 상기 방법으로서, 상기 제2 반도체 구조체의 상기 본딩 표면에 대하여 상기 제1 반도체 구조체의 상기 본딩 표면을 접하게 하는 단계 이전에 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 적어도 하나를 활성화하는 단계를 더 포함한다.
실시예 9: 실시예 1 내지 실시예 5 중의 어느 하나의 상기 방법으로서, 상기 제2 반도체 구조체에 상기 제1 반도체 구조체를 일시적으로 본딩하는 단계는, 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 사이의 본딩 계면을 따라 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 사이의 전체 영역의 약 80 퍼센트(80%)인 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 사이의 본딩된 계면 영역을 형성하는 단계를 포함한다.
실시예 10: 실시예 9의 상기 방법으로서, 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 적어도 하나에 복수의 리세스들을 형성하는 단계를 더 포함한다.
실시예 11: 실시예 10의 상기 방법으로서, 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 적어도 하나에 복수의 리세스들을 형성하는 단계는, 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 하나(one)의 상의 패턴 내에 복수의 리세스들을 형성하는 단계 및 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 다른 하나(the other)의 상의 금속 특징부들의 다른 패턴(another pattern)의 미러 이미지(mirror image)를 포함하도록 상기 하나의 상의 패턴을 선택하는 단계를 포함한다.
실시예 12: 실시예 10 또는 실시예 11의 상기 방법으로서, 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 적어도 하나에 복수의 리세스들을 형성하는 단계는, 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 적어도 하나의 상에 제2 유전체 물질 상의 제1 유전체 물질을 증착하는 단계 약 섭씨 400도(400℃) 아래의 알려진 온도까지 저온 유전체 물질을 가열할 때 열화, 분해, 및 아웃-개싱 중의 적어도 하나를 겪는 상기 저온 유전체 물질을 포함하도록 상기 제1 유전체 물질을 선택하는 단계 및 상기 제1 유전체 물질의 적어도 일부를 관통하는 복수의 리세스들을 형성하는 단계를 포함한다.
실시예 13 : 실시예 12의 상기 방법으로서, 상기 저온 유전체 물질과 다른(another) 물질 사이의 결합을 약화시키기 위하여 상기 알려진 온도 위의 온도까지 상기 저온 유전체 물질을 가열하는 단계를 더 포함한다.
실시예 14: 실시예 1 내지 실시예 5 중의 어느 하나의 상기 방법으로서, 상기 제2 반도체 구조체에 상기 제1 반도체 구조체를 일시적으로 본딩하는 단계는 약 사분의 일 나노미터(0.25 nm) 내지 약 2 나노미터(2 nm)의 표면 조도를 가지도록 상기 제1 반도체 구조체의 상기 본딩 표면과 상기 제2 반도체 구조체의 상기 본딩 표면 중의 적어도 하나를 형성하는 단계를 포함한다.
실시예 15: 실시예 14의 상기 방법으로서, 약 사분의 일 나노미터(0.25 nm) 내지 약 2 나노미터(2 nm)의 표면 조도를 가지도록 상기 제1 반도체 구조체의 상기 본딩 표면과 상기 제2 반도체 구조체의 상기 본딩 표면 중의 적어도 하나를 형성하는 단계는 약 이분의 일 나노미터(0.5 nm) 내지 약 1 나노미터(1 nm)의 표면 조도를 가지도록 상기 제1 반도체 구조체의 상기 본딩 표면과 상기 제2 반도체 구조체의 상기 본딩 표면 중의 적어도 하나를 형성하는 단계를 포함한다.
실시예 16: 반도체 구조체를 형성하는 방법으로서, 제1 반도체 구조체의 본딩 표면 및 제2 반도체 구조체의 본딩 표면 사이에 점착제를 사용하지 않으면서 상기 제2 반도체 구조체에 상기 제1 반도체 구조체를 일시적으로 본딩하는 단계 상기 제1 반도체 구조체의 제1 면 상에 활성 표면을 가지고 상기 제1 반도체 구조체의 대향하는 면인, 제2 면 상에 후표면을 가지고, 기판 위로 형성된 적어도 하나의 소자 구조체를 포함하도록 상기 제1 반도체 구조체를 선택하는 단계 상기 제2 반도체 구조체에 상기 제1 반도체 구조체가 일시적으로 본딩되어 유지되는 동안 제3 반도체 구조체의 표면에 상기 제1 반도체 구조체의 상기 후표면을 영구적으로 본딩하는 단계 및 상기 제1 반도체 구조체로부터 상기 제2 반도체 구조체를 분리하는 단계를 포함한다.
실시예 17: 실시예 16의 상기 방법으로서, 상기 제2 반도체 구조체에 상기 제1 반도체 구조체를 일시적으로 본딩하는 단계는, 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면의 각각을 약 2 나노미터(2 nm) 이하의 표면 조도를 가지도록 형성하는 단계 상기 제2 반도체 구조체의 상기 본딩 표면에 대하여 상기 제1 반도체 구조체의 상기 본딩 표면을 접하게(abutting) 하는 단계 및 약 2 분(2 min) 내지 약 15시간(15 hr)의 시간 동안, 약 섭씨 200도(200℃) 내지 약 섭씨 400도(400℃)의 온도에서, 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면을 유지하는 단계를 포함한다.
실시예 18: 실시예 16 또는 실시예 17의 상기 방법으로서, 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 적어도 하나를 활성화하는 단계를 더 포함한다.
실시예 19 : 실시예 16 내지 실시예 18 중의 어느 하나의 상기 방법으로서, 상기 제2 반도체 구조체에 상기 제1 반도체 구조체를 일시적으로 본딩하는 단계는, 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 적어도 하나의 전체 표면 영역의 약 80 퍼센트(80%) 이하인 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 사이의 본딩 계면 영역을 형성하는 단계를 포함한다.
실시예 20 : 실시예 19의 상기 방법으로서, 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 적어도 하나에 복수의 리세스들을 형성하는 단계를 더 포함한다.
실시예 21: 실시예 20의 상기 방법으로서, 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 적어도 하나에 복수의 리세스들을 형성하는 단계는, 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 하나(one)의 상의 패턴 내에 복수의 리세스들을 형성하는 단계 및 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 다른 하나(the other)의 상의 금속 특징부들의 다른 패턴(another pattern)의 미러 이미지(mirror image)를 포함하도록 상기 하나의 상의 패턴을 선택하는 단계를 포함한다.
실시예 22: 실시예 20 또는 실시예 21의 상기 방법으로서, 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 적어도 하나에 복수의 리세스들을 형성하는 단계는, 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 적어도 하나의 상에 제2 유전체 물질 상의 제1 유전체 물질을 증착하는 단계 약 섭씨 400도(400℃) 아래의 알려진 온도까지 저온 유전체 물질을 가열할 때 열화, 분해, 및 아웃-개싱 중의 적어도 하나를 겪는 상기 저온 유전체 물질을 포함하도록 상기 제1 유전체 물질을 선택하는 단계 및 상기 제1 유전체 물질의 적어도 일부를 관통하는 복수의 리세스들을 형성하는 단계를 포함한다.
실시예 23: 실시예 22의 상기 방법으로서, 상기 저온 유전체 물질과 다른(another) 물질 사이의 결합을 약화시키기 위하여 상기 알려진 온도 위의 온도까지 상기 저온 유전체 물질을 가열하는 단계를 더 포함한다.
실시예 24: 실시예 16의 상기 방법으로서, 상기 제2 반도체 구조체에 상기 제1 반도체 구조체를 일시적으로 본딩하는 단계는 약 사분의 일 나노미터(0.25 nm) 내지 약 2 나노미터(2 nm)의 표면 조도를 가지도록 상기 제1 반도체 구조체의 상기 본딩 표면과 상기 제2 반도체 구조체의 상기 본딩 표면 중의 적어도 하나를 형성하는 단계를 포함한다.
실시예 25: 반도체 구조체로서, 제1 반도체 구조체의 제1면 상에 활성 표면을 가지고 상기 제1 반도체 구조체의 대향하는 면인 제2면 상에 후표면을 가지며, 기판 및 상기 기판 위에 형성된 적어도 하나의 소자 구조체를 포함하는, 상기 제1 반도체 구조체 상기 제1 반도체 구조체에 일시적으로 본딩된 상기 제2 반도체 구조체로서, 상기 제2 반도체 구조체와 상기 제1 반도체 구조체 사이에 점착제(adhesive)가 없으며, 상기 제1 반도체 구조체와 상기 제2 반도체 구조체 사이의 본딩 에너지는 약 1,000 mJ/m2 이하인, 상기 제2 반도체 구조체 상기 제1 반도체 구조체의 상기 후표면에 영구적으로 본딩된 제3 반도체 구조체로서, 상기 제1 반도체 구조체와 상기 제3 반도체 구조체 사이의 본딩 에너지가 적어도 약 1,200 mJ/m2인, 상기 제3 반도체 구조체를 포함한다.
실시예 26: 실시예 25의 상기 반도체 구조체로서, 상기 제1 반도체 구조체의 본딩 표면 및 상기 제2 반도체 구조체의 본딩 표면 사이에 직접적인 원자 또는 분자 결합들을 더 포함한다.
실시예 27: 실시예 26의 상기 반도체 구조체로서, 상기 제1 반도체 구조체의 상기 본딩 표면은 실리콘 산화물, 질화 실리콘 및 게르마늄 산화물 중의 적어도 하나를 포함하고, 상기 제2 반도체 구조체의 상기 본딩 표면은 실리콘, 게르마늄, 실리콘 산화물, 질화 실리콘 및 게르마늄 산화물 중의 적어도 하나를 포함한다.
실시예 28: 실시예 25 내지 실시예 27 중의 어느 하나의 상기 반도체 구조체로서, 상기 제1 반도체 구조체의 상기 적어도 하나의 소자 구조체로부터 상기 제1 반도체 구조체의 상기 기판을 통하여 상기 제3 반도체 구조체의 적어도 하나의 도전성 구조체까지 신장하는 적어도 하나의 관통 웨이퍼 상호연결부를 더 포함한다.
실시예 29: 실시예 25의 상기 반도체 구조체로서, 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면의 각각은 약 2 나노미터(2 nm) 이하의 표면 조도를 가진다.
실시예 30: 실시예 25의 상기 반도체 구조체로서, 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 적어도 하나는 약 사분의 일 나노미터(0.25 nm) 내지 약 2 나노미터(2 nm)의 표면 조도를 가진다.
실시예 31: 실시예 30의 상기 반도체 구조체로서, 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 적어도 하나는 약 사분의 이분의 일 나노미터(0.5 nm) 내지 약 1 나노미터(1 nm)의 표면 조도를 가진다.
실시예 32: 실시예 25의 상기 반도체 구조체로서, 상기 제1 반도체 구조체의 본딩 표면 및 상기 제2 반도체 구조체의 본딩 표면 중의 적어도 하나에 복수의 리세스들을 더 포함한다.
실시예 33: 실시예 32의 상기 반도체 구조체로서, 상기 복수의 리세스들 중의 상기 리세스들은 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 하나(one)의 상의 패턴 내에 배치되고, 상기 패턴은 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 다른 하나(the other)의 상의 금속 특징부들의 다른 패턴(another pattern)의 미러 이미지(mirror image)를 포함한다.
실시예 34: 실시예 32 또는 실시예 33의 상기 반도체 구조체로서, 상기 복수의 리세스들의 상기 리세스들은 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 적어도 하나의 상의 제1 유전체 물질을 적어도 부분적으로 관통하여 신장하고, 상기 제1 유전체 물질은 저온 유전체 물질을 포함한다.
실시예 35: 실시예 34의 상기 반도체 구조체로서, 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 적어도 하나의 상에 상기 제1 유전체 물질 밑에 있는 제2 유전체 물질을 더 포함하고, 상기 제2 유전체 물질은 고온 유전체 물질을 포함한다.
앞에서 설명된 본 발명의 실시예들은, 이러한 실시예들이 본 발명의 단지 실시예들의 예들이므로, 첨부된 청구항들 및 이들의 법률적인 등가물들에 의해 정의되는 본 발명의 범위를 제한하지 않는다. 임의의 등가적인 실시예들이 본 발명의 범위 내에서 존재하는 것이 의도된다. 실제로, 설명된 구성요소들의 대안적인 유용한 조합들과 같은, 여기에서 설명되고 도시된 변경들에 부가하여, 본 발명의 다양한 변경들이, 상세한 설명으로부터 당업자들에게 명백해질 수 있다. 이러한 변경들은 또한 첨부된 청구항들의 범위 이내인 것이 의도된다. 표제들이 명료성 및 편의성을 위해서만 여기에서 사용되고 아래의 청구항들의 범위를 제한하지 않는다.
100 : 가공된 반도체 구조체
104: 소자 구조체
105 : 관통 웨이퍼 상호연결부
106 : 기판
108 : 활성 표면
109 : 유전체 물질
110 : 후표면
122 : 반도체 구조체
104: 소자 구조체
105 : 관통 웨이퍼 상호연결부
106 : 기판
108 : 활성 표면
109 : 유전체 물질
110 : 후표면
122 : 반도체 구조체
Claims (17)
- 제1 반도체 구조체의 본딩 표면 및 제2 반도체 구조체의 본딩 표면 사이에 직접적인 원자 또는 분자 결합들을 제공함으로써 상기 제2 반도체 구조체에 상기 제1 반도체 구조체를 일시적으로(temporarily) 본딩하는 단계;
상기 제1 반도체 구조체의 제1 면 상에 활성 표면을 가지고 상기 제1 반도체 구조체의 대향하는 면인, 제2 면 상에 후표면을 가지고, 기판 위로 형성된 적어도 하나의 소자 구조체를 포함하도록 상기 제1 반도체 구조체를 선택하는 단계;
상기 제1 반도체 구조체의 상기 후표면으로부터 상기 기판의 물질을 제거함으로써 상기 제1 반도체 구조체의 상기 기판을 얇게 하는 단계;
상기 제2 반도체 구조체에 상기 제1 반도체 구조체가 일시적으로 본딩되어 유지되는 동안 상기 제1 반도체 구조체의 상기 기판을 얇게 한 후에 제3 반도체 구조체의 표면에 상기 제1 반도체 구조체의 상기 후표면을 영구적으로(permanently) 본딩하는 단계; 및
상기 제1 반도체 구조체로부터 상기 제2 반도체 구조체를 분리하는 단계;를 포함하는 본딩된 반도체 구조체를 형성하는 방법. - 제1항에 있어서,
적어도 하나의 관통 웨이퍼 상호연결부를 포함하도록 상기 제1 반도체 구조체를 선택하는 단계를 더 포함하고,
상기 제1 반도체 구조체의 상기 기판을 얇게 하는 단계는 상기 제1 반도체 구조체의 상기 후표면을 통하여 상기 적어도 하나의 관통 웨이퍼 상호연결부의 적어도 일부를 노출시키는 단계를 포함하고,
상기 제3 반도체 구조체의 표면에 상기 제1 반도체 구조체의 상기 후표면을 영구적으로 본딩하는 단계는 상기 적어도 하나의 관통 웨이퍼 상호연결부를 상기 제3 반도체 구조체의 적어도 하나의 도전성 구조체와 전기적으로 상호연결하는 단계를 포함하는 것을 특징으로 하는 본딩된 반도체 구조체를 형성하는 방법. - 제1항에 있어서,
상기 제3 반도체 구조체의 상기 표면에 상기 제1 반도체 구조체의 상기 후표면을 영구적으로 본딩하는 단계 이후에,
상기 제1 반도체 구조체를 관통하는 적어도 하나의 관통 웨이퍼 상호연결부를 형성하는 단계, 및
상기 적어도 하나의 관통 웨이퍼 상호연결부를 상기 제3 반도체 구조체의 적어도 하나의 도전성 구조체와 전기적으로 상호연결하는 단계를 더 포함하는 것을 특징으로 하는 본딩된 반도체 구조체를 형성하는 방법. - 제1항에 있어서,
상기 제2 반도체 구조체에 상기 제1 반도체 구조체를 일시적으로 본딩하는 단계는,
상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면의 각각을 약 2 나노미터(2 nm) 이하의 표면 조도를 가지도록 형성하는 단계;
상기 제2 반도체 구조체의 상기 본딩 표면에 대하여 상기 제1 반도체 구조체의 상기 본딩 표면을 접하게(abutting) 하는 단계; 및
약 2 분(2 min) 내지 약 15시간(15 hr)의 시간 동안, 약 섭씨 200도(200℃) 내지 약 섭씨 400도(400℃)의 온도에서, 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면을 유지하는 단계;를 포함하는 것을 특징으로 하는 본딩된 반도체 구조체를 형성하는 방법. - 제4항에 있어서,
약 2분(2 min) 내지 약 15 시간(15 hr)의 시간 동안, 약 섭씨 200도(200℃) 내지 약 섭씨 400도(400℃)의 온도에서, 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면을 유지하는 동안, 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 사이에서 약 0.14 MPa 내지 약 1.43 MPa의 압력을 유지하는 단계; 및
상기 제2 반도체 구조체의 상기 본딩 표면에 대하여 상기 제1 반도체 구조체의 상기 본딩 표면을 접하게 하는 단계 이전에 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 적어도 하나를 활성화하는 단계;를 더 포함하는 것을 특징으로 하는 본딩된 반도체 구조체를 형성하는 방법. - 제1항에 있어서,
상기 제2 반도체 구조체에 상기 제1 반도체 구조체를 일시적으로 본딩하는 단계는,
상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 사이의 본딩 계면을 따라 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 사이의 전체 영역(total area)의 약 80 퍼센트(80%) 이하인 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 사이의 본딩된 계면 영역(bonded interface area)을 형성하는 단계를 포함하는 것을 특징으로 하는 본딩된 반도체 구조체를 형성하는 방법. - 제6항에 있어서,
상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 적어도 하나에 복수의 리세스들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 본딩된 반도체 구조체를 형성하는 방법. - 제7항에 있어서,
상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 적어도 하나에 복수의 리세스들을 형성하는 단계는,
상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 하나(one)의 상의 제1 패턴(a pattern) 내에 복수의 리세스들을 형성하는 단계; 및
상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 다른 하나(the other)의 상의 금속 특징부(feature)들의 제2 패턴(another pattern)의 미러 이미지(mirror image)를 포함하도록 상기 제1 패턴을 선택하는 단계;를 포함하는 것을 특징으로 하는 본딩된 반도체 구조체를 형성하는 방법. - 제7항에 있어서,
상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 적어도 하나에 복수의 리세스들을 형성하는 단계는,
상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 적어도 하나의 상에 제2 유전체 물질 상의 제1 유전체 물질을 증착하는 단계;
약 섭씨 400도(400℃) 아래의 알려진 온도까지 열화, 분해, 및 아웃-개싱 중의 적어도 하나를 겪는 저온 유전체 물질을 포함하도록 상기 제1 유전체 물질을 선택하는 단계; 및
상기 제1 유전체 물질의 적어도 일부를 관통하는 복수의 리세스들을 형성하는 단계;를 포함하는 것을 특징으로 하는 본딩된 반도체 구조체를 형성하는 방법. - 제9항에 있어서,
상기 저온 유전체 물질과 다른(another) 물질 사이의 결합을 약화시키기 위하여 상기 알려진 온도 위의 온도까지 상기 저온 유전체 물질을 가열하는 단계를 더 포함하는 것을 특징으로 하는 본딩된 반도체 구조체를 형성하는 방법. - 제1 반도체 구조체의 제1면 상에 활성 표면을 가지고 상기 제1 반도체 구조체의 대향하는 면인 제2면 상에 후표면을 가지며, 기판 및 상기 기판 위에 형성된 적어도 하나의 소자 구조체를 포함하는, 상기 제1 반도체 구조체;
상기 제1 반도체 구조체에 일시적으로 본딩된 상기 제2 반도체 구조체로서, 상기 제2 반도체 구조체와 상기 제1 반도체 구조체 사이에 점착제(adhesive)가 없으며, 상기 제1 반도체 구조체와 상기 제2 반도체 구조체 사이의 본딩 에너지는 약 1,000 mJ/m2 이하인, 상기 제2 반도체 구조체;
상기 제1 반도체 구조체의 상기 후표면에 영구적으로 본딩된 제3 반도체 구조체로서, 상기 제1 반도체 구조체와 상기 제3 반도체 구조체 사이의 본딩 에너지가 적어도 약 1,200 mJ/m2인, 상기 제3 반도체 구조체;를 포함하는 반도체 구조체. - 제11항에 있어서,
상기 제1 반도체 구조체의 본딩 표면 및 상기 제2 반도체 구조체의 본딩 표면 사이에 직접적인 원자 또는 분자 결합들을 더 포함하고,
상기 제1 반도체 구조체의 상기 본딩 표면은 실리콘 산화물, 질화 실리콘 및 게르마늄 산화물 중의 적어도 하나를 포함하고, 상기 제2 반도체 구조체의 상기 본딩 표면은 실리콘, 게르마늄, 실리콘 산화물, 질화 실리콘 및 게르마늄 산화물 중의 적어도 하나를 포함하는 것을 특징으로 하는 반도체 구조체. - 제11항에 있어서,
상기 제1 반도체 구조체의 상기 적어도 하나의 소자 구조체로부터 상기 제1 반도체 구조체의 상기 기판을 통하여 상기 제3 반도체 구조체의 적어도 하나의 도전성 구조체까지 신장하는 적어도 하나의 관통 웨이퍼 상호연결부를 더 포함하는 것을 특징으로 하는 반도체 구조체. - 제11항에 있어서,
상기 제1 반도체 구조체의 본딩 표면 및 상기 제2 반도체 구조체의 본딩 표면 중의 적어도 하나에 복수의 리세스들을 더 포함하는 것을 특징으로 하는 반도체 구조체. - 제14항에 있어서,
상기 복수의 리세스들 중의 상기 리세스들은 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 하나(one)의 상의 제1 패턴(a pattern) 내에 배치되고, 상기 제1 패턴은 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 다른 하나(the other)의 상의 금속 특징부(feature)들의 제2 패턴(another pattern)의 미러 이미지(mirror image)를 포함하는 것을 특징으로 하는 반도체 구조체. - 제14항에 있어서,
상기 복수의 리세스들의 상기 리세스들은 상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 적어도 하나의 상의 제1 유전체 물질을 적어도 부분적으로 관통하여 신장하고, 상기 제1 유전체 물질은 저온 유전체 물질을 포함하는 것을 특징으로 하는 반도체 구조체. - 제16항에 있어서,
상기 제1 반도체 구조체의 상기 본딩 표면 및 상기 제2 반도체 구조체의 상기 본딩 표면 중의 적어도 하나의 상에 상기 제1 유전체 물질 밑에 있는 제2 유전체 물질을 더 포함하고, 상기 제2 유전체 물질은 고온 유전체 물질을 포함하는 것을 특징으로 하는 반도체 구조체.
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