KR20120006626A - 디스플레이 장치 - Google Patents

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Abstract

본 발명은 구동 집적회로가 실장되는 칩 실장 영역에 구동 검사 회로를 형성하여 구동 집적회로의 크기가 점점 감소(Shrink) 되더라도 구동 검사를 수행할 수 있도록 한 디스플레이 장치에 관한 것으로, 디스플레이 장치는 복수의 게이트 라인과 복수의 데이터 라인에 의해 마련되는 화소 영역에 형성된 복수의 화소를 가지는 표시 영역; 상기 표시 영역의 주변에 마련되는 비표시 영역; 상기 비표시 영역에 마련되며, 복수의 게이트 라인과 복수의 데이터 라인을 구동하여 상기 복수의 화소에 소정의 화상을 표시하기 위한 구동 집적회로가 실장되는 칩 실장 영역; 및 상기 칩 실장 영역의 내부에 형성되며, 적어도 하나의 게이트 인에이블 신호에 따라 복수의 게이트 라인에 적어도 하나의 게이트 검사 신호를 공급하기 위한 복수의 게이트용 박막 트랜지스터와, 적어도 하나의 데이터 인에이블 신호에 따라 복수의 데이터 라인에 적어도 하나의 데이터 검사 신호를 공급하기 위한 복수의 데이터용 박막 트랜지스터를 포함하는 구동 검사 회로부를 포함하며, 상기 복수의 게이트용 및 데이터용 박막 트랜지스터 각각은 지그재그 형태를 가지도록 적어도 2열로 배치된 것을 특징으로 한다.

Description

디스플레이 장치{DISPLAY DEVICE}
본 발명은 디스플레이 장치에 관한 것으로, 보다 구체적으로, 구동 집적회로가 실장되는 칩 실장 영역에 구동 검사 회로를 형성하여 구동 집적회로의 크기가 점점 감소(Shrink) 되더라도 구동 검사를 수행할 수 있도록 한 디스플레이 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 디스플레이 장치의 시장이 커지고 있다. 이에 따라, 액정 표시장치(Liquid Crystal Display), 유기 발광 다이오드 표시장치(Organic Light Emitting Diodes Display) 및 플라즈마 디스플레이 패널(Plasma Display Panel) 등과 같은 디스플레이 장치의 사용이 증가하고 있다.
일반적으로, 디스플레이 장치 중 액정 표시장치는 트랜지스터 어레이 기판 및 컬러필터 기판과 두 기판 사이의 일정한 셀-갭에 충진된 액정층으로 구성된 액정 디스플레이 패널, 액정 디스플레이 패널을 구동시키기 위한 구동회로부, 액정 디스플레이 패널에 광을 조사하는 백 라이트 유닛을 포함하여 구성된다.
한편, 구동회로부는 TCP(Tape Carrier Package) 방법 또는 COG(Chip On Glass) 방법으로 디스플레이 패널에 접속될 수 있다. 여기서, TCP 방법은 구동 집적회로(Driving Integrated Circuit)가 부착된 테이프를 트랜지스터 어레이 기판에 별도로 부착하는 방법이고, COG 방법은 트랜지스터 어레이 기판에 직접 구동 집적회로를 부착하는 방법이다. 종래에는 TCP 방법을 주로 이용하였으나 최근에는 구동 집적회로가 차지하는 면적의 축소와 비용 감면에 따른 이유 등으로 COG 방법을 주로 이용한다. 특히, COG 방법은 소형 디스플레이 장치에 주로 이용된다.
COG 방법을 이용한 디스플레이 장치의 트랜지스터 어레이 기판에는 구동 집적회로에 형성된 복수의 입력 범프 및 복수의 출력 범프가 실장되는 칩 실장 영역을 포함한다.
칩 실장 영역은 구동 집적회로의 출력 범프에 전기적으로 접속되도록 형성된 복수의 출력 패드, 및 구동 집적회로의 입력 범프에 전기적으로 접속되도록 형성되어 외부로부터의 신호를 구동 집적회로에 공급하는 복수의 입력 패드를 포함하여 구성된다.
한편, 종래의 디스플레이 장치의 제조 공정에서는 디스플레이 패널이 제조된 후에는 구동 검사를 수행하게 된다. 이러한 구동 검사 공정을 위해, COG 방법을 이용한 디스플레이 장치는, 도 1에 도시된 바와 같이, 칩 실장 영역(10) 내부, 즉 출력 패드(12)와 입력 패드(14) 사이에 일정한 간격을 가지도록 병렬로 형성된 복수의 프로브 패드(16)를 포함하여 구성된다.
이에 따라, 구동 검사 공정에서는 구동 집적회로를 칩 실장 영역에 실장하지 않은 상태에서, 복수의 프로브 패드(16)에 오토 프로브(미도시)를 컨택시켜 프로브 패드(16)를 통해 디스플레이 패널에 검사 신호를 인가함으로써 디스플레이 패널의 구동 여부를 검사하게 된다.
이와 같은 구동 검사 공정이 수행되는 COG 방법을 이용한 디스플레이 장치는 다음과 같은 문제점이 있다.
첫째, 복수의 프로브 패드(16) 간의 전기적인 단락을 방지하기 위해 프로브 패드(16) 사이의 간격을 증가시켜야 하나, 구동 집적회로의 크기가 제한됨에 따라 프로브 패드(16) 간의 간격을 증가시키는데 제한이 있다는 문제점이 있다.
둘째, 디스플레이 패널 크기의 컴팩트(Compact) 및 가격 경쟁력 강화에 따라 구동 집적회로의 크기를 점점 감소(Shrink)시키는 추세이지만, 복수의 입출력 패드(12, 14)가 일정한 간격과 폭을 가지도록 병렬로 형성됨에 따라 구동 집적회로의 크기를 감소시키는데 제안이 있다는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로서, 구동 집적회로가 실장되는 칩 실장 영역에 구동 검사 회로를 형성하여 구동 집적회로의 크기가 점점 감소(Shrink) 되더라도 구동 검사를 수행할 수 있도록 한 디스플레이 장치를 제공하는 것을 기술적 과제로 한다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 디스플레이 장치는 복수의 게이트 라인과 복수의 데이터 라인에 의해 마련되는 화소 영역에 형성된 복수의 화소를 가지는 표시 영역; 상기 표시 영역의 주변에 마련되는 비표시 영역; 상기 비표시 영역에 마련되며, 복수의 게이트 라인과 복수의 데이터 라인을 구동하여 상기 복수의 화소에 소정의 화상을 표시하기 위한 구동 집적회로가 실장되는 칩 실장 영역; 및 상기 칩 실장 영역의 내부에 형성되며, 적어도 하나의 게이트 인에이블 신호에 따라 복수의 게이트 라인에 적어도 하나의 게이트 검사 신호를 공급하기 위한 복수의 게이트용 박막 트랜지스터와, 적어도 하나의 데이터 인에이블 신호에 따라 복수의 데이터 라인에 적어도 하나의 데이터 검사 신호를 공급하기 위한 복수의 데이터용 박막 트랜지스터를 포함하는 구동 검사 회로부를 포함하며, 상기 복수의 게이트용 및 데이터용 박막 트랜지스터 각각은 지그재그 형태를 가지도록 적어도 2열로 배치된 것을 특징으로 한다.
상기 구동 검사 회로부는 지그재그 형태를 가지도록 제 1 내지 제 3 열에 배치된 상기 복수의 데이터용 박막 트랜지스터를 포함하는 데이터 검사 회로 영역; 및 지그재그 형태를 가지도록 제 1 및 제 2 열에 배치된 상기 복수의 게이트용 박막 트랜지스터를 포함하는 게이트 검사 회로 영역을 포함하여 구성되는 것을 특징으로 한다.
상기 복수의 데이터용 박막 트랜지스터는 상기 데이터 인에이블 신호가 공급되는 데이터용 게이트 전극; 상기 제 1 내지 제 3 열에 지그재그 형태로 배치되도록 상기 데이터용 게이트 전극 상에 소정 간격으로 형성된 복수의 데이터용 반도체층; 상기 제 1 내지 제 3 열 각각에 형성된 상기 복수의 데이터용 반도체층 각각의 일측에 중첩되도록 형성되어 상기 적어도 하나의 데이터 검사 신호가 공급되는 복수의 데이터용 소스 전극; 및 상기 소스 전극과 소정 간격 이격되도록 상기 복수의 데이터용 반도체층 각각의 타측에 중첩되도록 형성되어 상기 데이터 라인에 접속된 복수의 데이터용 드레인 전극을 포함하여 구성되는 것을 특징으로 한다.
상기 복수의 데이터용 박막 트랜지스터는 상기 제 1 내지 제 3 열에 대응되도록 소정 간격으로 형성되어 각기 다른 제 1 내지 제 3 데이터 인에이블 신호가 공급되는 제 1 내지 제 3 데이터용 게이트 전극; 상기 제 1 내지 제 3 열에 지그재그 형태로 배치되도록 상기 제 1 내지 제 3 데이터용 게이트 전극 각각 상에 소정 간격으로 형성된 복수의 데이터용 반도체층; 상기 복수의 데이터용 반도체층 각각의 일측에 중첩되도록 형성되어 상기 데이터 검사 신호가 공급되는 복수의 데이터용 소스 전극; 및 상기 소스 전극과 소정 간격 이격되도록 상기 복수의 데이터용 반도체층 각각의 타측에 중첩되도록 형성되어 상기 데이터 라인에 접속된 복수의 데이터용 드레인 전극을 포함하여 구성되는 것을 특징으로 한다.
상기 복수의 게이트용 박막 트랜지스터는 상기 게이트 인에이블 신호가 공급되는 게이트용 게이트 전극; 상기 제 1 및 제 2 열에 지그재그 형태로 배치되도록 상기 게이트용 게이트 전극 상에 소정 간격으로 형성된 복수의 게이트용 반도체층; 상기 제 1 및 제 2 열 각각에 형성된 상기 복수의 게이트용 반도체층 각각의 일측에 중첩되도록 형성되어 상기 적어도 하나의 게이트 검사 신호가 공급되는 복수의 소스 전극; 및 상기 소스 전극과 소정 간격 이격되도록 상기 복수의 게이트용 반도체층 각각의 타측에 중첩되도록 형성되어 상기 게이트 라인에 접속된 복수의 드레인 전극을 포함하여 구성되는 것을 특징으로 한다.
상기 복수의 게이트용 박막 트랜지스터는 상기 제 1 및 제 2 열에 대응되도록 소정 간격으로 형성되어 서로 다른 제 1 및 제 2 게이트 인에이블 신호가 공급되는 제 1 및 제 2 게이트용 게이트 전극; 상기 제 1 및 제 2 열에 지그재그 형태로 배치되도록 상기 제 1 및 제 2 게이트용 게이트 전극 각각 상에 소정 간격으로 형성된 복수의 게이트용 반도체층; 상기 복수의 게이트용 반도체층 각각의 일측에 중첩되도록 형성되어 상기 게이트 검사 신호가 공급되는 복수의 소스 전극; 및 상기 소스 전극과 소정 간격 이격되도록 상기 복수의 게이트용 반도체층 각각의 타측에 중첩되도록 형성되어 상기 게이트 라인에 접속된 복수의 드레인 전극을 포함하여 구성되는 것을 특징으로 한다.
상술한 바와 같이 본 발명에 따른 디스플레이 장치는 다음과 같은 효과가 있다.
첫째, 구동 집적회로가 실장될 칩 실장 영역에 형성되는 복수의 출력 패드를 지그재그 형태를 가지도록 적어도 2열로 배치하여 복수의 출력 패드의 피치를 감소시킴으로써 칩 실장 영역에 실장될 구동 집적회로의 크기를 감소시킬 수 있다.
둘째, 지그재그 형태를 가지도록 적어도 2열로 배치된 복수의 게이트용 및 데이터용 박막 트랜지스터를 포함하여 구성되는 구동 검사 회로부를 칩 실장 영역의 내부에 형성함으로써 구동 집적회로의 크기가 점점 감소(Shrink) 되더라도 구동 검사를 수행할 수 있다.
도 1은 종래의 디스플레이 장치에 있어서, 구동 집적회로가 실장될 칩 실장 영역을 개략적으로 나타내는 도면이다.
도 2는 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따른 디스플레이 장치에 있어서, 제 1 실시 예에 따른 구동 검사 회로부를 설명하기 위한 도면이다.
도 4는 도 3에 도시된 A 부분을 확대하여 나타내는 도면이다.
도 5는 도 3에 도시된 B 부분을 확대하여 나타내는 도면이다.
도 6은 도 3에 도시된 구동 검사 회로부의 레이아웃을 설명하기 위한 도면이다.
도 7은 도 6에 도시된 게이트 검사 회로 영역을 확대하여 나타내는 도면이다.
도 8은 도 6에 도시된 데이터 검사 회로 영역을 확대하여 나타내는 도면이다.
도 9는 본 발명의 실시 예에 따른 디스플레이 장치에 있어서, 제 2 실시 예에 따른 구동 검사 회로부를 설명하기 위한 도면이다.
도 10은 도 9에 도시된 C 부분을 확대하여 나타내는 도면이다.
도 11은 도 9에 도시된 D 부분을 확대하여 나타내는 도면이다.
도 12는 도 9에 도시된 구동 검사 회로부의 레이아웃을 설명하기 위한 도면이다.
도 13은 도 12에 도시된 게이트 검사 회로 영역을 확대하여 나타내는 도면이다.
도 14는 도 12에 도시된 데이터 검사 회로 영역을 확대하여 나타내는 도면이다.
이하 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 2는 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 설명하기 위한 도면이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치는 대향 합착된 하부 기판(100)과 상부 기판(미도시), 및 하부 기판(100)에 실장된 구동 집적회로(200)를 포함하여 구성된다.
하부 기판(100)은 표시 영역(110), 비표시 영역(120), 칩 실장 영역(130), 및 구동 검사 회로부(140)를 포함하여 구성된다.
표시 영역(110)은 하부 기판(100)의 중심 영역에 대응되는 정의된다. 이러한, 표시 영역(110)은 복수의 게이트 라인(GL1 내지 GLm)과 복수의 데이터 라인(DL1 내지 DLn)에 의해 마련되는 화소 영역에 형성된 복수의 화소(P)를 포함하여 구성된다.
복수의 화소(P)는 반복적으로 배치된 적색 화소, 녹색 화소, 및 청색 화소로 이루어지며, 적색 화소, 녹색 화소, 및 청색 화소는 하나의 단위 화소를 구성한다.
화소(P)는 하나의 게이트 배선(GL)과 하나의 데이터 배선(DL)에 접속된 박막 트랜지스터(T)를 포함하여 구성된다. 이러한, 화소(P)는 박막 트랜지스터(T)를 통해 데이터 배선(DL)으로부터 공급되는 데이터 신호에 대응되는 화상을 표시하게 된다. 예를 들어, 화소(P)는 박막 트랜지스터(T)를 통해 데이터 배선(DL)으로부터 공급되는 데이터 신호에 따라 액정의 광투과율을 조절함으로써 화상을 표시하는 액정셀이 될 수 있다.
비표시 영역(120)은 하부 기판(100)에 정의된 표시 영역(110)을 제외한 하부 기판(100)의 나머지 영역으로 정의된다.
칩 실장 영역(130)은 하부 기판(100)의 하부에 대응되는 비표시 영역(120)에 마련된다. 이러한, 칩 실장 영역(130)은 복수의 게이트 라인(GL1 내지 GLm)과 복수의 데이터 라인(DL1 내지 DLn)을 구동하여 복수의 화소(P)에 소정의 화상을 표시하기 위한 구동 집적회로(200)가 실장된다.
구동 집적회로(200)는 복수의 화소(P)에 대한 구동 검사 공정 이후에 칩 실장 영역(130)에 실장된다. 이러한 구동 집적회로(200)는 하부 기판(100)에 부착된 연성 회로 기판(210)으로부터 입력되는 전원, 타이밍 제어신호, 타이밍 클럭신호 등에 기초하여 복수의 게이트 라인(GL1 내지 GLm)에 게이트 신호를 공급함과 아울러, 연성 회로 기판(210)으로부터 입력되는 디지털 입력 데이터를 아날로그 데이터 신호로 변환하고, 변환된 데이터 신호를 복수의 데이터 라인(DL1 내지 DLn)에 공급하게 된다. 이를 위해, 칩 실장 영역(130)에는, 도 3 및 도 4에 도시된 바와 같이, 구동 집적회로(200)가 실장되는 입력 패드부(IPP)와 출력 패드부(OPP)가 형성된다.
입력 패드부(IPP)는 구동 집적회로(200)에 형성된 복수의 입력 범프(미도시)에 전기적으로 접속되는 복수의 입력 패드(IP)를 포함하여 구성된다. 복수의 입력 패드(IP) 각각은 하부 기판(100)에 형성된 신호 배선을 통해 연성 회로 기판(210)에 전기적으로 접속된다. 이때, 복수의 입력 패드(IP) 각각은 소정 간격을 가지도록 병렬적으로 형성될 수 있으나, 이에 한정되지 않고, 지그재그 형태를 가지도록 적어도 2열(Row)로 배치될 수 있다.
출력 패드부(OPP)는 구동 집적회로(200)에 형성된 복수의 출력 범프(미도시)에 전기적으로 접속된다. 이러한, 출력 패드부(OPP)는 제 1 게이트 출력 패드부(GOPP1), 데이터 출력 패드부(DOPP), 및 제 2 게이트 출력 패드부(GOPP2)를 포함하여 구성된다.
제 1 게이트 출력 패드부(GOPP1)는 칩 실장 영역(130)의 일측 영역에 마련된 복수의 제 1 게이트 출력 패드(GOP1)를 포함하여 구성된다.
복수의 제 1 게이트 출력 패드(GOP1) 각각은 하부 기판(100)의 표시 영역(110)에 형성된 복수의 게이트 라인(GL1 내지 GLm) 중에서 제 1 내지 m/2 게이트 라인들(GL1 내지 GLm/2)로 구성되는 제 1 게이트 라인군에 전기적으로 접속된다. 이때, 복수의 제 1 게이트 출력 패드(GOP1) 각각은 패드들 간의 피치(Pitch)를 감소시키기 위해 지그재그 형태를 가지도록 적어도 2열로 배치된다. 이러한, 복수의 제 1 게이트 출력 패드(GOP1) 각각은 구동 집적회로(200)에 형성된 복수의 게이트 출력 범프(미도시)에 전기적으로 접속됨으로써 구동 집적회로(200)로부터 출력되는 게이트 신호를 제 1 게이트 라인군에 순차적으로 공급한다.
데이터 출력 패드부(DOPP)는 제 1 및 제 2 게이트 출력 패드부(GOPP1, GOPP2) 사이에 대응되도록 칩 실장 영역(130)의 중앙 영역에 마련된 복수의 데이터 출력 패드(DOP)를 포함하여 구성된다.
복수의 데이터 출력 패드(DOP) 각각은 하부 기판(100)의 표시 영역(110)에 형성된 복수의 데이터 라인(DL1 내지 DLn)에 전기적으로 접속된다. 이때, 복수의 데이터 출력 패드(DOP) 각각은 패드들 간의 피치(Pitch)를 감소시키기 위해 지그재그 형태를 가지도록 적어도 2열로 배치된다. 이러한, 복수의 데이터 출력 패드(DOP) 각각은 구동 집적회로(200)에 형성된 복수의 데이터 출력 범프(미도시)에 전기적으로 접속됨으로써 구동 집적회로(200)로부터 출력되는 데이터 신호를 복수의 데이터 라인(DL1 내지 DLn) 각각에 공급한다.
제 2 게이트 출력 패드부(GOPP2)는 칩 실장 영역(130)의 타측 영역에 마련된 복수의 제 2 게이트 출력 패드(GOP2)를 포함하여 구성된다.
복수의 제 2 게이트 출력 패드(GOP2) 각각은 하부 기판(100)의 표시 영역(110)에 형성된 복수의 게이트 라인(GL1 내지 GLm) 중에서 제 m/2+1 내지 m 게이트 라인들(GLm/2+1 내지 GLm)로 구성되는 제 2 게이트 라인군에 전기적으로 접속된다. 이때, 복수의 제 2 게이트 출력 패드(GOP2) 각각은 패드들 간의 피치(Pitch)를 감소시키기 위해 지그재그 형태를 가지도록 적어도 2열로 배치된다. 이러한, 복수의 제 2 게이트 출력 패드(GOP2) 각각은 구동 집적회로(200)에 형성된 복수의 게이트 출력 범프(미도시)에 전기적으로 접속됨으로써 구동 집적회로(200)로부터 출력되는 게이트 신호를 제 2 게이트 라인군에 순차적으로 공급한다.
구동 검사 회로부(140)는 칩 실장 영역(130)의 내부에 형성되며, 게이트 인에이블 신호에 따라 복수의 게이트 라인에 게이트 검사 신호를 선택적으로 공급함과 동기되도록 데이터 인에이블 신호에 따라 복수의 데이터 라인에 제 1 내지 제 3 데이터 검사 신호를 선택적으로 공급한다.
이를 위해, 본 발명의 제 1 실시 예에 따른 구동 검사 회로부(140)는, 도 3에 도시된 바와 같이, m개의 게이트용 박막 트랜지스터(GT), 및 n개의 데이터용 박막 트랜지스터(DT)를 포함하여 구성된다.
m개의 게이트용 박막 트랜지스터(GT) 각각은 지그재그 형태를 가지도록 제 1 및 제 2 열에 배치된다. 이러한, m개의 게이트용 박막 트랜지스터(GT)는, 도 4에 도시된 바와 같이, 제 1 및 제 2 열에 배치되는 위치에 따라 복수의 제 1 및 제 2 게이트용 박막 트랜지스터(GT1, GT2)로 구분될 수 있다.
제 1 열에 배치된 복수의 제 1 게이트용 박막 트랜지스터(GT1)는 제 1 및 제 2 게이트 인에이블 신호 라인(141a, 141b)으로부터 공급되는 제 1 및 제 2 게이트 인에이블 신호에 따라 스위칭되어 제 1 및 제 2 게이트 검사 신호 라인(142a, 142b)을 통해 공급되는 제 1 및 제 2 게이트 검사 신호를 m개의 게이트 라인들(GL1 내지 GLm) 중에서 제 1 게이트 라인군에 공급한다. 이때, 복수의 제 1 게이트용 박막 트랜지스터(GT1) 각각은 복수의 제 1 및 제 2 게이트 출력 패드(GOP1, GOP2) 중에서 제 1 게이트 출력 패드군을 통해 제 1 게이트 라인군에 접속된다. 여기서, 제 1 게이트 라인군은 m개의 게이트 라인(GL1 내지 GLm) 중에서 홀수번째 게이트 라인(GL1, GL3 내지 GLm-1)이 될 수 있다. 이러한, 제 1 열에 배치된 복수의 제 1 게이트용 박막 트랜지스터(GT1)의 절반은 칩 실장 영역(130)의 일측 영역에 배치되어 제 1 게이트 인에이블 신호 라인(141a)으로부터 공급되는 제 1 게이트 인에이블 신호에 따라 제 1 게이트 검사 신호 라인(142a)을 통해 공급되는 제 1 게이트 검사 신호를 홀수번째 게이트 라인(GL1, GL3 내지 GLm/2-1)에 공급한다. 그리고, 제 1 열에 배치된 복수의 제 1 게이트용 박막 트랜지스터(GT1)의 나머지 절반은 칩 실장 영역(130)의 타측 영역에 배치되어 제 2 게이트 인에이블 신호 라인(141b)으로부터 공급되는 제 2 게이트 인에이블 신호에 따라 제 2 게이트 검사 신호 라인(142b)을 통해 공급되는 제 2 게이트 검사 신호를 나머지 홀수번째 게이트 라인(GLm/2+1, GLm/2+3 내지 GLm-1)에 공급한다.
제 2 열에 배치된 복수의 제 2 게이트용 박막 트랜지스터(GT2)는 제 1 및 제 2 게이트 인에이블 신호 라인(141a, 141b)으로부터 공급되는 제 1 및 제 2 게이트 인에이블 신호에 따라 스위칭되어 제 3 및 제 4 게이트 검사 신호 라인(142c, 142d)을 통해 공급되는 제 3 및 제 4 게이트 검사 신호를 m개의 게이트 라인들(GL1 내지 GLm) 중에서 제 2 게이트 라인군에 공급한다. 이때, 복수의 제 2 게이트용 박막 트랜지스터(GT2) 각각은 복수의 제 1 및 제 2 게이트 출력 패드(GOP1, GOP2) 중에서 제 2 게이트 출력 패드군을 통해 제 2 게이트 라인군에 접속된다. 여기서, 제 2 게이트 라인군은 m개의 게이트 라인(GL1 내지 GLm) 중에서 짝수번째 게이트 라인(GL2, GL4 내지 GLm)이 될 수 있다. 이러한, 제 2 열에 배치된 복수의 제 2 게이트용 박막 트랜지스터(GT2)의 절반은 칩 실장 영역(130)의 일측 영역에 배치되어 제 1 게이트 인에이블 신호 라인(141a)으로부터 공급되는 제 1 게이트 인에이블 신호에 따라 제 3 게이트 검사 신호 라인(142c)을 통해 공급되는 제 3 게이트 검사 신호를 짝수번째 게이트 라인(GL2, GL4 내지 GLm/2)에 공급한다. 그리고, 제 2 열에 배치된 복수의 제 2 게이트용 박막 트랜지스터(GT2)의 나머지 절반은 칩 실장 영역(130)의 타측 영역에 배치되어 제 2 게이트 인에이블 신호 라인(141b)으로부터 공급되는 제 2 게이트 인에이블 신호에 따라 제 4 게이트 검사 신호 라인(142d)을 통해 공급되는 제 4 게이트 검사 신호를 나머지 짝수번째 게이트 라인(GLm/2+2, GLm/2+4 내지 GLm)에 공급한다.
이와 같은, m개의 게이트용 박막 트랜지스터(GT) 각각은, 구동 검사 공정시, 제 1 및 제 2 게이트 인에이블 신호에 따라 스위칭되어 복수의 게이트 라인(GL1 내지 GLm)에 제 1 내지 제 4 게이트 검사 신호를 선택적으로 공급하여 표시 영역(110)에 형성된 각 화소(P)의 박막 트랜지스터(T)를 턴-온시킨다.
한편, 상술한 제 1 내지 제 4 게이트 검사 신호는 서로 동일하거나 다를 수 있다.
도 3에서, n개의 데이터용 박막 트랜지스터(DT) 각각은 지그재그 형태를 가지도록 제 1 내지 제 3 열에 배치된다. 이러한, n개의 데이터용 박막 트랜지스터(DT)는, 도 5에 도시된 바와 같이, 제 1 내지 제 3 열에 배치되는 위치에 따라 복수의 제 1 내지 제 3 데이터용 박막 트랜지스터(DT1, DT2, DT3)로 구분될 수 있다.
제 1 열에 배치된 복수의 제 1 데이터용 박막 트랜지스터(DT1)는 데이터 인에이블 신호 라인(143)으로부터 공급되는 데이터 인에이블 신호에 따라 스위칭되어 제 1 데이터 검사 신호 라인(144a)을 통해 공급되는 제 1 데이터 검사 신호를 n개의 데이터 라인들(DL1 내지 DLn) 중에서 제 1 데이터 라인군에 공급한다. 이때, 복수의 제 1 데이터용 박막 트랜지스터(DT1) 각각은 복수의 데이터 출력 패드(DOP) 중에서 제 1 데이터 출력 패드군을 통해 제 1 데이터 라인군에 접속된다. 여기서, 제 1 데이터 라인군은 n개의 데이터 라인(DL1 내지 DLn) 중에서 3i-2(단, i는 자연수)번째 데이터 라인(DL1, DL4, DL7 내지 DLn-2)이 될 수 있다. 이러한, 제 1 열에 배치된 복수의 제 1 데이터용 박막 트랜지스터(DT1)는 m개의 게이트용 박막 트랜지스터(GT)의 스위칭에 동기되는 데이터 인에이블 신호에 따라 제 1 데이터 라인군에 제 1 데이터 검사 신호를 공급함으로써 m개의 게이트용 박막 트랜지스터(GT)에 의해 게이트 검사 신호가 공급된 복수의 화소(P) 중에서 제 1 데이터 라인군에 접속된 제 1 화소들의 구동 여부를 검사하게 된다. 여기서, 제 1 화소들은 적색 화소들이 될 수 있다.
제 2 열에 배치된 복수의 제 2 데이터용 박막 트랜지스터(DT2)는 데이터 인에이블 신호 라인(143)으로부터 공급되는 데이터 인에이블 신호에 따라 스위칭되어 제 2 데이터 검사 신호 라인(144b)을 통해 공급되는 제 2 데이터 검사 신호를 n개의 데이터 라인들(DL1 내지 DLn) 중에서 제 2 데이터 라인군에 공급한다. 이때, 복수의 제 2 데이터용 박막 트랜지스터(DT2) 각각은 복수의 데이터 출력 패드(DOP) 중에서 제 2 데이터 출력 패드군을 통해 제 2 데이터 라인군에 접속된다. 여기서, 제 2 데이터 라인군은 n개의 데이터 라인(DL1 내지 DLn) 중에서 3i-1번째 데이터 라인(DL2, DL5, DL8 내지 DLn-1)이 될 수 있다. 이러한, 제 2 열에 배치된 복수의 제 2 데이터용 박막 트랜지스터(DT2)는 m개의 게이트용 박막 트랜지스터(GT)의 스위칭에 동기되는 데이터 인에이블 신호에 따라 제 2 데이터 라인군에 제 2 데이터 검사 신호를 공급함으로써 m개의 게이트용 박막 트랜지스터(GT)에 의해 게이트 검사 신호가 공급된 복수의 화소(P) 중에서 제 2 데이터 라인군에 접속된 제 2 화소들의 구동 여부를 검사하게 된다. 여기서, 제 2 화소들은 녹색 화소들이 될 수 있다.
제 3 열에 배치된 복수의 제 3 데이터용 박막 트랜지스터(DT3)는 데이터 인에이블 신호 라인(143)으로부터 공급되는 데이터 인에이블 신호에 따라 스위칭되어 제 3 데이터 검사 신호 라인(144c)을 통해 공급되는 제 3 데이터 검사 신호를 n개의 데이터 라인들(DL1 내지 DLn) 중에서 나머지 제 3 데이터 라인군에 공급한다. 이때, 복수의 제 3 데이터용 박막 트랜지스터(DT3) 각각은 복수의 데이터 출력 패드(DOP) 중에서 나머지 제 3 데이터 출력 패드군을 통해 제 3 데이터 라인군에 접속된다. 여기서, 제 3 데이터 라인군은 n개의 데이터 라인(DL1 내지 DLn) 중에서 3i번째 데이터 라인(DL3, DL6, DL9 내지 DLn)이 될 수 있다. 이러한, 제 3 열에 배치된 복수의 제 3 데이터용 박막 트랜지스터(DT3)는 m개의 게이트용 박막 트랜지스터(GT)의 스위칭에 동기되는 데이터 인에이블 신호에 따라 제 3 데이터 라인군에 제 3 데이터 검사 신호를 공급함으로써 m개의 게이트용 박막 트랜지스터(GT)에 의해 게이트 검사 신호가 공급된 복수의 화소(P) 중에서 나머지 제 3 데이터 라인군에 접속된 제 3 화소들의 구동 여부를 검사하게 된다. 여기서, 제 3 화소들은 청색 화소들이 될 수 있다.
한편, 상술한 복수의 게이트용 박막 트랜지스터(GT)와 복수의 데이터용 박막 트랜지스터(DT) 각각의 반도체층은 세로 방향 또는 가로 방향으로 형성되고, 복수의 게이트용 박막 트랜지스터(GT)와 복수의 데이터용 박막 트랜지스터(DT) 각각의 소스 전극 및 드레인 전극은 세로 방향의 반도체층 상에 소정 간격 이격되도록 세로 방향으로 형성(도 6 내지 도 7 참조)되거나, 가로 방향의 반도체층(미도시) 상에 소정 간격 이격되도록 가로 방향으로 형성될 수도 있다. 이러한, 반도체층, 소스 전극 및 드레인 전극의 형성 방향은 박막 트랜지스터(GT, DT)의 크기(W/L)를 증가시키기 위한 것으로, 구동 검사 회로부(140)가 차지하는 칩 실장 영역(130) 내부 영역의 면적에 따라 설정될 수 있다.
이와 같은, 구동 검사 회로부(140)는 제 1 및 제 2 게이트 인에이블 신호에 따라 복수의 제 1 및 제 2 게이트용 박막 트랜지스터(GT1, GT2)를 스위칭시켜 복수의 게이트 라인(GL1 내지 GLm)에 제 1 내지 제 4 게이트 검사 신호를 공급하여 표시 영역(110)에 형성된 각 화소(P)의 박막 트랜지스터(T)를 턴-온시킴과 동기되도록 데이터 인에이블 신호에 따라 복수의 제 1 내지 제 3 데이터용 박막 트랜지스터(DT1, DT2, DT3)를 스위칭시켜 복수의 데이터 라인(DL1 내지 DLn)에 제 1 내지 제 3 데이터 검사 신호를 공급하여 표시 영역(110)에 형성된 각 화소(P)에 소정의 검사 영상을 표시함으로써 복수의 화소(P)의 구동 여부를 검사하게 된다.
한편, 도 3에서, 본 발명의 제 1 실시 예에 따른 디스플레이 장치의 하부 기판(100)은 칩 실장 영역(130)의 외부에 형성되어 구동 검사 회로부(140)의 구동에 필요한 신호를 공급하기 위한 프로브 패드부(150)를 더 포함하여 구성된다.
프로브 패드부(150)는 복수의 게이트 오토 프로브 패드(152), 및 복수의 데이터 오토 프로브 패드(154)를 포함하여 구성된다.
도 3을 도 4와 결부하면, 복수의 게이트 오토 프로브 패드(152)는 제 1 내지 제 6 게이트 프로브 패드(152a, 152b, 152c, 152d, 152e, 152f)를 포함하여 구성된다.
제 1 게이트 프로브 패드(152a)는 제 1 게이트 인에이블 신호 라인(141a)에 전기적으로 접속되도록 칩 실장 영역(130)의 일측 외부에 형성되어, 구동 검사 공정시, 오토 프로브(미도시)로부터 공급되는 제 1 게이트 인에이블 신호를 제 1 게이트 인에이블 신호 라인(141a)에 공급한다.
제 2 게이트 프로브 패드(152b)는 제 2 게이트 인에이블 신호 라인(141b)에 전기적으로 접속되도록 칩 실장 영역(130)의 타측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 2 게이트 인에이블 신호를 제 2 게이트 인에이블 신호 라인(141b)에 공급한다.
제 3 게이트 프로브 패드(152c)는 제 1 게이트 검사 신호 라인(142a)에 전기적으로 접속되도록 칩 실장 영역(130)의 일측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 1 게이트 인에이블 신호를 제 1 게이트 검사 신호 라인(142a)에 공급한다.
제 4 게이트 프로브 패드(152d)는 제 2 게이트 검사 신호 라인(142b)에 전기적으로 접속되도록 칩 실장 영역(130)의 타측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 2 게이트 검사 신호를 제 2 게이트 검사 신호 라인(142b)에 공급한다.
제 5 게이트 프로브 패드(152e)는 제 3 게이트 검사 신호 라인(142c)에 전기적으로 접속되도록 칩 실장 영역(130)의 일측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 3 게이트 검사 신호를 제 3 게이트 검사 신호 라인(142c)에 공급한다.
제 6 게이트 프로브 패드(152f)는 제 4 게이트 검사 신호 라인(142d)에 전기적으로 접속되도록 칩 실장 영역(130)의 타측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 4 게이트 검사 신호를 제 4 게이트 검사 신호 라인(142d)에 공급한다.
도 3을 도 5와 결부하면, 복수의 데이터 오토 프로브 패드(154)는 제 1 내지 제 4 데이터 프로브 패드(154a, 154b, 154c, 154d)를 포함하여 구성된다.
제 1 데이터 프로브 패드(154a)는 데이터 인에이블 신호 라인(143)에 전기적으로 접속되도록 칩 실장 영역(130)의 타측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 데이터 인에이블 신호를 데이터 인에이블 신호 라인(143)에 공급한다.
제 2 데이터 프로브 패드(154b)는 제 1 데이터 검사 신호 라인(144a)에 전기적으로 접속되도록 칩 실장 영역(130)의 일측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 1 데이터 검사 신호를 제 1 데이터 검사 신호 라인(144a)에 공급한다.
제 3 데이터 프로브 패드(154c)는 제 2 데이터 검사 신호 라인(144b)에 전기적으로 접속되도록 칩 실장 영역(130)의 일측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 2 데이터 검사 신호를 제 2 데이터 검사 신호 라인(144b)에 공급한다.
제 4 데이터 프로브 패드(154d)는 제 3 데이터 검사 신호 라인(144c)에 전기적으로 접속되도록 칩 실장 영역(130)의 일측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 3 데이터 검사 신호를 제 3 데이터 검사 신호 라인(144c)에 공급한다.
한편, 프로브 패드부(150)는 표시 영역(110)에 형성된 공통 전극(미도시)에 공통 전압을 공급하기 위한 복수의 공통 전압 프로브 패드(156)를 더 포함하여 구성된다. 복수의 공통 전압 프로브 패드(156)는 공통 전극(미도시)에 전기적으로 접속되도록 칩 실장 영역(130)의 양측 외부 각각에 형성되어, 구동 검사 공정시,공통 전압 라인(CVL)을 통해 오토 프로브로부터 공급되는 공통 전압을 공통 전극에 공급한다.
한편, 도 6은 도 3에 도시된 구동 검사 회로부의 레이아웃을 설명하기 위한 도면이다.
도 6을 도 3 내지 도 5와 결부하여 구동 검사 회로부(140)의 레이아웃을 설명하면 다음과 같다.
구동 검사 회로부(140)는 게이트 검사 회로 영역(300), 및 데이터 검사 회로 영역(400)을 포함하여 구성된다.
게이트 검사 회로 영역(300)은, 도 7에 도시된 바와 같이, 지그재그 형태를 가지도록 제 1 및 제 2 열에 배치된 복수의 게이트용 박막 트랜지스터(GT)를 포함하여 구성된다.
복수의 게이트용 박막 트랜지스터(GT)는 제 1 및 제 2 게이트용 게이트 전극(311a, 311b), 게이트용 반도체층(312), 복수의 게이트용 소스 전극(313), 및 복수의 게이트용 드레인 전극(314)을 포함하여 구성된다.
제 1 게이트용 게이트 전극(311a)은 칩 실장 영역(130)의 일측 영역에 대응되는 하부 기판(100) 상에 형성된다. 이러한, 제 1 게이트용 게이트 전극(311a)에는, 구동 검사 공정시, 제 1 게이트 인에이블 신호 라인(141a)을 통해 제 1 게이트 인에이블 신호가 공급된다.
제 2 게이트용 게이트 전극(311b)은 칩 실장 영역(130)의 타측 영역에 대응되는 하부 기판(100) 상에 형성된다. 이러한, 제 2 게이트용 게이트 전극(311b)에는, 구동 검사 공정시, 제 2 게이트 인에이블 신호 라인(141b)을 통해 제 2 게이트 인에이블 신호가 공급된다.
제 1 및 제 2 게이트 인에이블 신호 라인(141a, 141b)은 제 1 및 제 2 게이트용 게이트 전극(311a, 311b)과 동시에 형성된다.
복수의 게이트용 반도체층(312) 각각은 제 1 게이트용 게이트 전극(311a)과 중첩되도록 소정 간격으로 형성되어 제 1 및 제 2 열에 지그재그 형태로 배치됨과 아울러 제 1 게이트용 게이트 전극(311b)과 중첩되도록 소정 간격으로 형성되어 제 1 및 제 2 열에 지그재그 형태로 배치된다. 이때, 복수의 게이트용 반도체층(312) 각각은 제 1 및 제 2 게이트용 게이트 전극(311a, 311b)을 절연하는 게이트 절연막(미도시) 상에 형성된다.
복수의 게이트용 소스 전극(313) 각각은 제 1 및 제 2 열 각각에 형성된 복수의 게이트용 반도체층(312) 각각의 일측에 중첩되도록 형성된다. 이때, 제 1 게이트용 게이트 전극(311a) 상의 제 1 열에 형성된 복수의 게이트용 소스 전극(313) 각각에는 제 1 게이트 검사 신호 라인(142a)을 통해 제 1 게이트 검사 신호가 공급되고, 제 2 열에 형성된 복수의 게이트용 소스 전극(313) 각각에는 제 3 게이트 검사 신호 라인(142c)을 통해 제 3 게이트 검사 신호가 공급된다. 그리고, 제 2 게이트용 게이트 전극(311b) 상의 제 1 열에 형성된 복수의 게이트용 소스 전극(313) 각각에는 제 2 게이트 검사 신호 라인(142b)을 통해 제 2 게이트 검사 신호가 공급되고, 제 2 열에 형성된 복수의 게이트용 소스 전극(313) 각각에는 제 4 게이트 검사 신호 라인(142d)을 통해 제 4 게이트 검사 신호가 공급된다.
복수의 게이트용 드레인 전극(314) 각각은 복수의 게이트용 소스 전극(313) 각각과 소정 간격 이격되도록 복수의 게이트용 반도체층(312) 각각의 타측에 중첩되도록 형성된다. 제 1 열에 형성된 복수의 게이트용 드레인 전극(314) 각각은 홀수번째 제 1 및 제 2 게이트 출력 패드(GOP1, GOP2)를 통해 홀수번째 게이트 라인(GL1, GL3 내지 GLm-1)에 전기적으로 접속되고, 제 2 열에 형성된 복수의 게이트용 드레인 전극(314) 각각은 짝수번째 제 1 및 제 2 게이트 출력 패드(GOP1, GOP2)를 통해 짝수번째 게이트 라인(GL2, GL4 내지 GLm)에 전기적으로 접속된다.
이와 같은 구성을 가지는 복수의 게이트용 박막 트랜지스터(GT)는 게이트 검사 회로 영역(300)의 제 1 및 제 2 열에 배치되는 위치에 따라 복수의 제 1 및 제 2 게이트용 박막 트랜지스터(GT1, GT2)로 구분될 수 있다.
복수의 제 1 게이트용 박막 트랜지스터(GT1)는 게이트 검사 회로 영역(700)의 제 1 열에 배치되어 제 1 및 제 2 게이트 인에이블 신호에 따라 스위칭되어 홀수번째 게이트 라인(GL1, GL3 내지 GLm-1)에 제 1 및 제 2 게이트 검사 신호를 공급한다.
복수의 제 2 게이트용 박막 트랜지스터(GT2)는 게이트 검사 회로 영역(700)의 제 2 열에 배치되어 제 2 및 제 4 게이트 인에이블 신호에 따라 짝수번째 게이트 라인(GL2, GL4 내지 GLm)에 제 2 및 제 4 게이트 검사 신호를 공급한다.
한편, 칩 실장 영역(130)의 내부에서 게이트 검사 회로 영역(300)이 차지하는 면적을 최대한 줄이기 위하여, 인접한 게이트용 박막 트랜지스터(GT)는 서로 다른 구조를 가지도록 형성된다. 즉, 홀수번째 게이트용 박막 트랜지스터(GT1)의 게이트용 소스 전극(313)과 짝수번째 게이트용 박막 트랜지스터(GT2)의 게이트용 소스 전극(313)은 서로 인접하도록 형성된다.
상술한 게이트 검사 회로 영역(300)은 칩 실장 영역(130)의 일측 영역에 형성된 제 1 게이트 검사 회로 영역, 및 칩 실장 영역(130)의 타측 영역에 형성된 제 2 게이트 검사 회로 영역으로 구분될 수 있다.
제 1 게이트 검사 회로 영역은 복수의 게이트 라인(GL1 내지 GLm) 중에서 제 1 게이트 라인군, 즉 제 1 내지 제 m/2 게이트 라인(GL1 내지 GLm/2)에 제 1 및 제 3 게이트 검사 신호를 공급하는 제 1 및 제 2 복수의 게이트용 박막 트랜지스터(GT1, GT2)를 포함하여 구성된다.
제 2 게이트 검사 회로 영역은 복수의 게이트 라인(GL1 내지 GLm) 중에서 나머지 제 2 게이트 라인군에, 즉 제 m/2+1 내지 제 m 게이트 라인(GLm/2+1 내지 GLm)에 제 2 및 제 4 게이트 검사 신호를 공급하는 제 1 및 제 2 복수의 게이트용 박막 트랜지스터(GT1, GT2)를 포함하여 구성된다.
한편, 게이트 검사 회로 영역(300)은 제 1 내지 제 4 게이트 신호 공급부(315, 316, 317, 318)를 더 포함하여 구성된다.
제 1 게이트 신호 공급부(315)는 칩 실장 영역(130)의 일측 영역에 형성된 복수의 제 1 게이트용 박막 트랜지스터(GT1)의 소스 전극, 즉 제 1 게이트용 게이트 전극(311a) 상의 제 1 열에 형성된 복수의 게이트용 소스 전극(313)에 제 1 게이트 검사 신호를 공급한다. 이를 위해, 제 1 게이트 신호 공급부(315)는 제 1 신호용 게이트 전극(315a), 복수의 제 1 소스 전극 배선(315b), 제 1 접속 전극(315c), 복수의 제 1 및 제 2 컨택부(315d, 315e)를 포함하여 구성된다.
제 1 신호용 게이트 전극(315a)은 제 1 게이트용 게이트 전극(311a)에 인접하도록 나란하게 형성된다. 이러한, 제 1 신호용 게이트 전극(315a)에는, 구동 검사 공정시, 제 1 게이트 검사 신호 라인(142a)을 통해 제 1 게이트 검사 신호가 공급된다. 여기서, 제 1 신호용 게이트 전극(315a), 제 1 게이트 검사 신호 라인(142a)은 제 1 게이트용 게이트 전극(311a)과 동시에 형성된다.
복수의 제 1 소스 전극 배선(315b) 각각은 제 1 게이트용 게이트 전극(311a) 상의 제 1 열에 형성된 복수의 게이트용 소스 전극(313)으로부터 제 1 신호용 게이트 전극(315a)에 중첩되도록 연장되어 형성된다. 복수의 제 1 소스 전극 배선(315b)은 복수의 게이트용 소스 전극(313) 및 복수의 게이트용 드레인 전극(314)과 동시에 형성된다.
제 1 접속 전극(315c)은 복수의 제 1 소스 전극 배선(315b) 및 제 1 신호용 게이트 전극(315a)과 중첩되도록 형성된다. 이때, 제 1 접속 전극(315c)은 투명 도전성 재질로 형성된다.
복수의 제 1 컨택부(315d) 각각은 제 1 신호용 게이트 전극(315a)과 제 1 접속 전극(315c)을 전기적으로 접속시킨다. 즉, 복수의 제 1 컨택부(315d) 각각은 제 1 신호용 게이트 전극(315a) 상에 형성된 게이트 절연막과 복수의 제 1 소스 전극 배선(315b)을 보호하는 보호막(미도시)의 소정 부분이 제거되도록 형성되어 보호막 상에 형성되는 제 1 접속 전극(315c)이 제 1 신호용 게이트 전극(315a)에 전기적으로 접속되도록 한다. 이에 따라, 제 1 신호용 게이트 전극(315a)에 공급되는 제 1 게이트 검사 신호는 복수의 제 1 컨택부(315d)를 통해 제 1 접속 전극(315c)에 공급된다.
복수의 제 2 컨택부(315e) 각각은 복수의 제 1 소스 전극 배선(315b) 각각과 제 1 접속 전극(315c)을 전기적으로 접속시킨다. 즉, 복수의 제 2 컨택부(315e) 각각은 보호막의 소정 부분이 제거되도록 형성되어 보호막 상에 형성되는 제 1 접속 전극(315c)이 복수의 제 1 소스 전극 배선(315b) 각각에 전기적으로 접속되도록 한다. 이에 따라, 복수의 제 1 컨택부(315d)를 통해 제 1 접속 전극(315c)에 공급된 제 1 게이트 검사 신호는 제 2 컨택부(315e) 및 제 1 소스 전극 배선(315b)을 통해 제 1 게이트용 게이트 전극(311a) 상의 제 1 열에 형성된 복수의 게이트용 소스 전극(313)에 공급된다.
제 2 게이트 신호 공급부(316)는 칩 실장 영역(130)의 타측 영역에 형성된 복수의 제 1 게이트용 박막 트랜지스터(GT1)의 소스 전극, 즉 제 2 게이트용 게이트 전극(311b) 상의 제 1 열에 형성된 복수의 게이트용 소스 전극(313)에 제 2 게이트 검사 신호를 공급한다. 이를 위해, 제 2 게이트 신호 공급부(316)는 제 2 신호용 게이트 전극(316a), 복수의 제 2 소스 전극 배선(316b), 제 2 접속 전극(316c), 복수의 제 3 및 제 4 컨택부(316d, 316e)를 포함하여 구성된다. 이러한 구성을 가지는 제 2 게이트 신호 공급부(316)는 제 2 게이트용 게이트 전극(311b)에 인접하도록 형성되어, 구동 검사 공정시, 제 2 게이트 검사 신호 라인(142b)을 통해 공급되는 제 2 게이트 검사 신호를 제 2 게이트용 게이트 전극(311b) 상의 제 1 열에 형성된 복수의 게이트용 소스 전극(313)에 공급하는 것을 제외하고는 동일한 구조를 가지므로 이들에 대한 상세한 설명은 도 7 및 제 1 게이트 신호 공급부(315)에 대한 설명으로 대신하기로 한다.
제 3 게이트 신호 공급부(317)는 칩 실장 영역(130)의 일측 영역에 형성된 복수의 제 2 게이트용 박막 트랜지스터(GT2)의 소스 전극, 즉 제 1 게이트용 게이트 전극(311a) 상의 제 2 열에 형성된 복수의 게이트용 소스 전극(313)에 제 3 게이트 검사 신호를 공급한다. 이를 위해, 제 3 게이트 신호 공급부(317)는 제 3 신호용 게이트 전극(317a), 복수의 제 3 소스 전극 배선(317b), 제 3 접속 전극(317c), 복수의 제 5 및 제 6 컨택부(317d, 317e)를 포함하여 구성된다. 이러한 구성을 가지는 제 3 게이트 신호 공급부(317)는 제 1 게이트 신호 공급부(315)에 인접하도록 형성되어, 구동 검사 공정시, 제 3 게이트 검사 신호 라인(142c)을 통해 공급되는 제 3 게이트 검사 신호를 제 1 게이트용 게이트 전극(311a) 상의 제 2 열에 형성된 복수의 게이트용 소스 전극(313)에 공급하는 것을 제외하고는 동일한 구조를 가지므로 이들에 대한 상세한 설명은 도 7 및 제 1 게이트 신호 공급부(315)에 대한 설명으로 대신하기로 한다.
제 4 게이트 신호 공급부(318)는 칩 실장 영역(130)의 타측 영역에 형성된 복수의 제 2 게이트용 박막 트랜지스터(GT2)의 소스 전극, 즉 제 2 게이트용 게이트 전극(311b) 상의 제 2 열에 형성된 복수의 게이트용 소스 전극(313)에 제 4 게이트 검사 신호를 공급한다. 이를 위해, 제 4 게이트 신호 공급부(318)는 제 4 신호용 게이트 전극(318a), 복수의 제 4 소스 전극 배선(318b), 제 4 접속 전극(318c), 복수의 제 7 및 제 8 컨택부(318d, 318e)를 포함하여 구성된다. 이러한 구성을 가지는 제 4 게이트 신호 공급부(318)는 제 2 게이트 신호 공급부(316)에 인접하도록 형성되어, 구동 검사 공정시, 제 4 게이트 검사 신호 라인(142d)을 통해 공급되는 제 4 게이트 검사 신호를 제 2 게이트용 게이트 전극(311b) 상의 제 2 열에 형성된 복수의 게이트용 소스 전극(313)에 공급하는 것을 제외하고는 동일한 구조를 가지므로 이들에 대한 상세한 설명은 도 7 및 제 1 게이트 신호 공급부(315)에 대한 설명으로 대신하기로 한다.
도 6에서, 데이터 검사 회로 영역(400)은, 도 8에 도시된 바와 같이, 지그재그 형태를 가지도록 제 1 내지 제 3 열에 배치된 복수의 데이터용 박막 트랜지스터(DT)를 포함하여 구성된다.
복수의 데이터용 박막 트랜지스터(DT)는 데이터용 게이트 전극(411), 복수의 데이터용 반도체층(412), 복수의 데이터용 소스 전극(413), 및 복수의 데이터용 드레인 전극(414)을 포함하여 구성된다.
데이터용 게이트 전극(411)은 칩 실장 영역(130)의 중간 영역에 대응되는 하부 기판(100) 상에 형성된다. 이러한, 데이터용 게이트 전극(411)에는, 구동 검사 공정시, 데이터 인에이블 신호 라인(143)을 통해 데이터 인에이블 신호가 공급된다. 여기서, 데이터 인에이블 신호 라인(143)은 데이터용 게이트 전극(411)과 동시에 형성된다.
복수의 데이터용 반도체층(412) 각각은 데이터용 게이트 전극(411)과 중첩되도록 소정 간격으로 형성되어 제 1 내지 제 3 열에 지그재그 형태로 배치된다. 이때, 복수의 데이터용 반도체층(412) 각각은 데이터용 게이트 전극(411)을 절연하는 게이트 절연막(미도시) 상에 형성된다.
복수의 데이터용 소스 전극(413) 각각은 제 1 내지 제 3 열 각각에 형성된 복수의 데이터용 반도체층(412) 각각의 일측에 중첩되도록 형성된다. 이때, 제 1 열에 형성된 복수의 데이터용 소스 전극(413) 각각에는 제 1 데이터 검사 신호 라인(144a)을 통해 제 1 데이터 검사 신호가 공급된다. 또한, 제 2 열에 형성된 복수의 데이터용 소스 전극(413) 각각에는 제 2 데이터 검사 신호 라인(144b)을 통해 제 2 데이터 검사 신호가 공급된다. 그리고, 제 3 열에 형성된 복수의 데이터용 소스 전극(413) 각각에는 제 3 데이터 검사 신호 라인(144c)을 통해 제 3 데이터 검사 신호가 공급된다.
복수의 데이터용 드레인 전극(414) 각각은 복수의 데이터용 소스 전극(413) 각각과 소정 간격 이격되도록 복수의 데이터용 반도체층(412) 각각의 타측에 중첩되도록 형성된다. 제 1 열에 형성된 복수의 데이터용 드레인 전극(414) 각각은 3i-2(단, i는 자연수)번째 데이터 출력 패드(DOP)를 통해 3i-2번째 데이터 라인(DL1, DL4, DL7 내지 DLn-2)에 전기적으로 접속된다. 또한, 제 2 열에 형성된 복수의 데이터용 드레인 전극(414) 각각은 3i-1번째 데이터 출력 패드(DOP)를 통해 3i-1번째 데이터 라인(DL2, DL5, DL8 내지 DLn-1)에 전기적으로 접속된다. 그리고, 제 3 열에 형성된 복수의 데이터용 드레인 전극(414) 각각은 3i번째 데이터 출력 패드(DOP)를 통해 3i번째 데이터 라인(DL3, DL6, DL9 내지 DLn)에 전기적으로 접속된다.
이와 같은 구성을 가지는 복수의 데이터용 박막 트랜지스터(DT)는 데이터 검사 회로 영역(400)의 제 1 내지 제 3 열에 배치되는 위치에 따라 제 1 내지 제 3 데이터용 박막 트랜지스터(DT1, DT2, DT3)로 구분될 수 있다.
복수의 제 1 데이터용 박막 트랜지스터(DT1)는 데이터 검사 회로 영역(400)의 제 1 열에 배치되어 데이터용 게이트 전극(411)에 공급되는 데이터 인에이블 신호에 따라 스위칭되어 3i-2번째 데이터 라인(DL1, DL4, DL7 내지 DLn-2)에 제 1 데이터 검사 신호를 공급한다.
복수의 제 2 데이터용 박막 트랜지스터(DT2)는 데이터 검사 회로 영역(400)의 제 2 열에 배치되어 데이터용 게이트 전극(411)에 공급되는 데이터 인에이블 신호에 따라 스위칭되어 3i-1번째 데이터 라인(DL2, DL5, DL8 내지 DLn-1)에 제 2 데이터 검사 신호를 공급한다.
복수의 제 3 데이터용 박막 트랜지스터(DT3)는 데이터 검사 회로 영역(400)의 제 3 열에 배치되어 데이터용 게이트 전극(411)에 공급되는 데이터 인에이블 신호에 따라 스위칭되어 3i번째 데이터 라인(DL3, DL6, DL9 내지 DLn)에 제 3 데이터 검사 신호를 공급한다.
한편, 칩 실장 영역(130)의 내부에서 데이터 검사 회로 영역(400)이 차지하는 면적을 최대한 줄이기 위하여, 인접한 데이터용 박막 트랜지스터(DT)는 서로 다른 구조를 가지도록 형성된다. 즉, 제 1 내지 제 3 데이터용 박막 트랜지스터(DT1, DT2, DT3) 중 적어도 하나의 데이터용 소스 전극(413)은 나머지 데이터용 소스 전극(413)에 인접하도록 형성된다.
한편, 데이터 검사 회로 영역(400)은 제 1 내지 제 3 데이터 신호 공급부(415, 416, 417)를 더 포함하여 구성된다.
제 1 데이터 신호 공급부(415)는 데이터 검사 회로 영역(400)의 제 1 열에 형성된 복수의 데이터용 소스 전극(413), 즉 복수의 제 1 데이터용 박막 트랜지스터(DT1) 각각의 소스 전극에 제 1 데이터 검사 신호를 공급한다. 이를 위해, 제 1 데이터 신호 공급부(415)는 제 5 신호용 게이트 전극(415a), 복수의 제 5 소스 전극 배선(415b), 제 5 접속 전극(415c), 복수의 제 9 및 제 10 컨택부(415d, 415e)를 포함하여 구성된다.
제 5 신호용 게이트 전극(415a)은 데이터용 게이트 전극(411)에 인접하도록 나란하게 형성된다. 이러한, 제 5 신호용 게이트 전극(415a)에는, 구동 검사 공정시, 제 1 데이터 검사 신호 라인(144a)을 통해 제 1 데이터 검사 신호가 공급된다. 여기서, 제 5 신호용 게이트 전극(415a), 및 제 1 데이터 검사 신호 라인(144a)은 데이터용 게이트 전극(411)과 동시에 형성된다.
복수의 제 5 소스 전극 배선(415b) 각각은 제 1 열에 형성된 복수의 데이터용 소스 전극(413) 각각으로부터 제 5 신호용 게이트 전극(415a)에 중첩되도록 연장되어 형성된다. 복수의 제 5 소스 전극 배선(415b)은 복수의 데이터용 소스 전극(413) 및 복수의 데이터용 드레인 전극(414)과 동시에 형성된다.
제 5 접속 전극(415c)은 복수의 제 5 소스 전극 배선(415b) 및 제 5 신호용 게이트 전극(415a)과 중첩되도록 형성된다. 이때, 제 5 접속 전극(415c)은 투명 도전성 재질로 형성된다.
복수의 제 9 컨택부(415d) 각각은 제 5 신호용 게이트 전극(415a)과 제 5 접속 전극(415c)을 전기적으로 접속시킨다. 즉, 복수의 제 9 컨택부(415d) 각각은 제 5 신호용 게이트 전극(415a) 상에 형성된 게이트 절연막과 복수의 제 5 소스 전극 배선(415b)을 보호하는 보호막(미도시)의 소정 부분이 제거되도록 형성되어 보호막 상에 형성되는 제 5 접속 전극(415c)이 제 5 신호용 게이트 전극(415a)에 전기적으로 접속되도록 한다. 이에 따라, 제 5 신호용 게이트 전극(415a)에 공급되는 제 1 데이터 검사 신호는 복수의 제 9 컨택부(415d)를 통해 제 5 접속 전극(415c)에 공급된다.
복수의 제 10 컨택부(415e) 각각은 복수의 제 5 소스 전극 배선(415b) 각각과 제 5 접속 전극(415c)을 전기적으로 접속시킨다. 즉, 복수의 제 10 컨택부(415e) 각각은 보호막의 소정 부분이 제거되도록 형성되어 보호막 상에 형성되는 제 5 접속 전극(415c)이 복수의 제 5 소스 전극 배선(415b) 각각에 전기적으로 접속되도록 한다. 이에 따라, 복수의 제 9 컨택부(415d)를 통해 제 5 접속 전극(415c)에 공급된 제 1 데이터 검사 신호는 제 10 컨택부(415e) 및 제 1 소스 전극 배선(415b)을 통해 제 1 열에 형성된 복수의 데이터용 소스 전극(413)에 공급된다.
제 2 데이터 신호 공급부(416)는 데이터 검사 회로 영역(400)의 제 2 열에 형성된 복수의 데이터용 소스 전극(413), 즉 복수의 제 2 데이터용 박막 트랜지스터(DT2) 각각의 소스 전극에 제 2 데이터 검사 신호를 공급한다. 이를 위해, 제 2 데이터 신호 공급부(416)는 제 6 신호용 게이트 전극(416a), 복수의 제 6 소스 전극 배선(416b), 제 6 접속 전극(416c), 복수의 제 11 및 제 12 컨택부(416d, 416e)를 포함하여 구성된다. 이러한 구성을 가지는 제 2 데이터 신호 공급부(416)는 제 1 데이터 신호 공급부(415)에 인접하도록 형성되어, 구동 검사 공정시, 제 2 데이터 검사 신호 라인(144b)을 통해 공급되는 제 2 데이터 검사 신호를 복수의 제 2 데이터용 박막 트랜지스터(DT2) 각각에 공급하는 것을 제외하고는 동일한 구조를 가지므로 이들에 대한 상세한 설명은 도 8 및 제 1 데이터 신호 공급부(415)에 대한 설명으로 대신하기로 한다.
제 3 데이터 신호 공급부(417)는 데이터 검사 회로 영역(400)의 제 3 열에 형성된 복수의 데이터용 소스 전극(413), 즉 복수의 제 3 데이터용 박막 트랜지스터(DT3) 각각의 소스 전극에 제 3 데이터 검사 신호를 공급한다. 이를 위해, 제 3 데이터 신호 공급부(417)는 제 7 신호용 게이트 전극(417a), 복수의 제 7 소스 전극 배선(417b), 제 7 접속 전극(417c), 복수의 제 13 및 제 14 컨택부(417d, 417e)를 포함하여 구성된다. 이러한 구성을 가지는 제 3 데이터 신호 공급부(417)는 제 2 데이터 신호 공급부(416)에 인접하도록 형성되어, 구동 검사 공정시, 제 3 데이터 검사 신호 라인(144c)을 통해 공급되는 제 3 데이터 검사 신호를 복수의 제 3 데이터용 박막 트랜지스터(DT3) 각각에 공급하는 것을 제외하고는 동일한 구조를 가지므로 이들에 대한 상세한 설명은 도 8 및 제 1 데이터 신호 공급부(415)에 대한 설명으로 대신하기로 한다.
한편, 도 6에서, 하부 기판(100)은 게이트 검사 회로 영역(300) 및 데이터 검사 회로 영역(400)에 제 1 및 제 2 게이트 인에이블 신호, 제 1 내지 제 4 게이트 검사 신호, 데이터 인에이블 신호, 및 제 1 내지 제 3 데이터 검사 신호를 공급하기 위한 프로브 패드 형성 영역(500)을 더 포함하여 구성된다.
프로브 패드 형성 영역(500)은 제 1 내지 제 6 게이트 프로브 패드(152a, 152b, 152c, 152d, 152e, 152f), 제 1 내지 제 4 데이터 프로브 패드(154a, 154b, 154c, 154d)를 포함하여 구성된다.
제 1 게이트 프로브 패드(152a)는 제 1 게이트 인에이블 신호 라인(141a)에 전기적으로 접속되는 프로브용 게이트 전극, 프로브용 게이트 전극에 중첩되도록 형성된 프로브 접속 패드, 및 프로브용 게이트 전극을 프로브 접속 패드에 전기적으로 접속시키는 복수의 컨택홀을 포함하여 구성된다. 이러한 구성을 가지는 제 1 게이트 프로브 패드(152a)는 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 제 1 게이트 인에이블 신호를 제 1 게이트 인에이블 신호 라인(141a)에 공급한다.
제 2 게이트 프로브 패드(152b)는 제 1 게이트 프로브 패드(152a)와 동일한 구조를 가지도록 형성되어, 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 제 2 게이트 인에이블 신호를 제 2 게이트 인에이블 신호 라인(141b)에 공급한다.
제 3 게이트 프로브 패드(152c)는 제 1 게이트 프로브 패드(152a)와 동일한 구조를 가지도록 형성되어, 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 제 1 게이트 검사 신호를 제 1 게이트 검사 신호 라인(142a)에 공급한다.
이와 마찬가지로, 제 4 내지 제 6 게이트 프로브 패드(152d, 152e, 152f) 각각은 제 1 게이트 프로브 패드(152a)와 동일한 구조를 가지도록 형성되어, 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 제 2 내지 제 3 게이트 검사 신호를 제 1 내지 제 3 게이트 검사 신호 라인(142b, 142c, 142d)에 공급한다.
제 1 데이터 프로브 패드(154a) 역시 제 1 게이트 프로브 패드(152a)와 동일한 구조를 가지도록 형성되어, 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 데이터 인에이블 신호를 데이터 인에이블 신호 라인(143)에 공급한다.
제 2 제 4 데이터 프로브 패드(154b, 154c, 154d) 역시 제 1 게이트 프로브 패드(152a)와 동일한 구조를 가지도록 형성되어, 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 제 1 내지 제 3 데이터 검사 신호를 제 1 내지 제 3 데이터 검사 신호 라인(144a, 144b, 144c)에 공급한다.
한편, 프로브 패드 형성 영역(500)는 표시 영역(110)에 형성된 공통 전극(미도시)에 공통 전압을 공급하기 위한 복수의 공통 전압 프로브 패드(156)를 더 포함하여 구성되며, 복수의 공통 전압 프로브 패드(156) 역시 제 1 게이트 프로브 패드(152a)와 동일한 구조를 가지도록 형성되어 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 공통 전압을 공통 전압 라인(CVL)에 공급한다.
도 9는 본 발명의 실시 예에 따른 디스플레이 장치에 있어서, 제 2 실시 예에 따른 구동 검사 회로부를 설명하기 위한 도면이다.
도 9를 참조하면, 제 2 실시 예에 따른 구동 검사 회로부(140)는 칩 실장 영역(130)의 내부에 형성되며, 제 1 내지 제 4 게이트 인에이블 신호에 따라 복수의 게이트 라인에 제 1 및 제 2 게이트 검사 신호를 선택적으로 공급함과 동기되도록 제 1 내지 제 3 데이터 인에이블 신호에 따라 복수의 데이터 라인에 데이터 검사 신호를 선택적으로 공급한다.
이를 위해, 본 발명의 제 2 실시 예에 따른 구동 검사 회로부(140)는 m개의 게이트용 박막 트랜지스터(GT), 및 n개의 데이터용 박막 트랜지스터(DT)를 포함하여 구성된다.
m개의 게이트용 박막 트랜지스터(GT) 각각은 지그재그 형태를 가지도록 제 1 및 제 2 열에 배치된다. 이러한, m개의 게이트용 박막 트랜지스터(GT)는, 도 10에 도시된 바와 같이, 제 1 및 제 2 열에 배치되는 위치에 따라 복수의 제 1 및 제 2 게이트용 박막 트랜지스터(GT1, GT2)로 구분될 수 있다.
제 1 열에 배치된 복수의 제 1 게이트용 박막 트랜지스터(GT1)는 제 1 및 제 2 게이트 인에이블 신호 라인(641a, 641b)으로부터 공급되는 제 1 및 제 2 게이트 인에이블 신호에 따라 스위칭되어 제 1 및 제 2 게이트 검사 신호 라인(642a, 642b)을 통해 공급되는 제 1 및 제 2 게이트 검사 신호를 m개의 게이트 라인들(GL1 내지 GLm) 중에서 제 1 게이트 라인군에 공급한다. 이때, 복수의 제 1 게이트용 박막 트랜지스터(GT1) 각각은 복수의 제 1 및 제 2 게이트 출력 패드(GOP1, GOP2) 중에서 제 1 게이트 출력 패드군을 통해 제 1 게이트 라인군에 접속된다. 여기서, 제 1 게이트 라인군은 m개의 게이트 라인(GL1 내지 GLm) 중에서 홀수번째 게이트 라인(GL1, GL3, 내지 GLm-1)이 될 수 있다. 이러한, 제 1 열에 배치된 복수의 제 1 게이트용 박막 트랜지스터(GT1)의 절반은 칩 실장 영역(130)의 일측 영역에 배치되어 제 1 게이트 인에이블 신호 라인(641a)으로부터 공급되는 제 1 게이트 인에이블 신호에 따라 제 1 게이트 검사 신호 라인(642a)을 통해 공급되는 제 1 게이트 검사 신호를 홀수번째 게이트 라인(GL1, GL3 내지 GLm/2-1)에 공급한다. 그리고, 제 1 열에 배치된 복수의 제 1 게이트용 박막 트랜지스터(GT1)의 나머지 절반은 칩 실장 영역(130)의 타측 영역에 배치되어 제 2 게이트 인에이블 신호 라인(641b)으로부터 공급되는 제 2 게이트 인에이블 신호에 따라 제 2 게이트 검사 신호 라인(642b)을 통해 공급되는 제 2 게이트 검사 신호를 나머지 홀수번째 게이트 라인(GLm/2+1, GLm/2+3 내지 GLm-1)에 공급한다.
제 2 열에 배치된 복수의 제 2 게이트용 박막 트랜지스터(GT2)는 제 3 및 제 4 게이트 인에이블 신호 라인(641c, 641d)으로부터 공급되는 제 3 및 제 4 게이트 인에이블 신호에 따라 스위칭되어 제 1 및 제 2 게이트 검사 신호 라인(642a, 642b)을 통해 공급되는 제 1 및 제 2 게이트 검사 신호를 m개의 게이트 라인들(GL1 내지 GLm) 중에서 제 2 게이트 라인군에 공급한다. 이때, 복수의 제 2 게이트용 박막 트랜지스터(GT2) 각각은 복수의 제 1 및 제 2 게이트 출력 패드(GOP1, GOP2) 중에서 제 2 게이트 출력 패드군을 통해 제 2 게이트 라인군에 접속된다. 여기서, 제 2 게이트 라인군은 m개의 게이트 라인(GL1 내지 GLm) 중에서 짝수번째 게이트 라인(GL2, GL4, 내지 GLm)이 될 수 있다. 이러한, 제 2 열에 배치된 복수의 제 2 게이트용 박막 트랜지스터(GT2)의 절반은 칩 실장 영역(130)의 일측 영역에 배치되어 제 3 게이트 인에이블 신호 라인(641c)으로부터 공급되는 제 3 게이트 인에이블 신호에 따라 제 1 게이트 검사 신호 라인(642a)을 통해 공급되는 제 1 게이트 검사 신호를 짝수번째 게이트 라인(GL2, GL4 내지 GLm/2)에 공급한다. 그리고, 제 2 열에 배치된 복수의 제 2 게이트용 박막 트랜지스터(GT2)의 나머지 절반은 칩 실장 영역(130)의 타측 영역에 배치되어 제 4 게이트 인에이블 신호 라인(641d)으로부터 공급되는 제 4 게이트 인에이블 신호에 따라 제 2 게이트 검사 신호 라인(642b)을 통해 공급되는 제 2 게이트 검사 신호를 나머지 짝수번째 게이트 라인(GLm/2+2, GLm/2+4 내지 GLm)에 공급한다.
m개의 게이트용 박막 트랜지스터(GT) 각각은, 구동 검사 공정시, 제 1 내지 제 4 게이트 인에이블 신호에 따라 스위칭되어 복수의 게이트 라인(GL1 내지 GLm)에 제 1 및 제 2 게이트 검사 신호를 선택적으로 공급하여 표시 영역(110)에 형성된 각 화소(P)의 박막 트랜지스터(T)를 턴-온시킨다.
도 9에서, n개의 데이터용 박막 트랜지스터(DT) 각각은 지그재그 형태를 가지도록 제 1 내지 제 3 열에 배치된다. 이러한, n개의 데이터용 박막 트랜지스터(DT)는, 도 11에 도시된 바와 같이, 제 1 내지 제 3 열에 배치되는 위치에 따라 복수의 제 1 내지 제 3 데이터용 박막 트랜지스터(DT1, DT2, DT3)로 구분될 수 있다.
제 1 열에 배치된 복수의 제 1 데이터용 박막 트랜지스터(DT1)는 제 1 데이터 인에이블 신호 라인(643a)으로부터 공급되는 제 1 데이터 인에이블 신호에 따라 스위칭되어 데이터 검사 신호 라인(644)을 통해 공급되는 데이터 검사 신호를 n개의 데이터 라인들(DL1 내지 DLn) 중에서 제 1 데이터 라인군에 공급한다. 이때, 복수의 제 1 데이터용 박막 트랜지스터(DT1) 각각은 복수의 데이터 출력 패드(DOP) 중에서 제 1 데이터 출력 패드군을 통해 제 1 데이터 라인군에 접속된다. 여기서, 제 1 데이터 라인군은 n개의 데이터 라인(DL1 내지 DLn) 중에서 3i-2(단, i는 자연수)번째 데이터 라인(DL1, DL4, DL7, 내지 DLn-2)이 될 수 있다. 이러한, 제 1 열에 배치된 복수의 제 1 데이터용 박막 트랜지스터(DT1)는 m개의 게이트용 박막 트랜지스터(GT)의 스위칭에 동기되는 제 1 데이터 인에이블 신호에 따라 제 1 데이터 라인군에 데이터 검사 신호를 공급함으로써 m개의 게이트용 박막 트랜지스터(GT)에 의해 게이트 검사 신호가 공급된 복수의 화소(P) 중에서 제 1 데이터 라인군에 접속된 제 1 화소들의 구동 여부를 검사하게 된다. 여기서, 제 1 화소들은 적색 화소들이 될 수 있다.
제 2 열에 배치된 복수의 제 2 데이터용 박막 트랜지스터(DT2)는 제 2 데이터 인에이블 신호 라인(643b)으로부터 공급되는 제 2 데이터 인에이블 신호에 따라 스위칭되어 데이터 검사 신호 라인(644)을 통해 공급되는 데이터 검사 신호를 n개의 데이터 라인들(DL1 내지 DLn) 중에서 제 2 데이터 라인군에 공급한다. 이때, 복수의 제 2 데이터용 박막 트랜지스터(DT2) 각각은 복수의 데이터 출력 패드(DOP) 중에서 제 2 데이터 출력 패드군을 통해 제 2 데이터 라인군에 접속된다. 여기서, 제 2 데이터 라인군은 n개의 데이터 라인(DL1 내지 DLn) 중에서 3i-1번째 데이터 라인(DL2, DL5, DL8, 내지 DLn-1)이 될 수 있다. 이러한, 제 2 열에 배치된 복수의 제 2 데이터용 박막 트랜지스터(DT2)는 m개의 게이트용 박막 트랜지스터(GT)의 스위칭에 동기되는 제 2 데이터 인에이블 신호에 따라 제 2 데이터 라인군에 제 2 데이터 검사 신호를 공급함으로써 m개의 게이트용 박막 트랜지스터(GT)에 의해 게이트 검사 신호가 공급된 복수의 화소(P) 중에서 제 2 데이터 라인군에 접속된 제 2 화소들의 구동 여부를 검사하게 된다. 여기서, 제 2 화소들은 녹색 화소들이 될 수 있다.
제 3 열에 배치된 복수의 제 3 데이터용 박막 트랜지스터(DT3)는 제 3 데이터 인에이블 신호 라인(643c)으로부터 공급되는 제 3 데이터 인에이블 신호에 따라 스위칭되어 데이터 검사 신호 라인(644)을 통해 공급되는 데이터 검사 신호를 n개의 데이터 라인들(DL1 내지 DLn) 중에서 나머지 제 3 데이터 라인군에 공급한다. 이때, 복수의 제 3 데이터용 박막 트랜지스터(DT3) 각각은 복수의 데이터 출력 패드(DOP) 중에서 나머지 제 3 데이터 출력 패드군을 통해 제 3 데이터 라인군에 접속된다. 여기서, 제 3 데이터 라인군은 n개의 데이터 라인(DL1 내지 DLn) 중에서 3i번째 데이터 라인(DL3, DL6, DL9, 내지 DLn)이 될 수 있다. 이러한, 제 3 열에 배치된 복수의 제 3 데이터용 박막 트랜지스터(DT3)는 m개의 게이트용 박막 트랜지스터(GT)의 스위칭에 동기되는 제 3 데이터 인에이블 신호에 따라 제 3 데이터 라인군에 데이터 검사 신호를 공급함으로써 m개의 게이트용 박막 트랜지스터(GT)에 의해 게이트 검사 신호가 공급된 복수의 화소(P) 중에서 나머지 제 3 데이터 라인군에 접속된 제 3 화소들의 구동 여부를 검사하게 된다. 여기서, 제 3 화소들은 청색 화소들이 될 수 있다.
한편, 상술한 복수의 게이트용 박막 트랜지스터(GT)와 복수의 데이터용 박막 트랜지스터(DT) 각각의 반도체층은 세로 방향 또는 가로 방향으로 형성되고, 복수의 게이트용 박막 트랜지스터(GT)와 복수의 데이터용 박막 트랜지스터(DT) 각각의 소스 전극 및 드레인 전극은 세로 방향의 반도체층 상에 소정 간격 이격되도록 세로 방향으로 형성(도 12 내지 도 14 참조)되거나, 가로 방향의 반도체층(미도시) 상에 소정 간격 이격되도록 가로 방향으로 형성될 수도 있다. 이러한, 반도체층, 소스 전극 및 드레인 전극의 형성 방향은 박막 트랜지스터(GT, DT)의 크기(W/L)를 증가시키기 위한 것으로, 구동 검사 회로부(140)가 차지하는 칩 실장 영역(130) 내부 영역의 면적에 따라 설정될 수 있다.
이와 같은, 본 발명의 제 2 실시 예에 따른 구동 검사 회로부(140)는 제 1 내지 제 4 게이트 인에이블 신호에 따라 복수의 제 1 및 제 2 게이트용 박막 트랜지스터(GT1, GT2)를 스위칭시켜 복수의 게이트 라인(GL1 내지 GLm)에 제 1 및 제 2 게이트 검사 신호를 공급하여 표시 영역(110)에 형성된 각 화소(P)의 박막 트랜지스터(T)를 턴-온시킴과 동기되도록 제 1 내지 제 3 데이터 인에이블 신호에 따라 복수의 제 1 내지 제 3 데이터용 박막 트랜지스터(DT1, DT2, DT3)를 스위칭시켜 복수의 데이터 라인(DL1 내지 DLn)에 데이터 검사 신호를 공급하여 표시 영역(110)에 형성된 각 화소(P)에 소정의 검사 영상을 표시함으로써 복수의 화소(P)의 구동 여부를 검사하게 된다.
한편, 본 발명의 제 2 실시 예에 따른 구동 검사 회로부(140)는, 구동 검사 공정시, 도 9에 도시된 바와 같이, 칩 실장 영역(130)의 외부에 형성된 프로브 패드부(650)를 통해 제 1 내지 제 4 게이트 인에이블 신호, 제 1 및 제 2 게이트 검사 신호, 제 1 내지 제 3 데이터 인에이블 신호, 및 데이터 검사 신호를 공급받는다. 이를 위해, 프로브 패드부(650)는 복수의 게이트 오토 프로브 패드(652), 및 복수의 데이터 오토 프로브 패드(654)를 포함하여 구성된다.
도 9를 도 10과 결부하면, 복수의 게이트 오토 프로브 패드(652)는 제 1 내지 제 6 게이트 프로브 패드(652a, 652b, 652c, 652d, 652e, 652f)를 포함하여 구성된다.
제 1 게이트 프로브 패드(652a)는 제 1 게이트 인에이블 신호 라인(641a)에 전기적으로 접속되도록 칩 실장 영역(130)의 일측 외부에 형성되어, 구동 검사 공정시, 오토 프로브(미도시)로부터 공급되는 제 1 게이트 인에이블 신호를 제 1 게이트 인에이블 신호 라인(641a)에 공급한다.
제 2 게이트 프로브 패드(652b)는 제 2 게이트 인에이블 신호 라인(641b)에 전기적으로 접속되도록 칩 실장 영역(130)의 타측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 2 게이트 인에이블 신호를 제 2 게이트 인에이블 신호 라인(641b)에 공급한다.
제 3 게이트 프로브 패드(652c)는 제 3 게이트 인에이블 신호 라인(641c)에 전기적으로 접속되도록 칩 실장 영역(130)의 일측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 3 게이트 인에이블 신호를 제 3 게이트 인에이블 신호 라인(641c)에 공급한다.
제 4 게이트 프로브 패드(652d)는 제 4 게이트 인에이블 신호 라인(641d)에 전기적으로 접속되도록 칩 실장 영역(130)의 타측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 4 게이트 인에이블 신호를 제 4 게이트 인에이블 신호 라인(641d)에 공급한다.
제 5 게이트 프로브 패드(652e)는 제 1 게이트 검사 신호 라인(642a)에 전기적으로 접속되도록 칩 실장 영역(130)의 일측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 1 게이트 검사 신호를 제 1 게이트 인에이블 신호 라인(642a)에 공급한다.
제 6 게이트 프로브 패드(652f)는 제 2 게이트 검사 신호 라인(642b)에 전기적으로 접속되도록 칩 실장 영역(130)의 타측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 2 게이트 검사 신호를 제 2 게이트 인에이블 신호 라인(642b)에 공급한다.
도 9를 도 11과 결부하면, 복수의 데이터 오토 프로브 패드(654)는 제 1 내지 제 4 데이터 프로브 패드(654a, 654b, 654c, 654d)를 포함하여 구성된다.
제 1 데이터 프로브 패드(654a)는 제 1 데이터 인에이블 신호 라인(643a)에 전기적으로 접속되도록 칩 실장 영역(130)의 일측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 1 데이터 인에이블 신호를 제 1 데이터 인에이블 신호 라인(643a)에 공급한다.
제 2 데이터 프로브 패드(654b)는 제 2 데이터 인에이블 신호 라인(643b)에 전기적으로 접속되도록 칩 실장 영역(130)의 일측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 2 데이터 인에이블 신호를 제 2 데이터 인에이블 신호 라인(643b)에 공급한다.
제 3 데이터 프로브 패드(654c)는 제 3 데이터 인에이블 신호 라인(643c)에 전기적으로 접속되도록 칩 실장 영역(130)의 일측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 제 3 데이터 인에이블 신호를 제 3 데이터 인에이블 신호 라인(643c)에 공급한다.
제 4 데이터 프로브 패드(654d)는 데이터 검사 신호 라인(644)에 전기적으로 접속되도록 칩 실장 영역(130)의 타측 외부에 형성되어, 구동 검사 공정시, 오토 프로브로부터 공급되는 데이터 검사 신호를 데이터 검사 신호 라인(644)에 공급한다.
한편, 프로브 패드부(650)는 표시 영역(110)에 형성된 공통 전극(미도시)에 공통 전압을 공급하기 위한 복수의 공통 전압 프로브 패드(656)를 더 포함하여 구성된다. 복수의 공통 전압 프로브 패드(656)는 공통 전극(미도시)에 전기적으로 접속되도록 칩 실장 영역(130)의 양측 외부 각각에 형성되어, 구동 검사 공정시, 공통 전압 라인(CVL)을 통해 오토 프로브로부터 공급되는 공통 전압을 공통 전극에 공급한다.
한편, 도 12는 도 9에 도시된 구동 검사 회로부의 레이아웃을 설명하기 위한 도면이다.
도 12를 도 9 내지 도 11과 결부하여 구동 검사 회로부(640)의 레이아웃을 설명하면 다음과 같다.
본 발명의 제 2 실시 예에 따른 구동 검사 회로부(640)는 게이트 검사 회로 영역(700), 및 데이터 검사 회로 영역(800)을 포함하여 구성된다.
게이트 검사 회로 영역(700)은, 도 13에 도시된 바와 같이, 지그재그 형태를 가지도록 제 1 및 제 2 열에 배치된 복수의 게이트용 박막 트랜지스터(GT)를 포함하여 구성된다.
복수의 게이트용 박막 트랜지스터(GT)는 제 1 내지 제 4 게이트용 게이트 전극(711a, 711b, 711c, 711d), 게이트용 반도체층(712), 복수의 게이트용 소스 전극(713), 및 복수의 게이트용 드레인 전극(714)을 포함하여 구성된다.
제 1 게이트용 게이트 전극(711a)은 칩 실장 영역(630)의 일측 영역에 대응되는 하부 기판(100) 상에 형성된다. 이러한, 제 1 게이트용 게이트 전극(711a)에는, 구동 검사 공정시, 제 1 게이트 인에이블 신호 라인(641a)을 통해 제 1 게이트 인에이블 신호가 공급된다.
제 2 게이트용 게이트 전극(711b)은 칩 실장 영역(630)의 타측 영역에 대응되는 하부 기판(100) 상에 형성된다. 이러한, 제 2 게이트용 게이트 전극(711b)에는, 구동 검사 공정시, 제 2 게이트 인에이블 신호 라인(641b)을 통해 제 2 게이트 인에이블 신호가 공급된다.
제 3 게이트용 게이트 전극(711c)은 제 1 게이트용 게이트 전극(711a)과 인접하도록 칩 실장 영역(630)의 일측 영역에 대응되는 하부 기판(100) 상에 형성된다. 이러한, 제 3 게이트용 게이트 전극(711c)에는, 구동 검사 공정시, 제 3 게이트 인에이블 신호 라인(641c)을 통해 제 3 게이트 인에이블 신호가 공급된다.
제 4 게이트용 게이트 전극(711d)은 제 2 게이트용 게이트 전극(711b)에 인접하도록 칩 실장 영역(630)의 타측 영역에 대응되는 하부 기판(100) 상에 형성된다. 이러한, 제 4 게이트용 게이트 전극(711d)에는, 구동 검사 공정시, 제 4 게이트 인에이블 신호 라인(641d)을 통해 제 4 게이트 인에이블 신호가 공급된다.
제 1 내지 제 4 게이트 인에이블 신호 라인(641a, 641b, 641c, 641d)은 제 1 및 제 2 게이트용 게이트 전극(711a, 711b)과 동시에 형성된다.
복수의 게이트용 반도체층(712) 각각은 제 1 및 제 3 게이트용 게이트 전극(711a, 711c)과 중첩되도록 소정 간격으로 형성되어 제 1 및 제 2 열에 지그재그 형태로 배치됨과 아울러 제 2 및 제 4 게이트용 게이트 전극(711b, 711d)과 중첩되도록 소정 간격으로 형성되어 제 1 및 제 2 열에 지그재그 형태로 배치된다. 이때, 복수의 게이트용 반도체층(712) 각각은 제 1 및 제 2 게이트용 게이트 전극(711a, 711b)을 절연하는 게이트 절연막(미도시) 상에 형성된다.
복수의 게이트용 소스 전극(713) 각각은 제 1 및 제 2 열 각각에 형성된 복수의 게이트용 반도체층(712) 각각의 일측에 중첩되도록 형성된다. 이때, 제 1 및 제 3 게이트용 게이트 전극(711a, 711c) 상에 형성된 복수의 게이트용 소스 전극(713) 각각에는 제 1 게이트 검사 신호 라인(642a)을 통해 제 1 게이트 검사 신호가 공급된다. 그리고, 제 2 및 제 4 게이트용 게이트 전극(711b, 711d) 상에 형성된 복수의 게이트용 소스 전극(713) 각각에는 제 2 게이트 검사 신호 라인(642b)을 통해 제 2 게이트 검사 신호가 공급된다.
복수의 게이트용 드레인 전극(714) 각각은 복수의 게이트용 소스 전극(713) 각각과 소정 간격 이격되도록 복수의 게이트용 반도체층(712) 각각의 타측에 중첩되도록 형성된다. 제 1 열에 형성된 복수의 게이트용 드레인 전극(714) 각각은 홀수번째 제 1 및 제 2 게이트 출력 패드(GOP1, GOP2)를 통해 홀수번째 게이트 라인(GL1, GL3 내지 GLm-1)에 전기적으로 접속되고, 제 2 열에 형성된 복수의 게이트용 드레인 전극(714) 각각은 짝수번째 제 1 및 제 2 게이트 출력 패드(GOP1, GOP2)를 통해 짝수번째 게이트 라인(GL2, GL4 내지 GLm)에 전기적으로 접속된다.
이와 같은 구성을 가지는 복수의 게이트용 박막 트랜지스터(GT)는 게이트 검사 회로 영역(700)의 제 1 및 제 2 열에 배치되는 위치에 따라 복수의 제 1 및 제 2 게이트용 박막 트랜지스터(GT1, GT2)로 구분될 수 있다.
복수의 제 1 게이트용 박막 트랜지스터(GT1)는 제 1 및 제 2 게이트용 게이트 전극(711a, 711b)의 상부에 대응되는 게이트 검사 회로 영역(700)의 제 1 열에 배치되어 제 1 및 제 2 게이트 인에이블 신호에 따라 스위칭되어 홀수번째 게이트 라인(GL1, GL3 내지 GLm-1)에 제 1 및 제 2 게이트 검사 신호를 공급한다.
복수의 제 2 게이트용 박막 트랜지스터(GT2)는 제 3 및 제 4 게이트용 게이트 전극(711c, 711d)의 상부에 대응되는 게이트 검사 회로 영역(700)의 제 2 열에 배치되어 제 2 및 제 4 게이트 인에이블 신호에 따라 짝수번째 게이트 라인(GL2, GL4 내지 GLm)에 제 2 및 제 4 게이트 검사 신호를 공급한다.
한편, 칩 실장 영역(130)의 내부에서 게이트 검사 회로 영역(700)이 차지하는 면적을 최대한 줄이기 위하여, 인접한 게이트용 박막 트랜지스터(GT)는 서로 다른 구조를 가지도록 형성된다. 즉, 홀수번째 게이트용 박막 트랜지스터(GT1)의 게이트용 소스 전극(713)과 짝수번째 게이트용 박막 트랜지스터(GT2)의 게이트용 소스 전극(713)은 서로 인접하도록 형성된다.
상술한 게이트 검사 회로 영역(700)은 칩 실장 영역(630)의 일측 영역에 형성된 제 1 게이트 검사 회로 영역, 및 칩 실장 영역(630)의 타측 영역에 형성된 제 2 게이트 검사 회로 영역으로 구분될 수 있다.
제 1 게이트 검사 회로 영역은 복수의 게이트 라인(GL1 내지 GLm) 중에서 제 1 게이트 라인군, 즉 제 1 내지 제 m/2 게이트 라인(GL1 내지 GLm/2)에 제 1 게이트 검사 신호를 공급하는 제 1 및 제 2 복수의 게이트용 박막 트랜지스터(GT1, GT2)를 포함하여 구성된다.
제 2 게이트 검사 회로 영역은 복수의 게이트 라인(GL1 내지 GLm) 중에서 나머지 제 2 게이트 라인군에, 즉 제 m/2+1 내지 제 m 게이트 라인(GLm/2+1 내지 GLm)에 제 2 게이트 검사 신호를 공급하는 제 1 및 제 2 복수의 게이트용 박막 트랜지스터(GT1, GT2)를 포함하여 구성된다.
한편, 게이트 검사 회로 영역(700)은 제 1 및 제 2 게이트 신호 공급부(715, 716)를 더 포함하여 구성된다.
제 1 게이트 신호 공급부(715)는 제 1 및 제 3 게이트용 게이트 전극(711a, 711c) 상에 형성된 복수의 게이트용 소스 전극(713)에 제 1 게이트 검사 신호를 공급한다. 이를 위해, 제 1 게이트 신호 공급부(715)는 제 1 신호용 게이트 전극(715a), 복수의 제 1 소스 전극 배선(715b), 제 1 접속 전극(715c), 복수의 제 1 및 제 2 컨택부(715d, 315e)를 포함하여 구성된다.
제 1 신호용 게이트 전극(715a)은 제 3 게이트용 게이트 전극(711c)에 인접하도록 나란하게 형성된다. 이러한, 제 1 신호용 게이트 전극(715a)에는, 구동 검사 공정시, 제 1 게이트 검사 신호 라인(642a)을 통해 제 1 게이트 검사 신호가 공급된다. 여기서, 제 1 신호용 게이트 전극(715a), 제 1 게이트 검사 신호 라인(642a)은 제 1 게이트용 게이트 전극(711a)과 동시에 형성된다.
복수의 제 1 소스 전극 배선(715b) 각각은 제 1 및 제 3 게이트용 게이트 전극(711a, 711c) 상에 형성된 복수의 게이트용 소스 전극(713) 각각으로부터 제 1 신호용 게이트 전극(715a)에 중첩되도록 연장되어 형성된다. 복수의 제 1 소스 전극 배선(715b)은 복수의 게이트용 소스 전극(713) 및 복수의 게이트용 드레인 전극(714)과 동시에 형성된다.
제 1 접속 전극(715c)은 복수의 제 1 소스 전극 배선(715b) 및 제 1 신호용 게이트 전극(715a)과 중첩되도록 형성된다. 이때, 제 1 접속 전극(715c)은 투명 도전성 재질로 형성된다.
복수의 제 1 컨택부(715d) 각각은 제 1 신호용 게이트 전극(715a)과 제 1 접속 전극(715c)을 전기적으로 접속시킨다. 즉, 복수의 제 1 컨택부(715d) 각각은 제 1 신호용 게이트 전극(715a) 상에 형성된 게이트 절연막과 복수의 제 1 소스 전극 배선(715b)을 보호하는 보호막(미도시)의 소정 부분이 제거되도록 형성되어 보호막 상에 형성되는 제 1 접속 전극(715c)이 제 1 신호용 게이트 전극(715a)에 전기적으로 접속되도록 한다. 이에 따라, 제 1 신호용 게이트 전극(715a)에 공급되는 제 1 게이트 검사 신호는 복수의 제 1 컨택부(715d)를 통해 제 1 접속 전극(715c)에 공급된다.
복수의 제 2 컨택부(715e) 각각은 복수의 제 1 소스 전극 배선(715b) 각각과 제 1 접속 전극(715c)을 전기적으로 접속시킨다. 즉, 복수의 제 2 컨택부(715e) 각각은 보호막의 소정 부분이 제거되도록 형성되어 보호막 상에 형성되는 제 1 접속 전극(715c)이 복수의 제 1 소스 전극 배선(715b) 각각에 전기적으로 접속되도록 한다. 이에 따라, 복수의 제 1 컨택부(715d)를 통해 제 1 접속 전극(715c)에 공급된 제 1 게이트 검사 신호는 제 2 컨택부(715e) 및 제 1 소스 전극 배선(715b)을 통해 제 1 및 제 3 게이트용 게이트 전극(711a, 711c) 상에 형성된 복수의 게이트용 소스 전극(713)에 공급된다.
제 2 게이트 신호 공급부(716)는 제 2 및 제 4 게이트용 게이트 전극(711b, 711d) 상에 형성된 복수의 게이트용 소스 전극(713)에 제 2 게이트 검사 신호를 공급한다. 이를 위해, 제 2 게이트 신호 공급부(716)는 제 2 신호용 게이트 전극(716a), 복수의 제 2 소스 전극 배선(716b), 제 2 접속 전극(716c), 복수의 제 3 및 제 4 컨택부(716d, 316e)를 포함하여 구성된다. 이러한 구성을 가지는 제 2 게이트 신호 공급부(716)는 제 4 게이트용 게이트 전극(711d)에 인접하도록 형성되어, 구동 검사 공정시, 제 2 게이트 검사 신호 라인(642b)을 통해 공급되는 제 2 게이트 검사 신호를 제 2 및 제 4 게이트용 게이트 전극(711b, 711d) 상에 형성된 복수의 게이트용 소스 전극(713)에 공급하는 것을 제외하고는 동일한 구조를 가지므로 이들에 대한 상세한 설명은 도 13 및 제 1 게이트 신호 공급부(715)에 대한 설명으로 대신하기로 한다.
도 12에서, 데이터 검사 회로 영역(800)은, 도 14에 도시된 바와 같이, 지그재그 형태를 가지도록 제 1 내지 제 3 열에 배치된 복수의 데이터용 박막 트랜지스터(DT)를 포함하여 구성된다.
복수의 데이터용 박막 트랜지스터(DT)는 제 1 내지 제 3 데이터용 게이트 전극(811a, 811b, 811c), 복수의 데이터용 반도체층(812), 복수의 데이터용 소스 전극(813), 및 복수의 데이터용 드레인 전극(814)을 포함하여 구성된다.
제 1 데이터용 게이트 전극(811a)은 칩 실장 영역(630)의 중간 영역에 대응되는 하부 기판(100) 상에 형성된다. 이러한, 제 1 데이터용 게이트 전극(811a)에는, 구동 검사 공정시, 제 1 데이터 인에이블 신호 라인(643a)을 통해 제 1 데이터 인에이블 신호가 공급된다. 여기서, 제 1 데이터 인에이블 신호 라인(643a)은 제 1 데이터용 게이트 전극(811a)과 동시에 형성된다.
제 2 데이터용 게이트 전극(811b)은 제 1 데이터용 게이트 전극(811a)에 인접하도록 하부 기판(100) 상에 형성된다. 이러한, 제 2 데이터용 게이트 전극(811b)에는, 구동 검사 공정시, 제 2 데이터 인에이블 신호 라인(643b)을 통해 제 2 데이터 인에이블 신호가 공급된다. 여기서, 제 2 데이터 인에이블 신호 라인(643b)은 제 1 및 제 2 데이터용 게이트 전극(811a, 811b)과 동시에 형성된다.
제 3 데이터용 게이트 전극(811c)은 제 2 데이터용 게이트 전극(811b)에 인접하도록 하부 기판(100) 상에 형성된다. 이러한, 제 3 데이터용 게이트 전극(811c)에는, 구동 검사 공정시, 제 3 데이터 인에이블 신호 라인(643c)을 통해 제 3 데이터 인에이블 신호가 공급된다. 여기서, 제 3 데이터 인에이블 신호 라인(643c)은 제 1 내지 제 3 데이터용 게이트 전극(811a, 811b, 811c)과 동시에 형성된다.
복수의 데이터용 반도체층(812) 각각은 제 1 내지 제 3 데이터용 게이트 전극(811a, 811b, 811c) 각각과 중첩되도록 소정 간격으로 형성된다. 이에 따라, 복수의 데이터용 반도체층(812)은 제 1 내지 제 3 데이터용 게이트 전극(811a, 811b, 811c) 각각의 길이 방향에 대응되는 제 1 내지 제 3 열에 지그재그 형태로 배치된다. 이때, 복수의 데이터용 반도체층(812) 각각은 제 1 내지 제 3 데이터용 게이트 전극(811a, 811b, 811c)을 절연하는 게이트 절연막(미도시) 상에 형성된다.
복수의 데이터용 소스 전극(813) 각각은 제 1 내지 제 3 데이터용 게이트 전극(811a, 811b, 811c) 각각에 형성된 복수의 데이터용 반도체층(812) 각각의 일측에 중첩되도록 형성된다. 이러한, 복수의 데이터용 소스 전극(813) 각각에는 데이터 검사 신호 라인(644)을 통해 데이터 검사 신호가 공급된다.
복수의 데이터용 드레인 전극(814) 각각은 복수의 데이터용 소스 전극(813) 각각과 소정 간격 이격되도록 복수의 데이터용 반도체층(812) 각각의 타측에 중첩되도록 형성된다. 제 1 데이터용 게이트 전극(811a) 상에 형성된 복수의 데이터용 드레인 전극(814) 각각은 3i-2(단, i는 자연수)번째 데이터 출력 패드(DOP)를 통해 3i-2번째 데이터 라인(DL1, DL4, DL7, 내지 DLn-2)에 전기적으로 접속된다. 또한, 제 2 데이터용 게이트 전극(811b) 상에 형성된 복수의 데이터용 드레인 전극(814) 각각은 3i-1번째 데이터 출력 패드(DOP)를 통해 3i-1번째 데이터 라인(DL2, DL5, DL8, 내지 DLn-1)에 전기적으로 접속된다. 그리고, 제 3 데이터용 게이트 전극(811c) 상에 형성된 복수의 데이터용 드레인 전극(814) 각각은 3i번째 데이터 출력 패드(DOP)를 통해 3i번째 데이터 라인(DL3, DL6, DL9, 내지 DLn)에 전기적으로 접속된다.
이와 같은 구성을 가지는 복수의 데이터용 박막 트랜지스터(DT)는 데이터 검사 회로 영역(800)의 제 1 내지 제 3 열에 배치되는 위치에 따라 제 1 내지 제 3 데이터용 박막 트랜지스터(DT1, DT2, DT3)로 구분될 수 있다.
복수의 제 1 데이터용 박막 트랜지스터(DT1)는 데이터 검사 회로 영역(800)의 제 1 열에 배치되어 제 1 데이터용 게이트 전극(811a)에 공급되는 제 1 데이터 인에이블 신호에 따라 스위칭되어 3i-2번째 데이터 라인(DL1, DL4, DL7, 내지 DLn-2)에 데이터 검사 신호를 공급한다.
복수의 제 2 데이터용 박막 트랜지스터(DT2)는 데이터 검사 회로 영역(800)의 제 2 열에 배치되어 제 2 데이터용 게이트 전극(811b)에 공급되는 제 2 데이터 인에이블 신호에 따라 스위칭되어 3i-1번째 데이터 라인(DL2, DL5, DL8, 내지 DLn-1)에 데이터 검사 신호를 공급한다.
복수의 제 3 데이터용 박막 트랜지스터(DT3)는 데이터 검사 회로 영역(800)의 제 3 열에 배치되어 제 3 데이터용 게이트 전극(811c)에 공급되는 제 3 데이터 인에이블 신호에 따라 스위칭되어 3i번째 데이터 라인(DL3, DL6, DL9, 내지 DLn)에 데이터 검사 신호를 공급한다.
한편, 칩 실장 영역(130)의 내부에서 데이터 검사 회로 영역(800)이 차지하는 면적을 최대한 줄이기 위하여, 인접한 데이터용 박막 트랜지스터(DT)는 서로 다른 구조를 가지도록 형성된다. 즉, 제 1 내지 제 3 데이터용 박막 트랜지스터(DT1, DT2, DT3) 중 적어도 하나의 데이터용 소스 전극(813)은 나머지 데이터용 소스 전극(813)에 인접하도록 형성된다.
한편, 데이터 검사 회로 영역(800)은 데이터 신호 공급부(815)를 더 포함하여 구성된다.
데이터 신호 공급부(815)는 데이터 검사 회로 영역(800)에 형성된 복수의 데이터용 소스 전극(813), 즉 복수의 제 1 내지 제 3 데이터용 박막 트랜지스터(DT1, DT2, DT3) 각각의 소스 전극에 데이터 검사 신호를 공급한다. 이를 위해, 데이터 신호 공급부(815)는 제 3 신호용 게이트 전극(815a), 복수의 제 3 소스 전극 배선(815b), 제 3 접속 전극(815c), 복수의 제 5 및 제 6 컨택부(815d, 415e)를 포함하여 구성된다.
제 3 신호용 게이트 전극(815a)은 제 3 데이터용 게이트 전극(811c)에 인접하도록 나란하게 형성된다. 이러한, 제 3 신호용 게이트 전극(815a)에는, 구동 검사 공정시, 데이터 검사 신호 라인(644)을 통해 데이터 검사 신호가 공급된다. 여기서, 제 3 신호용 게이트 전극(815a), 및 데이터 검사 신호 라인(644)은 제 1 내지 제 3 데이터용 게이트 전극(811a, 811b, 811c)과 동시에 형성된다.
복수의 제 3 소스 전극 배선(815b) 각각은 복수의 데이터용 소스 전극(813) 각각으로부터 제 3 신호용 게이트 전극(815a)에 중첩되도록 연장되어 형성된다. 복수의 제 3 소스 전극 배선(815b)은 복수의 데이터용 소스 전극(813) 및 복수의 데이터용 드레인 전극(814)과 동시에 형성된다.
제 3 접속 전극(815c)은 복수의 제 3 소스 전극 배선(815b) 및 제 3 신호용 게이트 전극(815a)과 중첩되도록 형성된다. 이때, 제 3 접속 전극(815c)은 투명 도전성 재질로 형성된다.
복수의 제 5 컨택부(815d) 각각은 제 3 신호용 게이트 전극(815a)과 제 3 접속 전극(815c)을 전기적으로 접속시킨다. 즉, 복수의 제 5 컨택부(815d) 각각은 제 3 신호용 게이트 전극(815a) 상에 형성된 게이트 절연막과 복수의 제 3 소스 전극 배선(815b)을 보호하는 보호막(미도시)의 소정 부분이 제거되도록 형성되어 보호막 상에 형성되는 제 3 접속 전극(815c)이 제 3 신호용 게이트 전극(815a)에 전기적으로 접속되도록 한다. 이에 따라, 제 3 신호용 게이트 전극(815a)에 공급되는 데이터 검사 신호는 복수의 제 5 컨택부(815d)를 통해 제 3 접속 전극(815c)에 공급된다.
복수의 제 6 컨택부(815e) 각각은 복수의 제 3 소스 전극 배선(815b) 각각과 제 3 접속 전극(815c)을 전기적으로 접속시킨다. 즉, 복수의 제 6 컨택부(815e) 각각은 보호막의 소정 부분이 제거되도록 형성되어 보호막 상에 형성되는 제 3 접속 전극(815c)이 복수의 제 3 소스 전극 배선(815b) 각각에 전기적으로 접속되도록 한다. 이에 따라, 복수의 제 5 컨택부(815d)를 통해 제 3 접속 전극(815c)에 공급된 데이터 검사 신호는 제 6 컨택부(815e) 및 제 1 소스 전극 배선(815b)을 통해 복수의 데이터용 소스 전극(813) 각각에 공급된다.
한편, 도 12에서, 하부 기판(100)은 게이트 검사 회로 영역(700) 및 데이터 검사 회로 영역(800)에 게이트 인에이블 신호, 게이트 검사 신호, 데이터 인에이블 신호, 및 데이터 검사 신호를 공급하기 위한 프로브 패드 형성 영역(900)을 더 포함하여 구성된다.
프로브 패드 형성 영역(950)은 제 1 내지 제 6 게이트 프로브 패드(652a, 652b, 652c, 652d, 652e, 652f), 제 1 내지 제 4 데이터 프로브 패드(654a, 654b, 654c, 654d)를 포함하여 구성된다.
제 1 게이트 프로브 패드(652a)는 제 1 게이트 인에이블 신호 라인(641a)에 전기적으로 접속되는 프로브용 게이트 전극, 프로브용 게이트 전극에 중첩되도록 형성된 프로브 접속 패드, 및 프로브용 게이트 전극을 프로브 접속 패드에 전기적으로 접속시키는 복수의 컨택홀을 포함하여 구성된다. 이러한 구성을 가지는 제 1 게이트 프로브 패드(652a)는 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 제 1 게이트 인에이블 신호를 제 1 게이트 인에이블 신호 라인(641a)에 공급한다.
이와 마찬가지로, 제 2 내지 제 4 게이트 프로브 패드(652b, 652c, 652d) 각각은 제 1 게이트 프로브 패드(652a)와 동일한 구조를 가지도록 형성되어, 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 제 2 내지 제 4 게이트 인에이블 신호를 제 2 내지 제 4 게이트 인에이블 신호 라인(641b, 641c, 641d)에 공급한다.
제 5 게이트 프로브 패드(652e)는 제 1 게이트 프로브 패드(652a)와 동일한 구조를 가지도록 형성되어, 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 제 1 게이트 검사 신호를 제 1 게이트 검사 신호 라인(642a)에 공급한다.
이와 마찬가지로, 제 6 게이트 프로브 패드(652f)는 제 1 게이트 프로브 패드(652a)와 동일한 구조를 가지도록 형성되어, 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 제 2 게이트 검사 신호를 제 2 게이트 검사 신호 라인(642b)에 공급한다.
제 1 데이터 프로브 패드(654a) 역시 제 1 게이트 프로브 패드(652a)와 동일한 구조를 가지도록 형성되어, 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 제 1 데이터 인에이블 신호를 제 1 데이터 인에이블 신호 라인(643a)에 공급한다.
이와 마찬가지로, 제 2 및 제 3 데이터 프로브 패드(654b, 564c) 역시 제 1 게이트 프로브 패드(652a)와 동일한 구조를 가지도록 형성되어, 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 제 2 및 제 3 데이터 인에이블 신호를 제 2 및 제 3 데이터 인에이블 신호 라인(643b, 643c)에 공급한다.
제 4 데이터 프로브 패드(654d) 역시 제 1 게이트 프로브 패드(652a)와 동일한 구조를 가지도록 형성되어, 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 데이터 검사 신호를 데이터 검사 신호 라인(644)에 공급한다.
한편, 프로브 패드 형성 영역(900)는 표시 영역(110)에 형성된 공통 전극(미도시)에 공통 전압을 공급하기 위한 복수의 공통 전압 프로브 패드(656)를 더 포함하여 구성되며, 복수의 공통 전압 프로브 패드(656) 역시 제 1 게이트 프로브 패드(652a)와 동일한 구조를 가지도록 형성되어 프로브 접속 패드에 접속되는 오토 프로브로부터 공급되는 공통 전압을 공통 전압 라인(CVL)에 공급한다.
상술한 본 발명의 실시 예에 따른 디스플레이 장치는 칩 실장 영역(130)에 형성되는 복수의 출력 패드를 지그재그 형태를 가지도록 적어도 2열로 배치하여 복수의 출력 패드(OPP)의 피치를 감소시킴으로써 칩 실장 영역(130)에 실장될 구동 집적회로(200)의 크기를 감소시킬 수 있다.
또한, 본 발명의 실시 예에 따른 디스플레이 장치는 칩 실장 영역(130)의 내부에 지그재그 형태를 가지도록 적어도 2열로 배치된 복수의 게이트용 및 데이터용 박막 트랜지스터(GT, DT)를 포함하여 구성되는 구동 검사 회로부(140)를 형성함으로써 구동 집적회로(200)의 크기가 점점 감소(Shrink) 되더라도 구동 검사를 수행할 수 있다.
한편, 상술한 본 발명의 실시 예에 따른 디스플레이 장치에서 화소(P)는 광투과율을 조절하여 소정의 화상을 표시하는 액정셀인 것으로 설명하였으나, 이에 한정되지 않고, 화소(P)에 형성되는 적어도 하나의 박막 트랜지스터(T)를 통해 데이터 라인(DL)으로부터 공급되는 데이터 신호에 대응되는 전류에 따라 발광함으로써 화상을 표시하는 발광셀이 될 수도 있다. 이에 따라, 구동 검사 회로(140)는 발광셀로 구성되는 화소(P)의 구동 검사를 수행하기 위한 신호를 각 화소(P)에 공급할 수 있도록 상술한 본 발명의 기술적 사상의 범위 내에서 변경될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 표시 영역 120: 비표시 영역
130: 칩 실장 영역 140: 구동 검사 회로부
150: 프로브 패드부 200: 구동 집적회로
300, 700: 게이트 검사 회로 영역 400, 800: 데이터 검사 회로 영역

Claims (16)

  1. 복수의 게이트 라인과 복수의 데이터 라인에 의해 마련되는 화소 영역에 형성된 복수의 화소를 가지는 표시 영역;
    상기 표시 영역의 주변에 마련되는 비표시 영역;
    상기 비표시 영역에 마련되며, 복수의 게이트 라인과 복수의 데이터 라인을 구동하여 상기 복수의 화소에 소정의 화상을 표시하기 위한 구동 집적회로가 실장되는 칩 실장 영역; 및
    상기 칩 실장 영역의 내부에 형성되며, 적어도 하나의 게이트 인에이블 신호에 따라 복수의 게이트 라인에 적어도 하나의 게이트 검사 신호를 공급하기 위한 복수의 게이트용 박막 트랜지스터와, 적어도 하나의 데이터 인에이블 신호에 따라 복수의 데이터 라인에 적어도 하나의 데이터 검사 신호를 공급하기 위한 복수의 데이터용 박막 트랜지스터를 포함하는 구동 검사 회로부를 포함하며,
    상기 복수의 게이트용 및 데이터용 박막 트랜지스터 각각은 지그재그 형태를 가지도록 적어도 2열로 배치된 것을 특징으로 하는 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 복수의 데이터용 박막 트랜지스터 각각은 지그재그 형태를 가지도록 제 1 내지 제 3 열에 배치되며,
    상기 제 1 열에 배치되어 상기 데이터 인에이블 신호에 따라 상기 복수의 화소 중에서 제 1 화소들에 제 1 데이터 검사 신호를 공급하는 복수의 제 1 데이터용 박막 트랜지스터;
    상기 제 2 열에 배치되어 상기 데이터 인에이블 신호에 따라 상기 복수의 화소 중에서 제 2 화소들에 제 2 데이터 검사 신호를 공급하는 복수의 제 2 데이터용 박막 트랜지스터; 및
    상기 제 3 열에 배치되어 상기 데이터 인에이블 신호에 따라 상기 복수의 화소 중에서 나머지 제 3 화소들에 제 3 데이터 검사 신호를 공급하는 복수의 제 3 데이터용 박막 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 복수의 게이트용 박막 트랜지스터 각각은 지그재그 형태를 가지도록 제 1 및 제 2 열에 배치되며,
    상기 제 1 열에 배치되어 상기 게이트 인에이블 신호에 따라 복수의 게이트 라인 중에서 제 1 게이트 라인군에 제 1 게이트 검사 신호를 공급하는 복수의 제 1 게이트용 박막 트랜지스터; 및
    상기 제 2 열에 배치되어 상기 게이트 인에이블 신호에 따라 복수의 게이트 라인 중에서 나머지 제 2 게이트 라인군에 제 2 게이트 검사 신호를 공급하는 복수의 제 2 게이트용 박막 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 디스플레이 장치.
  4. 제 1 항에 있어서,
    상기 복수의 데이터용 박막 트랜지스터 각각은 지그재그 형태를 가지도록 제 1 내지 제 3 열에 배치되며,
    상기 제 1 열에 배치되어 제 1 데이터 인에이블 신호에 따라 상기 복수의 화소 중에서 제 1 화소들에 상기 데이터 검사 신호를 공급하는 복수의 제 1 데이터용 박막 트랜지스터;
    상기 제 2 열에 배치되어 제 2 데이터 인에이블 신호에 따라 상기 복수의 화소 중에서 제 2 화소들에 상기 데이터 검사 신호를 공급하는 복수의 제 2 데이터용 박막 트랜지스터; 및
    상기 제 3 열에 배치되어 제 3 데이터 인에이블 신호에 따라 상기 복수의 화소 중에서 나머지 제 3 화소들에 상기 데이터 검사 신호를 공급하는 복수의 제 3 데이터용 박막 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 디스플레이 장치.
  5. 제 1 항에 있어서,
    상기 복수의 게이트용 박막 트랜지스터 각각은 지그재그 형태를 가지도록 제 1 및 제 2 열에 배치되며,
    상기 제 1 열에 배치되어 제 1 게이트 인에이블 신호에 따라 복수의 게이트 라인 중에서 제 1 게이트 라인군에 상기 게이트 검사 신호를 공급하는 복수의 제 1 게이트용 박막 트랜지스터; 및
    상기 제 2 열에 배치되어 제 2 게이트 인에이블 신호에 따라 복수의 게이트 라인 중에서 나머지 제 2 게이트 라인군에 상기 게이트 검사 신호를 공급하는 복수의 제 2 게이트용 박막 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 디스플레이 장치.
  6. 제 1 항에 있어서,
    상기 칩 실장 영역의 외부에 형성된 프로브 패드부를 더 포함하여 구성되며,
    상기 프로브 패드부는,
    상기 복수의 게이트용 박막 트랜지스터에 상기 적어도 하나의 게이트 검사 신호와 상기 적어도 하나의 게이트 인에이블 신호를 공급하기 위한 복수의 게이트 프로브 패드; 및
    상기 복수의 데이터용 박막 트랜지스터에 적어도 하나의 데이터 검사 신호와 적어도 하나의 데이터 인에이블 신호를 공급하기 위한 복수의 데이터 프로브 패드를 포함하여 구성되는 것을 특징으로 하는 디스플레이 장치.
  7. 제 1 항에 있어서,
    상기 구동 검사 회로부는,
    지그재그 형태를 가지도록 제 1 내지 제 3 열에 배치된 상기 복수의 데이터용 박막 트랜지스터를 포함하는 데이터 검사 회로 영역; 및
    지그재그 형태를 가지도록 제 1 및 제 2 열에 배치된 상기 복수의 게이트용 박막 트랜지스터를 포함하는 게이트 검사 회로 영역을 포함하여 구성되는 것을 특징으로 하는 디스플레이 장치.
  8. 제 7 항에 있어서,
    상기 복수의 데이터용 박막 트랜지스터는,
    상기 데이터 인에이블 신호가 공급되는 데이터용 게이트 전극;
    상기 제 1 내지 제 3 열에 지그재그 형태로 배치되도록 상기 데이터용 게이트 전극 상에 소정 간격으로 형성된 복수의 데이터용 반도체층;
    상기 제 1 내지 제 3 열 각각에 형성된 상기 복수의 데이터용 반도체층 각각의 일측에 중첩되도록 형성되어 상기 적어도 하나의 데이터 검사 신호가 공급되는 복수의 데이터용 소스 전극; 및
    상기 소스 전극과 소정 간격 이격되도록 상기 복수의 데이터용 반도체층 각각의 타측에 중첩되도록 형성되어 상기 데이터 라인에 접속된 복수의 데이터용 드레인 전극을 포함하여 구성되는 것을 특징으로 하는 디스플레이 장치.
  9. 제 8 항에 있어서,
    상기 데이터 검사 회로 영역은,
    상기 제 1 열에 형성된 상기 복수의 소스 전극에 제 1 데이터 검사 신호를 공급하기 위한 제 1 신호 공급부;
    상기 제 2 열에 형성된 상기 복수의 소스 전극에 제 2 데이터 검사 신호를 공급하기 위한 제 2 신호 공급부; 및
    상기 제 3 열에 형성된 상기 복수의 소스 전극에 제 3 데이터 검사 신호를 공급하기 위한 제 3 신호 공급부를 더 포함하여 구성되는 것을 특징으로 하는 디스플레이 장치.
  10. 제 7 항에 있어서,
    상기 복수의 데이터용 박막 트랜지스터는,
    상기 제 1 내지 제 3 열에 대응되도록 소정 간격으로 형성되어 각기 다른 제 1 내지 제 3 데이터 인에이블 신호가 공급되는 제 1 내지 제 3 데이터용 게이트 전극;
    상기 제 1 내지 제 3 열에 지그재그 형태로 배치되도록 상기 제 1 내지 제 3 데이터용 게이트 전극 각각 상에 소정 간격으로 형성된 복수의 데이터용 반도체층;
    상기 복수의 데이터용 반도체층 각각의 일측에 중첩되도록 형성되어 상기 데이터 검사 신호가 공급되는 복수의 데이터용 소스 전극; 및
    상기 소스 전극과 소정 간격 이격되도록 상기 복수의 데이터용 반도체층 각각의 타측에 중첩되도록 형성되어 상기 데이터 라인에 접속된 복수의 데이터용 드레인 전극을 포함하여 구성되는 것을 특징으로 하는 디스플레이 장치.
  11. 제 10 항에 있어서,
    상기 데이터 검사 회로 영역은 상기 제 1 내지 제 3 열에 형성된 상기 복수의 소스 전극에 상기 데이터 검사 신호를 동시에 공급하기 위한 신호 공급부를 더 포함하여 구성되는 것을 특징으로 하는 디스플레이 장치.
  12. 제 7 항에 있어서,
    상기 복수의 게이트용 박막 트랜지스터는,
    상기 게이트 인에이블 신호가 공급되는 게이트용 게이트 전극;
    상기 제 1 및 제 2 열에 지그재그 형태로 배치되도록 상기 게이트용 게이트 전극 상에 소정 간격으로 형성된 복수의 게이트용 반도체층;
    상기 제 1 및 제 2 열 각각에 형성된 상기 복수의 게이트용 반도체층 각각의 일측에 중첩되도록 형성되어 상기 적어도 하나의 게이트 검사 신호가 공급되는 복수의 소스 전극; 및
    상기 소스 전극과 소정 간격 이격되도록 상기 복수의 게이트용 반도체층 각각의 타측에 중첩되도록 형성되어 상기 게이트 라인에 접속된 복수의 드레인 전극을 포함하여 구성되는 것을 특징으로 하는 디스플레이 장치.
  13. 제 12 항에 있어서,
    상기 게이트 검사 회로 영역은,
    상기 제 1 열에 형성된 상기 복수의 소스 전극에 제 1 게이트 검사 신호를 공급하기 위한 제 1 신호 공급부; 및
    상기 제 2 열에 형성된 상기 복수의 소스 전극에 제 2 게이트 검사 신호를 공급하기 위한 제 2 신호 공급부를 더 포함하여 구성되는 것을 특징으로 하는 디스플레이 장치.
  14. 제 7 항에 있어서,
    상기 복수의 게이트용 박막 트랜지스터는,
    상기 제 1 및 제 2 열에 대응되도록 소정 간격으로 형성되어 서로 다른 제 1 및 제 2 게이트 인에이블 신호가 공급되는 제 1 및 제 2 게이트용 게이트 전극;
    상기 제 1 및 제 2 열에 지그재그 형태로 배치되도록 상기 제 1 및 제 2 게이트용 게이트 전극 각각 상에 소정 간격으로 형성된 복수의 게이트용 반도체층;
    상기 복수의 게이트용 반도체층 각각의 일측에 중첩되도록 형성되어 상기 게이트 검사 신호가 공급되는 복수의 소스 전극; 및
    상기 소스 전극과 소정 간격 이격되도록 상기 복수의 게이트용 반도체층 각각의 타측에 중첩되도록 형성되어 상기 게이트 라인에 접속된 복수의 드레인 전극을 포함하여 구성되는 것을 특징으로 하는 디스플레이 장치.
  15. 제 14 항에 있어서,
    상기 게이트 검사 회로 영역은 상기 제 1 및 제 2 열에 형성된 상기 복수의 소스 전극에 상기 게이트 검사 신호를 동시에 공급하기 위한 신호 공급부를 더 포함하여 구성되는 것을 특징으로 하는 디스플레이 장치.
  16. 제 12 항 또는 제 14 항에 있어서,
    상기 제 1 열에 형성된 드레인 전극 각각은 복수의 게이트 라인 중에서 홀수번째 게이트 라인에 접속되고,
    상기 제 2 열에 형성된 드레인 전극 각각은 복수의 게이트 라인 중에서 짝수번째 게이트 라인에 접속되는 것을 특징으로 하는 디스플레이 장치.
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140076660A (ko) * 2012-12-11 2014-06-23 엘지디스플레이 주식회사 액정표시장치 및 그 구동방법
KR20140083633A (ko) * 2012-12-26 2014-07-04 엘지디스플레이 주식회사 터치 스크린 일체형 디스플레이 장치와 터치 패널의 검사 방법
KR20150030833A (ko) * 2013-09-12 2015-03-23 엘지디스플레이 주식회사 액정 디스플레이 장치와 이의 구동 방법
KR20150115618A (ko) * 2014-04-02 2015-10-14 삼성디스플레이 주식회사 표시 패널 및 이를 포함하는 표시 장치
KR20160082555A (ko) * 2014-12-26 2016-07-08 엘지디스플레이 주식회사 디스플레이 장치
KR20160081782A (ko) * 2014-12-31 2016-07-08 엘지디스플레이 주식회사 인셀 터치 액정 디스플레이 장치
KR20160093133A (ko) * 2015-01-28 2016-08-08 엘지디스플레이 주식회사 게이트 드라이브 집적회로 및 이를 포함하는 표시 장치
KR20160099985A (ko) * 2015-02-13 2016-08-23 삼성디스플레이 주식회사 구동 칩 및 구동 칩을 포함하는 표시 장치
KR20170093316A (ko) * 2016-02-04 2017-08-16 삼성디스플레이 주식회사 표시 장치
KR20180138251A (ko) * 2017-06-19 2018-12-31 삼성디스플레이 주식회사 표시 장치
US10325534B2 (en) 2015-04-10 2019-06-18 Samsung Display Co., Ltd. Display device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109102772B (zh) * 2017-06-20 2023-11-21 昆山国显光电有限公司 驱动电路板和显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030030470A (ko) * 2001-10-11 2003-04-18 삼성전자주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR20060093768A (ko) * 2005-02-22 2006-08-25 삼성전자주식회사 박막트랜지스터 기판의 검사방법
KR20070010567A (ko) * 2005-07-19 2007-01-24 삼성전자주식회사 액정 표시 패널 및 이의 검사 방법과 이의 제조방법
JP2009092695A (ja) * 2007-10-03 2009-04-30 Toshiba Matsushita Display Technology Co Ltd 液晶表示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030030470A (ko) * 2001-10-11 2003-04-18 삼성전자주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR20060093768A (ko) * 2005-02-22 2006-08-25 삼성전자주식회사 박막트랜지스터 기판의 검사방법
KR20070010567A (ko) * 2005-07-19 2007-01-24 삼성전자주식회사 액정 표시 패널 및 이의 검사 방법과 이의 제조방법
JP2009092695A (ja) * 2007-10-03 2009-04-30 Toshiba Matsushita Display Technology Co Ltd 液晶表示装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140076660A (ko) * 2012-12-11 2014-06-23 엘지디스플레이 주식회사 액정표시장치 및 그 구동방법
KR20140083633A (ko) * 2012-12-26 2014-07-04 엘지디스플레이 주식회사 터치 스크린 일체형 디스플레이 장치와 터치 패널의 검사 방법
KR20150030833A (ko) * 2013-09-12 2015-03-23 엘지디스플레이 주식회사 액정 디스플레이 장치와 이의 구동 방법
KR20150115618A (ko) * 2014-04-02 2015-10-14 삼성디스플레이 주식회사 표시 패널 및 이를 포함하는 표시 장치
KR20160082555A (ko) * 2014-12-26 2016-07-08 엘지디스플레이 주식회사 디스플레이 장치
KR20160081782A (ko) * 2014-12-31 2016-07-08 엘지디스플레이 주식회사 인셀 터치 액정 디스플레이 장치
KR20160093133A (ko) * 2015-01-28 2016-08-08 엘지디스플레이 주식회사 게이트 드라이브 집적회로 및 이를 포함하는 표시 장치
KR20160099985A (ko) * 2015-02-13 2016-08-23 삼성디스플레이 주식회사 구동 칩 및 구동 칩을 포함하는 표시 장치
US10325534B2 (en) 2015-04-10 2019-06-18 Samsung Display Co., Ltd. Display device
KR20170093316A (ko) * 2016-02-04 2017-08-16 삼성디스플레이 주식회사 표시 장치
KR20230042688A (ko) * 2016-02-04 2023-03-29 삼성디스플레이 주식회사 표시 장치
KR20180138251A (ko) * 2017-06-19 2018-12-31 삼성디스플레이 주식회사 표시 장치

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