KR20110119456A - 탄성 채널 트랜지스터를 구비하는 반도체 소자 - Google Patents

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KR20110119456A
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김민상
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Abstract

채널 형성을 제어할 수 있는 반도체 소자가 개시된다. 반도체 소자는, 제1 영역을 포함하는 게이트 영역, 게이트 영역 상에 제1 영역의 양측 단부 상에 위치하는 절연층, 절연층 상에 서로 이격되어 형성되는 제1 및 제2 전극들, 제1 및 제2 전극과 상기 절연층 사이에 개재되어, 제1 전극, 제2 전극 및 게이트 영역에 인가된 전압에 기초한 정전기력에 따라 가변적인 형상을 가지는 탄성 도전층, 및 게이트 영역 상의 제1 영역과 탄성 도전층 사이에 위치하는 게이트 절연 영역을 포함한다.

Description

탄성 채널 트랜지스터를 구비하는 반도체 소자 {elastic channel transistor and semiconductor element including the same}
　본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 탄성을 가지는 채널을 구비하는 트랜지스터를 구비하는 반도체 소자에 관한 것이다.
메모리 장치의 크기가 줄어들고, 동작 속도가 빨라짐에 따라, 메모리 장치 내의 반도체 소자의 집적화 및 고속 동작에 대한 요구가 증가되어 왔다. 전기적인 구성요소와 기계적인 구성요소를 조합하여 구성한 MEMS(Micro-electro-mechanical system) 혹은 NEMS(Nano-electro-mechanical system) 반도체 소자들은 가격, 부피, 전력 소모 등을 감소시킬 수 있어, 반도체 소자의 집적화 및 고속 동작에 대한 요구를 만족시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 전자 이동도가 높으며, 플렉시블(flexible)한 특성을 가지는 탄성 도전층을 포함하여, 게이트 및 탄성 도전층의 정전기력에 기초하여 전자 이동 채널을 형성할 수 있는 반도체 소자를 제공하는 것이다.
본 발명의 일부 실시예에 따른 탄성 채널 트랜지스터를 구비한 반도체 소자는 게이트 영역, 절연층, 제1 및 제2 전극, 탄성 도전층, 및 게이트 절연 영역을 포함한다. 상기 게이트 영역은 제1 영역을 포함하며, 상기 절연층은 상기 제1 영역은 상기 게이트 영역 상의 상기 제1 영역의 양측 단부 상에 위치한다. 상기 제1 및 제2 전극들은 상기 절연층 상에 서로 이격되어 형성된다. 상기 탄성 도전층은 상기 제1 및 제2 전극과 상기 절연층 사이에 개재되어, 상기 제1 전극, 제2 전극 및 게이트 영역에 인가된 전압에 기초한 정전기력에 따라 가변적인 형상을 가진다. 상기 게이트 절연 영역은 상기 게이트 영역 상의 제1 영역과 상기 탄성 도전층 사이에 위치한다.
일 실시예에 있어서, 상기 게이트 절연 영역은 상기 게이트 영역과 상기 탄성 도전층에 의하여 한정된 공동(cavity)일 수 있다. 예를 들어, 상기 게이트 절연 영역은 실리콘 산화막(SixOy), 알루미늄 산화막(AlxOy), 하프늄 산화막(HfxOy), 지르코늄 산화막(ZrxOy), 이트륨 산화막(YxOy), 란탄 산화막(LaxOy), 탄탈륨 산화막 (TaxOy), 프라세오디뮴 산화막(PrxOy), 및 티타늄 산화막(TixOy), 알루미늄 실리콘 산화막 (AlxSiyOz), 지르코늄 실리콘 산화막(ZrSixOy), 및 하프늄 실리콘 산화막(HfSixOy)을 포함할 수 있으며, 이들의 조합으로 이루어질 수도 있다.
일 실시예에 있어서, 상기 제1 영역은 단면 형상이 상기 게이트 영역 내측으로 라운드 형을 가지도록 형성될 수 있으며, 예를 들어, 상기 제1 영역은 상기 게이트 영역을 등방성 습식 식각하여 형성될 수 있다.
일 실시예에 있어서, 상기 탄성 도전층은 제1 전극에 인가되는 제1 제어 전압에 의하여 도전되며, 상기 제2 전극에 인가되는 전압은 상기 제1 제어 전압에 의하여 도전된 상기 탄성 도전층의 극성을 변화시키지 않을 정도의 상기 제1 제어 전압과 실질적으로 동일한 극성을 가지는 경우, 상기 탄성 도전층은 상기 제1 제어 전압 및 상기 게이트 영역에 인가되는 제2 제어 전압에 기초하여 채널 형성이 결정될 수 있다. 예를 들어, 상기 제2 제어 전압이 제1 제어 전압과 반대 극성을 가지는 경우, 상기 탄성 도전층은 상기 게이트 영역과 이격되어 채널이 형성되지 않을 수 있따. 또한, 상기 제2 제어 전압이 제1 제어 전압과 실질적으로 동일한 극성을 가지는 경우, 상기 탄성 도전층은 상기 게이트 영역과 인접하여 채널이 형성될 수 있다.
일 실시예에 있어서, 상기 반도체 소자는 상기 제1 및 제2 전극 상에 형성되어 상기 탄성 도전층 상에 공동을 형성하는 지지 구조를 더 포함할 수 있다.
일 실시예에 있어서, 전원 전압이 인가되지 않는 경우, 상기 탄성 도전층은 탄성에 의하여 상기 전원 전압이 인가되기 직전의 형태를 유지할 수 있다.
일 실시예에 있어서, 상기 반도체 소자는 동작 단계에서, 상기 게이트 영역에 인가되는 전압에 응답하여 상기 제1 전극에 인가되는 전압을 상기 제2 전극으로 제공할 수 있다.
일 실시예에 있어서, 상기 탄성 도전층은 상기 절연층 상면에 단결정 그래파이트를 접합시켜 상기 반데르 발스 힘을 이용하여 상기 단결정 그래파이트 일부를 상기 절연층 상에 부착시키는 그래파이트 박리(exfoliation) 방법을 통하여 형성될 수 있다.
본 발명의 일부 실시예들에 따른 반도체 소자는, 제1 방향으로 연장되는 워드 라인, 상기 제1 방향과 상이한 제2 방향으로 연장되는 비트 라인, 게이트 영역, 절연층, 제1 전극, 제2 전극, 탄성 도전층, 게이트 절연 영역, 및 지지 구조를 포함한다. 상기 게이트 영역은 제1 영역을 포함하며, 상기 워드 라인과 연결되며, 상기 절연층은 상기 게이트 영역 상에 상기 제1 영역의 양측 단부 상에 위치한다. 상기 제1 전극은 상기 절연층 상에 형성되며, 상기 비트 라인에 연결된다. 상기 제2 전극은 상기 제1 전극과 상기 제1 영역을 사이에 두고 이격되어 상기 절연층 상에 형성된다. 상기 탄성 도전층은 상기 제1 및 제2 전극과 상기 절연층 사이에 개재되어, 상기 제1 및 제2 전극들 및 상기 게이트 영역에 인가된 전압에 기초한 정전기력에 따라 가변적인 형상을 가진다. 상기 게이트 절연 영역은 상기 게이트 영역 상의 제1 영역과 상기 탄성 도전층 사이에 위치한다. 상기 지지 구조는 상기 제1 및 제2 전극 상에 형성되어 상기 탄성 도전층 상부에 공동을 한정한다.
일 실시예에 있어서, 상기 반도체 소자는 상기 워드 라인과 상기 게이트 영역 사이에 연결된 제1 pn 접합 영역 및 상기 게이트 영역과 연결되는 제1 단을 포함하는 제2 pn 접합 영역을 더 포함할 수 있다. 실시예에 따라, 상기 반도체 소자는 상기 제2 pn 접합 영역의 제2 단과 연결되는 논리 소자를 더 포함할 수 있으며, 상기 논리 소자는 논리합 또는 논리곱 연산을 수행할 수 있다.
본 발명의 일부 실시예들에 따른 상기 반도체 소자는, 설정 단계에서, 상기 워드 라인에 워드 라인 전압이 인가되고, 상기 비트 라인에 상기 워드 라인 전압과 실질적으로 동일한 극성을 가지는 비트 라인 전압이 인가되어 상기 탄성 도전층이 상기 게이트 영역과 인접하여 채널이 형성된 경우, 동작 단계에서, 상기 논리 소자의 출력에 응답하여 상기 비트 라인 전압을 상기 제2 전극으로 전달할 수 있다.
일 실시예에 있어서, 상기 반도체 소자는, 설정 단계에서, 상기 워드 라인에 워드 라인 전압이 인가되고, 상기 비트 라인에 상기 워드 라인 전압과 실질적으로 반대되는 극성을 가지는 비트 라인 전압이 인가되어 상기 탄성 도전층이 상기 게이트 영역과 이격되어 채널이 형성되지 않은 경우, 동작 단계에서, 상기 논리 소자의 출력에 관계없이 상기 비트 라인 전압이 상기 제2 전극으로 전달하지 않을 수 있다.
본 발명의 일부 실시예들에 따른 반도체 소자는 게이트 영역, 절연층, 제1 전극, 제2 전극, 탄성 도전층, 게이트 절연 영역, 및 지지 구조를 포함한다. 상기 게이트 영역은 단면 형상이 내측으로 라운드 형으로 형성되는 제1 영역을 포함하며 게이트 전압을 인가받는다. 상기 절연층은 상기 게이트 영역 상에 상기 제1 영역의 양측 단부 상에 위치한다. 상기 제1 전극은 상기 절연층 상에 형성되며 제어 전압을 인가받고, 상기 제2 전극은 상기 절연 층 상에 상기 제1 영역을 사이에 두고 상기 제1 전극과 이격되어 형성된다. 상기 탄성 도전층은 그래핀을 포함하며, 상기 제1 및 제2 전극과 상기 절연층 사이에 개재되어, 상기 제어 전압 및 게이트 전압에 기초하여 상기 게이트 영역과의 사이에서 형성되는 정전기력에 따라 가변적인 형상을 가진다. 상기 게이트 절연 영역은 상기 게이트 영역 상의 제1 영역과 상기 탄성 도전층 사이에 위치한다. 상기 지지 구조는 상기 제1 및 제2 전극 상에서 형성되어 상기 탄성 도전층 상부에 공동을 형성하며, 다공성 막으로 지지된다. 상기 게이트 절연 영역은 공동 및 고유전막을 포함할 수 있다.
일 실시예에 있어서, 상기 탄성 도전층은, 상기 제어 전압이 상기 게이트 전압과 동일한 극성을 가지는 경우, 상기 제어 전압과 게이트 전압의 합이 기 설정된 풀-아웃 전압보다 큰 경우, 상기 게이트 영역과 이격되어 채널을 형성하지 않는다.
일 실시예에 있어서, 상기 탄성 도전층은, 상기 제어 전압이 상기 게이트 전압과 반대되는 극성을 가지는 경우, 상기 제어 전압과 상기 게이트 전압의 차이가 기 설정된 풀-인 전압보다 큰 경우, 상기 게이트 영역과 접합되어 채널을 형성할 수 있다.
일 실시예에 있어서, 상기 풀-인 전압 및 풀-아웃 전압들은 상기 탄성 도전층의 탄성, 전기 전도도, 상기 탄성 도전층과 상기 게이트 절연 영역 사이의 마찰력에 기초하여 결정될 수 있다. 예를 들어, 상기 게이트 절연 영역은 공동 및 고유전막을 포함할 수 있으며, 상기 게이트 절연 영역을 구성하는 물질의 유전율에 따라 상기 풀-인 전압 및 풀-아웃 전압은 상이해질 수 있다. 예를 들어, 상기 풀-인 전압 및 풀-아웃 전압은 상기 탄성 도전층과 상기 게이트 절연 영역 사이의 물리적 마찰력, 탄성 도전층의 전기 전도성 및 탄성에 기초하여 결정될 수 있다.
본 발명의 실시예들에 따른 반도체 소자는, 유연하면서 고유의 탄성을 가지는 탄성 도전층을 포함하여 게이트 전압 및 드레인 혹은 소스 전압에 기초하여 형성된 정전기력에 기초하여 채널 형성을 제어하고, 채널 형성에 기초하여 가변적인 구성을 가지는 회로를 구현할 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 탄성 채널 트랜지스터의 단면도이다.
도 2는 본 발명의 일부 실시예들에 따른 탄성 채널 트랜지스터의 단면도이다.
도 3은 본 발명의 일부 실시예들에 따른 탄성 채널 트랜지스터의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 탄성 채널 트랜지스터의 동작을 설명하기 위한 도면이다.
도 5a에서 도 5j는 본 발명의 일부 실시예들에 따른 탄성 채널 트랜지스터를 제조하는 방법을 설명하기 위한 도면들이다.
도 6a 및 6b는 본 발명의 일부 실시예들에 따른 탄성 채널 트랜지스터 유닛을 나타내는 회로도들이다.
도 7a은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 블록도이며, 도 7b는 도 7a의 블록도의 일 예를 나타내는 회로도이다.
도 8은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 9는 본 발명의 일부 실시예들에 따른 반도체 소자를 포함하는 자동 논리 구성 시스템을 도시한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 “포함한다(comprise)” 및/또는 “포함하는(comprising)”은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 “및/또는”은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성요소들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성요소를 다른 부재, 영역, 부위 또는 구성요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일부 실시예들에 따른 탄성 채널 트랜지스터의 단면도이다.
도 1을 참조하면, 탄성 채널 트랜지스터(100a)는 게이트 영역(110), 절연층(120), 게이트 절연 영역(130a), 탄성 도전층(140), 제1 전극(151), 및 제2 전극(153)을 포함할 수 있다.
게이트 영역(110)은 불순물이 도핑된 실리콘, 금속 및/또는 금속 화합물을 포함할 수 있다. 예를 들면, 게이트 영역(110)은 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 탄탈륨(Ta), 텅스텐 질화물(WNx), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 텅스텐 실리사이드(Wsix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix) 등으로 이루어 질 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다. 게이트 영역(110)은 실리콘 막, 금속막 또는 금속 화합물막을 포함하는 단층 구조를 가질 수 있으며, 실리콘 막, 금속막 및/또는 금속 화합물막으로 구성된 다층 구조를 가질 수도 있다. 게이트 영역(110)은 단면 형상이 내측으로 라운드 형을 가지도록 형성되는 제1 영역(115)을 포함할 수 있다.
절연층(120)은 게이트 영역(110) 상의 제1 영역(115)의 양측 단부 상에 위치할 수 있다. 절연층(120)은 실리콘 산화물(SixOy), 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 탄탈륨 산화물(TaOx) 등으로 이루어질 수 있다.
게이트 절연 영역(130a)은 게이트 영역(110)의 제1 영역(115) 상에 형성된다. 게이트 절연 영역(130a)은 게이트 영역(110)이 탄성 도전층(140)과 전기적으로 연결되는 것을 방지하며, 실리콘 산화물(SixOy), 알루미늄 산화물(AlxOy), 하프늄 산화물(HfxOy), 지르코늄 산화물(ZrxOy), 이트륨 산화물(YxOy), 란탄 산화물(LaxOy), 탄탈륨 산화물 (TaxOy), 프라세오디뮴 산화물(PrxOy), 및 티타늄 산화물(TixOy), 알루미늄 실리콘 산화물 (AlxSiyOz), 지르코늄 실리콘 산화물(ZrSixOy), 및 하프늄 실리콘 산화물(HfSixOy)을 포함할 수 있다.
게이트 절연 영역(130a)을 구성하는 물질의 유전율에 따라, 탄성 채널 트랜지스터(100)의 채널을 형성하는 문턱 전압이 결정될 수 있다. 본 명세서에 있어서, 트랜지스터의 소스 영역과 드레인 영역 사이에 전하가 이동하는 통로를 채널로 설명하도록 한다.
탄성 도전층(140)은 제1 전극(151) 및 제2 전극(153)과 절연층(120) 사이에 개재된다. 탄성 도전층(140)은 그래핀(graphene)을 포함한다. 그래핀은 탄소원자들이 2차원적으로 배열된 수 nm 두께의 박막 물질로서, 그 내부에서 전하가 제로 유효 질량 입자(zero effective mass particle)로 작용하기 때문에 매우 높은 전기 전도도를 가진다. 그래핀은 구리보다 100배 이상 큰 약 108A/㎠ 의 전류 밀도를 가지며, 높은 열전도도, 탄성 등을 가진다. 그래핀은 높은 전기전도도 및 탄성 특성으로 인해 투명하고 플렉서블(flexible)한 소자에 적용하기가 적합하다. 그래핀이 채널 재료로 사용되는 경우, 트랜지스터는 낮은 전력을 소모하면서 고속의 동작을 수행할 수 있다. 그래핀은 박막 형상을 갖기 때문에, 실린더 형상의 탄소 나노 튜브와 비교하여 외부 전기장에 의해 용이하게 변형될 수 있고 동작 소비 전력을 줄일 수 있다.
본 발명의 일부 실시예들에 따는 탄성 채널 트랜지스터는 높은 전기 전도도, 플렉시블한 특성, 탄성을 가지는 탄성 도전층(140)을 포함하여, 게이트 영역(110)과 탄성 도전층(140) 사이에 형성되는 정전기력에 기초하여 채널 형성 여부를 제어할 수 있다.
탄성 도전층(140)은 단결정 그라파이트(single crystal graphite)를 사용한 박리(exfoliation) 방법에 의하여 형성될 수 있다. 박리 방법은 단결정 그래파이트를 절연층(120) 상면에 접합시켜 그들 사이의 반데르발스의 힘(Van der Waals' force)을 이용해서 그라파이트의 일부, 즉, 그래핀을 절연층(120) 상에 부착시키는 방법이다.
탄성 도전층(140)의 동작에 관해서는 후술하도록 한다.
제1 전극(151) 및 제2 전극(153)은 절연층(120) 상에 위치하며, 탄성 도전층(140) 및 절연층(120)과 전기적으로 연결된다. 제1 전극(151) 및 제2 전극(153)은 각각 소스 전극 및 드레인 전극 중 하나일 수 있다. 제1 전극(151) 및 제2 전극(153)은 절연층(120)의 상부를 전부 감싸도록 형성될 수 있으나, 절연층(120) 상부의 일부 영역 상에 형성될 수도 있다. 제1 전극(151) 및 제2 전극(153)은 제1 영역(115) 상의 탄성 도전층(140)을 사이에 두고 서로 이격되어 위치할 수 있다. 제1 및 제2 전극들(151, 153)은 도전성을 가지는 물질을 포함할 수 있고, 예를 들어, 폴리 실리콘, 또는 ITO(indium-tin oxide)를 포함할 수 있다. 또한, 제1 전극(151)과 제2 전극(153)은 금속을 포함할 수 있고, 예를 들어 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 또는 지르코늄(Zr) 중의 적어도 하나를 포함할 수 있다. 제1 전극(151)과 제2 전극(153)은 화학기상증착법, 플라즈마 여기 CVD(plasma enhanced CVD, PECVD), 저압 CVD(low pressure CVD, LPCVD), 물리기상증착법(physical vapor deposition, PVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition, ALD) 등의 증착 방법에 의하여 형성할 수 있다.
도 2는 본 발명의 일부 실시예들에 따른 탄성 채널 트랜지스터의 단면도이다.
도1에서와 동일한 참조 부호는 동일 부재를 나타낸다. 따라서 본 예에서는 이들에 대한 상세한 설명은 생략한다.
도 2를 참조하면, 탄성 채널 트랜지스터(100b)는 게이트 영역(110), 절연층(120), 게이트 절연 영역(130b), 탄성 도전층(140), 및 제1 및 제2 전극들(151, 153)을 포함할 수 있다.
게이트 절연 영역(130b)을 제외하고, 도2의 탄성 채널 트랜지스터(100b)의 구성은 도 1의 탄성 채널 트랜지스터(100a)와 실질적으로 동일하다.
게이트 절연 영역(130b)은 탄성 도전층(140)과 게이트 영역(110) 사이에 형성된 공동(cavity)일 수 있다. 게이트 절연 영역(130b)은 게이트 영역(110) 상에 절연층(120) 및 탄성 도전층(140)을 형성한 이후에, 제1 영역(115) 상에 형성된 게이트 절연 영역에 채워진 물질을 선택적으로 제거하여 탄성 도전층(140)과 게이트 영역(110) 사이에 공동을 형성할 수 있다. 예를 들어, 습식 식각(wet etching)을 통하여 게이트 절연 영역에 채워진 물질을 선택적으로 제거할 수 있다.
게이트 절연 영역(130a)이 공동인 경우, 탄성 도전층(140)이 동작 과정에서 게이트 영역(110)과의 정전기력에 의하여 가변적인 형상을 가지더라도 게이트 영역(110) 등과의 물리적 접촉이 없어 탄성 도전층(140)이 마모되지 않고, 또한 탄성 도전층(140)이 게이트 절연 영역(130a)을 구성하는 물질과 접합될 우려가 없다. 또한, 탄성 도전층(140)이 가변적인 형상을 가지면서 동작하더라도 마모되지 않기 때문에, 탄성 채널 트랜지스터(100b)의 수명이 증가할 수 있다.
탄성 채널 트랜지스터(100a, 100b)의 문턱 전압은 게이트 절연 영역(130a, 130b)의 유전율에 따라 결정될 수 있다. 예를 들어, 게이트 절연 영역(130b)이 공동인 경우, 게이트 절연 영역(130a)이 특정한 물질로 채워져 있는 경우보다 문턱 전압이 높아질 수 있다.
도 3은 본 발명의 일부 실시예들에 따른 탄성 채널 트랜지스터를 나타내는 단면도이다.
도1(또는 도 2)에서와 동일한 참조 부호는 동일 부재를 나타낸다. 따라서 본 예에서는 이들에 대한 상세한 설명은 생략한다.
도 3을 참조하면, 탄성 채널 트랜지스터(100c)는 게이트 영역(110), 절연층(120), 게이트 절연 영역(130), 탄성 도전층(140), 제1 및 제2 전극들(151, 153), 및 지지 구조(160)를 포함할 수 있다.
도 1 및 2와 비교하였을 때, 도 3의 탄성 채널 트랜지스터(100c)는 지지 구조(160) 및 다공성 막질(165)을 더 포함할 수 있다.
지지 구조(160)는 제1 전극(151), 제2 전극(153), 및 게이트 영역(110)에 인가된 전압들에 기초하여 탄성 도전층(140)이 가변적인 형상을 가지는 것을 보호하기 위하여 탄성 도전층(140)과 지지 구조(160)사이에 공동을 형성한다. 예를 들어, 탄성 도전층(140)이 게이트 영역(110)과 이격되는 경우, 탄성 도전층(140)의 높이가 제1 및 제2 전극들(151, 153)의 높이와 동일하거나 커질 수 있다.
다공성 막질(165)은 공정 단계에서 지지 구조(160)를 형성하기 위하여 형성된다.
도 3에서 게이트 절연 영역(130)은 실리콘 산화물(SixOy), 알루미늄 산화물(AlxOy), 하프늄 산화물(HfxOy), 지르코늄 산화물(ZrxOy), 이트륨 산화물(YxOy), 란탄 산화물(LaxOy), 탄탈륨 산화물 (TaxOy), 프라세오디뮴 산화물(PrxOy), 티타늄 산화물(TixOy), 알루미늄 실리콘 산화물 (AlxSiyOz), 지르코늄 실리콘 산화물(ZrSixOy), 및 하프늄 실리콘 산화물(HfSixOy), 및 공동을 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 탄성 채널 트랜지스터의 동작을 설명하기 위한 도면이다.
도 4를 참조하면, 탄성 채널 트랜지스터(100)의 제1 전극(151)에는 제1 전압(V1), 제2 전극(153)에는 제2 전압(V2), 및 게이트 영역(110)에는 게이트 전압(Vg)이 인가될 수 있다.
예를 들어, 탄성 채널 트랜지스터(100)는 설정 단계 및 동작 단계에서 동작할 수 있다. 설정 단계에서, 탄성 채널 트랜지스터(100)는 제1 전압(V1) 또는 제2 전압(V2) 과 게이트 전압(Vg)에 기초하여 제1 상태 또는 제2 상태를 가지도록 설정된다.
설정 단계에서, 예를 들어, 제1 전압(V1)이 제1 제어 전압(CON1)에 상응하고, 게이트 전압(Vg)이 제2 제어 전압(CON2)에 상응할 수 있다. 제1 제어 전압(CON1)에 의하여 탄성 도전층(140)은 제1 제어 전압(CON1)과 실질적으로 동일한 극성으로 도전되며, 제2 전극(153)은 플로팅(floating) 상태일 수 있다.
제1 제어 전압(CON1)과 제2 제어 전압(CON2)은 서로 실질적으로 동일한 극성을 가질 수 있다. 예를 들어, 제1 제어 전압(CON1)이 양(positive) 전압일 경우, 제2 제어 전압(CON2)은 양 전압일 수 있으며, 제1 제어 전압(CON1)이 음(negative) 전압일 경우, 제2 제어 전압(CON2)은 음 전압일 수 있다. 상기와 같이 제1 제어 전압(CON1)과 제2 제어 전압(CON2)이 서로 실질적으로 동일한 극성을 가지는 경우, 탄성 도전층(140)과 게이트 영역(110)에 도전된 전하의 극성이 서로 실질적으로 동일하므로 탄성 도전층(140)과 게이트 영역(110) 사이에는 서로 미는 척력이 작용한다. 척력이 작용하기 위해서는 제2 제어 전압(CON2)과 제1 제어 전압(CON1)의 합이 기 설정된 풀-아웃 전압(Vpo)보다 크거나 같아야 한다. 풀-아웃 전압(Vpo)은 탄성 도전층(140)과 게이트 절연 영역(130) 사이의 물리적 마찰력, 탄성 도전층(140)의 전기 전도성, 탄성 도전층(140)의 탄성 등에 기초하여 결정될 수 있다.
제1 전압(V1)이 제1 제어 전압(CON1)에 상응하는 경우, 제2 전압(V2)은 제1 제어 전압(CON1)에 의하여 도전되는 탄성 도전층(140)의 극성을 변화시키지 않을 정도의 전압일 수 있다. 예를 들어, 제2 전압(V2)은 접지 전압(GND)일 수 있으나, 실시예에 따라, 플로팅 상태에 있을 수도 있다.
탄성 도전층(140)과 게이트 영역(110) 사이에 척력이 작용한 경우, 도 4에서 도시한 바와 같이, 탄성 도전층(140)이 게이트 절연 영역(130)과 이격되고, 탄성 도전층(140)과 게이트 절연 영역(130) 사이에 공동이 형성되거나, 게이트 절연 영역(130)이 공동이었을 경우에는 공동의 크기가 커지게 된다. 탄성 도전층(140)과 게이트 영역(110)이 서로 기 설정된 거리만큼 이격된 상태를 제2 상태라고 한다. 탄성 채널 트랜지스터(100)가 제2 상태에 있는 경우, 게이트 영역(110)에 일정한 전압이 인가되더라도, 탄성 도전층(140)에는 채널이 형성되지 않아 탄성 도전층(140)을 통하여 전하가 이동하지 못한다.
설정 단계에서, 제1 제어 전압(CON1)과 제2 제어 전압(CON2)은 서로 실질적으로 반대되는 극성을 가지는 전압들일 수 있다. 예를 들어, 제1 제어 전압(CON1)이 양 전압일 경우, 제2 제어 전압(CON2)은 음 전압일 수 있으며, 제1 제어 전압(CON1)이 음 전압일 경우, 제2 제어 전압(CON2)은 양 전압일 수 있다. 상기와 같이 제1 제어 전압(CON1)과 제2 제어 전압(CON2)이 서로 실질적으로 반대 극성을 가지는 경우, 제1 제어 전압(CON1)에 의하여 도전된 탄성 도전층(140)과 게이트 영역(110) 사이에는 서로 당기는 인력이 작용한다. 인력이 작용하기 위해서는 제2 제어 전압(CON2)과 제1 제어 전압(CON1)의 차이가 기 설정된 풀-인 전압(Vpi)보다 크거나 같아야 한다. 풀-인 전압(Vpi)은 탄성 도전층(140)과 게이트 절연 영역(130) 사이의 물리적 마찰력, 탄성 도전층(140)의 전기 전도성, 탄성 도전층(140)의 탄성 등에 기초하여 결정될 수 있다. 마찬가지로, 제1 전압(V1)이 제1 제어 전압(CON1)에 상응하는 경우, 제2 전압(V2)은 제1 제어 전압(CON1)에 의하여 도전되는 탄성 도전층(140)의 극성을 변화시키지 않을 정도의 전압일 수 있다. 예를 들어, 제2 전압(V2)은 접지 전압(GND)일 수 있으나, 실시예에 따라, 플로팅 상태에 있을 수도 있다.
탄성 도전층(140)과 게이트 영역(110) 사이에 인력이 발생하여, 탄성 도전층(140)과 게이트 절연 영역(130)이 서로 인접한 상태를 제1 상태라고 한다. 제1 상태에 있는 탄성 채널 트랜지스터는 도 1 내지 도 3에 도시되어 있는 형태와 실질적으로 동일할 수 있으며, 본 발명의 일부 실시예들에 따른 탄성 채널 트랜지스터(100)가 제1 상태에 있는 경우, 게이트 전압(Vg)에 기초하여 탄성 도전층(140)에 채널이 형성되고, 탄성 채널 트랜지스터(100)는 트랜지스터로 동작할 수 있다.
따라서, 본 발명의 일부 실시예들에 따른 탄성 채널 트랜지스터(100)는 제1 및 제2 제어 전압들(CON1, CON2)에 기초하여 제1 상태 또는 제2 상태가 되도록 설정될 수 있다. 다만, 상기에서는 탄성 채널 트랜지스터의 게이트 영역이 소정의 불순물로 도핑된 상태를 기준으로 설명한 것이고, 탄성 채널 트랜지스터를 제1 상태 또는 제2 상태로 설정하는 전압의 극성은 이에 한정되지 않는다.
탄성 채널 트랜지스터(100)에 전압이 제공되지 않는 경우, 예를 들어, 제1 전압(V1), 제2 전압(V2), 및 게이트 전압(Vg)이 모두 제공되지 않는 경우, 탄성 채널 트랜지스터(100)는 탄성 도전층(140) 자체가 가지는 탄성에 의하여 직전 상태를 유지한다. 여기서 직전 상태를 유지한다는 것은 탄성 채널 트랜지스터(100)의 탄성 도전층(140)가 직전에 가지고 있었던 형상을 유지한다는 것을 의미하는 것으로, 설정 단계 혹은 동작 단계에서 제1 상태 또는 제2 상태를 가졌던 탄성 채널 트랜지스터(100)는 전압이 제공되지 않더라도 동일한 형태를 유지할 수 있다.
동작 단계에서, 탄성 채널 트랜지스터(100)는 설정 단계에서 제1 상태 또는 제2 상태로 설정되었는지에 따라 상이한 동작을 수행한다. 제1 상태에 있는 탄성 채널 트랜지스터는 트랜지스터로 동작하여 게이트 전압(Vg)에 응답하여 제1 전극(151)의 전압을 제2 전극(153)으로 전달할 수 있다. 반대로, 제2 상태에 있는 탄성 채널 트랜지스터는 전하를 전달하지 않으며, 회로의 관점에서 볼 때, 열린 상태(open)와 실질적으로 동일할 수 있다.
도 5a에서 도 5j는 본 발명의 일부 실시예들에 따른 탄성 채널 트랜지스터를 제조하는 방법을 설명하기 위한 도면들이다.
도 5a를 참조하면, 게이트 영역(110)이 제공된다. 게이트 영역(110)은 화학기상증착법, 플라즈마 여기 CVD(PECVD), 저압 CVD(LPCVD), 물리기상증착법(PVD), 스퍼터링, 원자층 증착법(ALD) 등의 증착 방법에 의하여 형성할 수 있다. 게이트 영역(110)은 불순물이 도핑된 실리콘일 수 있다.
도 5b를 참조하면, 게이트 영역(110) 상에 절연층(120)이 형성된다. 절연층(120)은 제1 영역(115)을 제외한 게이트 영역(110)의 상부에 패터닝되어 형성되며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
도 5c를 참조하면, 게이트 영역(110)의 제1 영역(115)이 식각된다. 제1 영역(115)은 게이트 영역(110) 단면 형상이 내측으로 라운드 형으로 형성되도록 식각될 수 있으며, 등방성 식각에 의하여 형성될 수 있다. 예를 들어, 등방성 식각 용매로는 불산, 초산, 질산의 합성물인 HNA가 주된 용매로 사용될 수 있다. 식각률의 선택성 및 식각 방법에 따라, 제1 영역(115)은 상이한 형태를 가지도록 형성될 수 있다. 미세 공정의 경우, 식각 단계에서 유체를 흔들어 줌으로써 보다 원형에 가까운 형태를 얻을 수 있다.
도 5d를 참조하면, 게이트 영역(110)의 제1 영역(115) 상에 게이트 절연 영역(130)이 형성된다. 게이트 절연 영역(130)은 실질적으로 제1 영역(115)과 동일한 형상을 가질 수 있다.
게이트 절연 영역(130)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 게이트 절연 영역(130)은, 실리콘 산화층과 실리콘 질화층의 이중 구조를 가지는 복합층일 수 있고, 또는 일부 영역이 질화 처리된 실리콘 산화층일 수 있다. 질화 처리는, 예를 들어 NH3 가스와 같은 질소 포함 가스를 이용한 어닐링(annealing) 또는 고속 열 어닐링(rapid thermal annealing, RTA), 레이저 RTA(laser RTA) 등의 방법에 의하여 수행할 수 있다. 또한, 상기 질화 처리는, 플라즈마 질화 처리, 플라즈마 이온 주입, 플라즈마 여기 CVD, 고밀도 플라즈마 CVD(HDP-CVD) 또는 라디칼 질화법에 의하여 수행될 수 있다. 이러한 질화 처리를 수행한 후에, 헬륨 또는 아르곤과 같은 비활성 가스를 포함하는 비활성 분위기에서 구조물을 열처리할 수 있다.
도 5e를 참조하면, 절연층(120) 및 게이트 절연 영역(130) 상에 탄성 도전층(140)이 형성된다. 절연층(120)은 그래핀에 대하여 접착성을 가질 수 있으며, 탄성 도전층(140)은 그래파이트를 기계적, 또는 정전기적인 반데르 발스 힘으로 박리하여 상기 절연층(120) 상에 형성될 수 있다.
탄성 도전층(140)은 게이트 영역(110) 상에 형성되어, 게이트 영역(110)의 제1 영역(115)과 실질적으로 동일한 형태를 가질 수 있다.
도 5f를 참조하면, 제1 영역(115)의 양측 단부의 절연층(120) 상에 제1 전극(151) 및 제2 전극(153)이 형성된다. 제1 전극(151) 및 제2 전극(153)은 탄성 도전층(140)과 전기적으로 연결된다. 제1 전극(151) 및 제2 전극(153)은 도전성을 가지는 물질을 포함할 수 있고, 예를 들어, 폴리 실리콘, 또는 ITO를 포함할 수 있다. 또한, 제1 전극(151)과 제2 전극(153)은 금속을 포함할 수 있고, 예를 들어 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 또는 지르코늄(Zr) 중의 적어도 하나를 포함할 수 있다. 제1 전극(151)과 제2 전극(153)은 화학기상증착법, PECVD, LPCVD, PVD, 스퍼터링, ALD 등의 증착 방법에 의하여 형성될 수 있다.
도 5g를 참조하면, 희생층(170)이 증착되고, 탄성 도전층(140) 상부에 공동을 형성할 수 있도록 패터닝된다. 탄성 도전층(140)이 게이트 절연 영역(130)과 이격되어 채널을 형성하지 않는 형태를 가지는 경우, 희생층(170)은 탄성 도전층(140)의 형태를 보호할 수 있을 정도의 공간을 확보하는 정도의 높이를 가질 수 있다. 희생층(170)의 상부에 지지 구조(160)가 형성될 것이기 때문에 희생층(170)은 지지 구조(160)의 하부에 생기는 공동의 형상과 실질적으로 동일한 형태로 패터닝될 수 있다. 예를 들어, 희생층(170)은 제1 전극(151) 및 제2 전극(153)의 일부 영역 상에 형성될 수 있다.
도 5h를 참조하면, 희생층(170) 상에 다공성 막질(165)이 형성된다. 다공성 막(165)은 구멍의 크기에 따라 매크로 포어(macro pore), 메조 포어(meso pore), 및 나노 포어(nano pore) 다공성 막들을 포함할 수 있다.
도 5i를 참조하면, 습식 식각 방법을 통하여 희생층(170)이 제거된다. 습식 식각에 사용되는 용매는 다공성 막(165)을 통과하여 희생층(170)을 제거하며, 본 발명의 일부 실시예들에 따라, 게이트 절연 영역(130)에 있는 막질 을 함께 제거할 수 있다. 습식 식각 용매는 게이트 절연 영역(130)에 있는 막질을 제거하는 데 대한 높은 선택성을 가져야 한다.
게이트 절연 영역(130)에 있는 막질이 제거되는 경우, 도 2의 탄성 채널 트랜지스터(100b)의 구성을 가질 수 있으며, 게이트 절연 영역(130)이 제거되지 않는 경우, 도 1의 탄성 채널 트랜지스터(100a)의 구성을 가질 수 있다.
도 5j를 참조하면, 다공성 막(165) 상에 지지 구조(160)가 형성된다. 지지 구조(160)는 탄성 도전층(140)의 탄성에 의하여 탄성 채널 트랜지스터(100)가 제1 상태 또는 제2 상태를 가지도록 탄성 도전층(140)의 상부에 공동을 형성한다. 지지 구조(160)는 절연 물질 또는 도전 물질일 수 있으며, 지지 구조(160) 상에는 유전층 이 형성될 수 있다.
본 발명의 일부 실시예들에 따른 탄성 채널 트랜지스터는 NEMS 또는 MEMS 공정을 통하여 형성될 수 있다.
도 6a 및 6b는 본 발명의 일부 실시예들에 따른 탄성 채널 트랜지스터 유닛(600a, 600b)을 나타내는 회로도들이다.
도 6a 및 6b를 참조하면, 탄성 채널 트랜지스터 유닛(600a, 600b)는 제1 방향으로 연장되는 워드 라인(WL), 제1 방향과 상이한 제2 방향으로 연장되는 비트 라인(BL), 상기 워드 라인(WL) 및 비트 라인(BL)과 연결되는 탄성 채널 트랜지스터(100), 및 탄성 채널 트랜지스터(100)와 연결된 다이오드들(D1, D2)을 포함할 수 있다.
도 6a 및 6b의 탄성 채널 트랜지스터 유닛(600a, 600b) 은 하나의 탄성 채널 트랜지스터(100)를 포함하는 일부 구성을 나타낸 것이며, 탄성 채널 트랜지스터를 구비한 반도체 소자는 복수 개의 탄성 채널 트랜지스터 유닛들을 포함하여 어레이 형태로 구성될 수 있다.
도 6a의 제1 상태 탄성 채널 트랜지스터(101)는 제1 상태로 설정된 탄성 채널 트랜지스터(100)이고, 도 6b의 제2 상태 탄성 채널 트랜지스터(103)는 제2 상태로 설정된 탄성 채널 트랜지스터(100)이다. 탄성 채널 트랜지스터(100)는 제1 상태 및 제2 상태 탄성 채널 트랜지스터들(101, 103)을 포함할 수 있다.
도 3과 관련하여 설명한 바와 같이, 탄성 채널 트랜지스터(100)에 포함된 탄성 도전층(140)의 위치, 예를 들어, 탄성 도전층(140)과 게이트 영역(110) 사이의 거리, 에 기초하여 채널 형성이 결정되기 때문에, 제1 상태 탄성 채널 트랜지스터(101)는 트랜지스터의 형태로 도시되어 있는 반면에, 제2 상태 탄성 채널 트랜지스터(103)는 점선으로 도시되어 있으며, 열린 상태와 동일하게 동작한다.
제1 다이오드(D1)는 워드 라인(WL)과 탄성 채널 트랜지스터(100)의 게이트 영역(110) 사이에 연결되며, 제2 다이오드(D2)의 제1 단은 탄성 채널 트랜지스터(100)의 게이트 영역(110)에 연결된다. 제2 다이오드(D2)의 제2 단은 경로 신호(p(n-1))를 수신할 수 있다. 경로 신호(p(n-1))는 논리 상태 '하이' 혹은 논리 상태 '로우'에 상응하는 값일 수 있다. 예를 들어, 경로 신호(p(n-1))는 논리 소자의 출력 신호일 수 있다.
경로 신호(p(n-1))가 논리 상태 '하이'에 상응하는 경우, 제1 다이오드(D1)는 경로 신호(p(n-1))를 탄성 채널 트랜지스터(100)의 게이트 영역(110)에 제공한다. 또한, 워드 라인이 활성화된 경우, 예를 들어, 워드 라인에 논리 상태 '하이'에 상응하는 전압이 인가되는 경우, 게이트 영역(110)은 워드 라인에 인가된 워드 라인 전압을 수신할 수도 있다.
도 6a 및 6b를 참조하여, 동작 단계에서의 탄성 채널 트랜지스터의 동작을 상세히 설명하기로 한다.
동작 단계에서, 제1 제어 전압(CON1)은 비트 라인 전압에 상응하고, 제2 제어 전압(CON2)은 워드 라인 전압에 상응할 수 있다. 비트 라인 전압은 전원 전압(VSS)에 상응할 수 있으며, 전원 전압(VSS)은 논리 상태 '하이'에 상응할 수 있다. 또한, 제2 제어 전압(CON2)은 접지 전압(GND)이거나 플로팅 상태가 될 수 있다. 따라서, 설정 단계에서 탄성 채널 트랜지스터(100)를 제1 상태 또는 제2 상태로 설정하기 위하여 인가된 제1 및 제2 제어 전압들(CON1, CON2)은 동작 단계에서 기 설정된 값을 유지한다. 다만, 제1 및 제2 전압들(CON1, CON2)이 가지는 값은 이에 한정되지 않는다.
도 6a를 참조하면, 동작 단계에서 제1 상태 탄성 채널 트랜지스터(101)는 경로 신호(p(n-1))에 응답하여 비트 라인 전압을 논리 신호(l(n-1))로 제공한다. 예를 들어, 제1 상태 탄성 채널 트랜지스터(101)는 논리 상태 '하이'에 상응하는 경로 신호(p(n-1))에 응답하여 비트 라인 전압을 논리 신호(l(n-1))로 제공하기 때문에, 경로 신호(p(n-1))를 논리 신호(l(n-1))로 제공하는 것과 실질적으로 동일할 수 있다.
도 6b를 참조하면, 동작 단계에서 제2 상태 탄성 채널 트랜지스터(103)는 회로의 관점에서 열린 상태와 실질적으로 동일하기 때문에 경로 신호(p(n-1))와 관계없이 비트 라인 전압은 논리 신호(l(n-1))로 제공되지 않으며, 논리 신호(l(n-1))는 플로팅 상태의 값을 가지게 된다.
경로 신호(p(n-1)) 및 논리 신호(l(n-1))는 논리 상태 '하이' 혹은 논리 상태 '로우'에 상응할 수 있는 전압일 수 있다.
따라서, 본 발명의 일부 실시예들에 따른 탄성 채널 트랜지스터를 구비한 반도체 소자는 설정 단계에서 설정된 채널의 상태에 기초하여 상이한 동작을 수행할 수 있다.
도 7a는 본 발명의 일부 실시예들에 따른 반도체 소자(700)를 나타내는 블록도이다.
도 7a를 참조하면, 반도체 소자(700)는 복수의 워드 라인들(WL), 복수의 비트 라인들(BL), 복수의 탄성 채널 트랜지스터 유닛들(710a, 710b, ..., 710m), 및 복수의 논리 소자들(720a, 720b, ..., 720f)을 포함할 수 있다.
설정 단계에서 탄성 채널 트랜지스터 유닛들(710a, 710b, ..., 710m)에 포함된 탄성 채널 트랜지스터들(100)은 각각 제1 상태 또는 제2 상태 탄성 채널 트랜지스터들(101, 103)로 설정될 수 있다. 예를 들어, 제 4 탄성 채널 트랜지스터 유닛(710d)에 포함된 탄성 채널 트랜지스터가 제1 상태를 가지도록 설정하는 경우, 제1 워드 라인(WL0)에 양 전압을 인가하고, 제2 비트 라인(BL2)에 접지 전압(GND) 혹은 음 전압을 인가할 수 있다. 제4 탄성 채널 트랜지스터 유닛(710d)을 설정하는 동안, 제2 내지 제4 워드 라인들(WL1, WL2, WL3)에는 접지 전압(GND)이 제공될 수 있다. 설정 단계에서는 워드 라인들(WL) 및 비트 라인들(BL)에 전압을 인가하여 각 탄성 채널 트랜지스터 유닛들(710a, 710b, ..., 710m)이 제1 상태 탄성 채널 트랜지스터(101) 혹은 제2 상태 탄성 채널 트랜지스터(103)를 포함할 것인지 결정할 수 있다. 따라서, 본 발명의 일부 실시예들에 따른 반도체 소자(700)는 설정 단계에서 워드 라인 및 비트 라인에 인가되는 전압들을 조정하여 상이한 회로 구성을 가지도록 설정될 수 있다.
동작 단계에서, 반도체 소자(700)는 설정 단계에서 결정된 회로 구성에 기초하여 동작한다.
복수의 논리 소자들(720a, 720b, ..., 720f)은 각각 탄성 채널 트랜지스터 유닛들(710a, 710b, ..., 710m)로부터 2개의 논리 신호들을 수신하여 2개의 경로 신호들을 출력한다. 다만, 설정 단계에서 논리 신호들을 제공하는 탄성 채널 트랜지스터 유닛이 제2 상태 탄성 채널 트랜지스터(103)를 포함하는 경우, 논리 신호를 출력하지 않을 수 있으며, 연결된 논리 소자들의 상태에 따라 하나의 논리 신호를 수신할 수도 있다.
예를 들어, 제3 논리 소자(720c)는 제4 및 제6 탄성 채널 트랜지스터 유닛들(710d, 710f)로부터 제4 논리 신호(l(3)) 및 제6 논리 신호(l(5))를 수신하여 제6 및 제8 경로 신호들(p(5), p(7))을 출력할 수 있다. 다만, 설정 단계에서 제4 탄성 채널 트랜지스터 유닛(710d)이 제1 상태 탄성 채널 트랜지스터(101)를 포함하도록 설정되고, 제6 탄성 채널 트랜지스터 유닛(710f)을 포함하도록 설정된 경우, 제3 논리 소자(720c)는 제4 논리 신호(l(3))만을 수신한다.
본 발명의 일부 실시예들에 따른 반도체 소자(700)는, 설정 단계에서 각 탄성 채널 트랜지스터 유닛들의 설정 상태에 따라 각 논리 소자들이 수신하는 신호들이 상이할 수 있으며, 설정 상태에 기초하여 상이한 논리 소자들의 조합을 가질 수 있어 결과적으로 상이한 논리 연산을 수행할 수 있다.
도 7b는 도 7a의 반도체 소자(700)의 일 예를 나타내는 회로도이다.
도 7b를 참조하면, 제1, 4, 7 및 8 탄성 채널 트랜지스터 유닛들(710a, 710d, 710g, 710h)은 제1 상태 탄성 채널 트랜지스터(101)를 포함하고, 제2, 3, 5, 6, 9 내지 13 탄성 채널 트랜지스터 유닛들(710b, 710c, 710e, 710f, 710i, ..., 710m)은 제2 상태 탄성 채널 트랜지스터(103)를 포함할 수 있다.
도 7b에 도시된 실시예에 따르면, 제1 경로 신호(p(0))에 대하여 제1, 3 및 4 논리 소자들(720, 720c, 720d)의 논리 조합을 통한 논리 연산이 수행되어, 제8 논리 신호(l(7))가 제공된다.
각 탄성 채널 트랜지스터 유닛들(710a, 710b, ..., 710m)에 포함된 탄성 채널 트랜지스터들이 상이한 상태를 가지도록 설정된 경우, 상이한 출력이 제공될 수 있으며, 입력 신호에 대하여 수행되는 논리 연산도 상이해질 수 있다. 따라서 본 발명의 일부 실시예들에 따른 반도체 소자(700)는 각 탄성 채널 트랜지스터 유닛들의 설정에 따라 상이한 회로 구조를 가지며, 상이한 동작을 수행할 수 있다.
이하에서는, 도 7a 및 7b의 반도체 소자(800)의 구조를 설명하도록 한다.
도 8은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 8을 참조하면, 반도체 소자(800)는 기판(810), 제1 방향으로 연장된 워드 라인(820), 제1 방향과 상이한 제2 방향으로 연장된 비트 라인(830), 탄성 채널 트랜지스터(100)를 포함할 수 있다. 실시예에 따라, 본 발명의 일부 실시예들에 따른 반도체 소자(800)는 제1 pn 접합 영역(840) 및 제2 pn 접합 영역(850)을 더 포함할 수 있다.
이해를 돕기 위하여, 워드 라인(820)과 탄성 채널 트랜지스터(100)가 단면에서 동시에 보이는 것으로 도시하였으나, 워드 라인(820)은 탄성 채널 트랜지스터(100)와는 다른 평면 상에 존재하는 것으로 서로 만나지 않는다. 동일한 이유로, 제2 pn 접합 영역과 워드 라인(820)을 연결하는 제5 콘택 플러그(876)도 탄성 채널 트랜지스터(100)와 다른 평면 상에 존재한다.
기판(810)은 반도체 기판으로서, 실리콘 기판, 실리콘-게르마늄(Si-Ge), 또는 SOI(silicon-on-insulation) 기판을 포함할 수 있다. 소자 분리막(880)은 활성 영역을 구분지으며, LOCOS(local oxidation of silicon)형 또는 STI(shallow trench isolation)형 일 수 있다. 도8 에서는 소자 분리막이 STI형인 것으로 도시되었으나, 이에 한정되지 않는다. 활성 영역들(120)은 제 2 방향으로 연장될 수 있다.
제1 pn 접합 영역(840) 및 제2 pn 접합 영역(850)은 각각 p-well 영역, n 형 불순물 영역 및 p형 불순물 영역을 포함할 수 있으며, pn 접합을 형성하여 전하를 한 방향으로 전달한다.
제1 배선층(861)은 제1 논리 소자 영역(LOGIC ELEMENT1)과 제1 콘택 플러그(871)를 연결한다. 제1 콘택 플러그(871)는 제1 배선층(861)과 제1 pn 접합 영역(840)의 p 형 불순물 영역을 연결한다. 제2 콘택 플러그(872)는 제1 pn 접합 영역(840)의 n 형 불순물 영역과 제2 배선층(863)을 연결하고, 제2 배선층(863)은 제3 콘택 플러그(873)를 통하여 게이트 영역(110)과 연결된다. 따라서, 탄성 채널 트랜지스터(100)의 게이트 영역(110)은 제1 pn 접합 영역(840)과 전기적으로 연결된다.
게이트 영역(110) 은 제4 콘택 플러그(874)를 통하여 제2 pn 접합 영역(850)의 n 형 불순물 영역과 연결되며, 제2 pn 접합 영역(850)의 p 형 불순물 영역은 제6 콘택 플러그(876)를 통하여 워드 라인(820)과 연결된다.
제1 전극(151)은 제5 콘택 플러그(875)를 통하여 비트 라인(830)과 연결되며, 제2 전극(153)은 제7 콘택 플러그(877)를 통하여 제3 배선층(865)을 따라 제 8 콘택 플러그(878)를 통하여 기판(810)과 연결된다. 따라서, 제1 전극(151)은 기판(810)을 통하여 제2 논리 소자 영역(LOGIC ELEMENT2)과 전기적으로 연결될 수 있다.
제 1 내지 제 8 콘택 플러그들(871, ..., 878)은, 예를 들어 폴리 실리콘, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 또는 그 이상을 포함할 수 있다.
다만 도면에 나타난 반도체 소자(800)의 구조는 예시적이며, 본 발명은 이에 한정되는 것은 아니다.
도 9는 본 발명의 일부 실시예들에 따른 반도체 소자를 포함하는 자동 논리 구성 시스템을 도시한 도면이다.
자동 논리 구성 시스템(900)은 제어부(910), 센서부(920), 반도체 소자(930), 및 동작 장치(940)를 포함할 수 있다.
제어부(910)는 반도체 소자(930)로부터 논리 출력 신호(LOUT)를 수신하여 논리 제어 신호(LST)를 생성하거나 센서 제어 신호(SST)를 생성할 수 있다. 논리 제어 신호(LST)는 반도체 소자(930)의 워드 라인 및 비트 라인에 제공되는 전압을 제어하도록 할 수 있으며, 센서 제어 신호(SST)는 센서부(920)가 감지 신호(SENS)를 생성하여 반도체 소자(930)로 제공하도록 한다.
반도체 소자(930)는 상기에서 설명한 탄성 채널 트랜지스터를 구비하는 반도체 소자들(100, 600, 700, 800)을 포괄할 수 있다.
예를 들어, 본 발명의 일부 실시예들에 따른 반도체 소자(930)는 설정 단계 및 동작 단계에 따라 상이한 동작을 수행할 수 있다.
설정 단계에서, 반도체 소자(930)에 포함된 탄성 채널 트랜지스터들은 제1 상태 또는 제2 상태를 가지도록 설정될 수 있다. 따라서, 설정 단계에서, 제어부(910)는 논리 출력 신호(LOUT)에 기초하여 생성된 논리 설정 신호(LST)를 통하여 반도체 소자(930)의 비트 라인 및 워드 라인에 각 상태에 상응하는 전압을 제공할 수 있다. 논리 출력 신호(LOUT)는 감지 신호(SENS)에 대하여 논리 연산을 수행한 결과이다. 제어부(910)는 논리 출력 신호(LOUT)가 원하는 출력 신호인지 판단하여 반도체 소자(930)의 논리 연산을 변경할 지 여부, 즉, 동작 상태를 결정하는 것이다. 다만, 논리 설정 신호(LST)는 탄성 채널 트랜지스터들의 상태 설정에 대한 정보만을 포함할 수 있으며, 도시되지는 않았으나, 별도의 전압 생성기를 통하여 반도체 소자(930)에 제공되는 전압들이 생성될 수 있다. 설정 단계에서, 제어부(910)는 감지 제어 신호(SST)를 비활성화하여 센서부(920)를 비활성화시킬 수 있다.
동작 단계에서, 제어부(910)는 논리 제어 신호(LST)를 비활성화하고, 감지 제어 신호(SST)를 활성화할 수 있다. 따라서, 동작 단계에서, 반도체 소자(930)는 센서부(920)에서 생성된 감지 신호(SENS)에 기초하여 설정 단계에서 설정된 논리 조합에 따른 연산을 수행하여 논리 출력 신호(LOUT)를 제공할 수 있다.
센서부(920)는 센서 제어 신호(SST)에 기초하여 외부의 자극을 감지하여 감지 신호(SENS)를 생성하여 반도체 소자(930)에 제공한다. 센서부(920)는 시각 센서, 청각 센서, 가속도 센서, 압력 센서 등을 포함할 수 있다.
반도체 소자(930)는 설정 단계에서 논리 제어 신호(LST)를 수신하여 반도체 소자(930)에 포함된 탄성 채널 트랜지스터들의 상태를 변경하고, 동작 단계에서는 감지 신호(SENS)에 대하여 설정 단계에서 결정된 논리 연산을 수행하여 논리 출력 신호(LOUT)를 제공한다.
동작 장치(940)는 반도체 소자(930)로부터 논리 출력 신호(LOUT)를 수신하여 기 설정된 동작을 수행하고 장치 출력 신호(DOUT)를 출력한다.
따라서 본 발명의 일 실시예에 따른 탄성 채널 트랜지스터를 구비한 반도체 소자는 동작 수행 결과를 피드백하여 논리 연산을 상이하게 조정할 수 있으며, 적응적으로 논리 연산을 수행할 수 있다.
본 발명의 일부 실시예들에 따른 반도체 소자는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지를 이용하여 실장된 메모리 장치에 이용될 수 있다.
본 발명을 명확하게 이해시키기 위해 첨부한 도면의 각 부위의 형상은 예시적인 것으로 이해하여야 한다. 도시된 형상 외의 다양한 형상으로 변형될 수 있음에 주의하여야 할 것이다. 도면들에 기재된 동일한 번호는 동일한 요소를 지칭한다.

Claims (10)

  1. 제1 영역을 포함하는 게이트 영역;
    상기 게이트 영역 상에 상기 제1 영역의 양측 단부 상에 위치하는 절연층;
    상기 절연층 상에 서로 이격되어 형성되는 제1 및 제2 전극들;
    상기 제1 및 제2 전극과 상기 절연층 사이에 개재되어, 상기 제1 전극, 제2 전극 및 게이트 영역에 인가된 전압에 기초한 정전기력에 따라 가변적인 형상을 가지는 탄성 도전층; 및
    상기 게이트 영역 상의 제1 영역과 상기 탄성 도전층 사이에 위치하는 게이트 절연 영역을 포함하는 탄성 채널 트랜지스터를 구비하는 반도체 소자.
  2. 제1 항에 있어서, 상기 탄성 도전층은 그래핀(graphene)을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서, 상기 게이트 절연 영역은 상기 게이트 영역과 상기 탄성 도전층에 의하여 한정되는 공동(cavity)인 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서, 상기 제1 영역은 단면 형상이 상기 게이트 영역 내측으로 라운드형을 가지도록 형성된 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 탄성 도전층은 제1 전극에 인가되는 제1 제어 전압에 의하여 도전되며, 상기 제2 전극에 인가되는 전압은 상기 제1 제어 전압에 의하여 도전된 상기 탄성 도전층의 극성을 변화시키지 않을 정도의 상기 제1 제어 전압과 실질적으로 동일한 극성을 가지는 경우,
    상기 탄성 도전층은 상기 제1 제어 전압 및 상기 게이트 영역에 인가되는 제2 제어 전압에 기초하여 채널 형성이 결정되는 것을 특징으로 하는 반도체 소자.
  6. 제5 항에 있어서,
    상기 제2 제어 전압이 제1 제어 전압과 반대 극성을 가지는 경우, 상기 탄성 도전층은 상기 게이트 영역과 이격되어 채널이 형성되지 않는 것을 특징으로 하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 제1 및 제2 전극 상에 형성되어 상기 탄성 도전층 상에 공동을 한정하는 지지 구조를 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제1 항에 있어서,
    전원 전압이 인가되지 않는 경우, 상기 탄성 도전층은 탄성에 의하여 상기 전원 전압이 인가되기 직전의 형태를 유지하는 것을 특징으로 하는 반도체 소자.
  9. 제1 방향으로 연장되는 워드 라인;
    상기 제1 방향과 상이한 제2 방향으로 연장되는 비트 라인;
    제1 영역을 포함하며, 상기 워드 라인과 연결되는 게이트 영역;
    상기 게이트 영역 상에 상기 제1 영역의 양측 단부 상에 위치하는 절연층;
    상기 절연층 상에 형성되며, 상기 비트 라인에 연결되는 제1 전극;
    상기 제1 전극과 상기 제1 영역을 사이에 두고 이격되어 상기 절연층 상에 형성되는 제2 전극;
    상기 제1 및 제2 전극과 상기 절연층 사이에 개재되어, 상기 제1 및 제2 전극들 및 상기 게이트 영역에 인가된 전압에 기초한 정전기력에 따라 가변적인 형상을 가지는 탄성 도전층;
    상기 게이트 영역 상의 제1 영역과 상기 탄성 도전층 사이에 위치하는 게이트 절연 영역; 및
    상기 제1 및 제2 전극 상에 형성되어 상기 탄성 도전층 상부에 공동을 형성하는 지지 구조를 포함하는 반도체 소자.
  10. 단면 형상이 내측으로 라운드 형상을 가지는 제1 영역을 포함하며 게이트 전압을 인가받는 게이트 영역;
    상기 게이트 영역 상에 상기 제1 영역의 양측 단부 상에 위치하는 절연층;
    상기 절연층 상에 형성되며, 제어 전압을 인가받는 제1 전극;
    상기 절연층 상에 상기 제1 영역을 사이에 두고 상기 제1 전극과 이격되어 형성되는 제2 전극;
    그래핀을 포함하며, 상기 제1 및 제2 전극과 상기 절연층 사이에 개재되어, 상기 제어 전압 및 게이트 전압에 기초하여 상기 게이트 영역과의 사이에서 형성되는 정전기력에 따라 가변적인 형상을 가지는 탄성 도전층;
    상기 게이트 영역 상의 제1 영역과 상기 탄성 도전층 사이에 위치하는 게이트 절연 영역; 및
    상기 제1 및 제2 전극 상에서 형성되어 상기 탄성 도전층 상부에 공동을 형성하며, 다공성 막으로 지지되는 지지 구조를 포함하는 탄성 채널 트랜지스터를 구비하는 반도체 소자.
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