KR20110114431A - 데이터 처리 회로 및 채널 세팅 판정 회로 - Google Patents

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Abstract

본 발명의 다양한 실시예는 데이터 처리를 위한 시스템 및 방법을 제공한다. 예컨대, 본 발명의 몇몇 실시예는 주 데이터 처리 회로 및 적응적 세팅 판정 회로 모두를 포함하는 데이터 처리 회로를 제공한다. 주 데이터 처리 회로는 일련의 데이터 샘플을 수신하며, 등화기 회로 및 데이터 검출기 회로를 포함한다. 등화기 회로는 일련의 데이터 샘플을 수신하고 등화된 출력을 제공한다. 등화기 회로는 적어도 부분적으로 계수에 의해 제어된다. 데이터 검출기 회로는 등화된 출력을 수신하고 적어도 부분적으로 타겟에 기초하여 주 데이터 출력을 제공한다. 적응적 세팅 판정 회로는 일련의 데이터 샘플 및 주 데이터 출력을 수신하고, 주 데이터 처리 회로와 병렬로 동작하여 계수 및 타겟을 적응적으로 판정한다.

Description

데이터 처리 회로 및 채널 세팅 판정 회로{SYSTEMS AND METHODS FOR ADAPTIVE TARGET SEARCH}
본 발명은 저장 매체로부터 데이터에 액세스하는 시스템 및 방법에 관한 것으로, 특히 저장 매체로부터 데이터를 검색(retrieving)하기 위해 타겟 계수(target coefficients)를 판정하는 시스템 및 방법에 관한 것이다.
전형적인 저장 매체는 저장 매체 상에 자기적으로 표시되는 정보를 포함하는 자기 저장 매체를 포함한다. 자기적으로 표시되는 정보를 감지하고, 이 정보를 표시하는 전기적 신호를 제공하는 헤드가 이 저장 매체에 관련하여 배치된다. 이 전기적 신호는 저장 매체에 원래 기록된 정보를 복원하기 위해 하나 이상의 데이터 검출 공정(process)을 행하는 데이터 검출 회로에 긍극적으로 전달된다. 사용되는 헤드/매체 조합에는 일반적으로 몇몇 변형이 존재한다. 따라서, 제조 공정에서는, 특정 헤드/매체 조합에 대해 어느 채널 세팅이 최선으로 작동하는지를 판정하기 위해서 다양한 채널 세팅으로 각각의 저장 장치가 테스트된다.
도 1에 채널 세팅(channel settings)의 캘리브레이팅(calibrating)의 일 예가 도시되어 있다. 도 1을 참조하면, 흐름도(100)는 제조 공정 중에 채널 세팅을 선택하는 종래 방식을 도시한다. 흐름도(100)에 따르면, 탐색 모드(105)가 선택된다. 탐색 모드는 사전에 식별된 예상 타겟 세팅 리스트를 사용한다. 예상 타겟 세팅 리스트로부터의 타겟 세팅의 초기 세트가 선택된다(블록 110). 타겟 세팅의 선택은 리스트의 타겟 세팅 중 이전에 테스트되지 않은 세트를 식별하는 단계와 이 타겟 세팅을 저장 장치의 판독 회로에 제공하는 단계를 포함한다. 이 경우, 데이터는 판독 회로로 전달되어, 수신된 데이터 스트림 상에서 데이터 디코딩/검출이 수행된다(블록 115). 이 공정에서의 오류율이 판정되고(블록 120), 이 판정된 오류율은 선택된 타겟 세팅에 관련하여 저장된다.
이후 채널 세팅 리스트에 테스트될 다른 세트의 타겟 세팅이 있는지가 판정된다. 테스트될 다른 세트의 타겟 세팅이 있으면, 예상 타겟 세팅 리스트에서 다음 세트의 타겟 세팅이 선택되고(블록 135), 이 세트의 타겟 세팅에 대해서 블록(115-130)의 공정이 되풀이된다. 이와는 달리, 타겟 세팅의 리스트에서 모든 타겟 세팅이 테스트된 경우에는(블록 130), 최선의 오류율(즉, 최소의 오류)이 제공된 세트의 타겟 세팅이 선택된다(블록 140). 이 최적의 세트의 타겟 세팅은 판독 회로에 제공되고(블록 145) 정상 모드의 동작이 선택된다(블록 150).
일반적으로 흐름도(100)의 탐색 방식은 수백의 타겟 세팅을 포함하고, 다수의 헤드 및/또는 디스크 존(zone)을 테스트하는데 사용된다. 각각의 타겟 세팅을 위해, CTF 컷오프/부스트(CTF cutoff/boost), FIR 필터 및/또는 매체 노이즈 파라메터에 대한 캘리브레이션이 수행될 수 있다. 하나의 세트의 타겟 세팅을 테스팅하는데 몇 분이 필요할 수 있으므로, 몇백 또는 심지어 몇천의 타겟 세팅을 포함하는 흐름도(100)의 공정은 상당히 많은 시간을 필요로 할 수 있다. 이러한 시간의 사용은 저장 장치를 제조하는 기업체에게는 낭비적이다.
따라서, 적어도 상술한 이유에 의해, 본 기술 분야에서는 채널 세팅을 선택하는 개선된 시스템 및 방법을 필요로 한다.
본 발명은 저장 매체로부터 데이터를 액세싱하는 시스템 및 방법에 관한 것으로, 특히 저장 매체로부터 데이터를 검색(retrieving)하기 위해 타겟 계수(target coefficients)를 판정하는 시스템 및 방법에 관한 것이다.
본 발명의 다양한 실시예는 주 데이터 처리 회로 및 적응적 세팅 판정 회로 모두를 포함하는 데이터 처리 회로를 제공한다. 주 데이터 처리 회로는 일련의 데이터 샘플을 수신하며 등화기 회로 및 데이터 검출기 회로를 포함한다. 등화기 회로는 일련의 데이터 샘플을 수신하고 등화된 출력을 제공한다. 등화기 회로는 적어도 부분적으로 계수에 의해 제어된다. 몇몇 경우에, 다수의 계수가 등화기 회로의 동작을 제어한다. 일 특정 실시예에서, 10개의 계수가 사용된다. 데이터 검출기 회로는 등화기 출력을 수신하고 적어도 부분적으로 타겟에 기초하여 주 데이터 출력을 제공한다. 적응적 세팅 판정 회로는 일련의 데이터 샘플 및 주 데이터 출력을 수신하고, 계수 및 타겟을 적응적으로 판정하기 위하여 주 데이터 처리 회로와 병렬로(in parallel with) 작동한다.
상술한 실시예의 몇몇 경우에, 적응적 세팅 판정 회로는 주 데이터 처리 회로 내의 등화기 회로와 실질적으로 동일한 다른 등화기 회로를 포함한다. 또한, 적응적 세팅 판정 회로는, 일련의 데이터 샘플을 오류값으로 승산하고 계수값을 제공하는 제 1 승산기 회로와, 주 데이터 출력을 오류값으로 승산하고 타겟값을 제공하는 제 2 승산기 회로와, 콘볼루션 회로를 포함한다. 다른 등화기 회로는 일련의 데이터 샘플을 수신하고 이 일련의 데이터 샘플을 등화하여 등화된 출력을 제공한다. 다른 등화기 회로의 동작은 계수값으로부터 파생된 계수에 의해 적어도 부분적으로 제어된다. 콘볼루션 회로는 타겟값으로부터 파생된 타겟에 적어도 부분적으로 기초하여 콘볼브된 출력(convolved output)을 제공한다.
상술한 실시예의 다른 예에서, 주 데이터 처리 회로는 오류값을 판정하기 위해 주 데이터 출력의 파생물과 등화된 출력의 파생물을 비교하는 오류 산출 회로를 더 포함한다. 적응적 세팅 판정 회로는 계수값을 생성하기 위해 일련의 데이터 샘플을 오류값으로 승산하는 제 1 승산기 회로와, 타겟값을 생성하기 위해 주 데이터 출력을 오류값으로 승산하는 제 2 승산기를 포함한다. 등화기 그레디언트 누산기 회로(equalizer gradient accumulator circuit)는 계수값을 수신하고 계수를 제공하며, 타겟 그레디언트 누산기 회로(target gradient accumulator circuit)는 타겟값을 수신하고 타겟을 제공한다. 계수 부하 회로는 등화기 그레디언트 누산기 회로로부터 계수를 수신하고 이것을 설정된 시간에 등화기 회로에 제공하며, 타겟 부하 회로는 타겟 그레디언트 누산기 회로로부터 타겟을 수신하고 이것을 설정된 시간에 데이터 검출기 회로에 제공한다.
본 발명의 다른 실시예는 채널 세팅 검출 회로를 제공한다. 채널 세팅 검출 회로는 주 데이터 출력을 제공하기 위해 일련의 데이터 샘플을 처리하는 주 데이터 처리 회로를 포함한다. 제 1 승산기 회로는 일련의 데이터 샘플을 오류값으로 승산하고 계수값을 제공하며, 제 2 승산기 회로는 주 데이터 출력을 오류값으로 승산하고 타겟값을 제공한다. 등화기 회로는 일련의 데이터 샘플을 수신하고 이 일련의 데이터 샘플을 등화하여 등화된 출력을 제공한다. 등화기 회로의 동작은 플래터으로부터 파생된 계수에 의해 적어도 부분적으로 제어된다. 콘볼루션 회로는 타겟값으로부터 파생된 타겟에 적어도 부분적으로 기초하여 콘볼브된 출력을 제공한다.
상술한 실시예의 몇몇 경우에서, 본 회로는 등화된 출력과 콘볼브된 출력 간의 차를 제공하는 가산기 회로를 더 포함한다. 다양한 예에서, 주 데이터 처리 회로는 일련의 데이터 샘플을 수신하는 다른 등화기 회로와, 제 2 등화기 회로의 출력을 수신하고 주 데이터 출력을 제공하는 데이터 검출기 회로를 포함한다. 몇몇의 이러한 예에서, 등화기들은 실질적으로 동일하다. 몇몇 경우에, 등화기는 적어도 하나의 탭을 갖는 유한 임펄스 응답 필터이다. 동작중에,오류값이 최소인 경우에 주 데이터 처리 회로 내 등화기의 적어도 하나의 탭에 계수가 제공되며, 다른 등화기에는 계수가 항시(at all times) 제공된다. 몇몇 경우에, 오류값이 최소인 경우에 데이터 검출기 회로에 타겟이 제공된다.
본 발명의 또 다른 실시예는 채널 세팅 판정 회로를 제공한다. 이 회로는 주 데이터 처리 회로 및 적응적 세팅 판정 회로를 포함한다. 주 데이터 처리 회로는 일련의 데이터 샘플을 수신하고 등화된 출력을 제공하는 등화기 회로와, 등화된 출력을 수신하고 타겟에 적어도 부분적으로 기초하여 주 데이터 출력을 제공하는 데이터 검출기 회로와, 오류값을 판정하기 위해서 주 데이터 출력의 파생물과 등화된 출력의 파생물을 비교하는 오류 산출기 회로를 포함한다. 등화기 회로의 동작은 적어도 부분적으로 계수에 의해 제어된다. 적응적 세팅 판정 회로는 계수값을 생성하기 위해서 일련의 데이터 샘플을 오류값으로 승산하는 제 1 승산기 회로와, 타겟값을 생성하기 위해 주 데이터 출력을 오류값으로 승산하는 제 2 승산기 회로를 포함한다. 등화기 그레디언트 누산기 회로는 계수값을 수신하고 계수를 제공하며, 타겟 그레디언트 누산기 회로는 타겟값을 수신하고 타겟을 제공한다.
상술한 실시예의 몇몇 예에서, 오류 산출 회로는 콘볼루션 회로 및 가산기 회로를 포함한다. 콘볼루션 회로는 주 데이터 출력을 수신하고 타겟에 적어도 부분적으로 기초하여 콘볼브된 출력을 제공한다. 가산기 회로는 오류값을 생성하기 위해서 등화된 출력의 파생물에서 콘볼브된 출력을 감산한다. 상술한 실시예의 다양한 예에서, 콘볼루션 회로는 3 탭 유한 임펄스 응답 필터이며, 타겟은 이 3개의 탭에 제공된다. 본 발명의 몇몇 실시예에서, 등화기 회로는 10 탭 유한 임펄스 응답 필터이며, 계수가 이 10개의 탭에 제공된다. 상술한 실시예의 특정 예에서, 데이터 검출기 회로는 저밀도 패리티 체크 디코더 회로를 포함한다. 상술한 실시예의 하나 이상의 예에서, 이 회로는 등화기 그레디언트 누산기 회로로부터 계수를 수신하고 이 계수를 설정 시간에 등화기에 제공하는 계수 부하 회로를 더 포함한다. 다양한 예에서, 이 회로는 타겟 그레디언트 누산기 회로로부터 타겟을 수신하고 이것을 설정 시간에 데이터 검출기 회로에 제공하는 타겟 부하 회로를 더 포함한다.
이 요약은 본 발명의 몇몇 실시예의 일반적 개요만을 제공한다. 본 발명의 많은 다른 목적, 특징 이점 및 다른 실시예는 다음의 상세한 설명, 첨부된 청구범위 및 첨부 도면으로부터 보다 더 명백해질 것이다.
본 명세서에 나머지 부분에 설명된 도면을 참조함으로써 본 발명의 다양한 실시예를 보다 더 이해할 수 있다. 도면에서 유사한 구성 요소를 지시하기 위해서 몇몇 도면에 걸쳐서 유사한 참조 번호가 사용된다. 몇몇 예에서, 하부 케이스 문자(lower case letter)를 포함하는 서브-라벨(sub-label)은 다수의 유사한 구성 요소 중 하나를 지시하는 참조 번호와 관련이 있다. 기존 서브-라벨에 대한 명시(specification)없이 참조 번호에 대한 참조가 행해지는 경우 이것은 다수의 유사한 구성 요소 전부를 지시하는 것을 의도한 것이다.
도 1은 제조 공정 중 채널 세팅을 선택하는 종래 방식을 도시하는 흐름도이다.
도 2는 본 발명의 하나 이상의 실시예에 따른 적응적 채널 세팅 선택을 위한 회로를 도시한다.
도 3은 본 발명의 다양한 실시예에 따른 적응적 채널 세팅 선택을 위한 방법을 도시하는 흐름도이다.
도 4는 본 발명의 몇몇 실시예에 따른 적응적 채널 세팅 선택을 위한 다른 회로를 도시한다.
도 5는 본 발명의 다양한 실시예에 따른 적응적 타겟 및 계수 선택을 포함하는 저장 디바이스를 도시한다.
본 발명은 저장 매체로부터 데이터를 액세싱하는 시스템 및 방법에 관한 것으로, 특히 저장 매체로부터 데이터를 검색(retrieving)하기 위해 타겟 계수(target coefficients)를 판정하는 시스템 및 방법에 관한 것이다.
본 발명의 몇몇 실시예는 주 데이터 처리 회로와 병렬로(in parallel to) 작동하는 적응적 세팅 판정 회로를 채용한다. 적응적 세팅 판정 회로는 주 데이터 처리 회로에 제공되는 동일 데이터를 수신하며 각각의 패스(pass)에 대해 상이한 채널 세팅을 적용한다. 다음 세트의 채널 세팅은 이전 세트의 채널 세팅에 의해서 얻어진 결과에 적용되는 최소 자승(Least Mean Square(LMS)) 오류 기준의 사용에 기초하여 적응적으로 선택된다. 이러한 적응적 방식은 많은 가능한 후보를 탐색할 필요없이 적절한 세트의 채널 세팅을 식별할 수 있게 한다.
도 2를 참조하면, 본 발명의 하나 이상의 실시예에 따른 적응적 채널 세팅 선택 회로(200)가 도시되어 있다. 도시된 바와 같이, 적응적 채널 세팅 선택 회로(200)는 주 데이터 처리 회로(210)(점선으로 도시됨) 및 적응적 세팅 판정 회로(220)(점선으로 도시됨)를 포함한다. 주 데이터 처리 회로(210)는 아날로그 입력 신호(202)를 수신하는 아날로그-디지털 변환기(230)를 포함한다. 아날로그-디지털 변환기(230)는 본 기술 분야에서 알려진 임의의 아날로그-디지털 변환 회로 또는 공정으로서 작동된다. 몇몇 경우에, 아날로그 입력 신호(202)는 예컨대, 하드 디스크 드라이브의 플래터(platter)와 같은 자기 저장 매체로부터 액세스된 데이터를 나타낸다. 이러한 경우에, 아날로그 입력 신호(202)는 본 기술 분야에서 알려진 판독/기록 헤드 어셈블리 및 다양한 아날로그 전치 처리 회로(analog front end processing circuitry)를 통하여 수신된다. 아날로그-디지털 변환기(230)는 아날로그 입력 신호(202)에 대응하는 일련의 디지털 샘플(232)를 제공한다.
등화된 출력(236)을 제공하는 등화기 회로(234)에 이 일련의 디지털 샘플(232)이 제공된다. 등화기 회로(234)의 동작은 적어도 부분적으로 계수(282)에 의해 제어된다. 초기에, 계수(282)는 디폴트 값(default value)으로 세팅되지만, 적응적 세팅 판정 회로(220)의 동작에 따라 나중에 변경될 수 있다. 본 발명의 몇몇 실시예에서, 등화기 회로(234)는 유한 임펄스 응답(finite impulse response (FIR)) 필터로서 작동한다. 이 경우에, 계수(282)는 FIR 필터에 대한 하나 이상의 탭을 포함할 수 있다.
등화된 출력(236)은 데이터 검출기 회로(238)에 제공된다. 데이터 검출기 회로(238)의 동작은 적어도 부분적으로 부분 응답 타겟(284)에 의해 제어된다. 데이터 검출기 회로(238)는 데이터 검출 공정을 행할 수 있는 본 기술 분야에서 알려진 임의의 회로일 수 있다. 일 예로서, 데이터 검출기 회로(238)는 본 기술 분야에서 알려진 바와 같은 저 밀도 패리티 체크 디코더를 포함할 수 있다. 본 명세서에서 제공된 개시 내용에 기초하여, 당업자는 본 발명의 다른 실시예에 관련하여 사용될 수 있는 다른 데이터 검출기 회로를 알게 될 것이다. 데이터 검출기 회로(238)는 출력(204)을 제공한다. 출력(204)은 데이터 검출기 회로(238)의 공정을 이용하기 위해 변형된 등화된 출력(236)의 대응물을 제공하도록 효율적으로 동작하는 콘볼루션 회로(240)에 제공된다. 콘볼루션 회로(240)는 콘볼브된 출력(242)을 가산기 회로(244)에 제공한다. 본 발명의 몇몇 실시예의 경우에, 콘볼루션 회로(240)는 3 탭 유한 임펄스 응답 필터이며, 여기서 탭들은 데이터 검출기 회로(238)에 의해 사용되는 주 타겟에 의해 구동된다. 등화된 출력(236)이 지연 회로(248)에 제공되며, 지연 회로(248)는 등화된 출력(236)이 데이터 검출기 회로(238) 및 콘볼루션 회로(240)을 통한 지연에 매칭하도록 알맞게 지연되고 등화된 출력(250)을 제공한다. 이와 같이 지연되고 등화된 출력(250)은 콘볼브된 출력(242)에 정렬된다(aligned). 가산기 회로(244)는 콘볼브된 출력(242)을 지연되고 등화된 출력(250)과 비교하고, 그 차를 오류(246)로서 제공한다. 타겟(284) 및 계수(282)는 적응적 세팅 판정 회로(220)에 의해 업데이트될 때까지 혼합되므로, 오류(246)은 실질적으로 동일하게 남아있는다. 타겟(284) 및 계수(282)가 적응적 세팅 판정 회로(220)에 의해 변경되면, 오류(246)는 감소된다.
디지털 샘플(232)은 지연 회로(256)에 제공되며, 지연 회로(256)는 지연된 디지털 샘플(258)을 제공한다. 지연된 디지털 샘플(258)은 디지털 샘플을 등화기 회로(234), 데이터 검출기 회로(238), 콘볼루션 회로(240) 및 가산기 회로(254)를 통하여 처리하는데 필요한 시간에 충분히 매칭하는데 맞추어 지연된 디지털 샘플(232)이다. 지연된 디지털 샘플(258)은 승산기 회로(254)를 사용하여 오류(246)로 승산되며, 결과(252)가 루프 필터(228)에 제공된다. 루프 필터(228)는 등화기 회로(234)의 게인을 조정하는데 사용되는 최소 자승(Least Mean Square(LMS)) 오류 신호(226)를 등화기 회로(234)에 제공한다.
주 데이터 처리 회로(210)와 병렬로 디지털 샘플(232)이 적응적 세팅 판정 회로(220)에 제공된다. 디지털 샘플은 실질적으로 등화기 회로(234)에 상당하는 등화기 회로(260)에 관련된다. 등화기 회로(260)의 동작은 적어도 부분적으로 제한 루프 필터 회로(constrained loop filter circuit)(264)로부터 제공되는 계수(268)에 의해 제어된다. 초기에, 계수(268)는 계수(282)와 동일한 값으로 세팅되나, 적응적 세팅 판정 회로(200)의 피드백 루프를 이용하여 적응적으로 변형된다. 본 발명의 몇몇 실시예에서, 등화기 회로(260)는 유한 임펄스 응답(FIR) 필터로서 작동한다. 이 경우, 계수(268)는 FIR 필터에 대한 하나 이상의 탭을 포함할 수 있다. 등화기 회로(260)는 디지털 샘플(232)에 대응하는 등화된 출력(262)를 가산기 회로(270)에 제공한다.
본 발명의 일 특정 실시예에서, 등화기 회로(234)(260)이 각각 10 탭 필터인 경계 제한 루프 필터(264)에 의해 다음의 제한 사항이 부여된다. 첫 번째로, 10 탭 필터의 탭 4는 하나로 제한된다. 두 번째, 10 탭 필터의 탭 5 및 탭 3 간의 델타(delta)는 상이한 채널 세팅을 통하여 일정하도록 제한된다. 몇몇 경우에, 첫 번째 제한 사항은 필요 조건이나, 두 번째는 선택 사항이다. 상술한 제한 사항은 단지 예시적이며, 많은 제한 사항이 특정 디자인에 따라 제한 루프 필터(264)를 통해 적용될 수 있음을 알아야 한다. 본 명세서에 제공된 개시 내용에 기초하여, 당업자는 적용될 수 있는 많은 제한 사항을 알 게 될 것이다.
디지털 샘플(232)은 승산기(272)에 부가적으로 제공되며, 승산기(272)는 디지털 샘플(232)로 오류를 승산하여 출력(276)을 제공한다. 디지털 샘플(232)로부터 제한 루프 필터(264)로의 루프는 디지털 샘플(232)로부터 루프 필터(228)로의 루프와 유사하다. 등화기 회로(260)로의 적당한 피드백을 판정함에 있어 제한 루프 필터(264)는 루프 필터(228)와 유사하게 동작한다. 그러나, 루프 필터(228)와는 상이하게, 제한 루프 필터(264)는 임의의 피드백 결과만을 허용한다. 예컨대, 값 0은 적응적 루프의 필요 조건을 만족하지만 동시에 의미없는 결과일 수 있다. 따라서, 출력(276)이 계수(268)로서 값 0을 제공하는 것을 나타내는 경우에, 제한 루프 필터는 이 상태(condition)를 허용하지 않고 계수(286)로서 비 0 값을 제공한다. 본 명세서에서 제공된 개시 내용에 기초하여, 당업자는 몇몇 이유로 수용할 수 없는 다수의 상태를 알게 될 것이다. 이러한 상태의 가능성은 제한 루프 필터(264)에 액세스가능한 메모리 내의 이들을 식별함으로써 제거될 수 있다.
출력(204)이 승산기(278)에 제공되며, 승산기(278)는 출력(204)으로 오류(274)를 승산하여 출력(280)을 제공한다. 출력(280)은 부분 응답 타겟(280)의 선택을 사전에 판정된 값으로 한정하는 제한 루프 필터(286)에 제공된다. 제한 루프 필터(286)은 선택적 콘볼루션 회로(290)에 타겟(288)을 제공한다. 본 발명의 몇몇 실시예에서, 선택적 콘볼루션 회로(290)는, 탭이 프로그램 가능한 3 탭 유한 임펄스 응답 필터이다. 선택적 콘볼루션 회로(290)는 데이터 검출기 회로(238)의 공정을 이용하도록 변형된 등화된 출력(262)의 상당물의 제공을 시도한다는 점에서 콘볼루션 회로(240)와 유사하게 동작한다. 그러나 콘볼루션 타겟 회로(240) 내에서는 콘벌루션이 수행되는 타겟이 변경되지만, 콘볼루션 회로(290)에 의해 사용되는 타겟은 단지 적절한 타겟이 판정되면 변경되어 타겟(284)으로서 제공된다는 점에서 콘볼루션 타겟 회로(240)와는 상이하다. 선택적 콘볼루션 회로(290)의 동작은 적어도 부분적으로 타겟(288)에 의해 제어된다. 선택적 콘볼루션 회로(290)는 등화된 출력(262)에 적시에 대응하는 콘볼브된 출력(294)을 제공한다. 가산기 회로(270)는 콘볼브된 출력(294)을 등화된 출력(262)과 비교하고 그 차를 오류(274)로서 제공한다. 제한 루프 필터(264) 및 제한 루프 필터(286)는 각각 오류(274)를 0로 구동할 제각각의 출력을 선택하도록 동작한다. 동작 중에, 오류는 승산기(278), 제한 루프 필터(286), 선택적 콘볼루션 회로(290) 및 가산기 회로(270)를 포함하는 제 1 제한 최소 자승(Least Mean Squared (LMS)) 루프를 통하여 다시 인가되고, 승산기(272), 제한 루프 필터(264), 등화기 회로(260) 및 가산기 회로(270)를 포함하는 제 2 제한 최소 자승(Least Mean Squared (LMS)) 루프를 통하여 다시 인가된다. 이러한 루프는 서로 협동하여 오류(274)를 0로 구동한다.
본 발명의 일 특정 실시예에서, 3 탭이 사용되는 제한 루프 필터(286)에 의해 다음의 제한 사항이 부여된다. 첫 번째, 모든 3 탭 값의 합이 상수 또는 고정 값임을 확인 함으로써(assuring) 고정 DC 값이 유지된다. 두 번째, 탭 1 및 탭 3 사이의 델타(delta)는 고정 범위 내에서 유지된다. 이것은 한 페이스(one phase)가 다른 페이스 보다 선호되는(preferred over) 경우에 유용하다. 몇몇 경우에, 제 2 제한 사항은 필요 조건이나, 제 2 제한 사항은 선택 사항이다. 상술한 제한 사항들은 단지 예시적이며, 많은 제한 사항들이 특정 디자인에 따라 제한 루프 필터(286)를 통하여 적용될 수 있음을 알게 될 것이다. 본 명세서에 제공된 개시 사항에 기초하여, 당업자는 다수의 제한 사항들이 적용될 수 있음을 알게될 것이다.
계수(268)가 계수 부하 회로(266)에 제공되며, 타겟(288)이 타겟 부하 회로(292)에 제공된다. 최소 오류(274)가 얻어지면, 현재 계수(268)가 계수 부하 회로(266)에 의해서 계수(282)로서 제공되고, 현재 타겟(288)이 타겟 부하 회로(292)에 의해 부분 응답 타겟(284)으로서 제공된다. 이러한 방식으로 주 데이터 처리 회로(210)의 동작은 큰 변경없이 유지되지만, 동시에 종래의 탐색 방식에 비하여 채널 세팅의 최적의 세트로 보다 빠르게 수렴하는 채널 세팅의 적응적 선택이 수행된다. 최소값(즉, 오류(274)의 최소값)이 발견되면, 식별된 타겟 및 계수값은 레지스터에 저장될 수 있으며, 적응적 세팅 판정 회로(220)은 전원이 꺼질 수(powered down) 있거나, 슬립 모드(sleep mode)로 놓일 수 있다.
도 3을 참조하면, 흐름도(300)는 본 발명의 다양한 실시예에 따른 적응적 채널 세팅 선택 방법을 도시한다. 흐름도(300)에 따르면, 적응 공정이 선택되어 개시된다(블록 305). 이것은 예컨대, 특정 코드를 데이터 수신 회로에 기록함으로써 적응 모드를 선택하는 것을 포함한다. 적응 모드 중에, 데이터 수신 회로에 대해 채널 세팅의 최적의 세트를 적응적으로 판정하는 트레이닝 공정이 적용된다. 이 공정의 일부로서 초기 타겟이 선택되고(블록 310) 초기 계수가 선택된다(블록 315).
데이터 스트림이 수신된다(블록 320). 이 데이터 스트림은 아날로그-디지털 변환기로부터 수신될 수 있다. 아날로그-디지털 변환기는 자기 저장 매체로부터 감지된 데이터를 나타내는 아날로그 입력 신호를 수신하고 있을 수 있다. 이와는 달리, 데이터 스트림은 메모리 내에 저장된 디지털 샘플일 수 있으며 일련의 디지털 샘플로서 데이터 처리 회로에 반복적으로 제공된다. 본 발명에 제공된 개시 내용에 기초하여, 당업자는 데이터 처리 회로의 계수 및 타겟을 트레이닝하는데 사용될 수 있는 데이터에 대한 다양한 소스를 알게 될 것이다. 표준 데이터 디코딩/검출 공정이 수신된 데이터 스트림에 적용된다(블록 360). 이 표준 디코딩/검출 공정은 주 데이터 처리 회로를 사용하며, 적절히 복원되는 경우에 원래 인코딩된 데이터 소스를 나타내는 출력을 제공한다. 이 데이터 디코딩/검출 공정은 이 회로에 대한 정상 모드의 동작을 나타내며, 처리를 수행하기 위해 선택된 계수 및 타겟을 사용한다.
또한, 적응 모드가 선택되었는지가 판정된다(블록 325). 선택된 경우, 적응 모드는 이후 주 데이터 처리 회로에 제공되는 채널 세팅의 최적의 세트를 판정하기 위해서 계수 및 타겟을 적응적으로 업데이트하는 병렬 회로를 작동시킨다. 적응 모드가 선택되면, 병렬 타겟 및 계수 적응 루프는 주 데이터 처리 회로로의 데이터 입력 및 주 데이터 처리 회로로부터의 데이터 출력을 이용하여 작동된다(블록 330). 각 처리 세그먼트의 종료 시에, 병렬 타겟 및 계수 적응 루프를 작동시키는데 사용된 특정 채널 세팅이 최소 오류값으로 되었는지를 판정한다(블록 335). 몇몇 경우, 각 처리 세그먼트의 종료는 자기 저장 매체로부터의 데이터의 섹터의 종료에 대응한다. 본 명세서에 제공된 개시 내용으로부터 당업자는 본 발명의 다른 실시예에 따라 오류 최소값이 검출될 수 있는 포인트(point)로서 사용될 수 있는 다른 처리 종료를 알게 될 것이다. 최소값이 아직 얻어지지 않았으면(블록 335), 새로운 타겟 및 계수 세트가 선택된다(블록 340). 이 새로운 타겟 및 계수 세트는 병렬 타겟 및 계수 적응 루프에 제공되고, 적응 루프는 새로운 타겟 및 계수 세트를 사용하여 다시 구동한다(블록 330). 병렬 타겟 및 계수 적응 루프는 주 데이터 처리 회로로의 데이터 입력 및 주 데이터 처리 회로로부터의 데이터 출력을 사용하여 다시 구동한다. 처리 세그먼트의 종료 시에 최소값이 얻어졌는지가 다시 판정된다(블록 225). 최소값이 얻어질 때까지(블록 335), 블록(330-340) 공정은 반복된다.
이와는 달리, 현재 타겟 및 계수 세트가 최소값이 되었다고 판정되면(블록 335), 준비 상태 표시자(ready state indicator)가 세트되어 적절한 타겟 및 계수가 발견되었음을 나타낸다 (블록 345). 이 표시를 수신하면, 식별된 타겟 및 계수 세트는 주 데이터 처리 회로 내로 프로그램된다(블록 350). 이것은 예컨대, 주 데이터 처리 회로의 디코딩/검출 회로로의 식별된 타겟의 제공, 주 데이터 처리 회로의 등화기 회로로의 계수(들)의 제공을 포함할 수 있다. 이러한 프로그램이 완료되면(블록 350), 적응 공정은 완료된다(블록 355). 몇몇 경우, 병렬 타겟 및 계수 적응 루프를 수행하는데 사용된 회로는 전원이 꺼지거나(powered down), 슬립 모드(sleep mode) 또는 비 동작 모드로 진입할 수 있다. 다른 경우, 병렬 타겟 및 계수 적응 루프는 항시 동작하고 정상 동작 모드에서 상당한 변화기 확인되면, 갱신된 타겟 및/또는 계수를 제공한다.
도 4를 참조하면, 본 발명의 몇몇 실시예에 따른 다른 적응적 채널 세팅 선택 회로(400)가 도시되어 있다. 적응적 채널 세팅 선택 회로(400)는 타겟 및 계수의 실시간 갱신이 없다는 것을 제외하고는 적응적 채널 세팅 선택 회로(200)와 유사하다. 도시된 바와 같이, 적응적 채널 세팅 선택 회로(400)는 주 데이터 처리 회로(410)(점선으로 도시됨) 및 적응적 세팅 판정 회로(420)(점선으로 도시됨)를 포함한다. 주 데이터 처리 회로(410)는 아날로그 입력 신호(402)를 수신하는 아날로그-디지털 변환기(430)를 포함한다. 아날로그-디지털 변환기(430)는 본 기술 분야에서 알려진 임의의 아날로그-디지털 변환 회로 또는 공정으로서 작동된다. 몇몇 경우에, 아날로그 입력 신호(402)는 예컨대, 하드 디스크 드라이브의 플래터(platter)와 같은 자기 저장 매체로부터 액세스된 데이터를 나타낸다. 이러한 경우에, 아날로그 입력 신호(402)는 본 기술 분야에서 알려진 판독/기록 헤드 어셈블리 및 다양한 아날로그 전치 처리 회로(analog front end processing circuitry)를 통하여 수신된다. 아날로그-디지털 변환기(430)는 아날로그 입력 신호(402)에 대응하는 일련의 디지털 샘플(432)을 제공한다.
등화된 출력(436)을 제공하는 등화기 회로(434)에 이 일련의 디지털 샘플(432)이 제공된다. 등화기 회로(434)의 동작은 적어도 부분적으로 계수(482)에 의해 제어된다. 초기에 계수(482)는 디폴트 값(default value)으로 세팅되지만, 적응적 세팅 판정 회로(420)의 동작에 따라 나중에 변경될 수 있다. 본 발명의 몇몇 실시예에서, 등화기 회로(434)는 유한 임펄스 응답(finite impulse response(FIR)) 필터로서 작동한다. 이 경우에, 계수(482)는 FIR 필터에 대한 하나 이상의 탭을 포함할 수 있다.
등화된 출력(436)은 데이터 검출기 회로(438)에 제공된다. 데이터 검출기 회로(438)의 동작은 적어도 부분적으로 부분 응답 타겟(484)에 의해 제어된다. 데이터 검출기 회로(438)는 데이터 검출 공정을 행할 수 있는 본 기술 분야에서 알려진 임의의 회로일 수 있다. 일 예로서, 데이터 검출기 회로(438)는 본 기술 분야에서 알려진 바와 같이 저 밀도 패리티 체크 디코더를 포함할 수 있다. 본 명세서에서 제공된 개시 내용에 기초하여, 당업자는 본 발명의 다른 실시예와 관련하여 사용될 수 있는 다른 데이터 검출기 회로를 알게 될 것이다. 데이터 검출기 회로(438)는 출력(404)을 제공한다. 출력(404)은 데이터 검출기 회로(438)의 공정을 이용하기 위해 변형된 등화된 출력(436)의 대응물을 제공하도록 효율적으로 동작하는 콘볼루션 회로(440)에 제공된다. 콘볼루션 회로(440)는 콘볼브된 출력(442)을 가산기 회로(444)에 제공한다. 등화된 출력(436)은 지연 회로(448)에 제공되며, 지연 회로(448)는 등화된 출력(436)이 데이터 검출기 회로(438) 및 콘볼루션 회로(440)를 통한 지연에 매칭하도록 알맞게 지연되고 등화된 출력(450)을 제공한다. 이와 같이 지연되고 등화된 출력(450)은 콘볼브된 출력(442)에 정렬된다(aligned). 가산기 회로(444)는 콘볼브된 출력(442)을 지연되고 등화된 출력(450)과 비교하고, 그 차를 오류(446)로서 제공한다. 적응적 채널 세팅 선택 회로(200)에 비하여 타겟 및 계수는 적절한 세트가 판정되면 바로 갱신되며, 타겟 및 계수는 적응적 채널 세팅 선택 회로(400) 내 데이터의 각 세터의 종료시에 갱신된다. 이와 같이 오류(446)는 처리된 데이터의 각 세터에 대하여 갱신된다.
디지털 샘플(432)은 지연 회로(456)에 제공되며, 지연 회로(456)는 지연된 디지털 샘플(458)을 제공한다. 지연된 디지털 샘플(458)은 디지털 샘플을 등화기 회로(434), 데이터 검출기 회로(438), 콘볼루션 회로(440) 및 가산기 회로(454)를 통하여 처리하는데 필요한 시간에 충분히 매칭하는데 맞추어 지연된 디지털 샘플(432)이다. 지연된 디지털 샘플(458)은 승산기 회로(454)를 사용하여 오류(446)로 승산되며, 결과(452)가 루프 필터(428)에 제공된다. 루프 필터(428)는 등화기 회로(434)의 게인을 조정하는데 사용되는 최소 자승(Least Mean Square(LMS)) 오류 신호(426)를 등화기 회로(434)에 제공한다.
주 데이터 처리 회로(410)와 병렬로 디지털 샘플(432)이 적응적 세팅 판정 회로(420)에 제공된다. 디지털 샘플(432)은 지연 회로(498)를 통하여 승산기(472)로 전달된다(directed). 지연 회로(498)는 오류(446)에 대응하도록 지연 회로(456)에 유사하게 디지털 샘플(432)을 적시에 지연한다. 승산기(472)는 이 지연된 디지털 샘플(432)을 오류로 승산하여 출력(476)을 제공한다. 출력(476)은 등화기 그레디언트 누산기 회로(460)에 제공된다. 등화기 그레이던트 누산기 회로(460)는 아날로그 데이터 입력(402)을 통하여 수신된 데이터의 전체 섹터에 걸쳐 오류 및 디지털 샘플(432)의 곱을 모으고, 이 모아지 것에 기초하여 계수(468)를 산출한다. 섹터의 종료 시점에서 계수 부하 회로(466)는 계수(468)를 계수(482)로서 등화기 회로(434)에 제공한다.
지연 회로(496)를 통하여 출력(404)이 승산기(478)에 제공된다. 지연 회로(496)는 오류(446)에 대응하도록(즉, 콘볼루션 회로(440) 및 가산기 회로(444)를 통한 지연에 매칭하도록) 출력(404)을 지연한다. 승산기(478)는 출력(404)을 오류(446)으로 승산하고 출력(480)을 제공한다. 출력(480)은 타겟 그레디언트 누산기 회로(490)에 제공된다. 타겟 그레이던트 누산기 회로(490)는 아날로그 데이터 입력(402)을 통하여 수신된 데이터의 전체 섹터에 걸친 오류 및 출력(404)의 곱을 모으고, 이 모아진 것에 기초하여 타겟(488)을 산출한다. 섹터의 종료 시점에서, 타겟 부하 회로(492)는 계수(488)를 타겟(484)으로서 데이터 검출기 회로(438)에 제공한다. 도 2와 관련하여 상술한 것과 유사한 제한 사항이 적응적 세팅 판정 회로(420)에 의해 생성된 임의의 계수(468) 및 타겟(488)에도 적용될 수 있다.
도 5를 참조하면, 적응적 타겟 및 계수 판정 회로를 갖는 판독 채널(587)을 포함하는 저장 장치(580)가 본 발명의 몇몇 실시예에 따라 도시되어 있다. 저장 장치(580)는 예컨대, 하드 디스크 드라이브이다. 구현된 적응적 타겟 및 계수 판정 회로는 바람직한 채널 세팅을 적응적으로 식별할 수 있으며, 정상 동작 중에 사용하도록 이 채널 세팅을 제공할 수 있다. 적응적 타겟 및 계수 판정 회로는 도 2 또는 도 4와 관련하여 상술한 것과 유사한 구성 요소를 포함할 수 있으며, 도 3과 관련하여 상술한 것과 유사한 방법을 사용하여 동작할 수 있다.
또한, 저장 장치(580)는 인터페이스 제어기(585), 하드 디스크 제어기(589), 모터 제어기(599) 및 스핀들 모터(597)를 포함한다. 인터페이스 제어기(585)는 디스크 플래터(595)로/부터의 데이터의 어드레싱 및 타이밍을 제어한다. 디스크 플래터(595) 상의 데이터는 판독/기록 어셈블리(593)가 디스크 플래터(595) 상에 적절히 위치되는 경우에, 판독/기록 어셈블리(593)에 의해서 검출될 수 있는 자기 신호의 그룹을 포함한다. 이 데이터 신호는 본 기술 분야에서 알려진 바와 같이 전형적으로 섹터 및 트랙 내에 배열된다. 전형적인 판독 동작에서, 판독/기록 헤드 어셈블리(593)는 모터 제어기(599)에 의해서 디스크 플래터(595) 상의 필요한 데이터 트랙 상에 정확하게 위치된다. 모터 제어기(599)는 하드 디스크 제어기(589)의 지령에 따라 디스크 플래터(595)와 관련하여 판독/기록 헤드를 위치시키고, 판독/기록 헤드 어셈블리를 디스크 플래터(595) 상의 적당한 데이터 트랙으로 이동시킴으로서 스핀들 모터(597)을 구동시킨다. 스핀들 모터(597)는 설정된 회전 레이트(PPM)로 디스크 플래터(595)를 회전시킨다.
판독/기록 헤드 어셈블리(593)가 적당한 데이터 트랙에 인접하여 위치하면, 디스크 플래터(595) 상의 데이터를 나타내는 자기 신호는 디스크 플래터(595)가 스핀들 모더(597)에 의해 회전함에 따라 판독/기록 헤드 어셈블리(593)에 의해 감지된다. 이 감지된 자기 신호는 디스크 플래터(595) 상의 자기 신호를 나타내는 연속적인, 미소한 아날로그 신호로서 제공된다. 이 미소한 아날로그 신호는 판독/기록 헤드 어셈블리(593)로부터 판독 채널 모듈(587)로 전송된다. 판독 채널 모듈(587)은 원 데이터의 검색과 관련된 데이터 검출 공정을 수행한다. 이 공정은 적응적 타겟 및 계수 판정 회로에 의해 적절한 채널 세팅이 판정되는 동안에 다수 회 반복될 수 있다. 판독 채널 모듈(587)로 제공되는 기록 데이터(581)를 갖는 기록 동작은 앞서의 판독 동작과는 실질적으로 반대이다. 이 데이터는 이후 인코딩되고 디스크 플래터(595) 상에 기록된다.
결론적으로, 본 발명은 적절한 채널 세팅을 판정하는 신규한 시스템, 디바이스, 방법 및 배열을 제공한다.본 발명의 하나 이상의 실시예의 상세한 설명이 상술되어 있으나, 본 발명의 정신으로부터 벗어남이 없이 다양한 대안물, 변형물 및 균등물이 당업자에게는 명백할 것이다. 예컨대, 본 발명의 하나 이상의 실시예는 예컨대, 테이프 기록 시스템, 광학 디스크 드라이브, 무선 시스템 및 디지탈 가입자 라인 시스템과 같은 다양한 데이터 저장 시스템 및 디지털 통신 시스템에 적용될 수 있을 것이다. 따라서, 상술한 설명은 첨부된 청구범위에 정의된 본 발명의 범위를 한정하는 것으로 채용되어서는 안된다.

Claims (20)

  1. 데이터 처리 회로로서,
    상기 일련의 데이터 샘플을 수신하고 등화된 출력(equalized output)을 제공하되 적어도 부분적으로 계수(a coefficient)에 의해 제어되는 등화기 회로와, 상기 등화된 출력을 수신하고 적어도 부분적으로 타겟에 기초하여 주 데이터 출력을 제공하는 데이터 검출기 회로를 포함하는 주 데이터 처리 회로와,
    상기 일련의 데이터 샘플 및 상기 주 데이터 출력을 수신하고, 상기 계수 및 상기 타겟을 적응적으로 판정하도록 상기 주 데이터 처리 회로와 병렬 동작하는 적응적 세팅 판정 회로(an adaptive setting determination circuit)를 포함하는
    데이터 처리 회로.
  2. 제 1 항에 있어서,
    상기 등화기 회로는 제 1 등화기 회로이며,
    상기 적응적 세팅 판정 회로는,
    상기 일련의 데이터 샘플을 오류값으로 승산하여 계수값을 제공하는 제 1 승산기 회로와,
    상기 주 데이터 출력을 상기 오류값으로 승산하여 타겟값을 제공하는 제 2 승산기 회로와,
    상기 일련의 데이터 샘플을 수신하고 상기 일련의 데이터 샘플을 등화하여 등화된 출력을 제공하는 제 2 등화기 회로로서, 상기 제 2 등화기 회로는 동작이 상기 계수값으로부터 파생된 계수에 의해 적어도 부분적으로 제어되는 상기 제 2 등화기 회로와,
    상기 타겟값으로부터 파생된 타겟에 적어도 부분적으로 기초하여 콘볼브된 출력을 제공하는 콘볼루션 회로를 포함하는
    데이터 처리 회로.
  3. 제 2 항에 있어서,
    상기 제 1 등화기 회로 및 제 2 등화기 회로는 실질적으로 동일한
    데이터 처리 회로.
  4. 제 1 항에 있어서,
    상기 주 데이터 처리 회로는 오류값을 판정하기 위해서 상기 주 데이터 출력의 파생물을 상기 등화된 출력의 파생물과 비교하는 오류 산출 회로를 더 포함하며,
    상기 적응적 세팅 판정 회로는,
    상기 일련의 데이터 샘플을 상기 오류값으로 승산하여 계수값을 생성하는 제 1 승산기 회로와,
    상기 주 데이터 출력을 상기 오류값으로 승산하여 타겟값을 생성하는 제 2 승산기 회로와,
    상기 계수값을 수신하여 상기 계수를 제공하는 등화기 그레디언트 누산기 회로와,
    상기 타겟값을 수신하여 상기 타겟을 제공하는 타겟 그레디언트 누산기 회로와,
    상기 등화기 그레디언트 누산기 회로로부터 상기 계수를 수신하고 상기 계수를 설정된 시간에 상기 등화기에 제공하는 계수 부하 회로와,
    상기 타겟 그레디언트 누산기 회로로부터 상기 타겟을 수신하고 상기 타겟을 설정된 시간에 상기 데이터 검출기 회로에 제공하는 타겟 부하 회로를 포함하는
    데이터 처리 회로.
  5. 채널 세팅 판정 회로로서,
    일련의 데이터 샘플을 처리하여 주 데이터 출력을 제공하는 주 데이터 처리 회로와,
    상기 일련의 데이터 샘플을 상기 오류값으로 승산하여 계수값을 제공하는 제 1 승산기 회로와,
    상기 주 데이터 출력을 상기 오류값으로 승산하여 타겟값을 제공하는 제 2 승산기 회로와,
    상기 일련의 데이터 샘플을 수신하고 상기 일련의 데이터 샘플을 등화하여 등화된 출력을 제공하는 등화기 회로로서, 상기 등화기 회로는 동작이 상기 계수값으로부터 파생된 계수에 의해 적어도 부분적으로 제어되는 상기 등화기 회로와,
    적어도 부분적으로 상기 타겟값으로부터 파생된 타겟에 기초하여 콘볼브된 출력을 제공하는 콘볼루션 회로를 포함하는
    채널 세팅 판정 회로.
  6. 제 5 항에 있어서,
    상기 회로는 상기 등화된 출력과 상기 콘볼브된 출력 간의 차를 제공하는 가산기 회로를 더 포함하는
    채널 세팅 판정 회로.
  7. 제 6 항에 있어서,
    상기 등화기는 제 1 등화기 회로이며,
    상기 주 데이터 처리 회로는,
    상기 일련의 데이터 샘플을 수신하는 제 2 등화기 회로와,
    상기 제 2 등화기 회로의 출력을 수신하고 상기 주 데이터 출력을 제공하는 데이터 검출기 회로를 포함하는
    채널 세팅 판정 회로.
  8. 제 7 항에 있어서,
    상기 제 1 등화기 회로는 상기 제 2 등화기 회로에 실질적으로 상당하는
    채널 세팅 판정 회로.
  9. 제 7 항에 있어서,
    상기 제 2 등화기 회로는 적어도 제 1 탭을 갖는 제 1 유한 임펄스 응답 필터이며, 상기 제 2 등화기 회로는 적어도 제 2 탭을 갖는 제 2 유한 임펄스 응답 필터이고, 상기 계수는 상기 제 1 탭에 제공되는
    채널 세팅 판정 회로.
  10. 제 9 항에 있어서,
    상기 계수는 상기 오류값이 최소일 때에 상기 제 2 탭에 제공되는
    채널 세팅 판정 회로.
  11. 제 7 항에 있어서,
    상기 타겟은 상기 오류값이 최소일 때에 상기 데이터 검출기에 제공되는
    채널 세팅 판정 회로.
  12. 제 5 항에 있어서,
    상기 등화기 회로는 적어도 하나의 탭을 포함하는 유한 임펄스 응답 필터이며, 상기 계수는 상기 적어도 하나의 탭에 제공되는
    채널 세팅 판정 회로.
  13. 제 5 항에 있어서,
    상기 콘볼루션 회로는 적어도 하나의 탭을 포함하는 유한 임펄스 응답 필터이며, 상기 타겟은 상기 적어도 하나의 탭에 제공되는
    채널 세팅 판정 회로.
  14. 채널 세팅 판정 회로로서,
    주 데이터 처리 회로와,
    적응적 세팅 판정 회로를 포함하되,
    상기 주 데이터 처리 회로는,
    일련의 데이터 샘플을 수신하고 등화된 출력을 제공하되,적어도 부분적으로 계수에 의해 제어되는 등화기 회로와,
    상기 등화기 회로의 출력을 수신하고 적어도 부분적으로 타겟에 기초하여 주 데이터 출력을 제공하는 데이터 검출기 회로와,
    상기 주 데이터 출력의 파생물과 상기 등화된 출력의 파생물을 비교하여 오류값을 판정하는 오류 산출기 회로를 포함하며,
    상기 적응적 세팅 판정 회로는,
    상기 일련의 데이터 샘플을 상기 오류값으로 승산하여 계수값을 생성하는 제 1 승산기 회로와,
    상기 주 데이터 출력 출력을 상기 오류값으로 승산하여 타겟값을 생성하는 제 2 승산기 회로와,
    상기 계수값을 수신하고 상기 계수를 제공하는 등화기 그레디언트 누산기 회로와,
    상기 타겟값을 수신하고 상기 타겟을 제공하는 타겟 그레디언트 누산기 회로를 포함하는
    채널 세팅 판정 회로.

  15. 제 14 항에 있어서,
    상기 오류 산출 회로는,
    상기 주 데이터 출력을 수신하고 적어도 부분적으로 상기 타겟에 기초하여 콘볼브된 출력을 제공하는 콘볼루션 회로와,
    상기 등화된 출력으로부터 상기 콘볼브된 출력을 감산하여 상기 오류값을 생성하는 가산기 회로를 포함하는
    채널 세팅 판정 회로.
  16. 제 15 항에 있어서,
    상기 콘볼루션 회로는 3 탭 유한 임펄스 응답 필터이며, 타겟이 상기 3 탭에 인가되는
    채널 세팅 판정 회로.
  17. 제 14 항에 있어서,
    상기 등화기 회로는 10 탭 유한 임펄스 응답 필터이며, 상기 계수는 10 탭에 인가되는
    채널 세팅 판정 회로.
  18. 제 14 항에 있어서,
    상기 데이터 검출기 회로는 저밀도 패리티 체크 디코더 회로를 포함하는
    채널 세팅 판정 회로.
  19. 제 14 항에 있어서,
    계수 부하 회로를 더 포함하며, 상기 계수 부하 회로는
    상기 등화기 그레디언트 누산기 회로로부터 상기 계수를 수신하고 상기 계수를 설정된 시간에 상기 등화기 회로에 제공하는
    채널 세팅 판정 회로.
  20. 제 14 항에 있어서,
    타겟 부하 회로를 더 포함하며, 상기 타겟 부하 회로는 상기 타겟 그레디언트 누산기 회로로부터 상기 타겟을 수신하고 상기 타겟을 상기 설정된 시간에 상기 데이터 검출기 회로에 제공하는
    채널 세팅 판정 회로.
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