KR20110095253A - 엇갈린 사전충전을 사용하는 저항성 메모리의 연속 프로그래밍 - Google Patents

엇갈린 사전충전을 사용하는 저항성 메모리의 연속 프로그래밍 Download PDF

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KR20110095253A
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Abstract

비휘발성 저장 시스템이, 신호 드라이버를 제 1 비휘발성 저장 소자에 연결된 제 1 제어 라인에 연결하고, 신호 드라이버가 제 1 제어 라인에 연결되는 동안 신호 드라이버를 사용하여 제 1 제어 라인을 충전하고, 제 1 제어 라인이 신호 드라이버로부터 충전되는 상태에 있는 동안 신호 드라이버를 제 1 제어 라인으로부터 분리시키고, 신호 드라이버를 제 2 비휘발성 저장 소자에 연결된 제 2 제어 라인에 연결하고, 신호 드라이버가 제 2 제어 라인에 연결되는 동안 신호 드라이버를 사용하여 제 2 제어 라인을 충전하고, 그리고 신호 드라이버를 제 2 제어 라인으로부터 분리시킨다. 제어 라인들을 충전시키는 것은 각각의 비휘발성 저장 소자들에 프로그램 동작이 일어나게 한다. 신호 드라이버를 제 1 제어 라인으로부터 분리시키는 것, 신호 드라이버를 제 2 제어 라인에 연결하는 것, 및 제 2 제어 라인의 충전은, 제 1 비휘발성 저장 소자의 프로그램 동작의 완료를 기다림 없이 수행된다.

Description

엇갈린 사전충전을 사용하는 저항성 메모리의 연속 프로그래밍{CONTINUOUS PROGRAMMING OF RESISTIVE MEMORY USING STAGGERED PRECHARGE}
본 출원은 미국 가출원 번호 제61/171,022호(발명의 명칭: "Data Dependent Data-Line Switching Scheme", 발명자: Thomas Yan 및 Luca Fasoli, 출원일: 2009년 4월 20일) 및 미국 가출원 번호 제61/103,180호(발명의 명칭; "Set Scheme For Memory System", 발명자: Thomas Yan, Luca Fasoli, Roy Scheuerlein 및 Jeffrey Koonyee Lee, 출원일: 2008년 10월 6일)에 대해 우선권의 혜택을 주장한다. 상기 가출원들 모두는 그 전체가 참조로 본 명세서에 통합된다.
본 발명은 비휘발성 데이터 저장에 대한 관한 것이다.
반도체 메모리는 다양한 전자 디바이스들에서 더욱더 널리 사용되고 있다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 전화기, 디지털 카메라, 개인 휴대 단말기, 휴대용 컴퓨팅 디바이스, 비휴대용 컴퓨팅 디바이스, 및 다른 디바이스에서 사용된다. 반도체 메모리가 소비자 전자 디바이스에서 사용될 때, 소비자는 일반적으로 반도체 메모리가 충분한 속도를 구현하여 메모리가 전자 디바이스의 동작 속도를 느리게 하지 않기를 원한다.
도 1은 메모리 시스템의 일 실시예의 블록도이다.
도 2는 메모리 셀의 일 실시예의 간략화된 사시도이다.
도 3은 가역 저항 스위칭 소자(reversible resistance-switching element)의 I-V 특성을 나타낸 그래프이다
도 4a는 삼차원 메모리 어레이의 일 실시예의 일부를 나타낸 간략화된 사시도이다.
도 4b는 삼차원 메모리 어레이의 일 실시예의 일부를 나타낸 간략화된 사시도이다.
도 5는 메모리 어레이의 일 실시예의 로직 도면을 나타낸다.
도 6은 메모리 어레이에서의 베이의 일 실시예의 로직 도면을 나타낸다.
도 6a는 메모리 어레이에서의 베이의 또 다른 실시예의 로직 도면을 나타낸다.
도 7은 데이터 라인 및 이러한 데이터 라인을 통해 비트 라인을 컬럼 제어 회로에 연결시키기 위한 선택 회로의 일 실시예를 도식적으로 나타낸 도면이다.
도 8은 선택 회로의 일 실시예를 도식적으로 나타낸 도면이다.
도 8a는 선택 회로의 또 다른 실시예를 도식적으로 나타낸 도면이다.
도 8b는 선택 회로의 또 다른 실시예를 도식적으로 나타낸 도면이다.
도 9는 멀티플렉서 회로의 일 실시예를 도식적으로 나타낸 도면이다.
도 10은 데이터 라인 및 선택 회로를 동작시키는 프로세스의 실시예들의 제 1 세트를 설명하는 흐름도이다.
도 11은 프로그래밍 프로세스의 세부적 내용을 제공하는 타이밍도이다.
도 12는 프로그래밍 프로세스의 세부적 내용을 제공하는 타이밍도이다.
도 13은 데이터 라인 및 선택 회로를 동작시키는 프로세스의 실시예들의 제 2 세트를 설명하는 흐름도이다.
도 14는 데이터 라인 및 선택 회로를 동작시키는 프로세스의 실시예들의 제 3 세트를 설명하는 흐름도이다.
도 15는 프로그래밍 프로세스의 세부적 내용을 제공하는 타이밍도이다.
연속적 프로그래밍을 수행할 수 있는 비휘발성 저장 시스템이 개시된다. 비휘발성 저장 시스템은 복수의 비휘발성 저장 소자들, 신호 구동 회로들의 세트, 및 선택 회로를 포함한다. 선택 회로는 선택적으로, 비휘발성 저장 소자들의 제 1 세트를 신호 구동 회로들의 세트에 연결시키거나, 혹은 비휘발성 저장 소자들의 제 2 세트를 신호 구동 회로들의 세트에 연결시킨다. 신호 구동 회로들의 세트(이것은, 일 실시예에서, 감지 증폭기들을 포함함)는, 선택 회로가 비휘발성 저장 소자들의 제 1 세트를 신호 구동 회로들의 세트에 연결하는 동안, 비휘발성 저장 소자들의 제 1 세트에 대한 프로그램 동작을 개시시킨다. 선택 회로는, 비휘발성 저장 소자들의 제 1 세트에 대한 프로그램 동작이 개시된 이후, 비휘발성 저장 소자들의 제 1 세트에 대한 프로그램 동작의 완료를 기다림 없이, 비휘발성 저장 소자들의 제 1 세트를 신호 구동 회로들의 세트로부터 분리시키고 비휘발성 저장 소자들의 제 2 세트를 신호 구동 회로들의 세트에 연결한다. 신호 구동 회로들의 세트는, 비휘발성 저장 소자들의 제 1 세트에 대한 프로그램 동작의 완료를 기다림 없이, 선택 회로가 비휘발성 저장 소자들의 제 2 세트를 신호 구동 회로들의 세트에 연결하는 동안 비휘발성 저장 소자들의 제 2 세트에 대한 프로그램 동작을 개시시킨다.
도 1은 본 명세서에서 설명되는 기술을 구현할 수 있는 메모리 시스템(100)의 일 예를 도시한 블럭도이다. 메모리 시스템(100)은 메모리 어레이(102)를 포함하는바, 메모리 어레이(102)는 메모리 셀들의 이차원 혹은 삼차원 어레이일 수 있다. 일 실시예에서, 메모리 어레이(102)는 모놀리식 삼차원 메모리 어레이(monolithic three-dimensional memory array)이다. 메모리 어레이(102)의 어레이 단자 라인들은, 로우(row)들로서 구성되는 워드 라인들의 다양한 층(들)을 포함하고, 그리고 컬럼(column)들로서 구성되는 비트 라인들의 다양한 층(들)을 포함한다. 그러나, 다른 방향의 구성이 또한 구현될 수 있다.
메모리 시스템(100)은 로우 제어 회로(120)를 포함하고, 로우 제어 회로(120)의 출력들(108)은 메모리 어레이(102)의 각각의 워드 라인들에 연결된다. 본 명세서의 목적에 맞게, 연결은 (예를 들어, 하나 이상의 다른 부분들을 통한) 직접 연결 혹은 간접 연결일 수 있다. 로우 제어 회로(120)는 시스템 제어 로직 회로(130)로부터 M개의 로우 어드레스 신호들의 그룹 및 하나 이상의 다양한 제어 신호들을 수신하고, 그리고 전형적으로, 판독 및 프로그래밍 동작 양쪽 모두를 위한 로우 디코더들(122), 어레이 드라이버들(124), 및 블록 선택 회로(126)와 같은 그러한 회로들을 포함할 수 있다.
메모리 시스템(100)은 컬럼 제어 회로(110)를 포함하고, 컬럼 제어 회로(110)의 입력/출력들(106)은 메모리 어레이(102)의 각각의 비트 라인들에 연결된다. 컬럼 제어 회로(110)는 시스템 제어 로직(130)으로부터 N개의 컬럼 어드레스 신호들의 그룹 및 하나 이상의 다양한 제어 신호들을 수신하고, 그리고 전형적으로, 컬럼 디코더들(112), 드라이버 회로(114), 블록 선택 회로(116), 및 감지 증폭기들(118)과 같은 그러한 회로들을 포함할 수 있다. 일 실시예에서, 감지 증폭기들(118)은 비트 라인에 신호를 제공하고, 그 비트 라인 상의 신호를 감지한다. 본 발명의 기술분야에서 알려진 다양한 감지 증폭기가 본 명세서에서 사용될 수 있다.
시스템 제어 로직(130)은 제어기(134)로부터 데이터 및 커맨드들을 수신하고, 출력 데이터를 제어기(134)에 제공한다. 제어기(134)는 호스트와 통신한다. 시스템 제어 로직(130)은 하나 이상의 상태 머신들, 레지스터들, 그리고 메모리 시스템(100)의 동작을 제어하기 위한 다른 제어 로직을 포함할 수 있다. 다른 실시예에서, 시스템 제어 로직(130)은 호스트로부터 직접 데이터 및 커맨드들을 수신하고, 출력 데이터를 호스트에 제공하는데, 왜냐하면 시스템 제어 로직(130)이 제어기의 기능을 포함하기 때문이다.
일 실시예에서, 시스템 제어 로직(130), 컬럼 제어 회로(110), 로우 제어 회로(120) 및 메모리 어레이(102)는 동일한 집적 회로 상에 형성된다. 예를 들어, 시스템 제어 로직(130), 컬럼 제어 회로(110) 및 로우 제어 회로(120)는 기판의 표면에 형성될 수 있고, 그리고 메모리 어레이(102)는 기판 위에(따라서, 시스템 제어 로직(130), 컬럼 제어 회로(110) 및 로우 제어 회로(120) 위에) 형성되는 모놀리식 삼차원 메모리 어레이이다. 일부 경우에 있어서, 제어 회로의 일부는 메모리 어레이의 일부와 동일한 층에 형성될 수 있다. 도 1에서와 같은 적절한 실시예들에 대한 더 많은 정보는, 본 명세서에 그 전체가 참조로 통합되는, 다음과 같은 미국 특허, 즉 미국 특허 제6,879,505호, 미국 특허 제7,286,439호, 미국 특허 제6,856,572호, 및 미국 특허 제7,359,279호에서 찾을 수 있다. 제어기(134)는 도 1에 도시된 다른 컴포넌트들과 동일한 기판 상에 있거나 혹은 서로 다른 기판 상에 있을 수 있다. 제어기(134), 시스템 제어 로직(130), 컬럼 제어 회로(110), 컬럼 디코더(112), 드라이버 회로(114), 블록 선택(116), 감지 증폭기(118), 로우 제어 회로(120), 로우 디코더(122), 어레이 드라이버(124) 및/또는 블록 선택(126)은, 단독으로 혹은 임의의 조합으로, 하나 이상의 제어 회로들로서 고려될 수 있다.
메모리 어레이(102)는 복수의 메모리 셀들을 포함한다. 일 실시예에서, 각각의 메모리 셀은 스티어링 소자(steering element)(예를 들어, 다이오드) 및 저항 소자를 포함한다. 하나의 예시적 실시예에서, 메모리 셀들은 한번에 프로그래밍될 수 있고 여러 번 판독될 수 있는 그러한 것일 수 있다. 하나의 예시적 메모리 셀은 상부 전도체와 하부 전도체 간의 교차지점에 형성되는 층들의 기둥(pillar)을 포함한다. 일 실시예에서, 이러한 기둥은, 안티퓨즈 층(antifuse layer)과 같은 상태 변경 소자(state change element)와 직렬로 연결되는 스티어링 소자(예를 들어, 다이오드와 같은 것)를 포함한다. 안티퓨즈 층이 본래 상태를 유지하는 경우, 셀은 전기적으로 개방 회로이다. 안티퓨즈 층이 파괴되는 경우, 셀은 전기적으로, 이 파괴된 안티퓨즈 층의 저항과 직렬로 연결되는 다이오드이다. 메모리 셀들의 예는 미국 특허 제6,034,882호, 미국 특허 제6,525,953호, 미국 특허 제6,952,043호, 미국 특허 제6,420,215호, 미국 특허 제6,951,780호, 및 미국 특허 제7,081,377호에서 찾을 수 있다.
또 다른 실시예에서, 메모리 셀들은 재기입가능하다. 예를 들어, 그 전체가 참조로 본 명세서에 통합되는 미국 특허 출원 공개 번호 제2006/0250836호는, 가역 저항-스위칭 소자(reversible resistivity-switching element)와 직렬로 결합되는 다이오드를 포함하는 재기입가능 비휘발성 메모리 셀을 설명한다. 가역 저항-스위칭 소자는 두 개 이상의 상태들 간에 가역적으로 스위칭될 수 있는 저항을 갖는 가역 저항-스위칭 물질을 포함한다. 예를 들어, 가역 저항-스위칭 물질은 제조시 초기에 높은 저항 상태에 있을 수 있고, 이것은 제 1 전압 및/또는 전류의 인가시 낮은 저항 상태로 스위칭가능하다. 제 2 전압 및/또는 전류의 인가가 가역 저항-스위칭 물질을 높은 저항 상태로 되돌아 가게 할 수 있다. 대안적으로, 가역 저항-스위칭 소자는 제조시 초기에 낮은 저항 상태에 있을 수 있고, 이것은 적절한 전압(들) 및/또는 전류(들)의 인가시 높은 저항 상태로 가역적으로 스위칭가능하다. 일 저항 상태는 바이너리 "0"을 나타낼 수 있고, 반면 또 다른 저항 상태는 바이너리 "1"을 나타낼 수 있다. 두 개 이상의 데이터/저항 상태들이 사용될 수 있어 메모리 셀은 2비트 이상의 데이터를 저장할 수 있다. 일 실시예에서, 저항을 고저항 상태로부터 저저항 상태로 스위칭시키는 프로세스는 설정 동작(SET operation)으로 언급된다. 저항을 저저항 상태로부터 고저항 상태로 스위칭시키는 프로세스는 재설정 동작(RESET operation)으로 언급된다. 고저항 상태는 바이너리 데이터 "0"과 관련되어 있고, 저저항 상태는 바이너리 데이터 "1"과 관련되어 있다. 다른 실시예들에서, 설정(SET) 및 재설정(RESET) 그리고/또는 데이터 인코딩은 뒤바뀔 수 있다. 일부 실시예들에서, 처음 저항-스위칭 소자자 설정될 때 정상 전압보다 높은 전압이 필요하고, 이것은 형성 동작(FORMING operation)으로 언급된다.
도 2는, 제 1 전도체(166) 및 제 2 전도체(168) 사이에 배치되며 아울러 직렬로 결합되어 있는 가역 저항-스위칭 소자(162), 스티어링 소자(164) 및 장벽(165)을 포함하는, 메모리 셀(150)의 일 예의 간략한 사시도이다.
가역 저항-스위칭 소자(162)는 둘 이상의 상태들 간에 가역적으로 스위칭될 수 있는 저항을 갖는 가역 저항-스위칭 물질(170)을 포함한다. 일부 실시예들에서, 가역 저항-스위칭 물질(170)은 금속 옥사이드로부터 형성될 수 있다. 다양한 다른 금속 옥사이드들이 사용될 수 있다. 일 실시예에서, 니켈 옥사이드(nickel oxide)가 사용된다.
적어도 일 실시예에서, 선택적 증착 프로세스의 사용을 통해, 니켈 옥사이드 층은, 니켈 옥사이드 층이 에칭됨 없이, 가역 저항-스위칭 물질에 사용될 수 있다. 예를 들어, 가역 저항-스위칭 소자는, 전기도금, 무전해 증착 등과 같은 증착 프로세스를 사용하여 니켈 함유 층을 단지 기판 위에 형성된 전도성 표면에만 선택적으로 증착시킴으로써 형성될 수 있다. 이러한 방식으로, 단지 기판 상의 전도성 표면들만이 (니켈 함유 층의 증착 이전에) 패터닝 및/또는 증착되고, 니켈 함유 층은 패너닝 및/또는 증착되지 않는다.
적어도 일 실시예에서, 가역 저항-스위칭 물질(170)은, 니켈을 선택적으로 증착하고 그 다음에 니켈 층을 산화시킴으로써 형성되는 니켈 옥사이드 층의 적어도 일부를 포함한다. 예를 들어, Ni, NixPy 혹은 니켈의 또 다른 유사한 형태가, 무전해 증착, 전기도금 혹은 유사한 선택적 프로세스를 사용하여 선택적으로 증착될 수 있고, 그 다음에 니켈 옥사이드를 형성하기 위해 (예를 들어, 급속 열적 산화 혹은 또 다른 산화 프로세스를 사용하여) 산화될 수 있다. 다른 실시예들에서, 니켈 옥사이드 자체는 선택적으로 증착될 수 있다. 예를 들어, NiO-함유 층, NiOx-함유 층, 혹은 NiOxPy-함유 층이 스티어링 소자 위에 선택적 증착 프로세스를 사용하여 선택적으로 증착될 수 있고, 그 다음에 (필요한 경우) 어닐링 및/또는 산화될 수 있다.
다른 물질들이 선택적으로 증착될 수 있고, 그 다음에 필요한 경우 어닐링 및/또는 산화되어 메모리 셀들에서의 사용을 위한 가역 저항-스위칭 물질을 형성할 수 있다. 예를 들어, Nb, Ta, V, Al, Ti, Co, 코발트-니켈 합금 등의 층이, 예를 들어, 전기도금과 같은 것에 의해 선택적으로 증착될 수 있고, 그리고 산화되어 가역 저항-스위칭 물질을 형성할 수 있다.
또 다른 가변 저항 물질은, 예를 들어 미국 특허 번호 제5,541,869호(발명자: Rose 등)에 더 완벽히 설명된 바와 같이, V, Co, Ni, Pd, Fe 또는 Mn으로 도핑된 비정질 실리콘이다. 또 다른 클래스의 물질이 미국 특허 번호 제6,473,332호(발명자: Ignatiev 등)에 의해 설명되고 있는바, 이들은 Pr1-XCaXMnO3 (PCMO), La1-XCaXMnO3 (LCMO), LaSrMnO3 (LSMO), 혹은 GdBaCoXOY (GBCO)와 같은 페로브스카이트 물질(perovskite materials)이다. 이러한 가변 저항 물질에 대해 선택할 수 있는 또 다른 것은, 미국 특허 번호 제6,072,716호(발명자: Jacobson 등)에 의해 설명된 바와 같이, 예를 들어, 플라스틱 폴리머로 혼합되는 탄소 흑색 입자들 혹은 흑연(graphite)을 포함하는 탄소-폴리머 필름이다. 또 다른 예는, 가역 저항-스위칭 물질로서 탄소 나노튜브를 사용하는 것이다.
또 다른 물질이 미국 특허 출원 제2003/0045054호(발명자: Campbell 등) 및 미국 특허 출원 제2003/0047765호(발명자: Campbell 등)에 설명되어 있다. 이러한 물질은 화학식이 AXBY인 도핑된 칼고겐화물 유리(chalcogenide glass)인바, 여기서 A는 주기율 표의 ⅢA 족(B, Al, Ga, In, Ti), ⅣA 족(C, Si, Ge, Sn, Pb), ⅤA 족(N, P, As, Sb, Bi), 혹은 ⅦA 족(F, Cl, Br, I, At)으로부터의 적어도 하나의 원소를 포함하고, 여기서 B는 S, Se 및 Te 그리고 그 혼합물들 중에서 선택된다. 도펀트는, Ag, Au, Pt, Cu, Cd, Ir, Ru, Co, Cr, Mn 또는 Ni을 포함하는, 귀금속 및 전이 금속 중에서 선택된다. 이러한 칼고겐화물 유리(결정성 상태로서 있지 않는 비정질 칼고겐화물)는 모바일 금속 이온(mobile metal ion)들의 저정소에 인접하게 메모리 셀에 형성된다. 일부 다른 고체 전해질 물질(solid electrolyte material)이 칼고겐화물 유리를 대체할 수 있다.
다른 가변 저항 물질은 비정질 탄소, 흑연, 및 탄소 튜브를 포함한다. 다른 물질이 또한 본 명세서에서 설명되는 기술과 함께 사용될 수 있다.
가역 저항-스위칭 물질을 사용하는 메모리 셀의 제조에 대한 더 많은 정보는, 본 명세서에 그 전체가 참조로 통합되는 미국 특허 출원 공개번호 제2009/0001343호(발명의 명칭: "Memory Cell That Employs A Selectively Deposited Reversible Resistance Switching Element and Methods of Forming The Same")에서 찾을 수 있다. 추가적인 정보가 또한, 본 명세서에 그 전체가 참조로 통합되는 미국 특허 출원 제12/339,313호(발명의 명칭: "Reverse Set With Current Limit for Non-Volatile Storage", 출원일: 2008년 12월 19일)에서 찾을 수 있다.
가역 저항-스위칭 소자(162)는 전극(172) 및 전극(174)을 포함한다. 전극(172)은 가역 저항-스위칭 물질(170)과 전도체(168) 사이에 배치된다. 일 실시예에서, 전도체(172)는 플래티넘(platinum)으로 만들어진다. 전극(174)은 가역 저항-스위칭 물질(170)과 스티어링 소자(164) 사이에 배치된다. 일 실시예에서, 전극(174)은 티타늄 나이트라이드(Titanium Nitride)로 만들어지고, 그리고 장벽 층으로서의 역할을 한다.
스티어링 소자(164)는 다이오드일 수 있고, 혹은 가역 저항-스위칭 소자(162) 양단의 전압 및/또는 가역 저항-스위칭 소자(162)를 통해 흐르는 전류를 선택적으로 제한함으로써 비-옴적 전도(non-ohmic conduction)를 나타내는 다른 적절한 스티어링 소자일 수 있다. 이러한 방식에서, 메모리 셀(150)은 이차원 혹은 삼차원 메모리 어레이의 일부로서 사용될 수 있고, 데이터는 어레이 내에서의 다른 메모리 셀들의 상태에 영향을 미침이 없이 메모리 셀(150)에 기입될 수 있고 그리고/또는 메모리 셀(150)로부터 판독될 수 있다. 스티어링 소자(164)는, 다이오드의 p-영역 위의 n-영역을 갖는 상향을 가리키는지 혹은 다이오드의 n-영역 위에 p-영역을 갖는 하향을 가리키는지 여부에 상관없이, 수직의 다결정 p-n 혹은 p-i-n 다이오드와 같은 임의의 적절한 다이오드를 포함할 수 있다.
일부 실시예들에서, 스티어링 소자(164)는, 폴리실리콘, 다결정 실리콘-게르마늄 합금, 폴리게르마늄 혹은 임의의 다른 적절한 물질과 같은 다결정 반도체 물질로부터 형성된 다이오드일 수 있다. 예를 들어, 스티어링 소자(164)는, 고밀도로 도핑된 n+ 폴리실리콘 영역(182)과, n+ 폴리실리콘 영역(182) 위의 저밀도로 도핑된 혹은 진성의(즉, 비의도적으로 도핑된) 폴리실리콘 영역(180)과, 그리고 진성 영역(180) 위의 고밀도로 도핑된 p+ 폴리실리콘 영역(186)을 포함하는 다이오드일 수 있다. 일부 실시예들에서, 실리콘-게르마늄 합금 층이 사용될 때 약 10% 이상의 게르마늄을 갖는 얇은(예를 들어, 수백 옹스트롬 이하) 게르마늄 및/또는 실리콘-게르마늄 합금 층(미도시)이 n+ 폴리실리콘 영역(182) 상에 형성되어 n+ 폴리실리콘 영역(182)으로부터 진성 영역(180)으로의 도펀트 이동을 방지 및/또는 감소시킬 수 있는바, 이것은, 예를 들어, 본 명세서에 그 전체가 참조로 통합되는 미국 특허 출원 공개 번호 제2006/0087005호(발명의 명칭: "DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING", 출원일: 2005년 12월 9일)에서 설명되어 있다. n+ 영역의 위치와 p+ 영역의 위치는 바뀔 수 있음을 이해해야 할 것이다. 증착된 실리콘(예를 들어, 비정질 혹은 다결정)으로부터 스티어링 소자(164)가 제조되는 경우, 일 실시예는, 증착된 실리콘을 저저항 상태에 있도록 하기 위해 다이오드 상에 형성되는 실리사이드 층을 포함할 수 있다.
그 전체가 참조로 본 명세서에 통합되는 미국 특허 번호 제7,176,064호(발명의 명칭: "Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide")에 설명된 바와 같이, 티타늄 및/또는 코발크와 같은 실리사이드-형성 물질은, 증착된 실리콘과, 실리사이드 층을 형성하기 위한 어닐링 동안, 반응한다. 티타늄 실리사이드 및 코발트 실리사이드의 격자 간격은 실리콘의 격자 간격에 근접하며, 그리고 이러한 실리사이드 층들은, 증착된 실리콘이 결정화함에 따라, 인접하는 증착된 실리콘에 대한 "결정화 템플릿(crystallization templates)" 혹은 "시드(seeds)"로서의 역할을 할 수 있다(예를 들어, 실리사이드 층은 어닐링 동안 실리콘 다이오드의 결정 구조를 증진시킴). 이로 인해, 더 낮은 저항의 실리콘이 제공된다. 유사한 결과가 실리콘-게르마늄 합금 및/또는 게르마늄 다이오드에 대해 달성될 수 있다.
전도체들(168 및 168)은, 텅스텐, 임의의 적절한 금속, 고밀도로 도핑된 반도체 물질, 전도성 실리사이드, 전도성 실리사이드-게르마나이드(conductive silicide-germanide), 전도성 게르마나이드 등과 같은, 임의의 적절한 전도성 물질을 포함한다. 도 2의 실시예에서, 전도체들(166 및 168)은 레일(rail) 형상이고, 서로 다른 방향으로(예를 들어, 서로에 대해 실질적으로 수직하게) 연장한다. 다른 전도체 형상 및/또는 구성이 사용될 수 있다. 일부 실시예들에서, 장벽 층, 접착 층, 반사방지 코팅 등(미도시)이 전도체들(166 및 168)과 함께 사용되어 디바이스 성능을 개선하고 그리고/또는 디바이스 제조시 도움을 줄 수 있다.
가역 저항-스위칭 소자(162)가 도 2에서 스티어링 소자(164) 위에 배치되는 것으로 도시되어 있지만, 대안적 실시예에서, 가역 저항-스위칭 소자(162)는 스티어링 소자(164) 아래에 배치될 수 있음을 이해해야 할 것이다.
도 2가 메모리 셀의 일 예를 제시하고 있지만, 하나의 특정된 타입 혹은 구조의 메모리 셀이 본 명세서에서 개시되는 기술을 위해 요구되는 것은 아니다. 다른 많은 타입의 메모리 셀들이 사용될 수 있다.
도 3은 금속 옥사이드 가역 저항-스위칭 소자의 일 예시적 실시예에 대한 전압 대 전류의 그래프이다. 라인(250)은 고저항 상태에 있을 때의 가역 저항-스위칭 소자의 I-V 특성을 나타낸다. 라인(252)은 저저항 상태에 있을 때의 가역 저항-스위칭 소자의 I-V 특성을 나타낸다. 가역 저항-스위칭 소자가 어떤 상태에 있는지를 결정하기 위해, 임의의 전압이 인가되고, 그 결과적인 전류가 측정된다. 더 높게 측정된 전류(라인(252) 참조)는 가역 저항-스위칭 소자가 저저항 상태에 있는 것을 표시한다. 더 낮게 측정된 전류(라인(250) 참조)는 가역 저항-스위칭 소자가 고저항 상태에 있는 것을 표시한다. 다른 I-V 특성을 갖는 가역 저항-스위칭 소자의 다른 변형이 또한 본 명세서에서의 기술과 함께 사용될 수 있음에 유의해야 한다.
고저항 상태(라인(250) 참조)에 있는 동안, 만약 전압 Vset 및 충분한 전류가 메모리 셀에 인가되면, 가역 저항-스위칭 소자는 저저항 상태로 설정될 것이다. 라인(254)은 VSET이 인가될 때의 동작을 보여준다. 전압은 약간 일정하게 유지될 것이고 전류는 Iset_limit를 향해 증가할 것이다. 어떤 포인트에서, 가역 저항-스위칭 소자는 설정되고 디바이스 동작은 라인(252)을 따를 것이다. 처음 가역 저항-스위칭 소자가 설정되면, 디바이스를 설정하기 위해 Vf(형성 전압)가 필요함에 유의해야 한다. 이후에, VSET이 사용될 수 있다. 형성 전압(Vf)은 VSET보다 더 클 수 있다.
저저항 상태(라인(252) 참조)에 있는 동안, 만약 전압 VRESET 및 충분한 전류(Ireset)가 메모리 셀에 인가되면, 가역 저항-스위칭 소자는 고저항 상태로 재설정될 것이다. 라인(256)은 VRESET이 인가될 때의 동작을 보여준다. 어떤 포인트에서, 가역 저항-스위칭 소자는 재설정되고 디바이스 동작은 라인(250)을 따를 것이다.
일 실시예에서, Vset은 대략 5 볼트이고, Vreset은 대략 3 볼트이고, Iset_limit는 대략 5 ㎂이고, 그리고 Ireset 전류는 30 ㎂만큼 높을 수 있다. 일부 실시예들에서, Vset는 Vreset보다 더 낮을 수 있고, 형성 동작은 필요하지 않으며, 그리고/또는 설정 혹은 재설정을 위해 필요한 시간은 서로 다를 수 있다.
가역 저항-스위칭 물질의 저항을 설정 및 재설정하기 위한 프로그래밍 동작은 본 발명의 기술분야에서 잘 알려져 있다. 가역 저항-스위칭 물질의 저항을 설정 및 재설정하기 위한 회로들의 다른 많은 구현들이 알려져 있고, 그리고 본 명세서에서 설명되는 기술과 함께 사용될 수 있다. 설정 및 재설정의 예는, 그 전체가 참조로 본 명세서에 통합되는 미국 특허 출원 제12/339,313호(발명의 명칭: "Reverse Set With Current Limit for Non-Volatile Storage", 출원일: 2008년 12월 19일), 그 전체가 참조로 본 명세서에 통합되는 미국 특허 출원 공개번호 제2007/0072360호, 및 그 전체가 참조로 본 명세서에 통합되는 미국 특허 출원 공개번호 제2007/0008785호에서 찾을 수 있다.
일부 실시예들에서, 메모리 셀을 통해 흐르는 전류를 제공, 제어 및/또는 제한하는 회로들이 메모리 셀로부터 멀리 존재할 수 있다. 이러한 거리는, (앞서 설명된 바와 같이) 제어 회로가 기판 표면 상에 있고, 메모리 셀들이 삼차원 메모리 어레이의 상부 층들 상에 있는, 모놀리식 삼차원 메모리 어레이에 있어 더욱 문제가 될 수 있다. 이러한 거리로 인해, 전도성 경로가 상당히 길어지게 되고, 이는 결과적으로 라인들에 대한 상대적으로 높은 커패시턴스를 발생시킨다. 일부 경우에 있어서, 메모리 셀이 설정된 이후, 라인 상의 용량성 전하는 후속적으로 메모리 셀을 통해 발산하고, 이것은 여분의 전류가 가역 저항-스위칭 소자를 통과하게 할 수 있다. 이러한 여분의 전류는 가역 저항-스위칭 소자로 하여금, 그 소자를 재설정하는 것이 어렵거나 불가능한 그러한 저저항 값으로 설정되게 할 수 있다. 제안된 한가지 방법은 설정이 달성된 이후 원치 않는 전류가 메모리 셀을 통해 후속적으로 빠져나가지 않도록 비트 라인 및 데이터 버스를 설정 동작 동안 방전시키는 것이다. 이러한 실시예에서, 다이오드는 설정 동작 동안 순방향으로 바이어스될 것이고, Vset가 펄스로서 메모리 셀에 인가될 것이다. Vset 펄스는 가역 저항-스위칭 소자를 설정하는데 필요한 시간보다 더 짧을 것이고, 이에 따라 비트 라인 및 데이터 버스로부터의 전하는 Vset 펄스에 의해 제공되지 않은 여분의 전하를 제공할 필요가 있다.
예를 들어, 전압 펄스는 메모리 셀에 연결된 비트 라인을 충전하는데 사용된다. 기생 커패시턴스로 인해, 비트 라인은 전하를 보유한다. 충전이 된 이후, 비트 라인은 전압 소스로부터 컷오프(cut off)되어 비트 라인은 플로팅 상태가 된다. 비트 라인 상의 전하는 그 다음에 메모리 셀을 통해 워드 라인으로 방전하고, 이것은 메모리 셀이 설정되게 한다. 이러한 프로세스는 프로그래밍의 커패시턴스 방전 방법으로서 언급된다.
일부 구현에 있어서, 설정 동작 이후에는 설정 동작의 성공 여부를 알기 위한 검증 동작이 행해질 수 있다. 만약 성공이 아니라면, 설정 동작은 철회될 수 있다. 예시적 일 구현에서, 검증 동작은 판독 동작이다. 따라서, 시스템 제어 로직(130)은 먼저 하나 이상의 메모리 셀들이 프로그래밍(설정 혹은 재설정)되게 하고, 그 다음에, 프로그래밍된 메모리 셀들 모두를 판독한다. 만약 판독된 데이터와 프로그래밍될 데이터와 일치하면, 프로세스는 완료된다. 만약 판독된 데이터의 일부가 프로그래밍된 데이터와 일치하지 않으면(이것은 프로그래밍이 성공적이지 않았기 때문일 확률이 높다), 프로그래밍은 반복된다.
메모리 어레이(102)는 많은 메모리 셀들을 포함한다. 도 4a는 제 2 메모리 레벨(220) 아래에 배치되는 제 1 메모리 레벨(218)을 포함하는 모놀리식 삼차원 어레이(102)의 일부의 간략화된 사시도이다. 도 4a의 실시예에서, 각각의 메모리 레벨(218 및 220)은 크로스 포인트 어레이(cross-point array)로 복수의 메모리 셀들(200)을 포함한다. 추가적인 층들(예를 들어, 레벨간 유전체)이 제 1 메모리 레벨(218)과 제 2 메모리 레벨(220) 사이에 존재할 수 있지만 도 4a에서는 간결한 설명을 위해 도시되지 않았음을 이해해야 한다. 추가적인 메모리 레벨들일 수 있는 바와 같이, 다른 메모리 어레이 구성이 사용될 수 있다. 도 4a의 실시예에서, 모든 다이오드들은, 다이오드의 하부 혹은 상부에 p-도핑 영역을 갖는 p-i-n 다이오드가 사용되는지 여부에 따라서 상향 혹은 하향과 같은, 동일한 방향을 "향할 수 있는바", 이것은 다이오드 제조를 간단하게 한다. 메모리 셀들(200)은 메모리 셀(150)과 동일할 수 있고 혹은 서로 다를 수 있다.
도 4b는 제 2 메모리 레벨(221) 아래에 배치되는 제 1 메모리 레벨(219)을 포함하는 모놀리식 삼차원 어레이(102)의 제 2 실시예의 일부의 간략화된 사시도이다 도 4b의 메모리 어레이는 복수의 메모리 셀들(200)을 포함한다. 제 1 메모리 레벨(219)에 대해서, 메모리 셀들(200)은 비트 라인들(207)의 세트와 워드 라인들(209)의 세트 사이에서 비트 라인들(207)의 세트 및 워드 라인들(209)의 세트에 연결되어 있다. 제 2 메모리 레벨(221)에 대해서, 메모리 셀들(200)은 비트 라인들(210)과 워드 라인들(209)의 세트 사이에서 비트 라인들(210)과 워드 라인들(209)의 세트에 연결되어 있다. 도 4b에 도시된 바와 같이, 제 1 메모리 레벨의 상부 전도체들은 제 1 메모리 레벨 위에 배치되는 제 2 메모리 레벨의 하부 전도체들로서 사용될 수 있다. 추가적인 정보는, 그 전체가 참조로 본 명세서에 통합되는 미국 특허 번호 제6,952,030호(발명의 명칭: "High-Density Three-Dimensional Memory Cell")에 설명되어 있다.
도 4b의 실시예에서, 인접하는 메모리 레벨들 상의 다이오드들(혹은 다른 스티어링 소자들)은 바람직하게는, 그 전체가 참조로 본 명세서에 통합되는 미국 특허 출원 공개 번호 제20070190722호(발명의 명칭: "Method to Form Upward Pointing P-I-N Diodes Having Large And Uniform Current", 출원일: 2007년 3월 27일)에 설명된 바와 같이, 반대 방향을 향한다. 예를 들어, 제 1 메모리 레벨(219)의 다이오드들은 화살표 A1로 표시된 바와 같이 상향을 가리키는 다이오드들(예를 들어, 다이오드들의 하부에서 p 영역들을 갖는 경우)일 수 있고, 반면에 제 2 메모리 레벨(221)의 다이오드들은 화살표 A2로 표시된 바와 같이 하향을 가리키는 다이오드들(예를 들어, 다이오드들의 하부에서 n 영역들을 갖는 경우)일 수 있으며, 혹은 그 반대의 경우도 가능하다.
모놀리식 삼차원 메모리 어레이는, 그 안에 복수의 메모리 레벨들이 중간 기판들이 없는 단일 기판(예를 들어, 웨이퍼) 위에 형성되어 있는 것이다. 하나의 메모리 레벨을 형성하는 층들은 기존 레벨 혹은 레벨들의 층들 위에 직접 증착 혹은 성장된다. 이와는 반대로, 적층된 메모리들은, 미국 특허 번호 제5,915,167호(발명자: 리디, 발명의 명칭: "Three-dimensional Structure Memory")에서와 같이, 개별 기판들 상에 메모리 레벨들을 형성하고 이 메모리 레벨들을 서로의 상부에 접착시킴으로써, 구성된다. 기판들은 얇게 될 수 있거나 본딩 전에 메모리 레벨들로부터 제거될 수 있지만, 메모리 레벨들이 초기에 개별 기판들 위에 형성되기 때문에, 이러한 메모리들은 진정한 모놀리식 삼차원 메모리 어레이들이 아니다.
메모리 어레이(102)는 베이(bay)들로 세분화되고, 그리고 각각의 베이는 (선택에 따라서는) 다수의 블록들로 분할된다. 도 5은 여러 베이들(예를 들어, 베이 0, 베이 1 ..., 베이 N)로 분할된 메모리 어레이(102)의 로직 도면을 나타낸다. 베이의 개수는 서로 다른 구현에 대해 서로 달라질 수 있다. 일부 실시예들은 단지 하나의 베이만을 사용할 수 있다. 도 6은 여러 블록들(블록 0 - 블록 15)로 분할된 하나의 베이(예를 들어, 베이 0)를 나타낸다. 일 실시예에서, 베이에는 16개의 블록들이 존재한다. 그러나, 다른 실시예들은 다른 개수의 블록들을 사용할 수 있다.
블록은, 디코더들, 드라이버들, 감지 증폭기들, 및 입력/출력 회로들에 의해 일반적으로 끊기지 않는 연속적인 워드 라인들 및 비트 라인들을 갖는 메모리 셀들의 연속적인 그룹이다. 이것은 다양한 이유들 중 어느 하나로 인한 것이다. 예를 들어, 워드 라인들 및 비트 라인들에 걸쳐 있는 신호 지연들(이것은 이러한 라인들의 저항 및 커패시턴스로부터 일어남(즉, RC 지연))은 커다란 어레이에서 매우 클 수 있다. 이러한 RC 지연들은 커다란 어레이를 보다 작은 서브-어레이들의 그룹으로 세분화하여 각각의 워드 라인 및/또는 각각의 비트 라인의 길이가 감소되도록 함으로써 감소될 수 있다. 또 다른 예로서, 메모리 셀들의 그룹에 액세스하는 것과 관련된 파워는, 소정의 메모리 싸이클 동안 동시에 액세스될 수 있는 메모리 셀들의 개수에 대한 상한치를 좌우할 수 있다. 결과적으로, 동시에 액세스되는 메모리 셀들의 개수를 감소시키기 위해, 커다란 메모리 어레이는 보다 작은 서브-어레이들로 종종 세분화된다. 집적 회로는 하나 이상의 메모리 어레이를 포함할 수 있다.
도 6은 블록 0에 대한 비트 라인들의 서브세트를 나타낸다. 모놀리식 삼차원 메모리 어레이를 구현하는 일부 실시예들에서, 기판은 메모리 어레이보다 폭이 더 넓고, 따라서, 컬럼 제어 회로(110)의 부분들은 메모리 어레이 아래로부터 돌출될 수 있어, 비아들 및 지아(zia)들(복수 레벨 비아들)을 사용하여 R1, R2, 상부 금속, 및 비트 라인들에 용이하게 연결될 수 있다. (디코더들 및 감지 증폭기들을 포함하는) 컬럼 제어 회로(110)는 회로들의 두 개의 세트로 분할되는바, 회로들의 각각의 세트는 집적 회로의 맞은편(예를 들어, 사이드 A 및 사이드 B) 상에 위치하여, 컬럼 제어 회로(110)의 제 1 세트의 회로들은 메모리 어레이의 제 1 측면(사이드 A)으로부터 돌출되고, 컬럼 제어 회로(110)의 제 2 세트의 회로들은 메모리 어레이의 맞은편 측면(사이드 B)으로부터 돌출된다. 블록에 대한 비트 라인들의 반(혹은 또 다른 부분)은 사이드 A 상의 컬럼 제어 회로(110)의 제 1 세트의 회로들에 연결되고, 블록에 대한 비트 라인들의 나머지 반(혹은 또 다른 부분)은 사이드 B 상의 컬럼 제어 회로(110)의 제 2 세트의 회로들에 연결된다. 일 실시예에서, 이러한 두 세트의 비트 라인들은, 하나 걸러 있는 비트 라인이 사이드 A 상의 컬럼 제어 회로(110)에 연결되고 아울러 그 사이에 있는 비트 라인들이 사이드 B 상의 컬럼 제어 회로(110)에 연결되도록 상호 배치된다. 일 실시예에서, 짝수 비트 라인들이 사이드 A 상의 컬럼 제어 회로(110)에 연결되고, 그리고 홀수 비트 라인들이 사이드 B 상의 컬럼 제어 회로(110)에 연결되지만, 다른 구성이 또한 사용될 수 있다. 도 6a는 블록의 또 다른 실시예를 제시하고, 여기서, 비트 라인들은, 하나 걸러 있는 비트 라인 그룹이 사이드 A 상의 컬럼 제어 회로(110)에 연결되고 아울러 그 사이에 있는 비트 라인 그룹이 사이드 B 상의 컬럼 제어 회로(110)에 연결되도록 그룹화된다. 예를 들어, 도 6a는 비트 라인 그룹들(240, 242, 244, 246 및 248)을 제시한다. 그룹들(240, 244 및 248)은 사이드 A 상의 컬럼 제어 회로(110)에 연결된다. 그룹들(242 및 246)은 사이드 B 상의 컬럼 제어 회로(110)에 연결된다. 도면으로부터 알 수 있는 바와 같이, 그룹(242)은 그룹들(240과 244) 사이에 정렬되고, 그리고 그룹(246)은 그룹들(244와 248) 사이에 정렬된다. 일 실시예에서, 각각의 비트 라인 그룹은 두 개의 비트 라인을 포함한다. 다른 실시예에서, 각각의 비트 라인 그룹은 둘 이상의 비트 라인(예를 들어, 네 개 이상의 비트 라인)을 포함한다. 일부 구현들에서, 각각의 비트 라인 그룹은 동일한 개수의 비트 라인을 가지며, 반면 다른 구현들에서, 비트 라인 그룹은 가변 개수의 비트 라인을 가질 수 있다.
일 실시예에서, 각각의 블록 아래에, 예를 들어, 기판의 표면 상에 위치하는 두 개의 감지 증폭기들이 있다. 두 개의 감지 증폭기들 중 하나는 사이드 A 상의 컬럼 제어 회로(110)에 연결된 비트 라인들을 위한 것이고, 나머지 다른 하나의 감지 증폭기는 사이드 B 상의 컬럼 제어 회로(110)에 연결된 비트 라인들을 위한 것이다. 한 베이에 16개의 블록들을 포함하는 실시예에서, 한 베이에 대해 32개의 감지 증폭기들이 있는바, 각각의 측면(사이드 A 및 사이드 B)에 대해 16개의 감지 증폭기들이 있게 된다. 일 실시예에서, 베이의 한 가지 특성은 베이 내의 블록들 모두가 동일한 32개의 감지 증폭기들을 공유한다는 것이다. 이것이 의미하는 바는 베이 내의 32개의 메모리 셀들이 프로그래밍 혹은 판독을 위해 동시에 선택될 수 있음을 의미한다. 따라서, 메모리 시스템은, 32개의 메모리 셀들을 선택함과 아울러 32개의 선택된 메모리 셀들과 감지 증폭기들 간에 신호들을 라우팅시키기 위한 라인들을 선택하는 회로들을 포함한다.
도 7은 메모리 어레이(102) 내의 일 베이에 대한 하나의 예시적 아키텍처에 있어서의 라우팅 신호들 및 선택 회로들의 일부를 도식적으로 나타낸 도면이다. 이 실시예에서, 베이에는 16개의 블록들이 있다. 세 개의 블록들(블록 0, 블록 7 및 블록 15)의 일부가 도시된다. 각각의 블록은 어레이의 일 측면(예를 들어, 사이드 A) 상의 감지 증폭기들에 (컬럼에 대한) 32개의 비트 라인들을 전기적으로 연결하기 위한 선택 회로들(300)의 64개의 컬럼들을 갖고, 그리고 어레이의 다른 측면(예를 들어, 사이드 B) 상의 감지 증폭기들에 32개의 비트 라인들을 연결하기 위한 선택 회로들의 64개의 컬럼들을 갖는다. 도 7은 단지 사이드 B로의 연결을 위한 선택 회로들(300)의 64개의 컬럼들만을 나타낸다. 따라서, 각각의 블록은 64개의 컬럼들 × 32개의 비트 라인들 × 2(상부 및 하부) = 4096개의 비트 라인들을 매 블록마다 가지고 있다. 일 실시예에서, 삼차원 메모리 어레이는 네 개의 층들을 포함하고, 층 당 1024개의 비트 라인을 갖는다. 디코딩 회로들, 비트 라인들 및 층들의 다른 구성이 또한 사용될 수 있다. 다른 수량의 비트 라인, 컬럼 및 선택 회로가 또한 사용될 수 있다.
도 7의 베이는 로컬 데이터 라인들 SELB<31:0>을 포함한다. 특정 컬럼에 대한 선택 회로들(300)이, 그 동일한 컬럼에 대한 32개의 비트 라인들을 32개의 각각의 로컬 데이터 라인들(SELB<31:0>)에 선택적으로 연결하는데 사용된다. 예를 들어, 블록 0의 제 1 컬럼은 비트 라인들 BL<31:0>을 포함하고, 블록 0의 제 2 컬럼은 비트 라인들 BL<63:32>를 포함하고, 블록 0의 제 3 컬럼은 비트 라인들 BL<95:64>를 포함하고, ..., 블록 0의 제 64 컬럼은 비트 라인들 BL<2047:2016>을 포함한다.
선택 회로들(300) 각각은 컬럼 디코더들(112)로부터 선택 신호들 XCSEL <63:0> 중 하나를 수신하고 그리고 컬럼과 관련된 32개의 비트 라인들 중 하나로부터 비트 라인 연결을 수용한다. 컬럼 디코더(112)로부터 수신된 XCSEL <63:0>의 각각의 선택 신호에 근거하여, 선택 회로(300)는 각각의 비트 라인을 로컬 데이터 라인들 SELB<31:0> 각각에 연결 혹은 분리한다. 예를 들어, 블록의 제 1 컬럼이 XCSEL <0>을 수신하고, 블록의 제 2 컬럼이 XCSEL <1>을 수신하고, ..., 그리고 블록의 제 64 컬럼이 XCSEL <63>을 수신한다. XCSEL <0>이 "0"일 때, 제 1 컬럼이 선택되고, 비트 라인들 BL<31:0>이 로컬 데이터 라인들 SELB<31:0>에 각각 연결된다. XCSEL <1>이 "0"일 때, 제 2 컬럼이 선택되고, 비트 라인들 BL<63:32>가 로컬 데이터 라인들 SELB<31:0>에 각각 연결된다. XCSEL <63>이 "0"일 때, 제 64 컬럼이 선택되고, 비트 라인들 BL<2047:2016>이 로컬 데이터 라인들 SELB<31:0>에 각각 연결된다. 일 실시예에서, 단지 1비트의 XCSEL <63:0>이 임의의 소정 시간에 "0"임에 유의해야 한다. 일 실시예에서, 각각의 블록은 자기 자신의 XCSEL <63:0> 세트를 가지며, 이에 따라 블록들은 개별적으로 선택된다. 또 다른 실시예에서, 선택 회로들은, 특정 블록을 선택하기 위해, 컬럼 디코더들(112)(혹은 다른 제어 회로)로부터 하나 이상의 블록 선택 신호들을 수신한다.
각각의 블록은 그 블록과 관련되고 아울러 그 블록 아래의 기판 상에 위치하는 두 개의 2:1 멀티플렉서들을 갖는다. 멀티플렉서들 중 하나는 사이드 A에 대한 것이고, 다른 하나는 사이드 B에 대한 것이다. 도 7은 단지 사이드 B에 대한 멀티플렉서들(MUX)을 보여준다. 32개의 로컬 데이터 라인들 SELB<31:0> 각각은 각각의 2:1 멀티플렉서들(MUX)에 연결된다. 예를 들어, 블록 0에 대한 멀티플렉서는 SELB0<O> 및 SELB0<1>을 수신하고, 블록 7에 대한 멀티플렉서는 SELB0<14> 및 SELB0<15>를 수신하고, ..., 그리고 블록 15에 대한 멀티플렉서는 SELB0<3O> 및 SELB0<31>을 수신한다. 베이 내의 멀티플렉서들 각각은, 32개의 로컬 데이터 라인들 중 16개가 선택되도록, 컬럼 디코더들(112)로부터 공통의 멀티플렉서 선택 신호(예를 들어, 신호 S)를 수신한다. 일 실시예에서, 멀티플렉서 선택 신호(S)는 16개의 짝수 로컬 데이터 라인들(예를 들어, SELB0<O>, SELB0<2>, SELB0<4> 등)이 선택되게 하거나 혹은 16개의 홀수 로컬 데이터 라인들(예를 들어, SELB0<1>, SELB0<3>, SELB0<5> 등)이 선택되게 한다.
멀티플렉서들(MUX)의 출력이 각각의 글로벌 데이터 라인들에 연결된다. 예를 들어, 블록 0에 대한 멀티플렉서의 출력이 글로벌 데이터 라인들 GSELB<0>에 연결되고, 블록 7에 대한 멀티플렉서의 출력이 글로벌 데이터 라인들 GSELB<7>에 연결되고, 그리고 블록 15에 대한 멀티플렉서의 출력이 글로벌 데이터 라인들 GSELB<15>에 연결된다. 글로벌 데이터 라인들 각각은, 글로벌 데이터 라인으로부터 신호들을 판독할 수 있거나 그 데이터 라인 상의 신호들을 구동시킬 수 있는 각각의 감지 증폭기에 연결된다. 예를 들어, GSELB<0>이 감지 증폭기 0에 연결되고, GSELB<7>이 감지 증폭기 7에 연결되고, 그리고 GSELB<15>가 감지 증폭기 15에 연결된다. 멀티플렉서들에 의해 선택된 16개의 로컬 데이터들이 글로벌 데이터 라인들 GSELB[15:0]에 연결되어, 메모리 동작(예를 들어, 판독, 설정, 재설정)이 그 선택된 메모리 셀들에 관해 수행된다. 특정 감지 증폭기의 출력이 글로벌 데이터 라인에 연결되고, 그 다음에 멀티플렉서를 통해 로컬 데이터 라인에 연결되고, 그 다음에 선택 회로(300)를 통해 비트 라인에 연결된다. 비트 라인들이 메모리 셀들에 연결된다.
앞서 언급된 바와 같이, 도 7은 단지, 블록들의 일 측면(예를 들어, 사이드 B) 상의 감지 증폭기들로의 연결 경로들을 제시한다. 따라서, 도 7에 대해 도시된 것에 추가하여, 로컬 데이터 라인들의 또 다른 세트가 있고, 글로벌 데이터 라인들의 또 다른 세트가 있고, 그리고 각각의 베이의 사이드 A에 대한 감지 증폭기들의 또 다른 세트가 있다. 따라서, 64개의 로컬 데이터 라인들에 연결된 64개의 선택된 비트 라인들이 존재할 수 있고, 이 경우, 32개의 멀티플렉서들이 32개의 글로벌 데이터 라인들로의 연결을 위한 32개의 로컬 데이터 라인들을 선택한다. 32개의 글로벌 데이터 라인들이, 해당하는 특정 베이와 관련된 32개의 감지 증폭기들에 연결된다.
베이에서의 16개의 블럭들을 선택하는 것, 컬럼에서의 64개의 비트 라인들을 선택하는 것, 64개의 로컬 데이터 라인들을 사용하는 것의 선택, 및 32개의 글로벌 데이터 라인들을 사용하는 것의 선택은 한 세트의 실시예들에 대한 것이다. 다른 실시예들에서, 다른 개수의 각각의 아이템이 사용될 수 있다.
도 7에서, 비트 라인들에는 BL<31:0>, BL<63:32>, ... BL<2047:2016>, ...로 번호가 부여된다. 이러한 번호 부여는 도 7에 대한 참조 목적을 가지고 있는바, 블럭 내의 비트 라인의 위치를 (나타낼 수도 있지만) 반드시 나타내는 것은 아니다. 도 6의 예에서, 비트 라인들이 사이드 A와 사이드 B 사이에 번갈아 있는데, 따라서, 도 7의 BL<0> 및 BL<1>은 사이드 B 상의 컬럼 제어 회로(110)로의 연결을 위한 처음 두 개의 홀수 비트 라인들(230 및 232)이고, 그리고 사이트 A 상의 컬럼 제어 회로(110)에 연결되는 BL<0>과 BL<1> 사이에 중간에 낀 짝수 비트 라인(234)이 있다. 도 6a의 예에서, 도 7의 BL<0> 및 BL<1>은 그룹(242)으로부터의 비트 라인들이고, 그리고 도 7의 BL<2> 및 BL<3>은 그룹(246)으로부터의 비트 라인들이다.
도 8은 선택 회로들(300)의 일 실시예를 상세히 도식적으로 나타낸 도면이다. 선택 회로(300)는 로컬 데이터 라인들 중 하나(도 8에서 SELB<X>로 표시됨) 및 비트 라인들 중 하나(도 8에서 BL<Y>로 표시됨)에 연결된다. 비트 라인이 메모리 셀의 한 단자에 연결된다. 워드 라인이 메모리 셀의 다른 단자에 연결된다. 선택 회로(300)는 트랜지스터(340) 및 트랜지스터(344)를 포함하며, 이들 모두는 SELB<X>에 연결된다. 트랜지스터(340) 및 트랜지스터(344)는 양쪽 모두는 또한 노드 B에서 트랜지스터(342)에 연결된다. 비트 라인 BL<X>는 또한 노드 B에 연결된다. 트랜지스터(342)는 또한, 선택되지 않은 비트 라인 전압인 VUB(예를 들어, 0.5v)에 연결된다. 트랜지스터(340)의 게이트는 선택 신호 XCSEL<Z>에 연결된다. 트랜지스터(344)의 베이스는 선택 신호 CSEL<Z>에 연결된다. XCSEL<Z>은 CSEL<Z>의 반전된 버전임에 유의해야 한다. 트랜지스터(342)의 베이스는 CELN<Z>에 연결된다. 신호들 CSEL<Z>, XCSEL<Z> 및 CELN<Z>는 컬럼 디코더(112)에 의해 제공된다. 다른 실시예들에서, 이러한 신호들은 다른 회로들, 예를 들어 시스템 제어 로직(130), 드라이버 회로(114), 감지 증폭기(118), 혹은 컬럼 제어 회로의 다른 부분들과 같은, 다른 회로들에 의해 제공될 수 있다. 신호 CELN<Z>는 독립적으로 제어되어, 트랜지스터(342)는 트랜지스터들(340 및 342)로부터 독립적으로 제어될 수 있다. 각각의 컬럼은 자기 자신의 독립된 CELN<Z>를 가지고 있어, 해당 컬럼 내의 모든 비트 라인들은 동일한 CELN<Z>를 가지고 있다.
각각의 컬럼이 선택될 때, XCSEL<Z>는 0이고, CSEL<Z>는 1이며, 따라서 트랜지스터들(340 및 344)은 온 상태에 있다. 이러한 조건은 비트 라인 BL<Y>를 로컬 데이터 라인 SELB<X>와 연결시킨다.
각각의 컬럼이 선택되지 않는 경우, XCSEL<Z>는 0이고 CSEL<Z>는 1이며, 따라서 트랜지스터들(340 및 344)은 오프 상태에 있다. 이러한 조건은 비트 라인 BL<Y>를 로컬 데이터 라인 SELB<X>로부터 분리시킨다. 트랜지스터들(340 및 344)이 오프 상태에 있고 CELN<Z>가 1인 경우, 트랜지스터(342)는 온 상태이고, 비트 라인 BL<Y>은 비선택된 비트 라인 전압 VUB를 수신하고 있다. 트랜지스터들(340 및 344)이 오프 상태이고, CELN<Z>가 0인 경우, 트랜지스터(342)는 오프 상태이고 비트 라인 BL<Y>는 플로팅 상태에 있게 된다. 이러한 조건은 본 명세서에서 설명되는 프로그래밍의 커패시턴스 방전 방법의 일부 실시예들에 대해 유용하다.
만약 블록의 2:1 멀티플렉서들(MUX)가 종래의 멀티플렉서이고 공통 선택 신호(S)를 공유한다면, 일 실시예에서, 수행되는 메모리 동작은 먼저 16개의 선택 라인들의 제 1 세트에 대해 수행된다. 16개의 선택 라인들의 제 1 세트에 대한 메모리 동작이 완료된 이후, 공통 선택 신호(S)는 (바로 혹은 다른 프로그래밍 동작 이후) 변경될 수 있고, 그리고 16개의 선택 라인들의 제 2 세트에 대한 메모리 동작(동일한 혹은 서로 다른 메모리 동작)이 수행된다. 예를 들어, 메모리 동작(예를 들어, 판독, 설정, 재설정)을 수행하는 경우, 멀티플렉서들이 먼저 SELB0[O], SELB0[2], ... SELB0[30]을 선택하도록 공통 멀티플렉서 선택 신호(S)가 설정된다. 따라서, ((선택 회로(500)를 통해) 로컬 데이터 라인들 SELB0[O], SELB0[2], ... SELB0[30]에 연결된) 비트 라인들에 연결된 이러한 메모리 셀들에 관한 메모리 동작이 (제 1 패스 동안) 수행된다. 16개의 메모리 셀들 모두가 메모리 동작을 완료한 이후, 공통 선택 신호(S)는 토글(toggle)될 수 있어, 멀티플렉서들은 SELB0[1], SELB0[3], ... SELB0[31]을 선택할 수 있고, 그리고 (로컬 데이터 라인 SELB0[1], SELB0[3], ... SELB0[31]에 연결된) 비트 라인들에 연결된 이러한 메모리 셀들에 관한 메모리 동작이 (제 2 패스 동안) 수행된다. 만약 제 1 패스의 16개의 메모리 셀들 중 하나가 메모리 동작을 완료하기에 느리다면, 제 2 패스의 시작은 모든 16개의 메모리 셀들에 대해 지연된다. 일부 실시예들에서, 복수의 베이들(예를 들어, x개의 베이들)이 병렬로 동작되고, 그리고 공통 선택 신호를 공유하며, 이에 따라 만약 16(x)개의 메모리 셀들 중 어느 하나가 메모리 동작을 완료하기에 느리다면, 제 2 패스의 시작은 모든 16(x)개의 메모리 셀들에 대해 지연된다. 병렬로 동작하는 메모리 셀들의 수가 증가함에 따라, 지연의 가능성이 또한 증가한다. 본 명세서에서 설명되는 프로그래밍의 용량성 방전 방법은 이러한 지연을 완화시키는데 도움을 줄 수 있다.
도 9는 도 7에 도시된 2:1 멀티플렉서들(MUX)에 대한 회로를 도식적으로 나타낸 도면이다. 각각의 글로벌 데이터 라인 GSELB<i>가 트랜지스터들(360, 362, 380 및 382)에 연결된다. 트랜지스터들(360 및 362)은 또한 두 개의 로컬 데이터 라인들 중 제 1 로컬 데이터 라인 SELB<i>에 연결된다. 따라서, 트랜지스터들(360 및 362)은 트랜지스터가 온 상태일 때 글로벌 데이터 라인 GSELB<i>와 로컬 데이터 라인 SELB<i> 간의 경로를 제공한다. GSELB<i>에 연결되는 것에 추가하여, 트랜지스터들(380 및 382)은 또한 제 2 로컬 데이터 라인 SELB<i+l>에 연결된다. 따라서, 트랜지스터들(380 및 382)은 트랜지스터들이 온 상태일 때 글로벌 데이터 라인 GSELB<i>와 제 2 로컬 데이터 라인 SELB<i+1> 간의 경로를 제공한다.
트랜지스터(360)의 반전된 게이트가 NAND 게이트(364)의 출력에 연결된다. 트랜지스터(362)의 게이트가 인버터(366)의 출력에 연결된다. 인버터(366)의 입력이 NAND 게이트(364)의 출력에 연결된다. NAND 게이트(364)의 출력은 또한 트랜지스터(368)의 게이트에 연결된다. 트랜지스터(368)는 SELB<i>와 트랜지스터(370) 사이에 연결된다. 트랜지스터(370)는 트랜지스터(368)와 전압 VUB 사이에 연결된다. 트랜지스터(370)의 게이트는 시스템 제어 로직(130)으로부터 신호 DSG_M0DE를 수신한다. 본 명세서에서 설명되는 프로그래밍의 커패시턴스 방전 모드를 사용하는 프로그래밍 동작의 가능한 실시예들 중 하나를 수행할 때, 신호 DSG_M0DE는 0으로 설정된다. 신호 DSG_M0DE를 0으로 설정함으로써, 트랜지스터(370)는 비선택된 로컬 데이터 라인이 VUB에 연결되는 것을 방지하고, 대신에 비선택 로컬 데이터 라인이 플로팅 상태가 되게 한다.
NAND 게이트(384)의 출력은 트랜지스터(380)의 게이트, 인버터(386)의 입력, 및 트랜지스터(388)의 게이트에 연결된다. 인버터(386)의 출력은 트랜지스터(382)의 게이트에 연결된다. 트랜지스터(388)는 로컬 데이터 라인 SELB<i+l>과 트랜지스터(390) 사이에 연결된다. 트랜지스터(390)는 트랜지스터(388)와 전압 VUB 사이에 연결된다. 트랜지스터(370)의 게이트는 시스템 제어 로직(130)으로부터 신호 DSG_M0DE를 수신한다.
NAND 게이트(364)는 시스템 제어 로직(130)으로부터 두 개의 입력, 즉 멀티플렉서 선택 S 및 MUX_EN을 수신한다. NAND 게이트(384)는 시스템 제어 로직(130)으로부터 두 개의 입력, 즉 (인버터(392)를 통한) 멀티플렉서 선택 신호 S의 반전된 버전 및 MUX_EN을 수신한다. 신호 MUX_EN은 메모리 동작 동안 정상적으로는 1로 설정되지만, 멀티플렉서를 불활성화시키기 위해 0으로 설정될 수 있다.
도 7 내지 도 9의 회로는 프로그래밍의 용량성 방전 방법을 구현하는데 사용될 수 있다. 도 8의 회로는 비트 라인들의 컬럼을 로컬 데이터 라인들 SELB<31:0>에 연결하는데 사용되고, 그리고 도 9의 회로는 로컬 데이터 라인들 SELB<31:0>의 반을 글로벌 데이터 라인들 GSELB<15:0>에 연결하는데 사용된다. 양쪽의 연결들이 모두 만들어지면, 16개의 감지 증폭기들은 글로벌 데이터 라인들, 로컬 데이터 라인 및 비트 라인들을 통해 16개의 메모리 셀들과 통신한다. 설정 동작 동안, 감지 증폭기들은 글로벌 데이터 라인들에 임의의 전압을 인가하여, 글로벌 데이터 라인들의 기생 커패시턴스로 인해 글로벌 데이터 라인들이 충전되도록 한다. (선택 회로의 일 실시예인) 도 9의 멀티플렉서들이 로컬 데이터 라인들을 글로벌 데이터 라인들에 연결하는 경우, 로컬 데이터 라인들이 또한 충전된다. (선택 회로의 또 다른 실시예인) 도 8의 선택 회로가 로컬 데이터 라인들을 비트 라인들의 세트에 연결하는 경우, 비트 라인들 중 16개가 또한 충전된다. 비트 라인이 충전되면, 신호들 XCSEL<Z> 및 CSEL<Z>가 토글되고, 이는 비트 라인을 컷오프시키며 비트 라인이 플로팅 상태가 되게 하여, 시간이 경과함에 따라 비트 라인이 메모리 셀을 통해 방전하게 하며, 이는 메모리 셀이 설정되도록 하는바, 이러한 것은 앞서 설명된 바와 같다. 신호들 XCSEL<Z> 및 CSEL<Z>가 토글되는 경우, (아래에 설명되는) 컬럼 어드레스 및/또는 멀티플렉서 선택 신호(S)는 변할 수 있어, 로컬 데이터 라인들(및 뿐만 아니라 글로벌 데이터 라인들 및 감지 증폭기들)이 비트 라인들의 새로운 컬럼에 연결되게 되고, 프로세스는 자체적으로 반복된다. 이러한 방식으로, 다음 컬럼 혹은 비트 라인들의 다음 세트에 대한 프로그래밍은, 단지 이전 컬럼의 설정 동작 완료를 기다림 없이, 비트 라인들의 이전 컬럼을 충전한 이후 시작한다. 단지 이전 컬럼의 설정 동작 완료를 기다리지 않음으로써, 프로그래밍 동작은 더 빠르게 완료된다. 앞서 설명된 바와 같이, 프로그래밍을 위해 선택된 이러한 비트 라인들은, 충전된 이후 플로팅 상태에 있게 된다. 일부 실시예들에서, 프로그래밍을 위해 선택된 이러한 비트 라인들 중 이웃하는 비트 라인들이 플로팅 상태(예를 들어, VUB로 되는 것)가 되지 않는 것이 바람직하다. 도 6의 실시예에서, 만약 선택된 비트 라인이 사이드 B 상의 컬럼 제어 회로(110)에 연결된다면, 양쪽의 이웃하는 비트 라인들은 사이드 A 상의 컬럼 제어 회로(110)에 연결된다. 이웃들이 플로팅 상태에 있지 않도록 강제하기 위해, 시스템은, 임의의 CSEL<Z>를 활성화시키지 않음으로써 그리고 1에 설정된 사이드 A의 각각의 컬럼에 대한 CELN<Z>를 유지시킴으로써, 사이드 A에 대한 디코더를 비활성화시킬 수 있다. 본 실시예는 선택 회로(300)로서 도 8의 회로를 사용한다.
도 6a의 실시예(두 개의 비트 라인들의 그룹이 사이에 끼어 있는 실시예)에서, 도 8a 및 도 8b의 선택 회로들이, 도 8의 선택 회로 대신에 사용된다. 블록에 대한 홀수 비트 라인들이 도 8a의 선택 회로에 연결되고, 그리고 블록에 대한 짝수 비트 라인들이 도 8b의 선택 회로에 연결된다. 예를 들어, 그룹(242)은 좌측 비트 라인 및 우측 비트 라인을 포함한다. 좌측 비트 라인은 도 8b의 회로를 선택 회로(300)로서 사용하고, 그리고 우측 비트 라인은 도 8a의 회로를 선택 회로(300)로서 사용한다. 도 8a의 회로와 도 8b의 회로 간의 차이는 이들이 트랜지스터(342)에 연결된 서로 다른 신호를 갖는다는 것이다. 도 8a의 회로는 트랜지스터(342)에 연결된 신호 CELN_odd<Z>를 갖는다. 도 8b의 회로는 트랜지스터(342)에 연결된 신호 CELN_even<Z>를 갖는다. 이러한 방식으로, 홀수 비트 라인들이 프로그래밍되고 있을 때, CELN_even<Z>는 하이 상태로 설정될 수 있고, 이에 따라 짝수 비트 라인들은 VUB에 있게 되고, 그리고, 짝수 비트 라인들이 프로그래밍되고 있을 때, CELN_odd<Z>는 하이 상태로 설정될 수 있고, 이에 따라 홀수 비트 라인들은 VUB에 있게 된다. 대안적으로 혹은 추가적으로, 도 9의 신호 DSG_M0DE는 분할될 수 있고, 이에 따라 SELB[i]는 DSG_MODE_i를 얻을 수 있고, SELB[i+l]은 DSG_MODE_i+l을 얻을 수 있어, 데이터 라인들은 개별적으로 VUB가 되도록 강제될 수 있다. 사이드 A 및 사이드 B에 대한 개별적 CELN_odd<Z> 및 CELN_even<Z>가 있을 수 있음에 유의해야 한다. 일부 실시예들에서, CELN_odd<Z> 혹은 CELN_even<Z>는 프로그래밍되는 비트 라인들에 대해 0으로 설정된다. 추가적으로, 일부 실시예들에서, CELN>Z>, CELN_odd<Z> 및/또는 CELN_even<Z>는 프로그래밍되지 않는 비트 라인들에 대해 0으로 설정될 수 있다.
아래에 개시되는 것은, 컬럼들을 변경시키는 순서 및/또는 멀티플렉서 선택을 변경시키는 순서, 뿐만 아니라 컬럼들 간의 기다림 여부에 근거하여 달라지는 실시예들의 네 개의 세트를 설명한다. 본 명세서에서 개시되는 기술은, 스위칭의 순서의 많은 변형을 포괄할 수 있고, 그리고 동시에 프로그래밍되는 메모리 셀들의 그룹들의 프로그래밍 완료를 기다리는 것에 관한 많은 변형을 포괄할 수 있다.
실시예들의 제 1 세트에서, 시스템은 멀티플렉서들(MUX)을 스위칭시킴 없이, 모든 컬럼들에 대해 데이터를 준비한다. 즉, 멀티플렉서 선택 신호(S)는 홀수 혹은 짝수 로컬 데이터 라인들 SELB을 선택하기 위해 고정된다. 신호 DSG_M0DE는 1에서 고정되고, 그리고 동작될 비트 라인들에 대해 신호 CELN<Z>는 0으로 설정된다. 데이터가 제 1 컬럼에 대해 로딩되고, 컬럼 선택이 스위칭되고, 데이터가 그 다음 컬럼에 대해 로딩되고, 컬럼 선택이 스위칭되고, 등등이, 모든 컬럼들이 로딩될 때까지, 행해진다. 데이터가 컬럼들 모두에 대해 로딩되는 경우, 시스템은 컬럼들 모두에 대한 프로그래밍 동작의 완료를 기다린다. 선택된 모든 컬럼들에 대한 프로그래밍 완료 후에, 멀티플렉서 선택 신호(S)는 토글될 수 있고, 그리고 (만약 프로그래밍될 추가적인 데이터가 존재하는 경우) 프로세스는 반복된다. 이러한 경우에, 시스템에 의해 동시에 프로그래밍되는 메모리 셀들의 수는 (컬럼들의 개수)*(감지 증폭기들의 개수)와 동일하다. 동시에 프로그래밍되는 데이터의 덩어리들을, 8개, 16개, 혹은 32개의 컬럼들과 같이, 더 작은 조각으로 더 분할하는 것이 가능하다. 사전 충전된 (플로팅) 비트 라인들 상의 누설 전류들, 많은 셀들이 병렬로 프로그래밍됨에 따른 선택된 워드 라인에 흐르는 전류, 및 프로그래밍 속도 간에는 상충관계가 존재한다.
도 10은 실시예들의 제 1 세트에 따른, 프로그래밍의 용량성 방전 방법을 사용하여, 프로그래밍 동작 동안 메모리 시스템의 동작을 설명하는 흐름도이다. 단계(402)에서, 프로그래밍 동작을 수행하기 위한 커맨드가 호스트로부터 수신된다. 단계(404)에서, 프로그래밍 동작을 위한 데이터가 수신된다. 단계(406)에서, 하나의 베이가 선택된다. 일부 실시예들에서, 동시 동작을 위한 하나 이상의 베이를 선택하는 것도 가능할 수 있다. 단계(408)에서, 그 선택된 베이 내의 블럭이 메모리 동작을 위해 선택된다. 대안적으로, 각각의 선택된 베이 내의 하나의 블록이 선택된다. 단계(410)에서, 적절한 워드 라인이 선택되고, 그리고 비선택된 워드 라인들이 비선택 워드 라인 전압 VUW로 설정되는바, 이것은, 일부 실시예들에서, VWR(예를 들어, Vset 혹은 Vreset)-DV(여기서, DV는 0과 다이오드 선택기 소자의 턴온 전압 간의 전압으로, 전형적으로는 0.6V임)이다. 단계(412)에서, 선택된 워드 라인은 VSS(예를 들어, 0 볼트)로 설정된다. 단계(414)에서, 모든 비트 라인들은 VUB로 설정된다. 단계(416)에서, 멀티플렉서들(MUX)(도 7 및 도 9 참조)은, 멀티플렉서 선택 신호(S) 상에 올바른 신호를 구동시킴으로써 적절한 로컬 데이터 라인들을 선택하도록 구성된다.
단계(418)에서, 감지 증폭기들은, 글로벌 데이터 라인들에 전압을 인가함으로써 데이터 라인들을 충전시킨다. 글로벌 데이터 라인들이 로컬 데이터 라인들에 연결되기 때문에(단계(416)), 로컬 데이터 라인들이 또한 충전된다. 데이터 라인들을 충전시키는 것은 데이터 의존적이다. 즉, 시스템은, 데이터 라인에 연결된 메모리 셀이 프로그래밍돼야 하는 경우에만, 데이터 라인을 충전한다. 만약 메모리 셀들이 프로그래밍되지 않아야 한다면, 관련 데이터 라인은 방전된 상태로 유지된다. 단계(420)에서, 블록의 컬럼들 중 하나가 선택된다. 따라서, 그 컬럼에 대한 비트 라인들이 (도 8, 8a 혹은 8b의 회로를 통해) 로컬 데이터 라인들에 연결되고, 이에 따라 데이터 라인들에서의 전하가 비트 라인들과 공유되며, 비트 라인들이 충전된다. 단계(422)에서, 비트 라인들은 데이터 라인들로부터 컷오프되어, 비트 라인들은 플로팅 상태에 있게 된다. 예를 들어, 도 8를 참조하면, 적절한 XCSEL<Z>는 1이고, CSEL<Z>는 0이며, CELN<Z>는 0이다. 비트 라인들을 데이터 라인들로부터 컷오프시키는 동작은, 비트 라인들이 충전되는 동안 그리고 비트 라인들에 연결된 메모리 셀들에 대한 프로그램 동작의 완료를 기다림 없이 수행된다. 일부 실시예들에서, 시스템은 이러한 완료 여부를 결정하기 위한 점검조차 하지 않는다. 오히려, 비트 라인들은 컷오프되고, 시스템은, 메모리 셀들의 프로그래밍 동작 완료를 기다림 없이 추가적인 프로그래밍 동작을 계속한다. 단계(424)에서, 프로그래밍을 위한 데이터의 컬럼들이 더 존재하는지 여부가 결정된다. 만약 프로그래밍을 위한 데이터의 컬럼들이 더 존재한다면, 프로세스는 단계(418)에서 계속되어 데이터 라인들은 다시 충전되고, 단계들(418-424)이 반복된다. 일부 실시예들에서, 데이터 라인들은, 마지막 반복으로부터, 전하의 일부 혹은 전하 모두를 계속 보유한다. 따라서, 단계(418)의 반복은 부분적 전하를 제공하기 위해(혹은 일부 경우에 있어서는 어떠한 전하도 제공하기 않기 위해) 단지 필요할 수 있다. 단계(418) 이후에, 프로세스는 단계(420)에서 계속되고, 그동안 다음 컬럼이 선택되고, 그 다음에 앞서 설명된 바와 같이 진행된다. 이러한 방식으로, 복수의 컬럼들에서의 메모리 셀들은 동시에 프로그래밍 프로세스에 있게 된다.
만약, 단계(424)에서, 프로그래밍을 위한 데이터의 컬럼들이 더 존재하지 않는다면, 단계(426)에서 시스템은 컬럼들 모두에서의 메모리 셀들의 프로그래밍 프로세스의 완료를 충분한 분량의 시간 동안 기다린다. 또 다른 실시예에서, 시스템은, 검출 회로들의 세트를 사용하여 컬럼들 모두가 프로그래밍을 완료했는지 여부를 자동으로 점검할 수 있다. 단계(428)에서, 모든 비선택된 비트 라인들은 CELN<Z>(또는 CELN_odd<Z> 또는 CELLN_even<Z>)를 0에서 1로 그리고 그 다음에 다시 0으로 펄싱(pulsing)시킴으로써 방전된다. 프로그래밍을 위한 데이터가 더 존재하지 않는다면(단계(435)), 프로세스는 종료된다. 만약 프로그래밍을 위한 데이터가 더 존재한다면, 멀티플렉서 선택 신호(S)는 토글되고, 단계들(418-430)이 반복되어, 로컬 데이터 라인들의 다른 세트에 대한 메모리 동작이 수행된다.
도 11은 도 10의 프로세스의 여러 반복들(예를 들어, 단계들(418-424)의 복수회 반복들)을 설명하는 타이밍도이다. 도 11은 9개의 신호들(SAEN, CSEL<63:0>, COL<5:0>, GSELB<0>/SELB<0> BL<0>, BL<32>, BL<64>, BL<96>, 및 WL)을 보여준다. 본 예에 있어서, BL<0>, BL<32>, BL<64>, BL<96> 및 비선택된 WL에 연결된 메모리 셀들이 프로그래밍돼야 한다고 가정한다. 신호 SAEN은 감지 증폭기 활성화 신호이다. SAEN이 1에 있을 때, 감지 증폭기는 감지 증폭기에 연결된 각각의 글로벌 데이터 라인 상에 1을 구동시킨다. SAEN이 0인 경우, 감지 증폭기는 감지 증폭기에 연결된 각각의 글로벌 데이터 라인 상에 0을 구동시킨다. 신호 CSEL<63:0>는 각각의 컬럼에 대해 1비트를 포함한다. CSEL<63:0>의 비트가 로직 1에 있을 때, 각각의 컬럼이 프로그래밍(설정 혹은 재설정) 또는 판독을 위해 선택된다. 신호 COL<5:0>은 컬럼 어드레스이다. 신호 CSEL<63:0>은 COL<5:0>의 디코딩된 버전이다. 신호들 BL<0>, BL<32>, BL<64> 및 BL<96>은 블록에서의 네 개의 비트 라인들이다. WL은 선택된 워드 라인을 나타낸다.
도 11에 도시된 신호들은 감지 증폭기 0과 관련된다. 앞서 설명된 바와 같이, 감지 증폭기 0은 GSELB<0>에 연결되고, 그리고 (MUX를 통해) SELB<0>에 연결된다. 로컬 데이터 라인 SELB<0>이 BL<0>, BL32, BL64, BL96, 등에 연결될 수 있다.
도 11의 타이밍도에서, 선택된 워드 라인은 Vss(예를 들어, 0 볼트)에 있다. 컬럼 어드레스 COL<5:0>은 초기에 컬럼 0을 표시하도록 설정된다. 도 11에 도시된 SAEN의 제 1 펄스 동안, 글로벌 데이터 라인 GSELB<0> 및 로컬 데이터 라인 SELB<0>이 VWR (예를 들어, Vset)까지 충전된다. SAEN의 펄스의 종결에 응답하여, CSEL<63:0>이 모든 제로(0)들로부터 CSEL<0>에 대한 단일의 로직 1로 변한다. 이것은 선택 회로(300)로 하여금 BL<0>을 SELB<0>에 (그리고 SELB<0> 및 MUX를 통해 GSLEB<0>에) 연결하도록 하고, 따라서, GSELB<0> 및 SELB<0> 상의 전하는 BL<0>과 공유된다. 이러한 방식으로, GSELB<0> 및 SELB<0>, 뿐만 아니라 감지 증폭기가, BL<0>에 대해 전하의 소소로서의 역할을 한다. 결과적으로, BL<0>은 VWR까지 충전된다. 비트 라인이 충전된 이후, CSEL<63:0>이 모든 제로들로 되돌아 가는바, 이는 컬럼 어드레스 COL<5:0>에서의 변경을 1로 트리거시킨다. CSEL<0>을 1로부터 0으로 변경시키는 것은 GSELB<0> 및 SELB<0>으로부터 BL<0>을 컷오프시키는 것이고, 이 경우 BL<0>은 GSELB<0> 및 SELB<0>으로부터 수신된 전하(이것은 전하 모두를 포함하거나 혹은 전하의 일부를 포함함)를 계속 보유한다. BL<0>은, BL<0>에 연결된 메모리 셀에 대한 프로그램 동작의 개시 이후에 그리고 그 프로그램 동작의 완료를 기다림 없이, 분리된다.
컬럼 어드레스에서의 변경은 새로운 SAEN 펄스를 트리거하는바, 이는 로컬 및 글로벌 데이터 라인들 GSELB<0> 및 SELB<0>에 임의의 필요한 전하를 제공한다. SEAN 펄스의 끝에서, CSEL<63:0>은 일 비트를 하이로 토글시켜, CSEL<1>은 로직 1에 있게 된다. 결과적으로, BL<32>는 GSELB<0> 및 SELB<0>과 통신하고, 그리고 GSELB<0> 및 SELB<0> 상의 전하는 BL<32>와 공유되어, BL<32>는 VWR까지 충전된다. BL<32>의 VWR로의 충전은 BL<32>에 연결된 메모리 셀에 대한 프로그램 동작을 개시시킨다. 도 11로부터 알 수 있는 바와 같이, BL<32>에 연결된 메모리 셀에 대한 프로그램 동작의 개시는 BL<32>에 연결된 메모리 셀에 대한 프로그램 동작의 완료 전에 일어난다. 따라서, BL<32>에 연결된 메모리 셀의 프로그래밍은, BL<0>에 연결된 메모리 셀의 프로그래밍의 완료를 기다림 없이 개시되거나 또는 심지어 BL<0>에 연결된 메모리 셀의 프로그래밍의 완료를 점검함이 없이 개시된다. CSEL<1>이 다시 0으로 토글되는 경우, 컬럼 어드레스 COL<5:0>는 컬럼 2로 변경되고, 다음 SEAN 펄스가 제공되며, 그리고 로컬 및 글로벌 데이터 라인들 GSELB<0> 및 SELB<0>이 다시 VWR까지 충전된다. CSEL<2>가 로직 1이 될 때, BL<64>는 GSELB<0> 및 SELB<0>과 통신하고, 그리고 VWR까지 충전된다. 이러한 프로세스는 비트 라인들 BL<96>, BL<128>, BL<160> 등에 대해 계속된다.
앞서 설명된 바와 같이, 비트 라인은, CSEL<63:0>의 적절한 비트에 응답하여 로컬 및 글로벌 데이터 라인들과 통신하게 될 때, 충전된다. CSEL<63:0>이 0으로 다시 토글될 때, 비트 라인은 로컬 및 글로벌 데이터 라인으로부터 컷오프되고 그리고 플로팅 상태가 되는바, 이것은 앞서 설명된 바와 같다. 로컬 및 글로벌 데이터 라인들로부터 비트 라인을 컷오프 시킨 이후의 어떤 포인트에서, 메모리 셀은, 비트 라인 상의 충분한 전하량을 메모리 셀을 통해 워드 라인으로 방전시킴으로써, 자신의 설정 동작을 완료한다. 메모리 셀이 설정 동작 동안 고저항 상태로부터 저저항 상태로 변경되는 포인트가 도 11에서 "POP"로서 표시되어 있다. 메모리 셀이 "POP"에 도달하는데 걸리는 시간은, 도 11에 도시된 바와 같이, 각각의 메모리 셀에 대해 서로 다를 수 있다. 그러나, 도 11의 프로세스는, 일 메모리 셀에 있어서, 다음 메모리 셀을 프로그래밍하기 위한 동작을 진행하기 전, 그 일 메모리 셀의 설정 동작의 완료를 기다릴 것을 요구하지 않는다. 알 수 있는 바와 같이, 시스템은 메모리 셀에 대한 제 1 비트 라인을 충전하고, 그 제 1 비트 라인을 컷오프시키고, 제 1 비트 라인에 연결된 메모리 셀이 설정 동작을 끝냈는지 여부를 알기 위한 점검 없이 다음 비트 라인으로 진행하고, 다음 비트 라인을 충전하고, 그리고 다음 비트 라인을 컷오프시키고, 그리고 후속 비트 라인으로 진행하는 등등이다. 시스템은 이전 비트 라인들에 연결된 메모리 셀들의 설정 동작 완료를 기다리지 않는다. 일 실시예에서, 다음 프로그래밍 동작은 이전의 동작의 상태를 점검함이 없이 개시된다. 이전의 비트 라인은 컷오프되고, 시스템은 계속 진행하는바, 이 경우 이전의 비트 라인은 계속 충전된다. 이러한 방식으로, 서로 다른 컬럼들 내에 있는 서로 다른 비트 라인들에 연결된 메모리 셀들은 동시에 프로그래밍되고, 하지만 이들은 서로 다른 시간에 프로그래밍을 완료할 수 있다. 추가적으로, 앞서 설명된 방식은, 프로그래밍 프로세스에서 사용되는 감지 증폭기들의 수보다 더 많은 수의 메모리 셀들이 동시에 프로그래밍될 수 있게 할 수 있다.
일부 실시예들에서, GSELB<0> 및 SELB<0>은, 비트 라인의 VWR로의 충전을 보장하기 위해, VWR보다 더 높은 값으로 충전된다.
도 11은 하나의 로컬 데이터 라인 SELB<0>에 대한 동작을 단지 나타낸 것이다. 그러나, 도 11에 예시된 동작들은 최대 15개(혹은 다른 개수)의 다른 로컬 데이터 라인들 상에서 동시에 일어난다.
도 11의 실시예에서, 비트 라인들 각각은 순차적으로 충전된다. 이렇게 순차적으로 충전되는 비트 라인들에 연결된 대응하는 메모리 셀들은 (도 11에 예시된 바와 같이) 서로 다른 시간에 설정 동작을 완료할 확률이 높다. 도 12의 실시예는 설정 동작들의 완료를 동기화시키려는 것이다. 서로 다른 메모리 셀들이 설정 동작을 완료하기 위해 서로 다른 분량의 시간이 걸리기 때문에, 도 12의 프로세스는, 모든 메모리 셀이 동시에 설정 동작을 완료함을 보증할 수 없다. 그러나, 비트 라인이 메모리 셀을 통해 방전할 수 있게 하는 시간의 기간이 아래에서 설명되는 바와 같이 동시에 시작하도록 조정될 수 있다.
도 12의 타이밍도는 도 11의 타이밍도와 동일한 신호를 보여준다. 추가적으로, 도 12는 비트 라인 BL<2016>을 보여주고, 이것은 일 실시예에서 블록의 마지막 비트 라인이다. 시간 t1에서, 비트 라인들 모두는 VUB에 있고, 선택된 워드 라인은 VWR(예를 들어, Vset 혹은 Vreset)-DV(여기서, DV는 0과 다이오드 선택기 소자의 턴온 전압 간의 전압으로, 전형적으로는 0.6V임)에 있고, 컬럼 어드레스는 컬럼 0이 되고, 그리고 CSEL<63:0>은 모든 제로에 있다. 컬럼 어드레스에서의 변경은 SAEN이 하이가 되도록 하고, 이것은 결과적으로 적절한 비트 CSEL<0>이 1이 되게 한다. SAEN의 출력이 하이가 되는 것은, 감지 증폭기로 하여금 글로벌 및 로컬 데이터 라인들 GSELB<0> 및 SELB<0>을 VWR로 충전시키게 한다. 관련된 CSEL<1>은 비트 라인 BL<0>으로 하여금 SELB<0>에 연결되도록 하고, 이에 따라 로컬 및 글로벌 데이터 라인들 GSELB<0> 및 SELB<0>은 그들의 전하를 BL<0>과 공유한다. CSEL<0>은 0으로 다시 토글되고, 이것은 비트 라인 BL<0>을 로컬 및 글로벌 데이터 라인들 GSELB<0> 및 SELB<0>로부터 컷오프시킨다. 그러나, 선택된 워드 라인이 VWR-DV에 있기 때문에, 비트 라인은 메모리 셀을 통해 자신의 전하를 방사시키지 않는다.
시간 t2에서, 컬럼 어드레스는 컬럼 1로 변경되고, 이후 바로 CSEL<1>이 로직 1로 토글된다. 본 예에서, SAEN은 하이인 채로 있고, 따라서 로컬 및 글로벌 데이터 라인들은 VWR에서 유지된다. CSEL<1>이 1로 토글되는 경우, BL<32>는 GSELB<0> 및 SELB<0>과 통신하게 되어, GSELB<0> 및 SELB<0> 상의 전하는 BL<32>와 공유되며, BL<32>는 VWR로 충전된다.
도 11의 예에서, BL<0>, BL<32>, BL<64> 및 BL<96>에 연결된 메모리 셀들이 모두 저저항 상태로 설정되려는 것으로 가정한다. 도 12의 예에서, BL<0> 및 BL<32>에 연결된 메모리 셀들은 저저항 상태로 설정되며, 하지만 BL<64>에 연결된 메모리 셀은 저저항 상태로 설정되지 않는다. 예를 들어, 데이터를 저장하는 경우 일부 비트들은 데이터 0에서 유지되고 반면 다른 것들은 저장되는 특정 파일을 수용하기 위해 데이터 1로 프로그래밍된다.
컬럼 2와 관련된 메모리 셀들이 저저항 상태로 설정되지 않기 때문에, t3에서, SAEN은 0으로 낮아지게 되어 어떠한 데이터도 프로그래밍되지 않아야함을 표시하게 된다. 컬럼 어드레스 COL<5:0>이 또한 컬럼 2를 선택하는데, 왜냐하면 그 컬럼에 대한 다른 15개의 메모리 셀들 중 하나 이상이 설정될 필요가 있을 수 있기 때문이다. 적절한 CSEL<2>는 로직 1로 토글된다. 그러나, SELB<0> 및 GSELB<0>은 완전히 혹은 부분적으로 방전될 수 있는데, 왜냐하면 SAEN이 로직 0에 있기 때문이다. 이로 인해, BL<64>는 VUB에서 유지된다.
t4에서, 컬럼 어드레스는 컬럼 3으로 변경되고, 그리고 SAEN은 이후 바로 상승하여 다음 비트가 프로그래밍돼야함을 표시하게 된다. SAEN이 로직 1로 상승하는 것에 응답하여, CSEL<3>은 로직 1로 토글되는바, 이는 BL<96>으로 하여금 GSELB<0> 및 SELB<0>과 통신하게 한다. 결과적으로, BL<96>은 VWR로 충전된다. 컬럼 어드레스가 변경될 때, BL<96>은 마침내 로컬 및 글로벌 데이터 라인들 GSELB<0> 및 SELB<0>으로부터 컷오프된다. 이러한 프로세스는 마지막 컬럼이 (충전된) 적절한 비트 라인들을 가질 때까지 계속된다. 예를 들어, 시간 t6은 모든 컬럼들이 동작하게 되는 시간을 나타낸다. 설정될 메모리 셀들을 갖는 그러한 비트 라인들은 VWR까지 충전된다. 설정돼서는 안 되는 메모리 셀들에 연결되는 그러한 비트 라인들에 있어서, 그 비트 라인들은 VUB에 있다. 시간 t6에서, 충전된 비트 라인들 중 어느 것도 메모리 셀을 통한 방사를 행할 수 없는데, 왜냐하면 선택된 워드 라인이 VWR-DV에 있기 때문이다. 시간 t7에서, 그 선택된 워드 라인은 Vss로 낮추어 지는바, 이는 비트 라인들이 메모리 셀들을 통해 워드 라인으로 방전될 수 있는 기회를 제공한다. 도 12에서 알 수 있는 바와 같이, 시간 t7 후 바로 비트 라인들이 방전된다. 비록 도 12가 동시에 방전되는 비트 라인들을 나타내지만, 프로세스에서의 변화(및 다른 변수)로 인해, 메모리 셀들은 서로 다른 시점에서 설정 동작을 완료할 확률이 높다. 그러나, t7은 메모리 셀들 각각에 방전 경로가 동시에 제공되는 때이다.
비록 도 12의 앞서의 설명이, 수행되는 설정 동작을 설명하고 있지만, 도 12의 프로세스는 또한 재설정 동작을 수행하기 위해 사용될 수 있음에 유의해야 한다. 재설정 동작을 수행할 때, VWR은 Vreset에 있다.
도 13은 실시예들의 제 2 세트를 설명하는 흐름도이다. 이러한 실시예들의 제 2 세트는 프로그래밍의 용량성 방전 방법을 사용하고, 그리고 블록 내의 컬럼들 모두에 대한 데이터를 로딩하는 것, 그 다음에 멀티플렉서들에 대한 선택 신호(S)를 스위칭시키는 것, 및 동일한 블록에 대한 컬럼들 모두에 대한 데이터를 다시 로딩하는 것(이 시간은 다른 로컬 데이터 라인 SELB를 가리킴)을 포함한다. 이러한 경우에, DSG_M0DE는 0으로 설정되고, 그리고 CELN<Z>는 선택된 컬럼들에 대해 0으로 설정된다. 실시예들의 이러한 제 2 세트에서, 동시에 프로그래밍되는 메모리 셀들의 수는 (컬럼들의 수)*(감지 증폭기들의 수)*(로컬-대-글로벌 데이터 라인들의 멀티플렉서들의 입력의 수)이다.
도 13의 단계들(402-424)은 도 10에서와 동일하다. 단계 424가 컬럼들 모두가 로딩되었는 지를 결정한 이후에, 프로그래밍될 데이터가 더 있는지 여부가 결정된다(단계(450)). 만약 없다면 프로세스는 종료된다. 만약 프로그래밍될 데이터가 더 있다면, 단계(452)에서 멀티플렉서 선택 신호(S)는 토글되고, 이에 따라 로컬 데이터 라인들 SELB의 다른 세트가 선택된다. 예를 들어, 만약 짝수 SELB 라인들이 단지 로딩되었다면, S는 홀수 SELB 라인들을 선택하도록 토글된다. 로컬 데이터 라인들의 다른 구성이 또한 사용될 수 있다. 신호(S)가 토글된 이후에, 프로세스가 단계(454)에서 계속되어, 데이터 라인들이 다시 충전되고 단계들(418-450)이 반복된다. 주목할 사항으로서, 도 10과는 다르게, 멀티플렉서 선택 회로들을 토글시키기 전에 비트라인들은 방전되지 않는바, 따라서 이것은 도 10에서 설명된 실시예들보다 더 많은 비트들이 병렬로 프로그래밍될 수 있게 한다. 단계들(418-454)이 도 11 혹은 도 12의 타이밍도에 근거하여 구현될 수 있음에 유의해야 한다. 도 12의 경우에, 단계(414)는, 모든 데이터가 비트라인들 상에서 사전충전될 때까지, 연기된다(예를 들어, 단계(454) 이후).
알 수 있는 바와 같이, 실시예들의 제 2 세트는, 로컬 데이터 라인들의 제 1 세트(예를 들어, 짝수 번호가 부여된 SELB)에 연결가능한 메모리 셀들에 대한 프로그래밍의 완료를 기다림 없이, 로컬 데이터 라인들의 제 2 세트(예를 들어, 홀수 번호가 부여된 SELB)에 연결가능한 메모리 셀들에 대한 프로그래밍 프로세스를 시작한다.
실시예들의 제 3 세트는, 컬럼들을 스위칭시킴 없이, 멀티플렉서에 연결된 양쪽의 로컬 데이터 라인들 상에 데이터를 준비하는 것을 포함한다. 컬럼 어드레스가 특정 어드레스에 고정되고, 그리고 DSG_M0DE가 0에 설정된다. CELN<Z>(또는 CELN_odd<Z> 또는 CELN_even<Z>)가 비선택 비트 라인들에 대해 1로 설정되고, 그리고 CELN<Z>(또는 CELN_odd<Z> 또는 CELN_even<Z>)가 선택 비트 라인들에 대해 0으로 설정된다. 하나의 로컬 데이터 라인에 대한 데이터가 로딩되고, 멀티플렉서 선택 신호(S)가 토글되고, 그리고 다른 로컬 데이터 라인에 대한 데이터가 로딩된다. 양쪽 로컬 데이터 라인들에 대한 데이터가 로딩된 이후에, 시스템은 로컬 데이터 라인들의 양쪽 세트들에 대한 프로그래밍의 완료를 기다린다. 로컬 데이터 라인들의 양쪽 세트들에 대한 프로그래밍이 완료된 이후, 컬럼 어드레스가 변경된다. 실시예들의 이러한 세트에서, 동시에 프로그래밍되는 메모리 셀들의 수는 (감지 증폭기들의 수)*(로컬-대-글로벌 데이터 라인들의 멀티플렉서들의 입력들의 수)를 포함한다.
도 14는 실시예들의 제 3 세트의 동작을 설명하는 흐름도이다. 도 14의 단계들(402-414)은 도 10에서와 동일하다. 단계(502)에서, 컬럼 어드레스(COL<5:0>)가 설정된다. 동일한 단계 동안, 블록의 어드레싱된 컬럼은 CSEL<63:0>의 적절한 비트 라인을 어써팅(asserting)함으로써 활성화된다. 따라서, 그 컬럼에 대한 비트 라인들은 (도 8, 도 8a, 혹은 도 8b의 회로를 통해) 로컬 데이터 라인들에 연결된다. 단계(504)에서, 멀티플렉서들(MUX)(도 7 및 도 9 참조)은 멀티플렉서 선택 신호(S)를 적절한 값에 설정함으로써 적절한 로컬 데이터 라인들 SELB를 선택하도록 구성된다. 단계(506)에서, 감지 증폭기들은 글로벌 데이터 라인들에 임의의 전압을 인가함으로써, 글로벌 데이터 라인들을 충전한다. 이러한 경우에, 신호 MUX_EN은 0에서 유지되고, 그리고 글로벌 데이터 라인들은 로컬 데이터 라인들에 연결되지 않는다. 글로벌 데이터 라인들의 충전은 데이터 독립적이다. 즉, 시스템은 데이터 라인에 연결될 메모리 셀이 프로그래밍돼야 하는 경우에만 그 데이터 라인을 충전한다. 만약 메모리 셀이 프로그래밍되지 않아야 한다면, 관련 데이터 라인은 단계(506)에서 충전되지 않는다. 단계(508)에서, 멀티플렉서는 신호 MUX_EN을 어써팅함으로써 활성화되고, 이로 인해 글로벌 데이터 라인들 GSELB를 로컬 데이터 라인들 SELB 및 비트 라인들에 연결시킨다. 따라서, 해당 컬럼에 대한 비트 라인들이 (도 8, 도 8a 혹은 도8b 그리고 도 9의 회로를 통해) 로컬 및 글로벌 데이터 라인들에 연결되고, 이에 따라, 글로벌 데이터 라인들에서의 전하는 비트 라인들과 공유되며, 그리고 비트 라인들은 충전된다. 단계(510)에서, 전하 공유가 완료된 이후, MUX_EN 신호를 디-어써팅(de-asserting)함으로써 비트라인들 및 로컬 데이터 라인들은 글로벌 데이터 라인들로부터 컷오프되어, 비트 라인들 및 로컬 데이터 라인들은 플로팅 상태가 된다. 글로벌 데이터 라인들로부터 비트 라인들 및 로컬 데이터 라인들을 컷오프시키는 동작은, 비트 라인들이 충전되는 동안 그리고 비트 라인들에 연결된 메모리 셀들에 대한 프로그램 동작의 완료를 기다림 없이 수행된다. 일부 실시예들에서, 시스템은 프로그램 동작의 완료 여부를 결정하기 위한 점검을 행하지 않는다. 오히려, 비트 라인들이 컷오프되고, 그리고 시스템은 메모리 셀들의 프로그램 동작의 완료를 기다림 없이 추가적인 프로그램 동작들을 계속한다.
도 14의 단계(512)에서, 글로벌 데이터 라인들에 연결될 로컬 데이터 라인들의 선택은 멀티플렉서 선택 신호(S)를 토글시킴으로써 변경된다. 단계(514)에서, 글로벌 데이터 라인들에 전압을 인가함으로써, 감지 증폭기들은 글로벌 데이터 라인들을 충전한다. 단계(516)에서, MUX_EN 신호를 어써팅함으로써 전하 공유가 활성화된다. 따라서, 해당 컬럼에 대한 비트 라인들 및 로컬 데이터 라인들이 (도 8, 도 8a 혹은 도8b, 그리고 도 9의 회로를 통해) 글로벌 데이터 라인들에 연결되고, 이에 따라, 데이터 라인들에서의 전하가 비트 라인들과 공유되며, 그리고 비트 라인들은 충전된다. 단계(518)에서, 충전된 비트 라인들 및 로컬 데이터 라인들이 글로벌 데이터 라인들로부터 컷오프되어, 비트 라인들은 플로팅 상태가 된다. 이러한 방식으로, 동일한 멀티플렉서에 대해 복수의 로컬 데이터 라인들에 연결된 메모리 셀들은 동시에 프로그래밍될 수 있으며, 이들 각각의 프로그래밍 프로세스가 오버랩하기 때문에 이들은 동시에 프로그래밍을 시작하고 끝낼 수 있다. 단계(520)에서, 시스템은 프로그래밍 동작의 완료를 기다린다. 즉, 홀수 로컬 데이터 라인들(SELB)에 연결된 최대 16개의 메모리 셀들 및 짝수 로컬 데이터 라인들(SELB)에 연결된 최대 16개의 메모리 셀들이 동시에 프로그래밍된다. 시스템은 프로그래밍의 완료 여부를 알기 위한 테스트를 수행할 수 있거나, 혹은 시스템은 프로그래밍을 완료하기에 충분한 시간보다 더 큰 알고 있는 소정 분량의 시간을 기다릴 수 있다. 일부 실시예들에서, DSG_MODE는 모든 로컬 데이터 라인들을 방전시키기 위해 1로 펄싱될 수 있다(단계(521)).
만약 프로그래밍될 컬럼들이 더 없다면(단계(522)), 도 14의 프로세스는 종료된다. 만약 프로그래밍될 컬럼들이 더 있다면(단계(522)), 프로세스는 단계(502)에서 계속되어 새로운 컬럼 어드레스가 설정되며, 그리고 단계들(506-521)이 새로운 컬럼 어드레스에 대해 반복된다. 단계들(506-521)은 프로그래밍될 각각의 컬럼에 대해 반복된다. 실시예들의 이러한 세트에서, 멀티플렉서에 연결된 양쪽 로컬 데이터 라인들에 대한 메모리 셀들은 동시에 프로그래밍될 수 있다. 그러나, 시스템은 서로 다른 컬럼들에서의 메모리 셀들이 동시에 프로그래밍되지 않도록 컬럼들 간에 대기한다.
도 15는 도 14의 프로세스의 일부를 설명하는 타이밍도이다. 도 15는 DSG_MODE, SAEN, MUX_EN, S, CSEL<63:0>, COL<5:0>, GSELB<0>, SELB<0>, SELB<1>, BL<0>, BL<1>, 및 WL(선택됨)을 제시한다. BL<0> 및 BL<1>은 동일한 컬럼 내에 있다. BL<0>은 SELB<0>에 연결가능하다. BL<1>은 SELB<1>에 연결가능하다. GSELB<0>, SELB<0>, SELB<1>, BL<0>, 및 BL<1>은 VUB에서 시작한다. SAEN, DSG_MODE, MUX_EN, S, CSEL<63:0>, 및 WL은 VSS에서 시작한다. 시간 Tl에서, SAEN은 하이로 펄싱되고, 그리고 감지 증폭기는 GSELB<0>을 충전한다. 추가적으로, 컬럼 0에 대한 컬럼 어드레스는 COL<5:0> 상에서 구동된다. 시간 Tl은 도 14의 단계들(502, 504 및 506)에 대응한다. 시간 T2에서, MUX_EN은 0에서 1로 변경되고, 이는 도 14의 단계(508)에 대응한다. 결과적으로, 라인 BL<0> 및 SELB<0>은 GSELB<0>으로부터 전하를 수용한다. 이러한 방식으로, 감지 증폭기, GSELB<0>, 모두는 SELB<0> 및 BL<0>에 대한 전하의 소스로서의 역할을 한다. 시간 T3에서, MUX_EN은 디-어써팅되는바, 이는 GSEBL<0>으로부터 비트 라인 BL<0> 및 SELB<0>을 컷오프시킨다(도 14의 단계(510) 참조). (SEAN에 관한 두 번째 펄스의 상승 에지에 대응하는) 시간 T4에서, 멀티플렉서 선택 신호(S)는 로우(low)로 설정되어, GSELB<0>으로의 연결을 위해 SELB<1>을 선택하는바, 이는 도 14의 단계(512)에 대응한다. 추가적으로, 감지 증폭기는 GSELB<0>을 충전하고, 이는 단계(514)에 대응한다. 시간 T5에서, MUX_EN이 어써팅되고, 이는 도 14의 단계(516)에 대응한다. 결과적으로, 라인 BL<1> 및 SELB<1>은 GSELB<0>으로부터 전하를 수용한다. 시간 T6에서, MUX_EN은 디-어써팅되고, 이는 GSELB<0>으로부터 BL<1> 및 SELB<1>을 컷오프시킨다(도 14의 단계(518) 참조). T6과 T7 사이에서, 시스템은 BL<0> 및 BL<1>에 연결된 메모리 셀들의 프로그래밍 완료(pop)를 기다리고, 이는 도 14의 단계(520)에 대응한다. 시간 T7에서, DSG_MODE는 하이로 펄싱되어, 새롭게 선택된 컬럼을 연결하기 전에 SELB<0> 및 SELB<1>로부터 모든 잔존하는 전하를 제거하게 되는바, 이는 도 14의 단계(521)에 대응한다. 이러한 프로세스는 시간 T8에서 시작하는 새로운 컴럼에 대해 반복된다. 도 15가, BL<0> 및 BL<1>에 연결된, 설정 동작을 완료(POP)한 메모리 셀들을 제시함에 유의해야 한다. 그러나, 설정 동작의 완료의 정확한 타이밍은 변할 수 있다.
메모리 셀이 프로그래밍을 완료하는데 걸리는 시간의 양은 가변적임에 유의해야 한다. 도 15는 BL<0> 상의 메모리 셀보다 더 적은 시간에 프로그래밍되는 BL<1> 상의 메모리 셀을 나타낸다. 그러나, BL<0> 상의 메모리 셀이 BL<1> 상의 메모리 셀보다 더 적은 시간에 프로그래밍되는 것도 가능하다.
도 15의 타이밍도는, 각각의 메모리 셀이 (비록 어떤 시점에서 동시에 프로그래밍이 행해질지라도) 자기 자신의 시간 프레임 상에서 자신의 프로그래밍을 완료할 수 있도록, VSS에서의 선택된 워드 라인을 나타낸다. 예를 들어, BL<0> 및 BL<1>에 연결된 메모리 셀들은 T5과 T6 사이에서 동시에 프로그래밍되며, 하지만, BL<0> 상의 메모리 셀은 BL<1>에 연결된 메모리 셀 이전에 프로그래밍을 시작하고, 그리고 BL<1>에 연결된 메모리 셀 이후에 프로그래밍을 완료한다. 대안적인 것은 메모리 셀들의 그룹들이 동시에 프로그래밍되는 시간까지, 선택된 워드 라인을 고전압에서 유지시키기 위해 도 12의 기술을 사용함으로써, 프로그래밍의 완료를 동기화시키는 것이다.
도 14를 다시 참조하면, 시스템은 각각의 컬럼에 대한 프로그램 동작들 간에 대기한다. 실시예들의 제 4 세트에서, 시스템은 각각의 컬럼에 대한 프로그램 동작들 간에 대기하지 않는다. 오히려, 하나의 컬럼에 대한 프로그래밍 동작들을 시작한 이후에, 시스템은 컬럼 어드레스를 변경시키고, 그리고 기다림 없이 다음 컬럼에 대한 프로그래밍 동작들을 시작한다. 따라서, 도 14의 단계(520)는 생략되고, 그리고 비선택된 비트 라인들은 컬럼들에 관한 동작들 간에 방전되지 않는다. 이것은 복수의 컬럼들이 동시에 프로그래밍되는 바와 같은 도 13에 설명된 것과 유사한 방식의 채택을 필요로 한다.
다양한 실시예들에 공통적인 한가지 특징은 동시에 프로그래밍되는 메모리 셀들의 수가 감지 증폭기들의 수보다 크다는 것이다. 이러한 방식은 성능에서의 개선을 제공한다.
앞서 설명된 연속 프로그래밍 기술은 다른 많은 아키텍처와 함께 사용될 수 있는바, 본 명세서에서 설명되는 아키텍처로만 한정되는 것은 아니다. 예를 들어, 앞서 설명된 연속 프로그래밍 기술은, 미국 특허 출원 제12/410,648호(발명의 명칭: "Memory System With Sectional Data Lines", 발명자: Tianhong Yan 및 Luca Fasoli, 출원일: 2009년 3월 25일)에 설명된 아키텍처 및 미국 특허 출원 문헌(발명의 명칭: "Memory System With Data Line Switching Scheme", 발명자: Tianhong Yan 및 Luca Fasoli, 대리인 관리 번호: SAND-01407US1, 본 출원과 동일 날짜에 출원됨)에 설명된 아키텍처와 함께 사용될 수 있다. 이러한 특허 출원 문헌들 모두는 그 전체가 참조로 본 명세서에 통합된다.
앞서 설명된 기술을 포함하는 일 실시예는, 비휘발성 저장 소자들의 제 1 세트를 선택하는 것과, 비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작을 개시시키는 것과, 비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작을 개시시킨 이후, 그리고 비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작의 완료를 기다림 없이, 비휘발성 저장 소자들의 상기 제 1 세트에 대한 선택을 취소하고 비휘발성 저장 소자들의 제 2 세트를 선택하는 것과, 그리고 비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작의 완료를 기다림 없이, 비휘발성 저장 소자들의 상기 제 2 세트에 대한 프로그램 동작을 개시시키는 것을 포함한다. 하나에 예에서, 비휘발성 저장 소자들의 상기 제 1 세트에 대한 선택을 취소하는 것, 비휘발성 저장 소자들의 상기 제 2 세트를 선택하는 것, 그리고 비휘발성 저장 소자들의 상기 제 2 세트에 대한 프로그램 동작을 개시시키는 것은, 비휘발성 저장 소자들의 상기 제 1 세트에 상태 변경이 일어났는지 여부를 알기 위한 점검 없이 그리고 비휘발성 저장 소자들의 상기 제 1 세트에 상태 변경이 일어났는지 여부를 알기 위한 점검 없이 수행된다.
일 실시예는, 비휘발성 저장 소자들의 제 1 세트 및 비휘발성 저장 소자들의 제 2 세트를 포함하는 복수의 비휘발성 저장 소자들과, 신호 구동 회로들의 세트와, 그리고 선택 회로를 포함한다. 상기 선택 회로는, 선택적으로, 비휘발성 저장 소자들의 상기 제 1 세트를 상기 신호 구동 회로들의 세트에 연결하거나 혹은 비휘발성 저장 소자들의 상기 제 2 세트를 상기 신호 구동 회로들의 세트에 연결한다. 상기 선택 회로가 비휘발성 저장 소자들의 상기 제 1 세트를 상기 신호 구동 회로들의 세트에 연결하는 동안, 상기 신호 구동 회로들의 세트는 비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작을 개시시킨다. 비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작을 개시시킨 이후, 그리고 비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작의 완료를 기다림 없이, 상기 선택 회로는 비휘발성 저장 소자들의 상기 제 1 세트를 상기 신호 구동 회로들의 세트로부터 분리하고, 비휘발성 저장 소자들의 상기 제 2 세트를 상기 신호 구동 회로들의 세트에 연결한다. 비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작의 완료를 기다림 없이, 상기 선택 회로가 비휘발성 저장 소자들의 상기 제 2 세트를 상기 신호 구동 회로들의 세트에 연결하는 동안, 상기 신호 구동 회로들의 세트가 비휘발성 저장 소자들의 상기 제 2 세트에 대한 프로그램 동작을 개시시킨다.
일 실시예는, 제 1 비휘발성 저장 소자와, 상기 제 1 비휘발성 저장 소자에 연결된 제 1 제어 라인과, 제 2 비휘발성 저장 소자와, 상기 제 2 비휘발성 저장 소자에 연결된 제 2 제어 라인과, 데이터 라인과, 상기 데이터 라인과 통신함과 아울러 상기 데이터 라인을 충전시키는 신호 구동 회로와, 그리고 상기 제 1 제어 라인, 상기 제 2 제어 라인, 및 상기 데이터 라인에 연결된 선택 회로를 포함한다. 상기 데이터 라인은 상기 선택 회로가 상기 데이터 라인을 상기 제 1 제어 라인에 연결하는 동안 상기 제 1 제어 라인에 전하를 전달하고, 상기 선택 회로는 상기 제 1 제어 라인이 상기 데이터 라인으로부터 충전되는 동안 상기 제 1 제어 라인으로부터 상기 데이터 라인을 분리하고 상기 데이터 라인을 상기 제 2 제어 라인에 연결한다. 상기 데이터 라인은 상기 선택 회로가 상기 데이터 라인을 상기 제 2 제어 라인에 연결하는 동안 상기 제 2 제어 라인에 전하를 전달한다.
일 실시예는, 제 1 비휘발성 저장 소자에 연결된 제 1 제어 라인에 전하 소스를 연결하는 것과, 상기 전하 소스가 상기 제 1 제어 라인에 연결되어 있는 동안 상기 전하 소스에 근거하여 상기 제 1 제어 라인을 충전하는 것과, 상기 제 1 제어 라인이 상기 전하 소스로부터 충전되고 있는 상태를 유지하는 동안 상기 전하 소스를 상기 제 1 제어 라인을 분리하는 것과, 제 2 비휘발성 저장 소자에 연결된 제 2 제어 라인에 상기 전하 소스를 연결하는 것과, 상기 전하 소스가 상기 제 2 제어 라인에 연결되어 있는 동안 상기 전하 소스에 근거하여 상기 제 2 제어 라인을 충전하는 것과, 그리고 상기 제 2 제어 라인으로부터 상기 전하 소스를 분리하는 것을 포함한다.
일 실시예는, 비휘발성 저장 소자들의 제 1 세트를 제1의 소정의 상태로부터 제2의 소정의 상태로 변경시키기에 불충분한 제1의 시간의 기간 동안, 비휘발성 저장 소자들의 상기 제 1 세트에 연결된 제어 라인들의 제 1 세트에 신호 드라이버들의 제 1 세트로부터의 제 1 전하를 인가하는 것과, (상기 제1의 시간의 기간 이후에) 비휘발성 저장 소자들의 상기 제 1 세트를 상기 제1의 소정의 상태로부터 상기 제2의 소정의 상태로 변경시키기 위해, 제어 라인들의 상기 제 1 세트가, 비휘발성 저장 소자들의 상기 제 1 세트를 통해 상기 제 1 전하를 방전시키도록 하는 것과, 비휘발성 저장 소자들의 제 2 세트를 상기 제1의 소정의 상태로부터 상기 제2의 소정의 상태로 변경시키기에 불충분한 제2의 시간의 기간 동안, 비휘발성 저장 소자들의 상기 제 2 세트에 연결된 제어 라인들의 제 2 세트에 신호 드라이버들의 상기 제 1 세트로부터의 제 2 전하를 인가하는 것과, 그리고 (상기 제2의 시간의 기간 이후에) 비휘발성 저장 소자들의 상기 제 2 세트를 상기 제1의 소정의 상태로부터 상기 제2의 소정의 상태로 변경시키기 위해, 제어 라인들의 상기 제 2 세트가, 비휘발성 저장 소자들의 상기 제 2 세트를 통해 상기 제 2 전하를 방전시키도록 하는 것을 포함한다. 제어 라인들의 상기 제 1 세트의 적어도 서브세트가 상기 제 1 전하를 계속 가지고 있는 동안, 제어 라인들의 상기 제 2 세트에 상기 제 2 전하를 인가하는 것이 개시된다.
일 실시예는, 복수의 비휘발성 저장 소자들, 상기 비휘발성 저장 소자들과 통신하는 제어 라인들, 로컬 데이터 라인들, 글로벌 데이터 라인들, 복수의 제 1 선택 회로들, 복수의 제 2 선택 회로들, 및 상기 글로벌 데이터 라인들과 통신하는 제어 회로들을 포함한다. 상기 제 1 선택 회로들은 상기 제어 라인들의 서브세트를 상기 로컬 데이터 라인들에 선택적으로 연결한다. 상기 제 1 선택 회로들 각각은 제 1 스위치 및 제 2 스위치를 포함한다. 상기 제 1 스위치는 각각의 제어 라인을 각각의 로컬 데이터 라인에 선택적으로 연결한다. 상기 제 2 스위치는 각각의 제어 라인을 선택되지 않은 제어 라인 신호에 선택적으로 연결한다. 상기 제 2 스위치는 상기 제 1 스위치와는 독립적으로 제어된다. 상기 제 2 선택 회로들은 선택적으로 상기 로컬 데이터 라인들의 서브세트를 상기 글로벌 데이터 라인들에 전기적으로 연결한다.
일 실시예는, 복수의 비휘발성 저장 소자들, 상기 비휘발성 저장 소자들에 연결된 신호 라인들의 세트, 감지 증폭기들의 세트, 제어 라인들의 서브세트가 상기 감지 증폭기들과 선택적으로 통신하도록 하는 복수의 선택 회로들, 그리고 상기 선택 회로들 및 상기 감지 증폭기들과 통신하는 제어 회로를 포함한다. 상기 제어 회로는 상기 선택 회로들 및 상기 감지 증폭기들과 통신하여, 상기 비휘발성 저장 소자들의 서브세트가 상기 감지 증폭기들의 세트에 응답하여 동시에 프로그래밍되도록 한다. 상기 감지 증폭기들의 세트에 응답하여 동시에 프로그래밍되는 상기 비휘발성 저장 소자들의 서브세트에서의 비휘발성 저장 소자들의 개수는 상기 감지 증폭기들의 세트에서의 감지 증폭기들의 개수보다 더 크다.
일 실시예는, 비휘발성 저장 소자들의 제 1 세트를 선택하는 수단과, 비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작을 개시시키는 수단과, 비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작을 개시한 이후에, 비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작의 완료를 기다림 없이, 비휘발성 저장 소자들의 상기 제 1 세트에 대한 선택을 취소하고 비휘발성 저장 소자들의 제 2 세트를 선택하는 수단과, 그리고 비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작의 완료를 기다림 없이, 비휘발성 저장 소자들의 상기 제 2 세트에 대한 프로그램 동작을 개시시키는 수단을 포함한다.
앞서의 상세한 설명이 예시 및 설명 목적으로 제공되었다. 이는 본 발명을 개시되는 형태로만 정확히 한정시키려 하는 것이 아니며 또한 본 발명 모두를 개시하도록 의도되지 않았다. 앞서의 가르침에 비추어, 많은 수정 및 변경이 가능하다. 앞서 설명된 실시예들은 본 발명의 원리 및 그 실제 응용을 가장 잘 설명하기 위해 선택된 것이며, 그럼으로써 본 발명의 기술분야에서 숙련된 자들이 본 발명을 다양한 실시예들에서 가장 잘 사용할 수 있도록 함과 아울러 고려되는 특정 용도에 적합하게 다양하게 수정하여 본 발명을 가장 잘 사용할 수 있도록 하기 위함이다. 본 발명의 범위는 본 명세서에 첨부되는 특허청구범위에 의해 정의되도록 의도되었다.

Claims (23)

  1. 비휘발성 저장 장치를 프로그래밍하는 방법으로서,
    비휘발성 저장 소자들의 제 1 세트를 선택하는 단계와;
    비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작을 개시시키는 단계와;
    비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작을 개시시킨 이후에, 비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작의 완료를 기다림 없이, 비휘발성 저장 소자들의 상기 제 1 세트에 대한 선택을 취소하고 비휘발성 저장 소자들의 제 2 세트를 선택하는 단계와; 그리고
    비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작의 완료를 기다림 없이, 비휘발성 저장 소자들의 상기 제 2 세트에 대한 프로그램 동작을 개시시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 저장 장치를 프로그래밍하는 방법.
  2. 제1항에 있어서,
    비휘발성 저장 소자들의 상기 제 2 세트에 대한 프로그램 동작을 개시시키는 것은, 비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작이 완료되기 전에 수행되는 것을 특징으로 하는 비휘발성 저장 장치를 프로그래밍하는 방법.
  3. 제1항 또는 제2항에 있어서,
    비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작을 개시시키는 것은, 비휘발성 저장 소자들의 상기 제 1 세트 각각에 대한 제어 라인 상에 전하를 인가하는 것을 포함하고,
    비휘발성 저장 소자들의 상기 제 1 세트에 대한 선택을 취소하는 것, 비휘발성 저장 소자들의 상기 제 2 세트를 선택하는 것, 그리고 비휘발성 저장 소자들의 상기 제 2 세트에 대한 프로그램 동작을 개시시키는 것은, 비휘발성 저장 소자들의 상기 제 1 세트에 대한 상기 제어 라인들이 상기 전하의 적어도 일부분을 계속 보유하고 있는 동안 시작되는 것을 특징으로 하는 비휘발성 저장 장치를 프로그래밍하는 방법.
  4. 제1항 또는 제2항 또는 제3항에 있어서,
    비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작을 개시시키는 것은, 비휘발성 저장 소자들의 상기 제 1 세트를 제1의 소정의 상태로부터 제2의 소정의 상태로 변경시키기에 불충분한 시간의 기간 동안, 비휘발성 저장 소자들의 상기 제 1 세트에 연결된 제어 라인들의 제 1 세트에 제 1 전하를 인가하는 것을 포함하고,
    비휘발성 저장 소자들의 상기 제 2 세트에 대한 프로그램 동작을 개시시키는 것은, 비휘발성 저장 소자들의 상기 제 2 세트를 상기 제1의 소정의 상태로부터 상기 제2의 소정의 상태로 변경시키기에 불충분한 시간의 기간 동안, 비휘발성 저장 소자들의 상기 제 2 세트에 연결된 제어 라인들의 제 2 세트에 제 2 전하를 인가하는 것을 포함하고, 그리고
    상기 방법은,
    비휘발성 저장 소자들의 상기 제 1 세트를 상기 제1의 소정의 상태로부터 상기 제2의 소정의 상태로 변경시키기 위해, 제어 라인들의 상기 제 1 세트가, 비휘발성 저장 소자들의 상기 제 1 세트를 통해 방전하도록 하고, 그리고 비휘발성 저장 소자들의 상기 제 2 세트를 상기 제1의 소정의 상태로부터 상기 제2의 소정의 상태로 변경시키기 위해, 제어 라인들의 상기 제 2 세트가, 비휘발성 저장 소자들의 상기 제 2 세트를 통해 방전하도록 하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 저장 장치를 프로그래밍하는 방법.
  5. 제1항 또는 제2항 또는 제3항 또는 제4항에 있어서,
    비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작을 개시시키는 것은 데이터 라인들의 세트를 통해 비휘발성 저장 소자들의 상기 제 1 세트에 제 1 프로그래밍 신호를 인가하는 것을 포함하고, 그리고
    비휘발성 저장 소자들의 상기 제 2 세트에 대한 프로그램 동작을 개시시키는 것은 데이터 라인들의 상기 세트를 통해 비휘발성 저장 소자들의 상기 제 2 세트에 제 2 프로그래밍 신호를 인가하는 것을 포함하는 것을 특징으로 하는 비휘발성 저장 장치를 프로그래밍하는 방법.
  6. 제1항 내지 제5항 중 어느 하나의 항에 있어서,
    비휘발성 저장 소자들의 상기 제 1 세트를 선택하는 것은 비휘발성 저장 소자들의 상기 제 1 세트를 신호 드라이버들의 세트에 연결하는 것을 포함하고, 그리고
    비휘발성 저장 소자들의 상기 제 2 세트를 선택하는 것은 비휘발성 저장 소자들의 상기 제 2 세트를 신호 드라이버들의 상기 세트에 연결하는 것을 포함하는 것을 특징으로 하는 비휘발성 저장 장치를 프로그래밍하는 방법.
  7. 제6항에 있어서,
    상기 신호 드라이버들은 감지 증폭기들을 포함하고,
    비휘발성 저장 소자들의 상기 제 1 세트를 신호 드라이버들의 상기 세트에 연결하는 것은, 선택 회로들로 하여금 비트 라인들의 제 1 세트를 로컬 데이터 라인들에 연결하도록 하고 아울러 로컬 데이터 라인들을 글로벌 데이터 라인들에 연결하도록 하는 것을 포함하고,
    비트 라인들의 상기 제 1 세트는 비휘발성 저장 소자들의 상기 제 1 세트에 연결되고,
    비휘발성 저장 소자들의 상기 제 2 세트를 신호 드라이버들의 상기 세트에 연결하는 것은, 선택 회로들로 하여금 비트 라인들의 제 2 세트를 로컬 데이터 라인들에 연결하도록 하고 아울러 로컬 데이터 라인들을 글로벌 데이터 라인들에 연결하도록 하는 것을 포함하며, 그리고
    비트 라인들의 상기 제 2 세트는 비휘발성 저장 소자들의 상기 제 2 세트에 연결되고, 신호 드라이버들은 감지 증폭기들을 포함하는 것을 특징으로 하는 비휘발성 저장 장치를 프로그래밍하는 방법.
  8. 제1항 내지 제7항 중 어느 하나의 항에 있어서,
    비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작을 개시시키는 것은, 비휘발성 저장 소자들의 상기 제 1 세트에 상태 변경을 일으키는 프로그래밍 신호를 인가하는 것을 포함하고, 그리고
    비휘발성 저장 소자들의 상기 제 1 세트에 대한 선택을 취소하는 것, 비휘발성 저장 소자들의 상기 제 2 세트를 선택하는 것, 그리고 비휘발성 저장 소자들의 상기 제 2 세트에 대한 프로그램 동작을 개시시키는 것은, 비휘발성 저장 소자들의 상기 제 1 세트에 상기 상태 변경이 일어났는지 여부를 알기 위한 점검 없이 수행되는 것을 특징으로 하는 비휘발성 저장 장치를 프로그래밍하는 방법.
  9. 비휘발성 저장 장치로서,
    비휘발성 저장 소자들과;
    상기 비휘발성 저장 소자들의 제 1 세트를 선택하는 수단과;
    상기 비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작을 개시시키는 수단과;
    상기 비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작을 개시시킨 이후에, 상기 비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작의 완료를 기다림 없이, 상기 비휘발성 저장 소자들의 상기 제 1 세트에 대한 선택을 취소하고 상기 비휘발성 저장 소자들의 제 2 세트를 선택하는 수단과; 그리고
    상기 비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작의 완료를 기다림 없이, 상기 비휘발성 저장 소자들의 상기 제 2 세트에 대한 프로그램 동작을 개시시키는 수단을 포함하는 것을 특징으로 하는 비휘발성 저장 장치.
  10. 제9항에 있어서,
    상기 비휘발성 저장 소자들의 상기 제 2 세트에 대한 프로그램 동작을 개시시키는 것은, 상기 비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작이 완료되기 전에 수행되는 것을 특징으로 하는 비휘발성 저장 장치.
  11. 제9항 또는 제10항에 있어서,
    상기 비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작을 개시시키는 수단은, 상기 비휘발성 저장 소자들의 상기 제 1 세트 각각에 대한 제어 라인 상에 전하를 인가하는 것을 포함하고,
    상기 비휘발성 저장 소자들의 상기 제 1 세트에 대한 선택을 취소하는 것, 상기 비휘발성 저장 소자들의 상기 제 2 세트를 선택하는 것, 그리고 상기 비휘발성 저장 소자들의 상기 제 2 세트에 대한 프로그램 동작을 개시시키는 것은, 상기 비휘발성 저장 소자들의 상기 제 1 세트에 대한 상기 제어 라인들이 상기 전하의 적어도 일부분을 계속 보유하고 있는 동안 시작되는 것을 특징으로 하는 비휘발성 저장 장치.
  12. 제9항 또는 제10항 또는 제11항에 있어서,
    상기 비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작을 개시시키는 수단은, 상기 비휘발성 저장 소자들의 상기 제 1 세트를 제1의 소정의 상태로부터 제2의 소정의 상태로 변경시키기에 불충분한 시간의 기간 동안, 상기 비휘발성 저장 소자들의 상기 제 1 세트에 연결된 제어 라인들의 제 1 세트에 제 1 전하를 인가하고,
    상기 비휘발성 저장 소자들의 상기 제 2 세트에 대한 프로그램 동작을 개시시키는 수단은, 상기 비휘발성 저장 소자들의 상기 제 2 세트를 상기 제1의 소정의 상태로부터 상기 제2의 소정의 상태로 변경시키기에 불충분한 시간의 기간 동안, 상기 비휘발성 저장 소자들의 상기 제 2 세트에 연결된 제어 라인들의 제 2 세트에 제 2 전하를 인가하는 것을 포함하고, 그리고
    상기 장치는,
    상기 비휘발성 저장 소자들의 상기 제 1 세트를 상기 제1의 소정의 상태로부터 상기 제2의 소정의 상태로 변경시키기 위해, 제어 라인들의 상기 제 1 세트가, 상기 비휘발성 저장 소자들의 상기 제 1 세트를 통해 방전하도록 하고, 그리고 상기 비휘발성 저장 소자들의 상기 제 2 세트를 상기 제1의 소정의 상태로부터 상기 제2의 소정의 상태로 변경시키기 위해, 제어 라인들의 상기 제 2 세트가, 상기 비휘발성 저장 소자들의 상기 제 2 세트를 통해 방전하도록 하는 수단을 더 포함하는 것을 특징으로 하는 비휘발성 저장 장치.
  13. 제9항 또는 제10항 또는 제11항 또는 제12항에 있어서,
    상기 비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작을 개시시키는 수단은 데이터 라인들의 세트를 통해 상기 비휘발성 저장 소자들의 상기 제 1 세트에 제 1 프로그래밍 신호를 인가하는 것을 포함하고, 그리고
    상기 비휘발성 저장 소자들의 상기 제 2 세트에 대한 프로그램 동작을 개시시키는 수단은 데이터 라인들의 상기 세트를 통해 상기 비휘발성 저장 소자들의 상기 제 2 세트에 제 2 프로그래밍 신호를 인가하는 것을 포함하는 것을 특징으로 하는 비휘발성 저장 장치.
  14. 제9항 내지 제13항 중 어느 하나의 항에 있어서,
    상기 비휘발성 저장 소자들의 상기 제 1 세트를 선택하는 것은 상기 비휘발성 저장 소자들의 상기 제 1 세트를 신호 드라이버들의 세트에 연결하는 것을 포함하고, 그리고
    상기 비휘발성 저장 소자들의 상기 제 2 세트를 선택하는 것은 상기 비휘발성 저장 소자들의 상기 제 2 세트를 신호 드라이버들의 상기 세트에 연결하는 것을 포함하고,
    상기 신호 드라이버들은 감지 증폭기들을 포함하고,
    상기 비휘발성 저장 소자들의 상기 제 1 세트를 신호 드라이버들의 상기 세트에 연결하는 것은, 선택 회로들로 하여금 비트 라인들의 제 1 세트를 로컬 데이터 라인들에 연결하도록 하고 아울러 로컬 데이터 라인들을 글로벌 데이터 라인들에 연결하도록 하는 것을 포함하고,
    비트 라인들의 상기 제 1 세트는 상기 비휘발성 저장 소자들의 상기 제 1 세트에 연결되고,
    상기 비휘발성 저장 소자들의 상기 제 2 세트를 신호 드라이버들의 상기 세트에 연결하는 것은, 선택 회로들로 하여금 비트 라인들의 제 2 세트를 로컬 데이터 라인들에 연결하도록 하고 아울러 로컬 데이터 라인들을 글로벌 데이터 라인들에 연결하도록 하는 것을 포함하며, 그리고
    비트 라인들의 상기 제 2 세트는 상기 비휘발성 저장 소자들의 상기 제 2 세트에 연결되고, 신호 드라이버들은 감지 증폭기들을 포함하는 것을 특징으로 하는 비휘발성 저장 장치.
  15. 제9항 내지 제14항 중 어느 하나의 항에 있어서,
    상기 비휘발성 저장 소자들의 상기 제 1 세트에 대한 프로그램 동작을 개시시키는 수단은, 상기 비휘발성 저장 소자들의 상기 제 1 세트에 상태 변경을 일으키는 프로그래밍 신호를 인가하는 것을 포함하고, 그리고
    상기 비휘발성 저장 소자들의 상기 제 1 세트에 대한 선택을 취소하는 것, 상기 비휘발성 저장 소자들의 상기 제 2 세트를 선택하는 것, 그리고 상기 비휘발성 저장 소자들의 상기 제 2 세트에 대한 프로그램 동작을 개시시키는 것은, 상기 비휘발성 저장 소자들의 상기 제 1 세트에 상기 상태 변경이 일어났는지 여부를 알기 위한 점검 없이 수행되는 것을 특징으로 하는 비휘발성 저장 장치.
  16. 비휘발성 저장 장치로서,
    제 1 비휘발성 저장 소자와;
    상기 제 1 비휘발성 저장 소자에 연결된 제 1 제어 라인과;
    제 2 비휘발성 저장 소자와;
    상기 제 2 비휘발성 저장 소자에 연결된 제 2 제어 라인과;
    데이터 라인과;
    상기 데이터 라인과 통신하고 아울러 상기 데이터 라인을 충전시키는 신호 구동 회로와; 그리고
    상기 제 1 제어 라인, 상기 제 2 제어 라인, 및 상기 데이터 라인에 연결된 선택 회로를 포함하여 구성되며,
    여기서, 상기 데이터 라인은 상기 선택 회로가 상기 데이터 라인을 상기 제 1 제어 라인에 연결하는 동안 상기 제 1 제어 라인에 전하를 전달하고, 상기 선택 회로는 상기 제 1 제어 라인이 상기 데이터 라인으로부터 충전되는 동안 상기 제 1 제어 라인으로부터 상기 데이터 라인을 분리하고 상기 데이터 라인을 상기 제 2 제어 라인에 연결하며, 상기 데이터 라인은 상기 선택 회로가 상기 데이터 라인을 상기 제 2 제어 라인에 연결하는 동안 상기 제 2 제어 라인에 전하를 전달하는 것을 특징으로 하는 비휘발성 저장 장치.
  17. 제16항에 있어서,
    상기 제 1 제어 라인 상의 전하에 응답하여 상기 제 1 비휘발성 저장 소자에 프로그램 동작이 일어나고,
    상기 선택 회로는, 상기 프로그램 동작의 완료를 기다림 없이, 상기 제 1 제어 라인으로부터 상기 데이터 라인을 분리하고 상기 데이터 라인을 상기 제 2 제어 라인에 연결하며, 그리고
    상기 프로그램 동작의 완료를 기다림 없이, 상기 데이터 라인으로부터 상기 제 2 제어 라인으로 전하가 전달되는 것을 특징으로 하는 비휘발성 저장 장치.
  18. 제16항에 있어서,
    상기 제 1 제어 라인 상의 전하에 응답하여 상기 제 1 비휘발성 저장 소자에 프로그램 동작이 일어나고,
    상기 선택 회로는, 상기 프로그램 동작 동안 없이, 상기 제 1 제어 라인으로부터 상기 데이터 라인을 분리하고 상기 데이터 라인을 상기 제 2 제어 라인에 연결하며, 그리고
    상기 프로그램 동작 동안, 상기 데이터 라인으로부터 상기 제 2 제어 라인으로 전하가 전달되는 것을 특징으로 하는 비휘발성 저장 장치.
  19. 제17항에 있어서,
    상기 선택 회로는 제 1 스위치 및 제 2 스위치를 포함하고,
    상기 제 1 스위치는 상기 제 1 제어 라인을 상기 데이터 라인에 선택적으로 연결하고,
    상기 제 2 스위치는 상기 제 1 제어 라인을 선택되지 않은 제어 라인 신호에 선택적으로 연결하고, 상기 제 2 스위치는 상기 제 1 스위치로부터 독립적으로 제어되는 것을 특징으로 하는 비휘발성 저장 장치.
  20. 제16항에 있어서,
    제어 회로를 더 포함하며,
    상기 제 1 제어 라인 상의 전하에 응답하여 상기 제 1 비휘발성 저장 소자에 프로그램 동작이 일어나고,
    상기 제 2 제어 라인 상의 전하에 응답하여 상기 제 2 비휘발성 저장 소자에 프로그램 동작이 일어나며, 그리고
    제 1 프로그램 동작의 일부로서, 상기 제어 회로가 상기 제 1 비휘발성 저장 소자를 통한 상기 제 1 제어 라인에 대한 방전 경로를 확립하기 위한 특정 신호를 제공하는 것을 특징으로 하는 비휘발성 저장 장치.
  21. 제20항에 있어서,
    상기 제어 회로는, 상기 제 1 비휘발성 저장 소자를 통한 상기 제 1 제어 라인에 대한 방전 경로를 확립함과 동시에, 상기 제 2 비휘발성 저장 소자를 통한 상기 제 2 제어 라인에 대한 방전 경로를 확립하기 위한 상기 특정 신호를 제공하는 것을 특징으로 하는 비휘발성 저장 장치.
  22. 제16항 내지 제21항에 있어서,
    상기 신호 구동 회로는 감지 증폭기를 포함하는 것을 특징으로 하는 비휘발성 저장 장치.
  23. 제16항 내지 제21항에 있어서,
    상기 제 1 비휘발성 저장 소자와 상기 제 1 비휘발성 저장 소자는 삼차원 모놀리식 어레이(three dimensional monolithic array)의 일부인 것을 특징으로 하는 비휘발성 저장 장치.
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