CN102171762A - 使用交错预充电的阻性存储器的连续编程 - Google Patents

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Abstract

非易失性存储系统把信号驱动器连接到与第一非易失性存储元件相连的第一控制线，在信号驱动器连接到第一控制线的情况下使用信号驱动器对第一控制线充电，在第一控制线仍从信号驱动器充电的情况下把信号驱动器从第一控制线断开，把信号驱动器连接到与第二非易失性存储元件相连的第二控制线，在信号驱动器连接到第二控制线的情况下使用信号驱动器对第二控制线充电，以及把信号驱动器从第二控制线断开。对控制线充电使得各非易失性存储元件经历编程操作。在不等待第一非易失性存储元件的编程操作完成的情况下执行把信号驱动器从第一控制线断开、把信号驱动器连接到第二控制线以及对第二控制线充电。

Description

使用交错预充电的阻性存储器的连续编程
优先权
本申请要求Thomas Yan和Luca Fasoli在2009年4月20日提交的美国临时申请No.61/171,022“Data Dependent Data-line Switching Scheme”；以及Thomas Yan、Luca Fasoli、Roy Scheuerlein和Jeffrey Koonyee Lee在2008年10月6日提交的临时申请No.61/103,180“Set Scheme For Memory System”的优先权。两个临时申请经引用而整体并入本文。
背景
技术领域
本发明涉及用于非易失性数据存储的技术。
相关技术
半导体存储器已在各种电子设备中变得使用更普及。例如，非易失性半导体存储器用在蜂窝电话、数码相机、个人数字助理、移动运算设备、非移动运算设备和其它设备中。当在消费者电子设备中使用半导体存储器时，消费者通常想要半导体存储器以足够的速度执行以使得存储器不减慢电子设备的操作。
附图说明
图1是存储器系统的一个实施例的方框图。
图2是存储器单元的一个实施例的简化透视图。
图3是描绘了逆转电阻切换元件的I-V特性的图。
图4A是三维存储器阵列的一个实施例的一部分的简化透视图。
图4B是三维存储器阵列的一个实施例的一部分的简化透视图。
图5描绘了存储器阵列的一个实施例的逻辑视图。
图6描绘了存储器阵列中分区的一个实施例的逻辑视图。
图6A描绘了存储器阵列中分区的另一实施例的逻辑视图。
图7是用于经由数据线把位线连接到列控制电路的选择电路和数据线的一个实施例的示意图。
图8是选择电路的一个实施例的示意图。
图8A是选择电路的另一实施例的示意图。
图8B是选择电路的另一实施例的示意图。
图9是复用器电路的一个实施例的示意图。
图10是描述了用于操作数据线和选择电路的处理的一组实施例的流程图。
图11是提供了编程处理的细节的时序图。
图12是提供了编程处理的细节的时序图。
图13是描述了用于操作数据线和选择电路的处理的第二组实施例的流程图。
图14是描述了用于操作数据线和选择电路的处理的第三组实施例的流程图。
图15是提供了编程处理的细节的时序图。
具体实施方式
公开了可以执行连续编程的非易失性存储系统。非易失性存储系统包括多个非易失性存储元件、一组信号驱动电路以及选择电路。选择电路选择性地把第一组非易失性存储元件连接到这组信号驱动电路或者把第二组非易失性存储元件连接到这组信号驱动电路。这组信号驱动电路，在一个实施例中包括感测放大器，在选择电路把第一组非易失性存储元件连接到这组信号驱动电路的情况下对第一组非易失性存储元件开始编程操作。选择电路在对第一组非易失性存储元件开始编程操作之后以及在不等待对第一组非易失性存储元件的编程操作完成的情况下把第一组非易失性存储元件从这组信号驱动电路断开以及把第二组非易失性存储元件连接到这组信号驱动电路。这组信号驱动电路在不等待对第一组非易失性存储元件的编程操作完成的情况下在选择电路把第二组非易失性存储元件连接到这组信号驱动电路的情况下对第二组非易失性存储元件开始编程操作。
图1是描绘了可以实施本文中描述的技术的存储器系统100的一个示例的方框图。存储器系统100包括可以是二或三维阵列的存储器单元的存储器阵列102。在一个实施例中，存储器阵列102是单片三维存储器阵列。存储器阵列102的阵列端线包括组织成行的各种层的字线、以及组织成列的各种层的位线。然而，也可以实施其它取向。
存储器系统100包括输出108连接到存储器阵列102各字线的行控制电路120。为了本文件的目的，连接可以是直接连接或间接连接(即，经由一个或更多个其它部件)。行控制电路120从系统控制逻辑电路130接收一组M个行地址信号以及一个或更多个各种控制信号，并且通常可以包括用于读取和编程操作的电路，诸如行解码器122、阵列驱动器124以及块选择电路126。
存储器系统100还包括输入/输出106连接到存储器阵列102各位线的列控制电路110。列控制电路110从系统控制逻辑130接收一组N个列地址信号以及一个或更多个各种控制信号，并且通常可以包括诸如列解码器112、驱动器电路114、块选择电路116以及感测放大器118等的电路。在一个实施例中，感测放大器118向位线提供信号以及感测位线上的信号。在本文中可以使用本领域中已知的各种感测放大器。
系统控制逻辑130从控制器134接收数据和命令以及向控制器134提供输出数据。控制器134与主机通信。系统控制逻辑130可以包括用于控制存储器系统100的操作的一个或更多个状态机、寄存器和其它控制逻辑。在其它实施例中，系统控制逻辑130从主机直接接收数据和命令以及向该主机提供输出数据，因为系统控制逻辑130包括控制器的功能。
在一个实施例中，在同一集成电路上形成系统控制逻辑130、列控制电路110、行控制电路120和存储器阵列102。例如，可以在基板的表面上形成系统控制逻辑130、列控制电路110和行控制电路120，存储器阵列102是基板上方(因此，在系统控制逻辑130、列控制电路110和行控制电路120上方)形成的单片三维存储阵列。在一些情形中，可以在与一些存储器阵列相同的层上形成控制电路的一部分。可以在经引用而整体并入本文的以下美国专利中找到如同图1的实施例的合适实施例的更多信息：美国专利6,879,505；美国专利7,286,439；美国专利6,856,572；以及美国专利7,359,279。控制器134可以在与图1中描绘的其它组件同一基板或不同的基板上。可以认为控制器134、系统控制逻辑130、列控制电路110、列解码器112、驱动器电路114、块选择116、感测放大器118、行控制电路120、行解码器122、阵列驱动器124和/或块选择126是一个或更多个控制电路。
存储器阵列102包括多个存储器单元。在一个实施例中，每个存储器单元包括导向元件(例如，二极管)和电阻元件。在一个示例实施例中，存储器单元可以用以使得可以把它们编程一次和读取许多次。一个示例存储器单元包括上下方导体之间的相交处形成的柱体层。在一个实施例中，柱体包括与状态改变元件(比如，反熔断层)串联的导向元件，比如，二极管。当反熔断层完好时，单元在电学上是开路。当切断反熔断层时，单元在电学上是与切断的反熔断层的电阻串联的二极管。可以在美国专利6,034,882；美国专利6,525,953；美国专利6,952,043；美国专利6,420,215；美国专利6,951,780；以及美国专利7,081,377中找到存储器单元的示例。
在另一实施例中，存储器单元是可擦写的。例如，经引用而整体并入本文的美国专利申请No.2006/0250836描述了包括与可逆电阻切换元件串联耦合的二极管的可擦写非易失性存储器单元。可逆电阻切换元件包括电阻率可以在两个或更多个状态之间可逆地切换的可逆电阻切换材料。例如，可逆电阻切换材料可以在制造时处于初始高电阻状态中，在第一电压和/或电流的施加后可切换到低电阻状态。第二电压和/或电流的施加可以使可逆电阻切换材料返回到高电阻状态。或者，可逆电阻切换元件可以在制造时处于初始低电阻状态中，在适当电压和/或电流的施加后可逆地可切换到高电阻状态。一个电阻状态可以代表二进制“0”而另一电阻状态可以代表二进制“1”。可以使用多于两个数据/电阻状态以使得存储器单元存储两位或更多位数据。在一个实施例中，把电阻从高电阻状态切换到低电阻状态的处理称作置位(SET)操作。把电阻从低电阻状态切换到高电阻状态的处理称作复位(RESET)操作。高电阻状态与二进制数据“0”相关联，低电阻状态与二进制数据“1”相关联。在其它实施例中，可以逆转复位和置位和/或数据编码。在一些实施例中，第一次把电阻切换元件置位需要高于正常的电压以及称作形成操作。
图2是包括串联耦合以及位于第一导体166与第二导体168之间的可逆电阻切换元件162、导向元件164和阻隔物165的存储器单元150的一个示例的简化透视图。
可逆电阻切换元件263包括电阻可以在两个或更多个状态之间可逆地切换的可逆电阻切换材料170。在一些实施例中，可逆电阻切换材料170可以由金属氧化物形成。可以使用各种不同的金属氧化物。在一个示例中，使用氧化镍。
在至少一个实施例中，通过选择性沉积处理的使用，可以在不蚀刻氧化镍层的情况下在可逆电阻切换材料中使用氧化镍层。例如，可以通过采用沉积处理(诸如电镀、无电沉积等)选择性地只在基板上方形成的导电表面上沉积含镍层来形成可逆电阻切换元件。以此方式，只图案化和/或蚀刻(含镍层的沉积以前)基板上的导电表面而非含镍层。
在至少一个实施例中，可逆电阻切换材料170包括通过选择性地沉积镍以及随后氧化镍层而形成的氧化镍层的至少一部分。例如，可以使用无电沉积、电镀或类似选择性处理选择性地沉积以及随后氧化Ni、NixPy或另一类似形式的镍以形成氧化镍(例如，使用快速热氧化或另一氧化处理)。在其它实施例中，可以选择性地沉积氧化镍本身。例如，可以使用选择性沉积处理在导向元件上方选择性地沉积以及随后退火和/或氧化(如果有必要的话)含NiO-、NiOx-或NiOxPy-层。
可以选择性地沉积、以及随后在有必要的情况下退火和/或氧化其它材料，以形成用于存储器单元中的可逆电阻切换材料。例如，可以选择性地沉积(如，通过电镀)，以及氧化Nb、Ta、V、Al、Ti、Co、镍钴合金等的层以形成可逆电阻切换材料。
另一可变电阻材料是掺杂有V、Co、Ni、Pd、Fe或Mn的非晶硅，例如，如Rose等人在美国专利No.5,541,869中更充分描述的那样。Ignatiev等人在美国专利No.6,472,332中教导了另一类材料：它们是诸如Pr1-XCaxMnO3(PCMO)、La1-XCaXMnO3(LCMO)、LaSrMnO3(LSMO)或者GdBaCoXOY(GBCO)等的钙钛矿材料。此可变电阻材料的另一部分是包括例如混合到塑料聚合物中的碳黑颗粒或石墨的碳聚合物膜，如Jacobson等人在美国专利No.6,072,716中所教导的那样。另一示例是使用碳纳米管作为可逆电阻切换材料。
Campbell等人在美国专利申请2003/0045054中以及在美国专利申请2003/0047765中教导了另一材料。此材料是结构式AxBy的掺杂硫系玻璃，其中，A包括来自周期表的IIIA族(B、Al、Ga、In、Ti)、IVA族(C、Si、Ge、Sn、Pb)、VA族(N、P、As、Sb、Bi)或者VIIA族(F、CI、Br、I、At)的至少一个元素，其中，从S、Se和Te以及其混合物之中选择B。从包括Ag、Au、Pt、Cu、Cd、Ir、Ru、Co、Cr、Mn或Ni的过度金属和贵金属之中选择掺杂物。在与移动金属离子池相邻的存储器单元中形成此硫系玻璃(未处于结晶状态中的无定形硫族化物)。一些其它固体电解质材料可以替代硫系玻璃。
其它可变电阻材料包括无定形碳、石墨和碳纳米管。其它材料也可以用于本文中描述的技术。
可以在经引用而整体并入本文的美国专利申请公开2009/0001343“ Memory Cell That Employs A Selectively Deposited Reversible Resistance Switching Element and Metho
可逆电阻切换元件162包括电极172和174。电极172被置于可逆电阻切换材料170与导体168之间。在一个实施例中，电极172由铂制成。电极174被置于可逆电阻切换材料170与导向元件164之间。在一个实施例中，电极174由氮化钛制成，以及作为阻隔物层。
导向元件164可以是通过选择性地限制可逆电阻切换元件162上的电压和/或流经可逆电阻切换元件162的电流而展现出非欧姆导电的其它合适导向元件、或者二极管。以此方式，可以使用存储器单元150作为二或三维存储器阵列的一部分，可以在不影响阵列中其它存储器单元的状态的情况下从存储器单元150读取和/或向存储器单元150写入数据。导向元件164可以包括任何合适二极管(诸如垂直多晶p-n或p-i-n二极管等)，无论在n区在二极管的p区上方的情况下向上指向还是在p区在二极管的n区上方的情况下向下指向。
在一些实施例中，导向元件164可以是由多晶半导体材料(诸如多晶硅、多晶硅锗合金、聚锗或任何其它合适材料等)形成的二极管。例如，导向元件164可以是以下二极管：该二极管包括大量掺杂的n+多晶硅区182、n+多晶硅区182上方的少量掺杂或本征(无意掺杂的)多晶硅区180以及本征区180上方的大量掺杂的p+多晶硅区186。在一些实施例中，可以在n+多晶硅区182上形成在使用硅锗合金层时具有约10％或更多锗的薄(例如，几百埃或更少)锗和/或硅锗合金层(未示出)以防止和/或减少从n+多晶硅区182向本征区180中的迁移，如例如经引用而整体并入本文的2005年12月9日提交以及发明名称为“DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANT DUFFUSION AND METHOD OF MAKING”的美国专利申请公开No.2006/0087005中所述那样。将会理解，可以逆转n+和p+区的位置。当由沉积的硅(例如，非晶硅或多晶硅)制造导向元件164时，一个实施例可以包括在二极管上形成的硅化物层以把沉积的硅置于低电阻状态。
如经引用而整体并入本文的美国专利No.7,176,064“Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide”中所述，诸如钛和/或钴的硅化物形成材料在退火期间与沉积的硅起反应以形成硅化物层。硅化钛和硅化钴的网格间距靠近硅的网格间距，显得这些硅化物层可以随着沉积的硅结晶而作为相邻沉积硅的“种子”或“结晶模板”(例如，硅化物层在退火期间增强硅二极管的结晶结构)。从而提供更低电阻的硅。可以对硅锗合金和/或锗二极管取得类似结果。
导体166和168包括任何合适导电材料，诸如钨、任何适当金属、重掺杂的半导体材料、导电硅化物、导电硅化物锗化物、导电锗化物等。在图2的实施例中，导体166和168是轨形以及在不同方向上(例如，彼此基本上垂直)延伸。可以使用其它导体形状和/或配置。在一些实施例中，可以与导体166和168一起使用阻隔物层、粘结层、抗反射涂层等(未示出)以改进设备性能和/或辅助设备制造。
虽然在图2中把可逆电阻切换元件162示为置于导向元件164上方，但将会理解，在替选实施例中，可逆电阻切换元件162可以被置于导向元件164下方。
在图2示出了存储器单元的一个示例，本文中描述的技术不需一个特定类型或结构的存储器单元。可以使用许多不同类型的存储器单元。
图3是金属氧化物可逆电阻切换元件的一个示例实施例的电压电流关系的图。线250代表处于高电阻状态中时可逆电阻切换元件的I-V特性。线252代表处于低电阻状态中时可逆电阻切换元件的I-V特性。为了确定可逆电阻切换元件处于哪个状态中，施加电压并测量所得电流。较高的测量电流(见线252)表明可逆电阻切换元件处于低电阻状态中。较低的测量电流(见线250)表明可逆电阻切换元件处于高电阻状态中。注意，也可以通过本文中的技术使用具有不同I-V特性的可逆电阻切换元件的其它变型。
在处于高电阻状态中的情况下(见线250)，如果向存储器单元施加电压Vset和足够的电流，则将会把可逆电阻切换元件置位到低电阻状态。线254示出了施加VSET时的性能。电压将会保持相当恒定，电流将会朝向Iset_limit增加。在某个点，将会把可逆电阻切换元件置位，设备行为将会基于线252。注意，第一次把可逆电阻切换元件置位，需要Vf(形成电压)对设备进行置位。此后，可以使用VSET。形成电压Vf可以大于VSET。
在处于低电阻状态中的情况下(见线252)，如果向存储器单元施加电压VRESET和足够的电流(Ireset)，则将会把可逆电阻切换元件复位到高电阻状态。线256示出了施加VRESET时的性能。在某个点，将会把可逆电阻切换元件复位，设备性能将会基于线250。
在一个实施例中，Vset大约5伏，Vreset大约3伏，Iset_limit大约5uA，Ireset电流可以高达30uA。在一些实施例中，Vset可以低于Vreset，不需要形成操作和/或置位或复位所需要的时间可以不同。
用以把可逆电阻切换材料的电阻置位和复位的编程操作是本领域中已知的。用以把可逆电阻切换材料的电阻置位和复位的电路的许多不同实施是已知的以及可以用于本文中描述的技术。可以在经引用而整体并入本文的2008年12月19日提交的美国专利申请12/339,313“Reverse Set With Current Limit for Non-Volatile Storage”；经引用而整体并入本文的美国专利申请2007/0072360；以及经引用而整体并入本文的美国专利申请2007/0008785中找到置位和复位的示例。
在一些实施例中，提供、控制和/或限制通过存储器单元的电流的电路可能远离存储器单元。此距离对控制电路在基板表面上以及存储器单元在三维存储器阵列的上层上(如上所述)的单片三维存储器阵列而言是个问题。因为此距离，导电路径会变得相当长，这导致线路的相对较大电容。在一些情形中，在把存储器单元置位之后，线路上的容性电荷将会继而通过存储器单元耗散，这会使得额外电流经过可逆电阻切换元件。此额外电流会使得可逆电阻切换元件置位到难以或不可能复位元件的这种低电阻值。一个提出的解决方案是在置位操作期间把位线和数据总线放电以使得在实现置位之后，没有不想要的电流继而被驱动通过存储器单元。在此实施例中，将会在置位操作期间正向偏置二极管，将会以脉冲的形式向存储器单元施加Vset。Vset脉冲比把可逆电阻切换元件置位需要的时间短以使得需要来自位线和数据总线的电荷来提供未被Vset脉冲提供的额外电荷。
例如，电压脉冲用于对连接到存储器单元的位线充电。由于它的寄生电容，位线将会保持有电荷。在充电之后，将会从电压源切断位线以使得位线浮接。位线上的电荷将会随后通过存储器单元向字线放电，以使得存储器单元置位。将会把此处理称作编程的电容放电方法。
在一些实施中，用以查看置位操作是否成功的验证操作可以跟随置位操作。如果否，则可以重新尝试置位操作。在一个示例实施中，验证操作是读取操作。因此，系统控制逻辑130将会首先使得把一个或更多个存储器单元编程(置位或复位)以及将会随后读取编程的所有存储器单元。如果读取的数据与要编程的数据匹配，则处理完成。如果读取的数据中的一些数据与编程的数据不匹配(最有可能因为编程不成功)，则重复编程。
存储器阵列102将会包括许多存储器单元。图4A是包括被置于第二存储器级别220下方的第一存储器级别218的单片三维阵列102的一部分的简化透视图。在图4A的实施例中，每个存储器级别218和220包括交叉点阵列中的多个存储器单元200。将会理解，附加层可以存在于第一与第二存储器级别218与220之间，但是图4A中未示出以求简洁。其它存储器阵列配置可以使用，可以作为存储器的附加级别。在图4A的实施例中，所有二极管可以“指向”同样的方向上，诸如根据采用的是在二极管的底部还是在顶部具有p掺杂区域的p-i-n二极管而向上或向下，从而简化二极管制造。存储器单元200可以与存储器单元150相同或不同。
图4B是包括被置于第二存储器级别221下方的第一存储器级别219的单片三维阵列102的第二实施例的一部分的简化透视图。图4B的存储器阵列包括多个存储器单元200。针对第一存储器级别219，存储器单元200在一组位线207与一组字线209之间以及连接到它们。针对第二存储器级别221，存储器单元200在一组位线210与字线209之间以及连接到它们。可以使用第一存储器级别的上方导体作为被置于第一存储器级别上方的第二存储器级别的下方导体，如图4B中所示。经引用而整体并入本文的美国专利No.6,952,030“High-Density Three-Dimensional Memory Cell”中描述了附加信息。
在图4B的实施例中，相邻存储器级别上的二极管(或其它导向设备)优选地指向相对方向上，如经引用而整体并入本文的2007年3月27日提交以及发明名称为“Method to Form Upward Pointing P-I-N Diodes Having Large And Uniform Current”的美国专利申请No.20070190722中所述。例如，第一存储器级别219的二极管可以是如箭头A1所表明的向上指向的二极管(例如，p区在二极管的底部)，而第二存储器级别221的二极管可以是如箭头A2所表明的向下指向的二极管(例如，n区在二极管的底部)，或者反之。
单片三维存储器阵列是在没有中间基板的情况下在单个基板(如，晶圆)上方形成多个存储器级别的阵列。在已有级别的层上直接生长或沉积形成一个存储器级别的层。相比而言，通过在单独基板上形成存储器级别以及把存储器级别粘结到彼此顶部构建了堆叠存储器，如Leedy在美国专利No.5,915,167“Three Dimensional Structure Memory”中那样。可以在联结之前从存储器级别移除或者打薄基板，但是由于存储器级别初始形成在单独基板上，所以这些存储器并非真实单片三维存储器阵列。
把存储器阵列102细分成分区，可以(可选地)把每个分区划分成大量块。图5示出了划分成分区(例如，分区0、分区1、...分区N)的存储器阵列102的逻辑视图。大量分区可以对不同实施不同。一些实施例可以只使用一个分区。图6示出了划分成块(块0-块15)的一个分区(例如，分区0)。在一个实施例中，一个分区中存在16个块。然而，其它实施例可以使用不同数量的块。
块是具有通常不被解码器、驱动器、感测放大器以及输入/输出电路切断的连续字线和位线的一组连续存储器单元。为了各种原因中的任何原因这么做。例如，由字线和位线的电容和电阻形成的穿过字线和位线的信号时延(例如，RC时延)在大阵列中会非常显著。可以通过把较大的阵列细分成一组更小的子阵列以使得减小每个字线和/或每个位线的长度来减小这些RC时延。作为另一示例，与访问一组存储器单元相关联的功率可以决定在给定存储器周期期间可以同时访问的存储器单元的数量的上限。结果是，常常把大存储器阵列细分成更小的子阵列以降低同时访问的存储器单元的数量。集成电路可以包括一个或多于一个存储器阵列。
图6示出了块0的位线的子集。在实施单片三维存储器阵列的一些实施例中，基板比存储器阵列宽；因此，列控制电路110的部分可以从存储器阵列下面凸出来以便于使用通孔和孔(zias，多级通孔)向R1、R2、顶部金属以及位线的连接。把列控制电路110(包括解码器和感测放大器)划分成两组电路，每组电路位于集成电路的相对侧(例如，A侧和B侧)上以使得列控制电路110的一组电路从存储器阵列的第一侧(A侧)凸出来以及列控制电路110的第二组电路从存储器阵列的相对侧(B侧)凸出来。把块的位线的一半(或另一片段)连接到列控制电路110在A侧上的一组电路，把块的位线的另一半(或另一片段)连接到列控制电路110在B侧上的第二组电路。在一个实施例中，交织这两组位线以使得每隔一条位线连接到A侧上的列控制电路110以及把中间位线连接到B侧上的列控制电路110。在一个示例中，把偶数位线连接到A侧上的列控制电路110，把奇数位线连接到B侧上的列控制电路110；然而，也可以使用其它布置。图6A示出了使位线成组以使得每隔一组的位线连接到A侧上的列控制电路110以及把介入中间组的位线连接到B侧上的列控制电路110的块的另一实施例。例如，图6A示出了位线240、242、244、246和248的组。把组240、244和248连接到A侧上的列控制电路110。把组242和246连接到B侧上的列控制电路110。如可以看出的，把组242布置在组240与244之间，把组246布置在组244与248之间。在一个实施例中，每组位线包括两个位线。在其它实施例中，每组位线包括多于两个位线(例如，四个位线或更多个)。在一些实施中，每组位线具有同样数量的位线，而在其它实施中，位线组可以具有变化数量的位线。
在一个实施例中，例如基板的表面上位于每个块下方存在两个感测放大器。两个感测放大器中的一个感测放大器用于连接到A侧上的列控制电路110的位线，另一个感测放大器用于连接到B侧上的列控制电路110的位线。在一个分区包括16个块的实施例中，在每侧(A侧和B侧)十六个的情况下存在分区的32个感测放大器。在一个实施例中，分区的一个属性是分区中的所有块共用同样的32个感测放大器。这意味着可以同时选择分区中的32个存储器单元以便编程或读取。因而，存储器系统包括用于选择32个存储器单元的电路以及用于在32个选择的存储器单元与感测放大器之间路由信号的线路。
图7是描绘了存储器阵列102中分区的一个示例架构的选择电路和路由信号的一部分的示意图。在此实施例中，分区中存在16个块。描绘的是三个块的部分：块0、块7和块15。每个块具有用于以电学方式把列的32个位线连接到阵列一侧(例如，A侧)上的感测放大器的64列选择电路300以及用于把32个位线连接到阵列另一侧(例如，B侧)上的感测放大器的64列选择电路。图7只示出了用于连接到B侧的64列选择电路300。每个块因此具有各个块的64列×32个位线×2(顶部和底部)＝4096个位线。在一个实施例中，三维存储器阵列包括四层，每层1024个位线。也可以使用解码电路、位线和层的其它布置。也可以使用其它数量的位线、列和选择电路。
图7的分区包括本地数据线SELB<31:0>。使用特定列的选择电路300以选择性地把该同一列的32个位线连接到32个相应的本地数据线SELB<31:0>。例如，块0的第一列包括位线BL<31:0>，块0的第二列包括位线BL<63:32>，块0的第三列包括位线BL<95:64>，...，块0的第六十四列包括位线BL<2047:2016>。
选择电路300中的每个选择电路从列解码器112接收选择信号XCSEL<63:0>中的一个选择信号以及从与该列相关联的32个位线中的每个位线接收位线连接。基于从列解码器112接收的XCSEL<63:0>的相应选择信号，选择电路300将会把各位线连接或不连接到本地数据线SELB<31:0>的相应本地数据线。例如，块的第一列接收XCSEL<0>，块的第二列接收XCSEL<1>，...，以及块的第六十四列接收XCSEL<63>。当XCSEL<0>是“0”时，选择第一列以及把位线BL<31:0>分别连接到本地数据线SELB<31:0>。当XCSEL<1>是“0”时，选择第二列以及把位线BL<63:32>分别连接到本地数据线SELB<31:0>。当XCSEL<63>是“0”时，选择第六十四列以及把位线BL<2047:2016>分别连接到本地数据线SELB<31:0>。注意，在一个实施例中，在任何给定时间XCSEL<63:0>的不多于一位是“0”。在一个实施例中，每个块将会具有它自身的一组XCSEL<63:0>，以使得块单独选择。在另一实施例中，选择电路将会从列解码器112(或其它控制电路)接收一个或更多个块选择信号以选择特定块。
每个块具有与块相关联以及位于块下方的基板上的两个2:1复用器。复用器中的一个复用器用于A侧，另一个用于B侧。图7只示出了B侧的复用器MUX。把32个本地数据线SELB<31:0>中的每个本地数据线连接到相应2:1复用器(MUX)。例如，块0的复用器接收SELB0<0>和SELB0<1>，块7的复用器接收SELB0<14>和SELB0<15>，...，块15的复用器接收SELB0<30>和SELB0<31>。分区中复用器中的每个复用器从列解码器112接收公共复用器选择信号(例如，信号S)以使得选择32个本地数据线中的16个本地数据线。在一个实施例中，复用器选择信号S使得选择六个偶数本地数据线(例如，SELB0<0>、SELB0<2>、SELB0<4>等)或者选择六个奇数本地数据线(例如，SELB0<1>、SELB0<3>、SELB0<5>等)。
复用器MUX的输出被连接到各全局数据线。例如，把块0的复用器的输出连接到全局数据线GSELB<0>，把块7的复用器的输出连接到全局数据线GSELB<7>，把块15的复用器的输出连接到全局数据线GSELB<15>。全局数据线中的每个全局数据线被连接到可以从全局数据线读取信号或者驱动数据线上的信号的相应感测放大器。例如，把GSELB<0>连接到感测放大器0，把GSELB<7>连接到感测放大器7，把GSELB<15>连接到感测放大器15。把复用器选择的十六个本地数据线连接到全局数据线GSELB[15:0]以使得对选择的存储器单元执行存储器操作(例如，读取、置位、复位)。特定感测放大器的输出连接到全局数据线，随后通过复用器连接到本地数据线，以及随后通过选择电路300连接到位线。把位线连接到存储器单元。
如以上所提到的，图7只示出了去往块的一侧(例如，B侧)上的感测放大器的连接路径。因而，除了对图7描绘的之外对每个分区的A侧存在另一组本地数据线、另一组全局数据线和另一组感测放大器。因此，可以存在连接到64个本地数据线的64个所选择的位线，32个复用器选择32个本地数据线以连接到32个全局数据线。把32个全局数据线连接到与该特定分区相关联的32个感测放大器。
对于一组实施例，使用64个本地数据线以及32个全局数据线对分区中16个块、列中64个位线的选取。在其它实施例中，可以使用每项的不同数量。
在图7中，把位线编号为BL<31:0>、BL<63:32>、...、BL<2047:2016>、...。此编号用于针对图7参考的目的，以及并非必定(虽然会)代表块中位线的位置。在图6的示例中，位线在A侧与B侧之间交替；因此，图7的BL<0>和BL<1>是用以连接到B侧上列控制电路110的前两个奇数位线230和232，在BL<0>与BL<1>之间存在连接到A侧上列控制电路110交错偶数位线234。在图6A的示例中，图7的BL<0>和BL<1>是来自组242的位线，图7的BL<2>和BL<3>是来自组246的位线。
图8是示出了选择电路300的一个实施例的细节的示意图。把选择电路300连接到本地数据线中的一个本地数据线(在图8中标注成SELB<X>)以及位线中的一个位线(在图8中标注成BL<Y>)。把位线连接到存储器单元的一个端子。把字线连接到存储器单元的其它端子。选择电路300包括均连接到SELB<X>的晶体管340和晶体管344。还把晶体管340和晶体管344均在节点B处连接到晶体管342。还把位线BL<X>连接到节点B。还把晶体管342连接到VUB(例如，0.5v)，未选择位线电压。把晶体管340的栅极连接到选择信号XCSEL<Z>。把晶体管344的基极连接到选择信号CSEL<Z>。注意，XCSEL<Z>是CSEL<Z>的反转版本。把晶体管342的基极连接到CELN<Z>。由列解码器112提供信号CSEL<Z>、XCSEL<Z>以及CELN<Z>。在其它实施例中，可以由其它电路(诸如，系统控制逻辑130、驱动器电路114、感测放大器118或列控制电路的其它部分等)提供这些信号。独立地控制信号CELN<Z>以使得可以与晶体管340和342独立地控制晶体管342。每列将会具有它自身独立的CELN<Z>以使得该列中的所有位线具有同样的CELN<Z>。
当选择各列时，XCSEL<Z>是0，CSEL<Z>是1；因此，晶体管340和344导通。此状况把位线BL<Y>与本地数据线SELB<X>相连。
当未选择各列时，则XCSEL<Z>是0，CSEL<Z>是1；因此，晶体管340和344关断。此状况把位线BL<Y>从本地数据线SELB<X>断开。当晶体管340和344关断以及CELN<Z>是1时，则晶体管342接通，位线BL<Y>正接收未选定位线电压VUB。当晶体管340和344关断以及CELN<Z>是0时，则晶体管342关断，位线BL<Y>浮接。此状况对本文中描述的编程的电容放电方法的一些实施例有用。
如果块的2:1复用器(MUX)是传统复用器以及共享公共选择信号S，则在一个实施例中，正执行的存储器操作对第一组的十六个选择线首先执行。在存储器操作对第一组的十六个选择线完成之后，随后可以改变公共选择信号S(紧接或稍后在其它编程操作之后)以及对第二组的十六个选择线执行存储器操作(同样或不同的存储器操作)。例如，当执行存储器操作(例如，读取、置位、复位)时，设置公共复用器选择信号S以使得复用器首先选取SELB0[0]、SELB0[2]、...SELB0[30]。因此，对连接到已连接(经由选择电路500)到本地数据线SELB0[0]、SELB0[2]、...SELB0[30]的位线的那些存储器单元执行(在第一通路期间)存储器操作。在所有16个存储器单元已完成存储器操作之后，可以跳转公共选择信号S以使得复用器随后选取SELB0[1]、SELB0[3]、...SELB0[31]以及对连接到已连接到本地数据线SELB0[1]、SELB0[3]、...SELB0[31]的位线的那些存储器单元执行(在第二通路期间)存储器操作。如果第一通路的十六个存储器单元中的一个存储器单元完成存储器操作缓慢，则对所有十六个存储器单元延迟第二通路的开始。在一些实施例中，多个分区(例如，x个分区)并行地被操作以及共享公共选择信号，以使得如果16(x)个存储器单元中的任何一个存储器单元完成存储器操作缓慢，则对所有16(x)个存储器单元延迟第二通路的开始。随着并行操作的存储器单元的数量增加，延迟的可能性增加。本文中描述的编程的容性放电方法可以帮助减轻此延迟。
图9是图7中描绘的2:1复用器(MUX)的电路的示意。把相应全局数据线GSELB<i>连接到晶体管360、362、380和382。还把晶体管360和362连接到两个本地数据线SELB<i>的第一个。因而，晶体管360和362在晶体管导通时提供全局数据线GSELB<i>与本地数据线SELB<i>之间的路径。除了连接到GSELB<i>之外，还把晶体管380和382连接到第二个本地数据线SELB<i+1>。因而，晶体管380和382在晶体管导通时提供全局数据线GSELB<i>与第二个本地数据线SELB<i>之间的路径。
把晶体管360的反转栅极连接到NAND栅极364的输出。把晶体管362的栅极连接到反相器366的输出。把反相器366的输入连接到NAND栅极364的输出。还把NAND栅极364的输出连接到晶体管368的栅极。把晶体管368连接在SELB<i>与晶体管370之间。把晶体管370连接在晶体管368与电压VUB之间。晶体管370的栅极从系统控制逻辑130接收信号DSG_MODE。当使用本文中描述的编程的电容放电方法执行编程操作的可行实施例中的一个实施例时把信号DSG_MODE设置为0。通过把信号DSG_MODE设置为0，晶体管370防止未选择的本地数据线连接到UVB，以及替代地使得未选择的本地数据线浮接。
把NAND栅极384的输出连接到晶体管380的栅极、反相器386的输入和晶体管388的栅极。把反相器386的输出连接到晶体管382的栅极。把晶体管388连接在本地数据线SELB<i+1>与晶体管390之间。把晶体管390连接在晶体管388与电压UVB之间。晶体管370的栅极从系统控制逻辑130接收信号DSG_MODE。
NAND栅极364从系统控制逻辑130接收两个输入：复用器选择S和MUX_EN。NAND栅极384从系统控制逻辑130接收两个输入：MUX_EN和复用器选择信号S的反转版本(经由反相器392)。信号MUX_EN通常在存储器操作期间被设置为1，但是可以被设置为0以禁用复用器。
可以使用图7-9的电路实施编程的容性放电方法。将会使用图8的电路把一列位线连接到本地数据线SELB<31:0>，使用图9的电路把本地数据线SELB<31:0>的一半连接到全局数据线GSELB<15:0>。一旦进行了两个连接，十六个感测放大器就经由全局数据线、本地数据线和位线与十六个存储器单元通信。在置位操作期间，感测放大器将会向全局数据线施加电压以由于全局数据线的寄生电容而对全局数据线充电。当图9的复用器(选择电路的一个实施例)把本地数据线连接到全局数据线时，则还将会对本地数据线充电。当图8的选择电路(选择电路的一个实施例)把本地数据线连接到一组位线时，还将会对位线中的十六个位线充电。一旦对位线充电，就跳转信号XCSEL<Z>和CSEL<Z>，这使位线分离以及使位线浮接以使得随着时间推移，位线将会通过存储器单元放电而使得存储器单元置位，如上所述。一旦跳转信号XCSEL<Z>和CSEL<Z>，列地址(在下面讨论)和/或复用器选择信号S就会改变以使得随后把本地数据线(以及全局数据线和感测放大器)连接到新一列的位线以及处理将会重复自身。以此方式，对下一列或下一组位线的编程在对先前列的位线充电之后开始而无需等待先前列完成置位操作。通过不等待先前列完成置位操作，编程操作以更快的方式完成。如以上所讨论的，被选择用于编程的那些位线在充电之后浮接。在一些实施例中，期望被选择用于编程的那些位线的邻接位线不浮接(例如，驱动到VUB)。在图6的实施例中，如果把选择的位线连接到B侧上的列控制电路110，则把两个邻接位线连接到A侧上的列控制电路110。为了迫使相邻者不浮接，系统可以通过使任何CSEL<Z>起作用以及通过保持A侧每列的CSEL<Z>设置为1来停用A侧的解码器。此实施例使用图8的电路作为选择电路300。
在图6A的实施例(两个位线的交错组)中，使用图8A和图8B的选择电路而非图8的选择电路。块的奇数位线连接到图8A的选择电路，块的偶数位线连接到图8B的选择电路。例如，组242包括左位线和右位线。左位线使用图8B的电路作为选择电路300，右位线使用8A的电路作为选择电路300。图8A与8B的电路之间的不同是它们连接到晶体管342的信号不同。图8A的电路具有连接到晶体管342的信号CELN_odd<Z>。图8B的电路具有连接到晶体管342的信号CELN_even<Z>。以此方式，当奇数位线正被编程时，可以把CELN_even<Z>设置为高以使得偶数位线在UVB，当偶数位线正被编程时，可以把CELN_odd<Z>设置为高以使得奇数位线在UVB。可替选地，或者附加地，可以分割图9的信号DSG_MODE以使得SELB[i]得到DSG_MODE_i以及SELB[i+1]得到DSG_MODE_i+1以使得可以将数据线单独迫使到VUB。注意，对A和B侧存在单独的CELN_odd<Z>和CELN_even<Z>。在一些实施例中，对正编程的位线把CELN_odd<Z>或CELN_even<Z>设置为0。另外，在一些实施例中，对未编程的位线可以把CELN>Z>、CELN_odd<Z>和/或CELN_even<Z>设置为0。
下面的公开内容描述了基于改变列和/或改变复用器选择的次序、以及是否在列之间等待而不同的四组实施例。本文中公开的技术可以涵盖切换的次序以及何时/是否等待同时编程的存储器单元组完成编程的许多改变。
在第一组实施例中，系统将会在不切换复用器(MUX)的情况下，准备所有列的数据。即，固定复用器选择信号S以选择奇数或偶数本地数据线SELB。对要操作的位线把信号CELN<Z>设置为0以及把信号DSG_MODE固定在1。将会对第一列加载数据，将会切换列选择，将会对下一列加载数据，将会切换列选择等，直到加载了所有列为止。当已对所有列加载了数据时，系统将会等待编程操作对所有列完成。在对选择的所有列而言编程完成之后，可以跳转复用器选择信号S以及重复处理(如果存在要编程的附加数据的话)。在此情形中，系统同时编程的存储器单元的数量等于(列的数量)*(感测放大器的数量)。可以把同时编程的数据区块进一步划分成更小件，如，8、16或32列。这是预充电(浮接)的位线上的漏电流、在并行地对许多单元编程时在选择的字线中流动的电流、以及编程速度之间的折衷。
图10是描述了根据第一组实施例的使用编程的容性放电方法的在编程操作期间存储器系统的操作的流程图。在步骤402中，从主机接收用以执行编程操作的命令。在步骤404中，接收编程操作的数据。在步骤406中，选择一个分区。在一些实施例中，可以选择多于一个分区来同时操作。在步骤408中选择选定分区内的块用于存储器操作。在步骤410中，选择适当的字线，把未选择的字线设置到未选择字线电压UVW，在一些实施例中是VWR(例如，Vset或Vreset)-DV(其中，DV是0与二极管选择器元件的导通电压之间的电压，通常0.6V)。在步骤412中，把选择的字线设置到VSS(例如，0伏)。在步骤414中，把所有位线设置到VUB。在步骤416中，通过驱动复用器选择信号S上的正确信号把复用器MUX(见图7和9)配置成选择适当的本地数据线。
在步骤418中，感测放大器将会通过向全局数据线施加电压对数据线充电。因为全局数据线连接到本地数据线(步骤416)，所以本地数据线也被充电了。数据线的充电是数据相关的。即，在连接到数据线的存储器单元要被编程的情况下系统只对该数据线充电。如果存储器单元并非要被编程，则相关联的数据线维持放电。在步骤420中，选择块的列中的一列。因而，将会把该列的位线(经由图8、8A或8B的电路)连接到本地数据线以使得与位线共用数据线中的电荷，并且位线将被充电。在步骤422中，使位线从数据线分离以使得位线浮接。例如，看图8，适当的XCSEL<Z>将会是1，CSEL<Z>将会是0，CELN<Z>将会是0。将会在对位线充电的情况下以及不等待对连接到位线的存储器单元的编程操作完成的情况下执行使位线从数据线分离的动作。在一些实施例中，系统将会甚至不检查来判断它们是否完成。相反，将会使位线分离以及系统将会继续进行附加编程操作，而无需不等待存储器单元完成编程操作。在步骤424中，确定是否存在要编程的更多列的数据。如果存在要编程的更多列的数据，则处理在步骤418继续以使得再次对数据线充电以及重复步骤418-424。在一些实施中，数据线仍将会保持有来自最后迭代的所有电荷或者电荷中的一些电荷。因此，步骤418的迭代只会需要提供部分电荷(或者在一些示例中，无电荷)。在步骤418之后，处理将会在步骤420(在步骤420期间选择下一列)中继续，以及随后如以上所讨论的继续进行。以此方式，多列中的存储器单元将会同时在编程处理中。
如果在步骤424中，不存在要编程的更多列的数据，则在步骤426中，系统等待足够量的时间以便所有列中的存储器单元完成编程处理。在另一实施例中，系统可以使用一组检测电路自动检查是否所有列已完成编程。在步骤428中，通过使CELN<Z>(或CELN_odd<Z>或CELN_even<Z>)跳变对未选择的位线从0至1以及随后回到0地放电。如果不存在要编程的更多数据(步骤430)，则处理完成。如果存在要编程的更多数据，则跳转复用器选择信号S以及重复步骤418-430以使得对另一组本地数据线执行存储器操作。
图11是描述了图10的处理的多个迭代(例如，步骤418-424的多个迭代)的时序图。图11示出了九个信号：SAEN、CSEL<63:0>、COL<5:0>、GSELB<0>/SELB<0>、BL<0>、BL<32>、BL<64>、BL<96>、以及WL。对此示例，假定要编程连接到BL<0>、BL<32>、BL<64>、BL<96>和选择的WL的存储器单元。信号SAEN是感测放大器使能信号。当SAEN在1时，感测放大器将会在连接到感测放大器的相应全局数据线上驱动1。当SAEN是0时，感测放大器将会在连接到感测放大器的相应全局数据线上驱动0。信号CSEL<63:0>包括用于每列的一位。当CSEL<63:0>中的一位在逻辑1时，选择相应列以便编程(置位或复位)或读取。信号COL<5:0>是列地址。信号CSEL<5:0>是COL<5:0>的解码版本。信号BL<0>、BL<32>、BL<64>和BL<96>是块中的四个位线。WL代表选择的字线。
图11中描绘的信号与感测放大器0相关联。如以上所讨论的，把感测放大器0连接到GSELB<0>和(经由MUX连接到)SELB<0>。可以把本地数据线SELB<0>连接到BL<0>、BL32、BL64、BL96等。
在图11的时序图中，选择的字线在Vss(例如，0伏)。把列地址COL<5:0>初始设置为表明列0。在图11中描绘的SAEN的第一个脉冲期间，将会把全局数据线GSELB<0>和本地数据线SELB<0>充电到VWR(例如，Vset)。响应于SAEN的脉冲的结论，CSEL<63:0>将会从全零变为CSEL<0>的单个逻辑1。这将会使得选择电路300把BL<0>连接到SELB<0>(以及经由SELB<0>和MUX连接到GSELB<0>)；因此，与BL<0>共用GSELB<0>和SELB<0>上的电荷。以此方式，GSELB<0>和SELB<0>、以及感测放大器，作为BL<0>的电荷源。作为结果，将会把BL<0>充电到VWR。在对位线充电之后，CSEL<63:0>将会随后反转回全零，这将会触发列地址COL<5:0>向1的改变。CSEL<0>从1到0的改变将会使BL<0>从GSELB<0>和SELB<0>分离而BL<0>仍保持有从GSELB<0>和SELB<0>接收的电荷(包括所有电荷或者包括电荷的一部分)。在开始对连接到BL<0>的存储器单元的编程操作之后以及在不等待该编程操作完成的情况下把此BL<0>断开。
列地址的改变触发新SAEN脉冲，这将会向本地和全局数据线GSELB<0>和SELB<0>提供任何需要的电荷。在SAEN脉冲的末端，CSEL<63:0>将会使一位跳转为高以使得CSEL<1>将会在逻辑1。作为结果，BL<32>将会与GSELB<0>和SELB<0>通信，将会与BL<32>共用GSELB<0>和SELB<0>上的电荷以使得把BL<32>充电到VWR。BL<32>到VWR的充电开始对连接到BL<32>的存储器单元的编程操作。如从图11可以看出的，对连接到BL<32>的存储器单元的编程操作的开始在对连接到BL<32>的存储器单元的编程操作完成以前出现。因而，在不等待连接到BL<0>的存储器单元的编程完成或者甚至不检查连接到BL<0>的存储器单元的编程完成的情况下开始连接到BL<32>的存储器单元的编程。当CSEL<1>跳转回0时，列地址COL<5:0>将会变为列2，将会提供下一个SAEN脉冲，将会把本地和全局数据线GSELB<0>和SELB<0>充电回VWR。当CSEL<2>变成逻辑1时，BL<64>将会与GSELB<0>和SELB<0>通信以及将会充电达到VWR。此处理将会对位线BL<96>、BL<128>、BL<160>等继续。
如以上所讨论的，在响应于CSEL<63:0>的适当位使得位线与本地和全局数据线通信时对该位线充电。当来自CSEL<63:0>的该位跳转回0时，使位线从本地和全局数据线分离和浮接，如上所述。在使位线从本地和全局数据线脱离之后的某个点，存储器单元通过经由存储器单元使位线上足够量的电荷向字线放电来完成它的置位操作。在图11中把存储器单元在置位操作期间从高电阻状态变为低电阻状态时的点称作“弹出”。存储器单元花费多久“弹出”会对每个存储器单元不同，如图11中所描绘的。然而，图11的处理不需要在继续到对下一个存储器单元编程之前等待一个存储器单元完成它的置位操作。如可以看出的，系统对存储器单元的第一位线充电，使该第一位线分离，在不检查以查看连接到第一位线的存储器单元是否完成置位操作的情况下继续到下一位线，对下一位线充电，使下一个位线分离，以及继续到后续位线等。系统不等待连接到先前位线的存储器单元完成置位操作。在一个实施例中，在不检查先前操作的状态的情况下开始下一个编程操作。使先前位线分离以及在仍对先前位线充电的情况下系统继续。以此方式，虽然可在不同时间完成编程，但连接到不同位线的存储器单元同时在不同的列编程中。另外，上述方案允许同时正编程的存储器单元的数量大于编程处理中正使用的感测放大器的数量。
在一些实施例中，把GSELB<0>和SELB<0>充电到高于VWR的值以便保证把位线充电到VWR。
图11只示出了一个本地数据线SELB<0>的行为。然而，图11中示例的操作在低于15个(或不同数量的)其它本地数据线上同时出现。
在图11的实施例中，按顺序对位线中的每个位线充电。连接到这些按顺序充电的位线的相应存储器单元有可能在不同时间完成置位操作(如图11中所描绘的)。图12的实施例试图使置位操作的完成同步。因为不同存储器单元会花费不同量的时间完成置位操作，所以图12的处理无法确保所有存储器单元将会在同样的时间完成置位操作。然而，把用于允许位线通过存储器单元放电的时间段对准为在相同的时间开始，如下所述。
图12的时序图示出了与图11的时序图相同的信号。另外，图12示出了在一个实施例中是块的最后位线的位线BL<2016>。在时间t1，所有位线在VUB，所选择的字线在VWR(例如，Vset或Vreset)-DV(其中，DV是0与二极管选择器元件的导通电压之间的电压，通常0.6V)，列地址变成列0，CSEL<63:0>在全零。列地址的改变使得SAEN变高，这导致适当的位CSEL<0>变成1。SAEN的输出变高使得感测放大器把全局和本地数据线GSELB<0>和SELB<0>充电到VWR。相关联的CSEL<1>使得位线BL<0>连接到SELB<0>以使得本地和全局数据线GSELB<0>和SELB<0>将会与BL<0>共用它们的电荷。CSEL<0>将跳转回0，这将会使位线BL<0>从本地和全局数据线GSELB<0>和SELB<0>分离。然而，因为选择的字线在VWR-DV，所以位线将会通过存储器单元耗散它的电荷。
在时间t2，列地址将会变为列1，此后不久，CSEL<1>跳转到逻辑1。在此示例中，SAEN保持为高所以本地和全局数据线将会维持在VWR。当CSEL<1>跳转到1时，使得BL<32>与本地和全局数据线GSELB<0>和SELB<0>通信以使得GSELB<0>和SELB<0>上的电荷与BL<32>共用以及BL<32>被充电到VWR。
在图11的示例中，假定将要把连接到BL<0>、BL<32>、BL<64>和BL<96>的存储器单元都置位到低电阻状态。在图12的示例中，将会把连接到BL<0>和BL<32>的存储器单元置位到低电阻状态；然而，将会把连接达到BL<64>的存储器单元置位到低电阻状态。例如，当存储数据时，一些位将会维持在数据0而将会把其它的编程为数据1以适应正存储的特定文件。
因为将不会把与列2相关联的存储器单元置位到低阻抗状态，所以在t3，把SAEN降至0以表明没有数据应当被编程。列地址COL<5:0>仍选择列2，这是因为需要把该列的其它15个存储器单元中的一个或更多个存储器单元置位。将会把适当的CSEL<2>跳转到逻辑1。然而，因为SAEN在逻辑0所以会对SELB<0>和GSELB<0>完全或部分放电。这样，BL<64>将会维持在VUB。
在t4，列地址变为列3，SAEN将会在不久之后升高以表明应当对下一位编程。响应于SAEN升高到逻辑1，将会把CSEL<3>跳转到逻辑1，这使得BL<96>与GSELB<0>和SELB<0>通信。作为结果，将会把BL<96>充电到VWR。当列地址改变时，将会最终使BL<96>从本地和全局数据线GSELB<0>和SELB<0>分离。此处理将会继续，直到最后的列使它的适当位线充电。例如，时间t6代表已对所有列操作的时间。将会把要把存储器单元置位的那些位线充电到VWR。连接到不应当置位的存储器单元的那些位线将会使它们的位线在VUB。在时间t6，充电的位线中没有位线能够通过存储器单元耗散，因为所选择的字线在VWR-DV。在时间t7，把选择的位线降到Vss，这为位线提供了通过存储器单元向字线放电的机会。如在图12中可以看出的，在时间t7之后不久，对位线放电。虽然图12示出了位线同时放电，但有可能由于工艺的变化(以及其它变量)，存储器单元可能在不同时间点完成置位操作。然而，t7是存储器单元中的每个存储器单元同时被提供放电路径的时间。
注意，虽然图12的以上描述描述了执行置位操作，但也可以使用图12的处理执行复位操作。当执行复位操作时，VWR将会在Vreset。
图13是描述了第二组实施例的流程图。第二组实施例使用编程的容性放电方法以及包括：对块中的所有列加载数据、随后切换复用器的选择信号S以及对同一块的所有列再次加载数据(此时间指向其它本地数据线SELB)。在此情形中，把DSG_MODE设置为0，对选择的列把CELN<Z>设置为0。在此第二组实施例中，同时编程的存储器单元的数量是(列的数量)*(感测放大器的数量)*(本地到全局数据线复用器输入的数量)。
图13的步骤402-424与图10中一样。在步骤424确定已加载了所有列之后，则确定是否存在要编程的更多数据(步骤450)。如果否，则处理完成。如果存在要编程的更多数据，则在步骤452中，跳转复用器选择信号S以使得选择其它组的本地数据线SELB。例如，如果刚加载了偶数SELB线，则跳转S以选择奇数SELB线。也可以使用本地数据线的其它布置。在信号S跳转之后，在步骤454处理继续以使得再次对数据线充电以及重复步骤418-450。注意，与图10不同，在跳转复用器选择电路之前不对位线放电，因而与图10中描述的实施例相比允许并行地对更多位编程。注意，可以基于图11或12的时序图实施步骤418-454。在图12的情形中，推迟步骤414，直到在位线上预充电了所有数据为止(例如，在步骤454之后)。
如可以看出的，第二组实施例在不等待对可连接到第一组本地数据线(例如，偶数编号的SELB)的存储器单元的编程完成的情况下开始对可连接到第二组本地数据线(例如，奇数编号的SELB)的存储器单元的编程处理。
第三组实施例包括在不切换列的情况下、准备连接到复用器的两个本地数据线上的数据。把列地址固定到特定地址，把DSG_MODE设置为0。对未选择的位线把CELN<Z>(或CELN_odd<Z>或CELN_even<Z>)设置为1，对选择的位线把CELN<Z>(或CELN_odd<Z>或CELN_even<Z>)设置为0。加载一个本地数据线的数据，跳转复用器选择信号S，加载其它本地数据线的数据。在对两个本地数据线加载数据之后，系统等待编程对两组本地数据线完成。在编程对两组本地数据线完成之后，改变列地址。在该组实施例中，同时编程的存储器单元的数量包括(感测放大器的数量)*(本地到全局数据线复用器输入的数量)。
图14是描述了第三组实施例的操作的流程图。图14的步骤402-414与图10中一样。在步骤502中，设置列地址(COL<5:0>)。在同一步骤期间，通过使能CSEL<63:0>的适当位使能块的寻址列。因而，将会把该列的位线(经由图8、8A或8B的电路)连接到本地数据线。在步骤504中，通过把复用器选择信号S设置为适当的值来把复用器MUX(见图7和9)配置成选择适当的本地数据线SELB。在步骤506中，感测放大器通过对全局数据线施加电压来对全局数据线充电。在此情形中，将信号MUX_EN保持在0，不把全局数据线连接到本地数据线，全局数据线的充电是数据相关的。即，如果要连接到数据线的存储器单元要被编程，则系统才对该数据线充电。如果并非要编程存储器单元，则在步骤506中不对相关联的数据线充电。在步骤508中，通过使能信号MUX_EN来使能复用器，从而把全局数据线GSELB连接到本地数据线SELB和位线。因而，将会把该列的位线(经由图8、8A或8B的电路)连接到本地和全局数据线以使得全局数据线中的电荷与位线共用，位线将会被充电。在步骤510，在完成电荷共用之后，将会通过禁止MUX_EN信号使位线和本地数据线从全局数据线分离，以使得位线和本地数据线浮接。在对位线充电的情况下以及在不等待对连接到位线的存储器单元的编程操作完成的情况下执行使位线和本地数据线从全局数据线分离的动作。在一些实施例中，系统将会不检查来确定是否完成编程操作。相反，在不等待存储器单元完成编程操作的情况下使位线分离以及系统将会继续进行附加编程操作。
在图14的步骤512中，通过跳转复用器选择信号S改变要连接到全局数据线的本地数据线的选择。在步骤514中，感测放大器将会通过对全局数据线施加电压来对全局数据线充电。在步骤516中，通过使能MUX_EN信号来使能电荷共用。因而，将会把该列的位线和本地数据线(经由图8、8A或8B的电路)连接到全局数据线以使得数据线中的电荷将会与位线共用，位线将会被充电。在步骤518中，将会使充电的位线和本地数据线从全局数据线分离以使得位线浮接。以此方式，对同一复用器而言连接到多个本地数据线的存储器单元即使在它们因为它们的各编程处理重叠而同时开始和结束编程的情况下，也可以同时经历编程。在步骤520中，系统将会等待编程操作完成。即，同时正编程连接到奇数数据线(SELB)的达到十六个存储器单元以及连接到偶数数据线(SELB)的达到十六个存储器单元。系统可以测试以查看是否已完成编程，或者系统可以等待已知的多于完成编程的足够时间的预定量的时间。在一些实施例中，可以使DSG_MODE跳变到1以便使所有本地数据线放电(步骤521)。
如果不存在要编程的更多列(步骤522)，则图14的处理完成。如果存在要编程的更多列(步骤522)，则在步骤502处理继续，设置新列地址，对新列地址重复步骤506-521。对要编程的每列重复步骤506-521。在该组实施例中，可以同时对连接到复用器的两个本地数据线的存储器单元编程。然而，系统在列之间等待以使得不同时对不同列中的存储器单元编程。
图15是解释图14的处理的一部分的时序图。图15示出了DSG_MODE、SAEN、MUX_EN、S、CSEL<63:0>、COL<5:0>、GSELB<0>、SELB<0>、SELB<1>、BL<0>、BL<1>以及WL(选择的)。BL<0>和BL<1>在同一列中。BL<0>可连接到SELB<0>。BL<1>可连接到SELB<1>。GSELB<0>、SELB<0>、SELB<1>、BL<0>以及BL<1>在VUB开始。SAEN、DSG_MODE、MUX_EN、S、CSEL<63:0>以及WL在VSS开始。在时间T1，使SAEN跳变为高，感测放大器对GSELB<0>充电。另外，在COL<5:0>上驱动列0的列地址。时间T1对应于图14的步骤502、504和506。在时间T2，MUX_EN从0变为1，对应于图14的步骤508。作为结果，线BL<0>和SELB<0>从GSELB<0>接收电荷。以此方式，感测放大器、GSELB<0>都作为BL<0>和SELB<0>的电荷源。在时间T3，禁止MUX_EN，这使位线BL<0>和SELB<0>从GSELB<0>分离(见图14的步骤510)。在时间T4(对应于SAEN上第二个脉冲的上升沿)，把复用器选择信号S设置为低以选择SELB<1>用于连接到GSELB<0>，对应于图14的步骤512。另外，感测放大器对GSELB<0>充电，对应于步骤514。在时间T5，使能MUX_EN，对应于图14的步骤516。作为结果，线BL<1>和SELB<1>从GSELB<0>接收电荷。在时间T6，禁止MUX_EN，这使位线BL<1>和SELB<1>从GSELB<0>分离(见图14的步骤518)。在T6与T7之间，系统等待连接到BL<0>和BL<1>的存储器单元完成编程(弹出)，对应于图14的步骤520。在时间T7，使DSG_MODE跳变为高以在连接新选择的列之前从SELB<0>和SELB<1>移除所有剩余电荷，对应于图14的步骤521。随后在时间T8开始对下一列重复处理。注意，图15示出了完成置位操作(弹出)的连接到BL<0>和BL<1>的存储器单元。然而，置位操作完成的确切时间将会变化。
注意，存储器单元完成编程花费的时间量将会变化。图15示出了BL<1>上的存储器单元比BL<0>上的存储器单元编程时间更短。然而，BL<0>上的存储器单元可以比BL<1>上的存储器单元编程时间更短。
图15的时序图示出了在VSS的选择的字线以使得每个存储器单元(虽然在一些时间点同时编程)可以在它自身的时间帧上完成编程。例如，连接到BL<0>和BL<1>的存储器单元在T5与T6之间同时编程；然而，BL<0>上的存储器单元在连接到BL<1>的存储器单元之前开始编程以及之后完成编程。替选方案是通过使用图12的技术把选择的字线保持在高电压直到存储器单元组同时编程的时间为止使编程的完成同步。
返回图14，系统在每列的编程操作之间等待。在第四组实施例中，系统将不会在每列的编程操作之间等待。相反，在对一列开始编程操作之后，系统将会改变列地址以及对下一列开始编程操作而无需等待。因而，将会跳过图14的步骤520，将不会在对列的操作之间使未选择的位线放电。这将会需要在同时对多列编程时采用与图13中描述的方案类似的方案。
各种实施例共同的一个特征是同时编程的存储器单元的数量大于感测放大器的数量。这种方案提供了性能的改进。
上述连续编程技术可以用于许多不同架构以及不限于本文中公开的架构。例如，上述连续编程技术可以用于2009年3月25日提交的Tianhong Yan；Luca Fasoli的美国专利申请12/410,648“Memory System With Sectional Data Lines”中描述的架构以及与本申请同一天提交的代理机构卷号为SAND-01407US1的Tianhong Yan和Luca Fasoli的美国专利申请“Memory System With Data Line Switching Scheme”中描述的架构。这两个专利申请经引用而整体并入本文。
包括上述技术的一个实施例包括：选择第一组非易失性存储元件，对第一组非易失性存储元件开始编程操作，在对第一组非易失性存储元件开始编程操作之后以及在不等待对第一组非易失性存储元件的编程操作完成的情况下取消对第一组非易失性存储元件的选择并选择第二组非易失性存储元件，以及在不等待对第一组非易失性存储元件的编程操作完成的情况下对第二组非易失性存储元件开始编程操作。在一个示例中，在不检查以查看第一组非易失性存储元件是否经历了状态改变的情况下以及在不检查以查看第一组非易失性存储元件是否经历了状态改变的情况下执行对第一组非易失性存储元件取消选择、选择第二组非易失性存储元件以及对第二组非易失性存储元件开始编程操作。
一个实施例包括：包括第一组非易失性存储元件和第二组非易失性存储元件的多个非易失性存储元件、一组信号驱动电路、以及选择电路。选择电路选择性地把第一组非易失性存储元件连接到这组信号驱动电路或者把第二组非易失性存储元件连接到这组信号驱动电路。这组信号驱动电路在选择电路把第一组非易失性存储元件连接到这组信号驱动电路的情况下对第一组非易失性存储元件开始编程操作。选择电路在对第一组非易失性存储元件开始编程操作之后以及在不等待对第一组非易失性存储元件的编程操作完成的情况下把第一组非易失性存储元件从这组信号驱动电路断开以及把第二组非易失性存储元件连接到这组信号驱动电路。这组信号驱动电路在不等待对第一组非易失性存储元件的编程操作完成的情况下在选择电路把第二组非易失性存储元件连接到这组信号驱动电路的情况下对第二组非易失性存储元件开始编程操作。
一个实施例包括：第一非易失性存储元件、连接到第一非易失性存储元件的第一控制线、第二非易失性存储元件、连接到第二非易失性存储元件的第二控制线、数据线、与数据线通信的信号驱动电路以及连接到第一控制线、第二控制线和数据线的选择电路，信号驱动电路对数据线充电。数据线在选择电路把数据线连接到第一控制线的情况下向第一控制线传送电荷。在从数据线对第一控制线充电的情况下选择电路把数据线从第一控制线断开以及把数据线连接到第二控制线。在选择电路把数据线连接到第二控制线的情况下数据线向第二控制线传送电荷。
一个实施例包括：把电荷源连接到与第一非易失性存储元件相连的第一控制线，在把电荷源连接到第一控制线的情况下基于电荷源对第一控制线充电，在第一控制线仍从电荷源充电的情况下把电荷源从第一控制线断开，把电荷源连接到第二控制线，把第二控制线连接到第二非易失性存储元件，在把电荷源连接到第二控制线的情况下基于电荷源对第二控制线充电，以及把电荷源从第二控制线断开。
一个实施例包括：从第一组信号驱动器向连接到第一组非易失性存储元件的第一组控制线施加第一电荷的第一时间段不足以把第一组非易失性存储元件从第一预定状态变为第二预定状态，(在第一时间段之后)允许第一组控制线通过第一组非易失性存储元件对第一电荷放电以便把第一组非易失性存储元件从第一预定状态变为第二预定状态，从第一组信号驱动器向连接到第二组非易失性存储元件的第二组控制线施加第二电荷的第二时间段不足以把第二组非易失性存储元件从第一预定状态变为第二预定状态，(在第二时间段之后)允许第二组控制线通过第二组非易失性存储元件对第二电荷放电以便把第二组非易失性存储元件从第一预定状态变为第二预定状态。在第一组控制线的至少一个子集仍具有第一电荷的情况下开始向第二组控制线施加第二电荷。
一个实施例包括：多个非易失性存储元件、与非易失性存储元件通信的控制线、本地数据线、全局数据线、多个第一选择电路、多个第二选择电路以及与全局数据线通信的控制电路。第一选择电路选择性地把控制线的子集连接到本地数据线。第一选择电路各自包括第一开关和第二开关。第一开关选择性地把相应的控制线连接到相应的本地数据线。第二开关选择性地把相应的控制线连接到未选择的控制线信号。独立于第一开关控制第二开关。第二选择电路选择性地以电学方式把本地数据线的子集连接到全局数据线。
一个实施例包括：多个非易失性存储元件、连接到非易失性存储元件的一组信号线、一组感测放大器、用于选择性地使得控制线的子集与感测放大器通信的多个选择电路、以及与选择电路和感测放大器通信的控制电路。控制电路与选择电路和感测放大器通信以使得非易失性存储元件的子集响应于这组感测放大器来同时经历编程。响应于这组感测放大器来同时经历编程的非易失性存储元件的子集中非易失性存储元件的数量大于这组感测放大器中感测放大器的数量。
一个实施例包括：用于选择第一组非易失性存储元件的装置，用于对第一组非易失性存储元件开始编程操作的装置，用于在对第一组非易失性存储元件开始编程操作之后以及在不等待对第一组非易失性存储元件的编程操作完成的情况下取消对第一组非易失性存储元件的选择并选择第二组非易失性存储元件的装置，以及用于在不等待对第一组非易失性存储元件的编程操作完成的情况下对第二组非易失性存储元件开始编程操作的装置。
已为了示例和描述的目的呈现了以上详细描述。并非意在穷尽或者把本发明限制在公开的精确形式。基于以上教导可以有许多修改和变化。选取描述的实施例以便最好地解释本发明的原理及其实际应用，从而使得本领域技术人员通过适合于构思出的特定使用的各种修改以及在各种实施例中最好地利用本发明。本发明的范围要由本文所附权利要求限定。

Claims (23)

1.一种对非易失性存储器编程的方法，包括：
选择第一组非易失性存储元件；
对所述第一组非易失性存储元件开始编程操作；
在对所述第一组非易失性存储元件开始所述编程操作之后，在不等待对所述第一组非易失性存储元件的所述编程操作完成的情况下，取消对所述第一组非易失性存储元件的选择，并选择第二组非易失性存储元件；以及
在不等待对所述第一组非易失性存储元件的编程操作完成的情况下对所述第二组非易失性存储元件开始编程操作。
2.如权利要求1所述的方法，其中：
对所述第二组非易失性存储元件开始编程操作是在对所述第一组非易失性存储元件的所述编程操作完成之前执行的。
3.如权利要求1或2所述的方法，其中：
对所述第一组非易失性存储元件开始编程操作包括：对所述第一组非易失性存储元件中的每个非易失性存储元件的控制线施加电荷；以及
在所述第一组非易失性存储元件的所述控制线仍保持有所述电荷的至少一部分的情况下，开始对所述第一组非易失性存储元件取消选择、选择所述第二组非易失性存储元件以及对所述第二组非易失性存储元件开始编程操作。
4.如权利要求1、2或3所述的方法，其中：
对所述第一组非易失性存储元件开始编程操作包括：向连接到所述第一组非易失性存储元件的第一组控制线施加第一电荷的时间段不足以把所述第一组非易失性存储元件从第一预定状态变为第二预定状态；
对所述第二组非易失性存储元件开始编程操作包括：向连接到所述第二组非易失性存储元件的第二组控制线施加第二电荷的时间段不足以把所述第二组非易失性存储元件从所述第一预定状态变为所述第二预定状态；以及
所述方法还包括：允许所述第一组控制线通过所述第一组非易失性存储元件放电以便把所述第一组非易失性存储元件从所述第一预定状态变为所述第二预定状态，以及允许所述第二组控制线通过所述第二组非易失性存储元件放电以便把所述第二组非易失性存储元件从所述第一预定状态变为所述第二预定状态。
5.如权利要求1、2、3或4所述的方法，其中：
对所述第一组非易失性存储元件开始编程操作包括：经由一组数据线向所述第一组非易失性存储元件施加第一编程信号；以及
对所述第二组非易失性存储元件开始编程操作包括：经由这组数据线向所述第二组非易失性存储元件施加第二编程信号。
6.如权利要求1-5中任一项所述的方法，其中：
选择所述第一组非易失性存储元件包括：把所述第一组非易失性存储元件连接到一组信号驱动器；以及
选择所述第二组非易失性存储元件包括：把所述第二组非易失性存储元件连接到这组信号驱动器。
7.如权利要求6所述的方法，其中：
所述信号驱动器包括感测放大器；
把所述第一组非易失性存储元件连接到这组信号驱动器包括：配置选择电路以把第一组位线连接到本地数据线以及把本地数据线连接到全局数据线；
把所述第一组位线连接到所述第一组非易失性存储元件；
把所述第二组非易失性存储元件连接到这组信号驱动器包括：配置选择电路以把第二组位线连接到本地数据线以及把本地数据线连接到全局数据线；以及
把所述第二组位线连接到所述第二组非易失性存储元件，信号驱动器包括感测放大器。
8.如权利要求1-7中任一项所述的方法，其中：
对所述第一组非易失性存储元件开始编程操作包括：施加编程信号以使所述第一组非易失性存储元件的状态改变；以及
在不检查以查看所述第一组非易失性存储元件是否经历了所述状态改变的情况下，执行对所述第一组非易失性存储元件取消选择、选择所述第二组非易失性存储元件以及对所述第二组非易失性存储元件开始编程操作。
9.一种非易失性存储装置，包括：
非易失性存储元件；
用于选择第一组非易失性存储元件的装置；
用于对所述第一组非易失性存储元件开始编程操作的装置；
用于在对所述第一组非易失性存储元件开始编程操作之后以及在不等待对所述第一组非易失性存储元件的编程操作完成的情况下取消对所述第一组非易失性存储元件的选择并选择第二组非易失性存储元件的装置；以及
用于在不等待对所述第一组非易失性存储元件的编程操作完成的情况下对所述第二组非易失性存储元件开始编程操作的装置。
10.如权利要求9所述的非易失性存储装置，其中：
对所述第二组非易失性存储元件开始编程操作是在对所述第一组非易失性存储元件的编程操作完成之前执行的。
11.如权利要求9或10所述的非易失性存储装置，其中：
用于对所述第一组非易失性存储元件开始编程操作的装置对所述第一组非易失性存储元件中的每个非易失性存储元件的控制线施加电荷；以及
在所述第一组非易失性存储元件的所述控制线仍保持有所述电荷的至少一部分的情况下开始对所述第一组非易失性存储元件取消选择、选择所述第二组非易失性存储元件以及对所述第二组非易失性存储元件开始编程操作。
12.如权利要求9、10或11所述的非易失性存储装置，其中：
用于对所述第一组非易失性存储元件开始编程操作的装置向连接到所述第一组非易失性存储元件的第一组控制线施加第一电荷的时间段不足以把所述第一组非易失性存储元件从第一预定状态变为第二预定状态；
用于对所述第二组非易失性存储元件开始编程操作的装置包括：向连接到所述第二组非易失性存储元件的第二组控制线施加第二电荷的时间段不足以把所述第二组非易失性存储元件从所述第一预定状态变为所述第二预定状态；以及
所述装置还包括：允许所述第一组控制线通过所述第一组非易失性存储元件放电以便把所述第一组非易失性存储元件从所述第一预定状态变为所述第二预定状态，以及允许所述第二组控制线通过所述第二组非易失性存储元件放电以便把所述第二组非易失性存储元件从所述第一预定状态变为所述第二预定状态。
13.如权利要求9、10、11或12所述的非易失性存储装置，其中：
用于对所述第一组非易失性存储元件开始编程操作的装置包括：经由一组数据线向所述第一组非易失性存储元件施加第一编程信号；以及
用于对所述第二组非易失性存储元件开始编程操作的装置包括：经由这组数据线向所述第二组非易失性存储元件施加第二编程信号。
14.如权利要求9-13中任一项所述的非易失性存储装置，其中：
选择所述第一组非易失性存储元件包括：把所述第一组非易失性存储元件连接到一组信号驱动器；
选择所述第二组非易失性存储元件包括：把所述第二组非易失性存储元件连接到这组信号驱动器；
所述信号驱动器包括感测放大器；
把所述第一组非易失性存储元件连接到这组信号驱动器包括：配置选择电路以把第一组位线连接到本地数据线以及把本地数据线连接到全局数据线；
把所述第一组位线连接到所述第一组非易失性存储元件；
把所述第二组非易失性存储元件连接到这组信号驱动器包括：配置选择电路以把第二组位线连接到本地数据线以及把本地数据线连接到全局数据线；以及
把所述第二组位线连接到所述第二组非易失性存储元件，信号驱动器包括感测放大器。
15.如权利要求9-14中任一项所述的非易失性存储装置，其中：
用于对所述第一组非易失性存储元件开始编程操作的装置包括：施加编程信号以使所述第一组非易失性存储元件的状态改变；以及
在不检查以查看所述第一组非易失性存储元件是否经历了所述状态改变的情况下执行对所述第一组非易失性存储元件取消选择、选择所述第二组非易失性存储元件以及对所述第二组非易失性存储元件开始编程操作。
16.一种非易失性存储装置，包括：
第一非易失性存储元件；
连接到所述第一非易失性存储元件的第一控制线；
第二非易失性存储元件；
连接到所述第二非易失性存储元件的第二控制线；
数据线；
与所述数据线通信的信号驱动电路，所述信号驱动电路对所述数据线充电；以及
连接到所述第一控制线、所述第二控制线和所述数据线的选择电路；在所述选择电路把所述数据线连接到所述第一控制线的情况下所述数据线向所述第一控制线传送电荷，在从所述数据线对所述第一控制线充电的情况下所述选择电路把所述数据线从所述第一控制线断开以及把所述数据线连接到所述第二控制线，在所述选择电路把所述数据线连接到所述第二控制线的情况下所述数据线向所述第二控制线传送电荷。
17.如权利要求16所述的非易失性存储装置，其中：
所述第一非易失性存储元件响应于所述第一控制线上的电荷而经历编程操作；
所述选择电路在不等待所述编程操作完成的情况下把所述数据线从所述第一控制线断开以及把所述数据线连接到所述第二控制线；以及
在不等待所述编程操作完成的情况下从所述数据线向所述第二控制线传送电荷。
18.如权利要求16所述的非易失性存储装置，其中：
所述第一非易失性存储元件响应于所述第一控制线上的电荷而经历编程操作；
所述选择电路未在所述编程操作期间把所述数据线从所述第一控制线断开以及把所述数据线连接到所述第二控制线；以及
在所述编程操作期间从所述数据线向所述第二控制线传送电荷。
19.如权利要求17所述的非易失性存储装置，其中：
所述选择电路包括第一开关和第二开关；
所述第一开关选择性地把所述第一控制线连接到所述数据线；
所述第二开关选择性地把所述第一控制线连接到未选择的控制线信号，与所述第一开关独立地控制所述第二开关。
20.如权利要求16所述的非易失性存储装置，进一步包括：
控制电路，其中：
所述第一非易失性存储元件响应于所述第一控制线上的电荷而经历编程操作；
所述第二非易失性存储元件响应于所述第二控制线上的电荷而经历编程操作；以及
作为第一编程操作的一部分，所述控制电路提供特定信号以通过所述第一非易失性存储元件建立所述第一控制线的放电路径。
21.如权利要求20所述的非易失性存储装置，其中：
所述控制电路与通过所述第一非易失性存储元件建立所述第一控制线的放电路径同时地通过所述第二非易失性存储元件建立所述第二控制线的放电路径。
22.如权利要求16-21所述的非易失性存储装置，其中：
所述信号驱动电路包括感测放大器。
23.如权利要求16-21所述的非易失性存储装置，其中：
所述第一非易失性存储元件和所述第一非易失性存储元件是三维单片阵列的一部分。
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