KR20110086547A

KR20110086547A - 통신 장치 및 통신 장치를 내장하는 전지팩

Info

Publication number: KR20110086547A
Application number: KR1020117006296A
Authority: KR
Inventors: 슈헤이 아베; 아키라 이케우치
Original assignee: 미쓰미덴기가부시기가이샤
Priority date: 2008-11-06
Filing date: 2009-10-19
Publication date: 2011-07-28
Also published as: JP5217916B2; WO2010053005A1; CN102204103A; KR101588805B1; CN102204103B; US8232837B2; JP2010114687A; US20110206949A1

Abstract

제 1 입력 신호가 J 입력에 입력되고, 또한 제 1 입력 신호의 반전 신호가 K 입력에 입력되어 제 1 출력 신호를 출력하는 제 1 JK형 플립플롭(FF)과, 제 2 입력 신호가 J 입력에 입력되고, 또한 제 2 입력 신호의 반전 신호가 K 입력에 입력되어 제 2 출력 신호를 출력하는 제 2 JK형 FF을 구비하는 통신 장치에 있어서, NAND 게이트(12)에 입력되는 클록이 제 2 JK형 FF의 Q 출력의 반전 신호로 치환되고, NAND 게이트(13)에 입력되는 클록이 제 2 입력 신호의 반전 신호로 치환되고, NAND 게이트(22)에 입력되는 클록이 제 1 JK형 FF의 Q 출력의 반전 신호로 치환되고, NAND 게이트(23)에 입력되는 클록이 제 1 입력 신호의 반전 신호로 치환되어 있다.

Description

통신 장치 및 통신 장치를 내장하는 전지팩{COMMUNICATION DEVICE AND BATTERY PACK CONTAINING THE COMMUNICATION DEVICE}

본 발명은 제 1 입출력 단자와 제 2 입출력 단자 사이에서 송수신되는 신호를 전송하는 통신 장치 및 상기 통신 장치를 내장하는 전지팩에 관한 것이다.

종래, 신호를 송수신하는 통신 장치로서 도 9, 10에 개시된 쌍방향 통신 회로가 알려져 있다. 신호 단자를 4단자 구비한 도 9의 쌍방향 통신 회로에서는, 레벨 시프트 회로(G3)를 통하여, 입력 단자(92h)로부터 입력되는 신호가 트랜지스터(T2)를 통하여 출력 단자(92k)로부터 출력되고, 입력 단자(92i)로부터 입력되는 신호가 트랜지스터(T1)를 통하여 출력 단자(92j)로부터 출력된다. 한편, 신호 단자를 2단자 구비한 도 10의 쌍방향 통신 회로에서는, 레벨 시프트 회로(G1, G2)를 통하여, 입출력 단자(91c)로부터 입력되는 신호가 트랜지스터(T2)를 통하여 입출력 단자(91d)에 출력되고, 입출력 단자(91d)로부터 입력되는 신호가 트랜지스터(T1)를 통하여 입출력 단자(91c)에 출력된다.

도 10의 쌍방향 통신 회로에서는, 도 9의 쌍방향 통신 회로에 비해, 신호의 입출력 경로의 삭감을 도모할 수 있지만, 신호가 양쪽으로부터 동시기에 들어오는 것에 의한 오작동(예를 들면, 신호가 H 레벨 또는 L 레벨에 고정)을 막기 위하여, 입출력 단자 사이의 내부 회로에 어떠한 오작동 방지 회로를 설치하거나, 쌍방으로부터 신호를 동시기에 입력하는 것을 금지하는 등의 제약을 통신 프로토콜에 설치하거나 할 필요가 있다.

이 점에 관한 것하여, 특허문헌 1에는, 제 1 입출력 단자와 제 2 입출력 단자 사이에서 신호를 송수신하는 통신 장치를 구성하고 있는 송신 회로 및 수신 회로를 제어하는 송수신 전환 회로가 개시되어 있다. 이 송수신 전환 회로는, 제 1 입출력 단자와 제 2 입출력 단자의 신호를 검출하고, 송신 회로에 의한 송신 동작과 수신 회로에 의한 수신 동작이 중복되지 않도록, 송신 회로와 수신 회로의 어느 한쪽을 선택적으로 동작시키는 것이다.

일본 특개 2006-100963호 공보

(발명의 개요)

(발명이 해결하고자 하는 과제)

그렇지만, 카운터에 의한 시간 측정에 의해 송신 회로와 수신 회로의 전환 제어를 행하는 특허문헌 1의 개시 기술에서는, 카운터에 의해 계측된 시간이 소정 시간경과한 후가 아니면 송수신을 전환할 수 없다. 그 때문에 신호의 송신원이 송신처에 신호를 전달할 수 있는 타이밍이 지나치게 제약되어 버린다.

본 발명은, 상기의 과제를 감안하여, 쌍방향 통신에 있어서 신호가 쌍방으로부터 입력되어도, 오동작을 발생하지 않고, 일방으로부터 타방으로 신호를 전송 가능하며, 신호의 송수의 전환 타이밍을 임의로 변경 가능한 통신 장치, 및 상기 통신 장치를 내장하는 전지팩을 제공하는 것을 목적으로 한다.

상기의 과제를 해결하기 위하여, 본 발명에 따른 통신 장치는 제 1 입출력 단자와, 제 2 입출력 단자와, 제 1 입력 신호가 J 입력에 입력되고 또한 상기 제 1 입력 신호의 반전 신호가 K 입력에 입력되어 제 1 출력 신호를 Q 출력 또는 반전 Q 출력으로부터 출력하는 제 1 JK형 플립플롭과, 제 2 입력 신호가 J 입력에 입력되고 또한 상기 제 2 입력 신호의 반전 신호가 K 입력에 입력되어 제 2 출력 신호를 Q 출력 또는 반전 Q 출력으로부터 출력하는 제 2 JK형 플립플롭과, 상기 제 1 입출력 단자로부터 입력되는 신호가 상기 제 1 입력 신호로서 상기 제 1 JK형 플립플롭의 J 입력에 입력되고 또한 상기 제 2 출력 신호가 상기 제 1 입출력 단자로부터 외부장치에 출력되도록, 상기 제 1 입출력 단자에 있어서의 논리 레벨을 정합하는 제 1 논리 변환 회로와, 상기 제 2 입출력 단자로부터 입력되는 신호가 상기 제 2 입력 신호로서 상기 제 2 JK형 플립플롭의 J 입력에 입력되고 또한 상기 제 1 출력 신호가 상기 제 2 입출력 단자로부터 외부장치에 출력되도록, 상기 제 2 입출력 단자에 있어서의 논리 레벨을 정합하는 제 2 논리 변환 회로를 구비하는 통신 장치이며, 상기 제 2 JK형 플립플롭의 Q 출력의 반전 신호가 클록 신호로서 상기 제 1 JK형 플립플롭의 J 입력의 NAND 게이트에 입력되고, 상기 제 2 입력 신호의 반전 신호가 클록 신호로서 상기 제 1 JK형 플립플롭의 K 입력의 NAND 게이트에 입력되고, 상기 제 1 JK형 플립플롭의 Q 출력의 반전 신호가 클록 신호로서 상기 제 2 JK형 플립플롭의 J 입력의 NAND 게이트에 입력되고, 상기 제 1 입력 신호의 반전 신호가 클록 신호로서 상기 제 2 JK형 플립플롭의 K 입력의 NAND 게이트에 입력되는 것을 특징으로 한다.

본 발명에 따른 통신 장치에 의하면, 쌍방향 통신에 있어서 신호가 쌍방으로부터 입력되어도 오작동을 발생하지 않고, 일방으로부터 타방으로 신호를 전송할 수 있음과 아울러, 신호의 송수신의 전환 타이밍을 임의로 변경할 수 있다.

도 1은 본 발명의 실시형태인 전지팩의 전체 구성을 도시하는 도면.
도 2는 전지 보호 IC의 제 1 구성예를 도시하는 도면.
도 3은 데드락 방지 회로의 구성을 도시하는 도면.
도 4는 입력 신호(IN1)가 우선되고 있는 경우의 데드락 방지 회로 내의 각 점의 타이밍 차트.
도 5는 입력 신호(IN2)가 우선되고 있는 경우의 데드락 방지 회로 내의 각 점의 타이밍 차트.
도 6은 전지 보호 IC의 제 2 구성예를 도시하는 도면.
도 7은 제 1 논리 변환 회로인 레벨 시프트 회로의 구성을 도시하는 도면.
도 8은 제 2 논리 변환 회로인 레벨 시프트 회로의 구성을 도시하는 도면.
도 9는 종래의 쌍방향 통신 회로의 구성을 도시하는 도면.
도 10은 종래의 쌍방향 통신 회로의 구성을 도시하는 도면.
도 11은 NAND 게이트에 의해 구성된 일반적인 JK형 플립플롭의 회로 구성을 도시하는 도면.
도 12는 도 11의 JK형 플립플롭의 진리값 표.
도 13은 전지 보호 IC의 제 1 출력형식예를 도시하는 도면.
도 14는 전지 보호 IC의 제 2 출력형식예를 도시하는 도면.
도 15는 전지 보호 IC의 제 3 출력형식예를 도시하는 도면.
도 16은 도 2 또는 도 6의 구성을 갖는 전지 보호 IC를 동작시켰을 때의 시뮬레이션 결과.

(발명을 실시하기 위한 형태)

이하, 본 발명을 실시하기 위한 최선의 형태에 대하여, 첨부된 도면을 참조하면서 설명한다.

도 1은 본 발명의 실시형태인 전지팩(100)의 전체 구성도이다. 전지팩(100)은 리튬이온 전지, 니켈수소 전지, 전기 이중층 캐패시터 등의 2차전지(200)를 전원으로 하는 휴대기기(300)에의 방전 및 2차전지(200)의 충전기(도시하지 않음)에 의한 충전을 행하기 위한 입출력 단자(5, 6)와 2차전지(200)의 양 극 단자(3, 4) 간의 충방전 경로(9(9a, 9b))의 도통과 차단을 전환하는 스위칭 소자(1, 2)와, 스위칭 소자(1, 2)의 전환 동작을 제어하는 전지 보호 IC(90)와, 2차전지(200)에 관한 전지 상태 등의 전지 정보를 감시하는 제어부(50)를 구비하는 전지 보호 장치를 2차전지(200)와 함께 내장하는 모듈 부품이다. 또한, 제어부(50)는 전지 보호 IC(90)에 내장되어도 되고, 전지 보호 IC(90)에 내장된 제어부(50)가 스위칭 소자(1, 2)의 전환 동작을 제어해도 된다.

전지팩(100)은 휴대기기(300)에 내장되거나, 외장되거나 한다. 휴대기기(300)는 사람이 휴대 가능한 전자기기로, 휴대전화 등의 무선통신 기능을 구비하는 것을 구체예로서 들 수 있다. 그 밖의 구체예로서 PDA나 모바일 PC 등의 정보단말 장치, 카메라, 게임기, 음악이나 비디오 등의 플레이어 등을 들 수 있다.

전지팩(100)은 입출력 단자(정극 입출력 단자(5) 및 부극 입출력 단자(6))와 통신 단자(7)를 통하여 휴대기기(300)에 착탈 가능하게 접속된다. 휴대기기(300)측의 정극 단자에 접속되는 정극 입출력 단자(5)는 2차전지(200)의 정극(3)에 충방전 경로(9a)를 통하여 전기적으로 접속되고, 휴대기기(300)측의 부극 단자에 접속되는 부극 입출력 단자(6)는 2차전지(200)의 부극(4)에 충방전 경로(9b)를 통하여 전기적으로 접속된다. 휴대기기(300)측의 통신 단자에 접속되는 통신 단자(7)는 전지 보호 IC의 단자(90d)에 접속된다.

스위칭 소자(1, 2)는 2차전지(200)의 부극(4)과 부극 입출력 단자(6) 사이의 충방전 경로(9b)의 도통과 차단의 전환이 가능하게 직렬로 접속된다. 스위칭 소자(1)는 충방전 경로(9)를 충전방향으로 흐르는 2차전지(200)의 충전 전류의 차단과 도통을 전환 가능한 제 1 전환 수단이며, 스위칭 소자(2)는 충방전 경로(9)를 방전 방향으로 흐르는 2차전지(200)의 방전 전류의 차단과 도통을 전환 가능한 제 2 전환 수단이다. 스위칭 소자(1)가 온 상태에서 2차전지(20)의 충전이 허가되고, 오프 상태에서 2차전지(200)의 충전이 금지된다. 또한 스위칭 소자(2)가 온 상태에서 2차전지(200)의 방전이 허가되고, 오프 상태에서 2차전지(200)의 방전이 금지된다.

스위칭 소자(1, 2)는, 예를 들면, 기생 다이오드를 갖는 MOSFET나 IGBT 등의 반도체 소자이다. 스위칭 소자(1)는, 그 기생 다이오드(1a)의 순방향이 2차전지(200)의 방전 방향이 되는 방향으로 부극(4)과 부극 입출력 단자(6) 사이에 배치되고, 스위칭 소자(2)는 그 기생 다이오드(2a)의 순방향이 2차전지(200)의 충전방향이 되는 방향으로 부극(4)과 부극 입출력 단자(6) 사이에 배치된다. 또한, 스위칭 소자(1, 2)는 바이폴라 트랜지스터이며, 그 콜렉터-에미터 사이에 도시된 방향으로 다이오드가 구성된 것이어도 된다.

제어부(50)는 전지 보호 IC(90)를 통하여 휴대기기(300)와 통신한다. 제어부(50)는 2차전지(200)에 관한 전지상태 등의 전지 정보를 휴대기기(300)에 송신하고, 휴대기기(300)로부터의 지령 신호 등의 신호를 수신한다. 제어부(50)는, 예를 들면, 2차전지(200)의 온도를 검출하는 온도검출부와, 2차전지(200)의 전압을 검출하는 전압검출부와, 2차전지(200)의 충방전 전류를 검출하는 전류검출부와, 검출결과를 나타내는 각 검출부로부터 출력되는 아날로그 전압값을 디지털값으로 변환하는 AD 컨버터와, 2차전지(200)의 잔용량 등의 산출 처리나 2차전지(200)의 열화 판정 등의 판정 처리를 행하는 연산처리부(예를 들면, 논리회로나 마이크로컴퓨터(마이크로 컴퓨터)로 구성되면 됨)와, 그 연산처리에 이용되는 2차전지(200)나 전지팩(100)의 각 구성부의 특성을 특정하기 위한 특성 데이터나 전지팩(100)의 고유 정보를 저장하는 메모리(예를 들면, EEPROM이나 플래시 메모리 등의 기억 장치)를 구비한다.

전지 보호 IC(90)는, 제어부(50)로부터의 신호를 휴대기기(300)에 전송하고, 휴대기기(300)로부터의 신호를 제어부(50)에 전송하는, 통신 인터페이스 회로를 구비한 통신 장치이다.

도 2는 전지 보호 IC(90)의 제 1 구성예이다. 전지 보호 IC(90)는 제어부(50)의 마이크로 컴퓨터(M1)와 휴대기기(300)의 마이크로 컴퓨터(M2) 사이에서 송수신되는 신호를 전송한다. 마이크로 컴퓨터(M1)의 송신 신호는 인버터(F1)를 통하여 데드락 방지 회로(D)에 입력 신호(IN1)로서 입력된다. 데드락 방지 회로(D)는 입력 신호(IN1)에 기초하여 출력 신호(OUT1)를 출력하고, 출력 신호(OUT1)에 의해 트랜지스터(T2)는 구동된다. 따라서, 마이크로 컴퓨터(M1)의 송신 신호는 단자(90c)를 통하여 입력 신호(IN)로서 입력되고, 입력 신호(IN1)에 대응하는 출력 신호(OUT1)에 따라 구동하는 트랜지스터(T2)의 온/오프에 의해 마이크로 컴퓨터(M2)에 단자(90d) 를 통하여 전송된다. 반대로, 마이크로 컴퓨터(M2)의 송신 신호는 인버터(F2)를 통하여 데드락 방지 회로(D)에 입력 신호(IN2)로서 입력된다. 데드락 방지 회로(D)는 입력 신호(IN2)에 기초하여 출력 신호(OUT2)를 출력하고, 출력 신호(OUT2)에 의해 트랜지스터(T1)는 구동된다. 따라서, 마이크로 컴퓨터(M2)의 송신 신호는, 단자(90d)를 통하여 입력 신호(IN2)로서 입력되고, 입력 신호(IN2)에 대응하는 출력 신호(OUT2)에 따라 구동하는 트랜지스터(T1)의 온/오프에 의해 마이크로 컴퓨터(M1)에 단자(90c)를 통하여 전송된다.

마이크로 컴퓨터(M1)가 송수신하는 신호는 제 1 논리 변환 회로를 통하여 전송되고, 단일 단자(90c)에서의 신호의 논리 레벨에 의해 정해진다. 이 제 1 논리 변환 회로는 단자(90c)로부터 입력되는 신호를 입력 신호(IN1)로서 데드락 방지 회로(D)에 출력하는 인버터(F1)와, 인버터(F1)의 입력측을 전압(E1)으로 풀업하는 저항(R1)과, 데드락 방지 회로(D)로부터 출력되는 출력 신호(OUT2)가 입력되는 인버터(F3)와, 인버터(F3)의 출력 신호에 따라 인버터(F1)의 입력측(단자(90c))을 단자(90b)에 접속되는 그라운드(접지 단자)에 단락 가능한 트랜지스터(T1)로 구성되어 있다. 마찬가지로, 마이크로 컴퓨터(M2)가 송수신하는 신호는 제 2 논리 변환 회로 를 통하여 전송되고, 단일 단자(90d)에서의 신호의 논리 레벨에 의해 정해진다. 이 제 2 논리 변환 회로는 단자(90d)로부터 입력되는 신호를 입력 신호(IN2)로서 데드락 방지 회로(D)에 출력하는 인버터(F2)와, 인버터(F2)의 입력측을 전압(E2)(전압(E1)과 동일해도 됨)으로 풀업하는 저항(R2)과, 데드락 방지 회로(D)로부터 출력되는 출력 신호(OUT1)에 따라 인버터(F2)의 입력측(단자(90d))을 단자(90e)에 접속되는 그라운드(접지 단자)에 단락 가능한 트랜지스터(T2)로 구성되어 있다. 또한, 저항(R1, R2)은 보호 IC(90)에 내장되어도 되고, 인버터(F1, F2, F3) 및 트랜지스터(T1, T2)는 보호 IC(90)의 외부에 구성되어도 된다.

데드락 방지 회로(D)는, 입력 신호(IN1과 IN2)의 쌍방이 입력되어도, 먼저 입력된 쪽의 신호가 이미 일방의 신호를 무효화하고, 당해 먼저 입력된 신호만을 우선하여 다음 단계에 출력하는 회로이다. 이것에 의해, 입력 신호(IN1과 IN2)의 쌍방이 입력되어도, 보호 IC(90) 내를 전송하는 신호의 논리 레벨이 H 또는 L의 어느 하나의 논리 레벨에 고정되어, 상대 마이크로 컴퓨터에 신호를 전달할 수 없게 되는 것을 방지한다.

쌍방의 마이크로 컴퓨터와의 인터페이스가 도 2에 나타낸 논리 변환 회로로 구성되어 있는 경우의 데드락 방지 회로(D)는, 입력 신호(IN1)를 우선시키고 있는 상태에서는, 입력 신호(IN2)의 논리 레벨이 변화되어도 트랜지스터(T1)를 오프 상태로 유지(즉, 출력 신호(OUT2)를 H 레벨에 유지)한 채, 입력 신호(IN1)에 따라 출력 신호(OUT1)를 출력하는 회로 동작을 행하고, 반대로, 입력 신호(IN2)를 우선시키고 있는 상태에서는, 입력 신호(IN1)의 논리 레벨이 변화되어도 트랜지스터(T2)를 오프 상태로 유지(즉, 출력 신호(OUT1)를 L 레벨에 유지)한 채, 입력 신호(IN2)에 따라 출력 신호(OUT2)를 출력하는 회로 동작을 행한다.

도 3은 이러한 회로 동작을 실현하는 데드락 방지 회로(D)의 회로구성도이다. 데드락 방지 회로(D)는, 클록 신호의 입력방법을 개변한 2개의 JK형 플립플롭을 조합한 회로로 구성된 순서 회로이다. 참고로, NAND 게이트에 의해 구성된 일반적인 JK형 플립플롭의 회로 구성도를 도 11에 나타내고, 그 일반적인 JK형 플립플롭의 진리값표를 도 12에 나타낸다. 또한, JK형 플립플롭은 클록 신호(CLK)가 L일 때에는 출력(Q)은 앞의 상태를 유지하기 때문에, CLK이 H일 때의 진리값표만을 도 12에 나타내고, CLK이 L일 때의 진리값표에 대해서는 생략하고 있다.

도 3의 데드락 방지 회로(D)는, 입력 신호(IN1)가 J 입력(J1)에 입력되고, 또한 입력 신호(IN1)가 인버터(11)에 의해 반전된 반전 신호가 K 입력(K1)에 입력되어 출력 신호(OUT1)을 Q 출력(Q1)으로부터 출력하는 제 1 개변 JK 플립플롭과, 입력 신호(IN2)가 J 입력(J2)에 입력되고, 또한 입력 신호(IN2)가 인버터(21)에 의해 반전된 반전 신호가 K 입력(K2)에 입력되어 출력 신호(OUT2)를 반전 Q 출력(윗선 Q2)으로부터 출력하는 제 2 개변 JK 플립플롭을 구비한다.

또한, 출력 신호(OUT1)는, 외부 회로와의 논리의 정합이 의도되어 있으면 되기 때문에, 외부회로에서 논리의 정합을 도모한 뒤에 반전 Q 출력(윗선 Q1)으로부터 출력시켜도 된다. 마찬가지로, 출력 신호(OUT2)는 Q 출력(Q2)으로부터 출력시켜도 된다. 예를 들면, 도 2에 도시하는 바와 같이, 제 1 논리 변환 회로의 인버터(F3)를 삽입함으로써, 데드락 방지 회로(D)의 입출력의 논리의 정합이 의도되어 있다.

도 3의 데드락 방지 회로(D)의 제 1 개변 JK 플립플롭은 NAND 게이트에 의해 구성된 도 11의 JK형 플립플롭의 클록 신호(CLK)의 입력부를 다음과 같이 개변하고 있다. 제 1 개변 JK 플립플롭의 J 입력측의 NAND 게이트(12)에, 제 2 개변 JK 플립플롭의 Q 출력의 반전 신호를 클록 신호로서 입력함과 아울러, 제 1 개변 JK 플립플롭의 K 입력측의 NAND 게이트(13)에, 입력 신호(IN2)가 인버터(21)에 의해 반전된 반전 신호를 클록 신호로서 입력함으로써 도 11의 JK형 플립플롭의 클록 신호의 입력부를 개변하고 있다.

마찬가지로, 도 3의 데드락 방지 회로(D)의 제 2 개변 JK 플립플롭은 NAND 게이트에 의해 구성된 도 11의 JK형 플립플롭의 클록 신호(CLK)의 입력부를 다음과 같이 개변하고 있다. 제 2 개변 JK 플립플롭의 J 입력측의 NAND 게이트(22)에, 제 1 개변 JK 플립플롭의 Q 출력의 반전 신호를 클록 신호로서 입력함과 아울러, 제 2 개변 JK 플립플롭의 K 입력측의 NAND 게이트(23)에, 입력 신호(IN1)가 인버터(11)에 의해 반전된 반전 신호를 클록 신호로서 입력함으로써 도 11의 JK형 플립플롭의 클록 신호의 입력부를 개변하고 있다.

도 4는 입력 신호(IN1)가 우선되어 있는 경우의 데드락 방지 회로(D) 내의 각 부의 타이밍 차트이다. 여기에서, 입력 신호(IN2)와 출력 신호(OUT1)의 논리 레벨의 관계는, 도 2에 도시되는 인버터(F2)와 트랜지스터(T2)와 저항(R2)에 의해, 정합되어 있다. 도 4에 도시되는 바와 같이, 입력 신호(IN2)의 논리 레벨이 변화되어도, 트랜지스터(T1)를 오프 상태로 유지하기 때문에 출력 신호(OUT2)를 H 레벨에 유지한 채, 입력 신호(IN1)에 동기한 출력 신호(OUT1)가 출력되고 있다.

한편, 도 5는 입력 신호(IN2)가 우선되어 있는 경우의 데드락 방지 회로(D) 내의 각 부의 타이밍 차트이다. 여기에서, 입력 신호(IN1)와 출력 신호(OUT2)의 논리 레벨의 관계는, 도 2에 도시되는 인버터(F1, F3)와 트랜지스터(T1)와 저항(R1)에 의해, 정합되어 있다. 도 5에 도시되는 바와 같이, 입력 신호(IN1)의 논리 레벨이 변화되어도, 트랜지스터(T2)를 오프 상태로 유지하기 때문에 출력 신호(OUT1)를 L 레벨에 유지한 채, 입력 신호(IN2)에 동기한 출력 신호(OUT2)가 출력되고 있다.

즉, 도 4에 도시되는 바와 같이, 데드락 방지 회로(D)는, 입력 신호(IN1)의 하강 시에 입력 신호(IN2)가 H 레벨일 때(또는, 입력 신호(IN2)의 하강 시에 입력 신호(IN1)가 L 레벨일 때), 입력 신호(IN1)가 입력 신호(IN2)에 대하여 먼저 데드락 방지 회로(D)에 입력됨으로써 입력 신호(IN1)가 입력 신호(IN2)에 대하여 우선하는 것으로 하여, 입력 신호(IN1)에 동기한 출력 신호(OUT1)를 출력함과 동시에, 입력 신호(IN2)의 입력을 무효화하여 입력 신호(IN2)의 논리 레벨의 전환에 관계없이 출력 신호(OUT2)를 H 레벨에 유지한다. 한편, 도 5에 도시되는 바와 같이, 데드락 방지 회로(D)는, 입력 신호(IN1)의 하강 시에 입력 신호(IN2)가 L 레벨일 때(또는, 입력 신호(IN2)의 하강 시에 입력 신호(IN1)가 H 레벨일 때), 입력 신호(IN2)가 입력 신호(IN1)에 대하여 먼저 데드락 방지 회로(D)에 입력됨으로써 입력 신호(IN2)가 입력 신호(IN1)에 대하여 우선하는 것으로 하여, 입력 신호(IN2)에 동기한 출력 신호(OUT2)를 출력함과 아울러, 입력 신호(IN1)의 입력을 무효화하여 입력 신호(IN1)의 논리 레벨의 전환에 관계없이 출력 신호(OUT1)를 L 레벨에 유지한다.

따라서, 도 2, 3의 구성에 의하면, 입력 신호(IN1과 IN2)의 쌍방이 입력되어도(쌍방의 논리 레벨이 변화되어도), 신호가 어느 하나의 논리 레벨에 고정되지 않고, 마이크로 컴퓨터(M2)의 송신 신호보다 우선한 마이크로 컴퓨터(M1)의 송신 신호를 트랜지스터(T2)의 온/오프에 의해 마이크로 컴퓨터(M2)에 정확하게 전달시켜, 마이크로 컴퓨터(M1)의 송신 신호보다 우선한 마이크로 컴퓨터(M2)의 송신 신호를 트랜지스터(T1)의 온/오프에 의해 마이크로 컴퓨터(M1)에 정확하게 전달시킬 수 있다.

계속해서, 전지 보호 IC(90)의 다른 구성예에 대하여 설명한다. 도 6은 전지 보호 IC(90)의 제 2 구성예이다. 이 전지 보호 IC(90)는, 제 1 논리 변환 회로로서 레벨 시프트 회로(L1)가 추가되고, 제 2 논리 변환 회로로서 레벨 시프트 회로(L2)가 추가되어 있다. 데드락 방지 회로(D)의 구성은, 도 3과 동일하다. 또한 마이크로 컴퓨터(M1, M2)가 송수신하는 신호의 전달 경로도 상기와 동일하다.

도 7은 레벨 시프트 회로(L1)의 구성도이다. 출력 신호(OUT2)를 받는 회로는 NAND 게이트(L11)이기 때문에, 출력 신호(OUT2)가 H 레벨에서 유지되어 있는 상태에서는, 입력 신호(IN1)의 펄스에 동기하여 트랜지스터(T1)는 온/프 한다. 또한, 도 6에 도시되는 인버터(F1)는 도 7에서는 생략하고 있지만, 입력 신호(IN1)의 논리 레벨은 인버터(F1)의 출력 신호의 논리 레벨(바꿔 말하면, 트랜지스터(T1)의 게이트의 논리 레벨)과 같다.

도 8은 레벨 시프트 회로(L2)의 구성도이다. 출력 신호(OUT1)를 받는 회로는 NOR 게이트(L22)이기 때문에, 출력 신호(OUT1)가 L 레벨에 유지되어 있는 상태에서는, 입력 신호(IN2)의 펄스에 동기하여 트랜지스터(T2)는 온/오프 한다. 또한, 도 6에 도시되는 인버터(F2)는 도 8에서는 생략하고 있지만, 입력 신호(IN2)의 논리 레벨은 인버터(F2)의 출력 신호의 논리 레벨(바꿔 말하면, 트랜지스터(T2)의 게이트의 논리 레벨)과 같다.

즉, 쌍방의 마이크로 컴퓨터와의 인터페이스가 도 6에서 나타낸 논리 변환 회로로 구성되어 있는 경우의 데드락 방지 회로(D)는, 도 2의 경우와 달리, 입력 신호(IN1)를 우선시키고 있는 상태에서는, 입력 신호(IN2)의 논리 레벨이 변화되어도, 입력 신호(IN1)를 무조건 통과시키기 위한 출력 신호(OUT2)를 H 레벨에 유지함으로써 트랜지스터(T1)를 온/오프 시켜 단자(90c)에서의 논리 레벨의 정합을 도모하면서, 입력 신호(IN1)에 따라 출력 신호(OUT1)를 출력하는 회로 동작을 행하고, 반대로, 입력 신호(IN2)를 우선시키고 있는 상태에서는, 입력 신호(IN1)의 논리 레벨이 변화되어도, 입력 신호(IN2)를 무조건으로 통과시키기 위한 출력 신호(OUT1)를 L 레벨에 유지함으로써 트랜지스터(T2)를 온/오프 시켜 단자(90d)에서의 논리 레벨의 정합을 도모하면서, 입력 신호(IN2)에 따라 출력 신호(OUT2)를 출력하는 회로 동작을 행한다.

따라서, 도 3, 6∼8의 구성이어도, 도 4, 5와 동일한 타이밍 차트가 되므로, 입력 신호(IN1과 IN2)의 쌍방이 입력되어도, 신호가 어느 하나의 논리 레벨에 고정되는 않아, 마이크로 컴퓨터(M2)의 송신 신호보다 우선한 마이크로 컴퓨터(M1)의 송신 신호를 트랜지스터(T2)의 온/오프에 의해 마이크로 컴퓨터(M2)에 정확하게 전달시키고, 마이크로 컴퓨터(M1)의 송신 신호보다 우선한 마이크로 컴퓨터(M2)의 송신 신호를 트랜지스터(T1)의 온/오프에 의해 마이크로 컴퓨터(M1)에 정확하게 전달시킬 수 있다.

또, 도 16은, 도 2 또는 도 6의 구성을 구비한 전지 보호 IC(90)를 동작시켰을 때의 시뮬레이션 결과이다. 입출력 단자(90c와 90d)의 양측으로부터 방형파를 입력한 경우의 거동을 도시하고 있다. 입출력 단자(90c)로부터 입력하는 신호의 주파수(또는, 입출력 단자(90d)로부터 입력하는 신호의 주파수)를 가변함으로써, 일방의 입력 신호의 하강 에지 시의 타방의 입력 신호의 논리 레벨을 전환할 수 있으므로, 상기의 데드락 방지 회로(D)의 입출력의 논리관계의 특성으로부터, 입력 신호(IN1)를 우선시키거나(도면의 좌측 절반) 입력 신호(IN2)를 우선시키거나(도면의 우측 절반) 하는 것을 늦지 않게 전환할 수 있다. 이것은, 마이크로 컴퓨터(M1 또는 M2)가, 스스로, 신호의 송수의 전환 타이밍을 임의로 변경할 수 있는 것을 의미하고 있다. 즉, 마이크로 컴퓨터(M1 또는 M2)가 스스로 출력하는 출력 신호의 출력 타이밍을 변경함으로써(예를 들면, 출력 신호의 듀티비를 변경함으로써), 송수신을 전환할 수 있다.

이와 같이, 마이크로 컴퓨터(M2)는, 입력 신호(IN1)가 우선되고 있는 경우(도면의 좌측 절반), 입력 신호(IN1)에 동기한 출력 신호(OUT1)가 데드락하지 않고 출력되고 있기 때문에, 그 출력 신호(OUT1)에 의해 구동되는 트랜지스터(T2)의 온/오프에 의해 생성된 펄스를 단자(90d)를 통하여 검출함으로써, 마이크로 컴퓨터(M1)의 전달내용을 정확하게 인식할 수 있다. 한편, 마이크로 컴퓨터(M1)는, 입력 신호(IN2)가 우선되고 있는 경우(도면의 우측 절반), 입력 신호(IN2)에 동기한 출력 신호(OUT2)가 데드락하지 않고 출력되고 있기 때문에, 그 출력 신호(OUT2)에 의해 구동되는 트랜지스터(T1)의 온/오프에 의해 생성된 펄스를 단자(90c)를 통하여 검출함으로써, 마이크로 컴퓨터(M2)의 전달내용을 정확하게 인식할 수 있다.

또, 전지팩(100) 내의 제어부(50)와 휴대기기(300) 사이의 신호를 송수신하기 위한 통신 인터페이스 회로를 순서 회로의 조합이라고 하는 간이한 구성으로 실현할 수 있으므로, 전지팩(100)의 소형화가 하기 쉬워진다.

이상, 본 발명의 바람직한 실시예에 대하여 상세히 설명했는데, 본 발명은 상기한 실시예에 제한되지 않는다. 본 발명의 범위를 일탈하지 않고, 상기한 실시예에 여러 변형 및 치환을 가할 수 있다.

예를 들면, 도 13∼15와 같이, 통신 모듈의 특성에 맞추어 기능을 고를 수 있다. 데드락 방지 회로(D)와 쌍방의 마이크로 컴퓨터 사이에 설치되는 논리 변환 회로의 입출력 형식은, 보호 IC(90)의 입출력 단자에서의 논리 레벨의 정합이 의도되면, 임의의 적절한 것이어도 된다.

또, 드 모르간의 정리 등에 의해 상기의 구성을 등가의 논리회로로 바꾸어 써도, 당해 논리회로가 상기와 동일한 효과를 갖는 것은 물론이다.

본 국제출원은 2008년 11월 6일에 출원된 일본특허출원 2008-285839호에 기초하는 우선권을 주장하는 것으로, 일본특허출원 2008-285839호의 전체 내용을 본 국제출원에 원용한다.

50 제어부 90 전지 보호 IC
90c, 90d 입출력 단자 100 전지팩
200 2차전지 300 휴대기기

Claims

제 1 입출력 단자와,
제 2 입출력 단자와,
제 1 입력 신호가 J 입력에 입력되고 또한 상기 제 1 입력 신호의 반전 신호가 K 입력에 입력되어 제 1 출력 신호를 Q 출력 또는 반전 Q 출력으로부터 출력하는 제 1 JK형 플립플롭과,
제 2 입력 신호가 J 입력에 입력되고 또한 상기 제 2 입력 신호의 반전 신호가 K 입력에 입력되어 제 2 출력 신호를 Q 출력 또는 반전 Q 출력으로부터 출력하는 제 2 JK형 플립플롭과,
상기 제 1 입출력 단자로부터 입력되는 신호가 상기 제 1 입력 신호로서 상기 제 1 JK형 플립플롭의 J 입력에 입력되고 또한 상기 제 2 출력 신호가 상기 제 1 입출력 단자로부터 외부장치에 출력되도록, 상기 제 1 입출력 단자에서의 논리 레벨을 정합하는 제 1 논리 변환 회로와,
상기 제 2 입출력 단자로부터 입력되는 신호가 상기 제 2 입력 신호로서 상기 제 2 JK형 플립플롭의 J 입력에 입력되고 또한 상기 제 1 출력 신호가 상기 제 2 입출력 단자로부터 외부장치에 출력되도록, 상기 제 2 입출력 단자에서의 논리 레벨을 정합하는 제 2 논리 변환 회로를 구비하는 통신 장치로서,
상기 제 2 JK형 플립플롭의 Q 출력의 반전 신호가 클록 신호로서 상기 제 1 JK형 플립플롭의 J 입력의 NAND 게이트에 입력되고,
상기 제 2 입력 신호의 반전 신호가 클록 신호로서 상기 제 1 JK형 플립플롭의 K 입력의 NAND 게이트에 입력되고,
상기 제 1 JK형 플립플롭의 Q 출력의 반전 신호가 클록 신호로서 상기 제 2 JK형 플립플롭의 J 입력의 NAND 게이트에 입력되고,
상기 제 1 입력 신호의 반전 신호가 클록 신호로서 상기 제 2 JK형 플립플롭의 K 입력의 NAND 게이트에 입력되는 것을 특징으로 하는 통신 장치.
제 1 항에 있어서, 상기 제 1 입출력 단자로부터 입출력되는 신호는 2차전지를 전원으로 하는 전자기기와 통신 가능한 제어부 사이에서 송수신되고, 상기 제 2 입출력 단자로부터 입출력되는 신호는 상기 전자기기와의 사이에서 송수신되는 것을 특징으로 하는 통신 장치.
제 2 항에 기재된 통신 장치와 상기 2차전지를 내장하는 전지팩.
제 1 항에 있어서, 상기 제 1 논리 변환 회로는 상기 제 2 JK형 플립플롭으로부터 출력되는 상기 제 2 출력 신호에 따라 상기 제 1 입출력 단자를 접지 단자에 단락하는 트랜지스터를 구비하는 것을 특징으로 하는 통신 장치.
제 1 항에 있어서, 상기 제 2 논리 변환 회로는 상기 제 1 JK형 플립플롭으로부터 출력되는 상기 제 1 출력 신호에 따라 상기 제 2 입출력 단자를 접지 단자에 단락하는 트랜지스터를 구비하는 것을 특징으로 하는 통신 장치.