KR20110079504A - 반도체 장치의 고전압 스위치 회로 - Google Patents

반도체 장치의 고전압 스위치 회로 Download PDF

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Abstract

본 발명은 입력신호에 따라 제어신호를 출력하는 버퍼회로; 및 상기 제어신호에 따라 피드백 동작을 수행하여 출력단자에 블록 선택신호를 출력하되, 상기 제어신호가 하이 레벨에서 저전압 상태로 낮아지더라도 상기 피드백 동작을 방지하는 부스팅 회로를 포함하는 반도체 장치의 고전압 스위치 회로로 이루어진다.

Description

반도체 장치의 고전압 스위치 회로{High voltage switch circuit of a semiconductor apparatus}
본 발명은 반도체 장치의 고전압 스위치 회로에 관한 것으로, 특히 내부전압이 낮아진 저전압 상태에서도 고전압 스위치 회로가 정상적인 동작을 수행하도록 하기 위한 반도체 장치의 고전압 스위치 회로에 관한 것이다.
반도체 장치 중, 고전압 스위치 회로가 포함된 반도체 장치를 설명하면 다음과 같다.
반도체 장치는 어드레스에 따라 고전압 스위치 인에이블 신호를 출력하는 제어부와, 고전압 스위치 인에이블 신호에 따라 블록 선택신호를 출력하는 다수의 고전압 스위치 회로들과, 블록 선택신호에 따라 선택된 메모리 셀 블록으로 고전압을 전달하는 다수의 블록 제2 스위치들을 포함한다.
다수의 고전압 스위치 회로들 중에서 선택된 고전압 스위치 회로가 활성화 될 때, 선택되지 않은 나머지 고전압 스위치 회로들은 비활성화된다. 예를 들어, 활성화된 고전압 스위치는 하이 레벨의 블록 선택신호를 출력하고, 비선택된 고전압 스위치 회로들은 로우 레벨의 블록 선택신호를 출력한다.
최근에는, 고전압 스위치 회로가 활성화되었을 때 출력신호인 블럭 선택신호의 전압 강하를 방지하기 위해, 고전압 트랜지스터 및 네거티브 문턱전압을 갖는 네거티브 트랜지스터를 사용하여 고전압 스위치 회로를 구성하고 있다.
구체적으로, 고전압 스위치 회로는 고전압 스위치 회로가 활성화되었을 때 고전압의 블록 선택신호를 출력하는 부스팅 회로를 포함한다. 부스팅 회로는 직렬로 서로 연결된 네거티브 트랜지스터와 고전압 트랜지스터로 이루어질 수 있으며, 이때 고전압 트랜지스터는 고전압 PMOS 트랜지스터로 구현될 수 있으며, 네거티브 트랜지스터는 네거티브 NMOS 트랜지스터로 구현될 수 있다.
고전압 스위치 회로가 활성화되면 고전압 PMOS 트랜지스터는 턴 온 되어야 하고, 고전압 스위치 회로가 비활성화되면 고전압 PMOS 트랜지스터는 턴 오프 되어야 한다. 즉, 고전압 PMOS 트랜지스터가 턴 온 되면 부스팅 회로의 피드백 루프(feedback loop)가 형성되어 블록 선택신호의 레벨이 증가하고, 고전압 PMOS 트랜지스터가 턴 오프 되면 피드백 루프(feedback loop)가 형성되지 않고 출력노드가 디스차지되므로 로우의 블록 선택신호가 출력된다.
한편, 고전압 PMOS 트랜지스터가 완전히 턴 오프 되기 위해서는 고전압 PMOS 트랜지스터의 게이트에 하이 레벨의 턴 온 전압이 인가되어야 한다. 하지만, 턴 온 전압의 레벨이 낮아지는 경우, 예를 들어 내부전압의 레벨의 낮아지게 되면 고전압 PMOS 트랜지스터가 턴 온 되어 채널이 형성될 수 있다. 즉, 고전압 PMOS 트랜지스터의 소스(source)의 전압 레벨이 높아질 수 있다. 피드백 루프(feedback loop)를 형성하기 위하여 고전압 PMOS 트랜지스터의 소스와 네거티브 NMOS 트랜지스터의 게이트가 서로 연결되어 있기 때문에, 고전압 PMOS 트랜지스터의 소스(source)의 전압 레벨이 높아지면 네거티브 NMOS 트랜지스터의 턴 온 전압도 높아진다. 따라서, 피드백 루프(feedback loop)가 형성되지 말아야 할 동작에서 피드백 루프(feedback loop)가 형성될 수 있고, 이로 인해 고전압 스위치 회로는 정상적인 동작을 수행하지 못할 수 있다. 즉, 저전압 상태에서 고전압 스위치 회로의 신뢰도가 저하될 수 있다.
본 발명이 해결하고자 하는 과제는, 저전압 상태에서도 정상적인 동작을 수행할 수 있는 반도체 장치의 고전압 스위치 회로를 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치의 고전압 스위치 회로는, 입력신호에 따라 제어신호를 출력하는 버퍼회로; 및 상기 제어신호에 따라 피드백 동작을 수행하여 출력단자에 블록 선택신호를 출력하되, 상기 제어신호가 하이 레벨에서 저전압 상태로 낮아지더라도 상기 피드백 동작을 방지하는 부스팅 회로를 포함한다.
상기 버퍼회로는, 상기 입력신호를 반전시켜 초기신호를 출력하는 제1 인버터; 및 상기 초기신호를 반전시켜 상기 제어신호를 출력하는 제2 인버터를 포함한다.
상기 부스팅 회로는, 상기 제어신호에 따라 제1 노드와 제2 노드를 연결하는 제2 스위치; 상기 제2 노드의 전위에 따라 상기 제2 노드의 전위를 상기 출력단자로 전달하기 위한 차단 스위치; 및 상기 출력단자의 전위에 따라 동작하고, 고전압 단자와 상기 제1 노드 사이에 연결되어 상기 제1 노드에 점차 높은 전압을 전달하는 제1 스위치를 포함한다. 상기 제2 스위치는 고전압 PMOS 트랜지스터로 이루어진다.
상기 차단 스위치는 다이오드 또는 NMOS 트랜지스터로 이루어진다.
상기 차단 스위치가 상기 NMOS 트랜지스터로 이루어진 경우, 상기 NMOS 트랜지스터는 고전압에 응답하여 동작한다. 상기 제1 스위치는 네거티브 NMOS 트랜지스터로 이루어진다.
상기 블록 선택신호의 초기값을 결정하는 초기전압 설정 회로; 및 상기 입력신호에 응답하여 상기 부스팅 회로의 출력단자를 디스차지하는 디스차지 회로를 더 포함한다.
상기 초기전압 설정 회로는, 동작신호에 따라 동작하며, 상기 버퍼회로와 상기 출력단자 사이에 연결된 네거티브 NMOS 트랜지스터로 이루어진다.
상기 동작신호는 고전압 스위치 회로가 활성화되면 항상 하이 상태를 유지하고, 상기 고전압 스위치 회로가 비활성화되면 항상 로우 상태를 유지한다.
상기 네거티브 NMOS 트랜지스터는 게이트가 플로팅 상태이거나, 상기 게이트에 네거티브(-) 문턱전압보다 높은 전압이 인가되면 턴온 된다.
상기 디스차지 회로는 상기 초기전압 설정 회로와 접지단자 사이에 연결된 NMOS 트랜지스터로 이루어진다.
본 발명의 다른 실시 예에 따른 반도체 장치의 고전압 스위치 회로는, 입력신호에 응답하여 초기신호 및 제어신호를 생성하는 버퍼회로; 상기 초기신호에 응답하여 출력단자의 초기 전압을 설정하기 위한 초기전압 설정 회로; 상기 출력단자의 전위에 응답하여 고전압을 제1 노드로 전달하는 제1 스위치; 상기 제어신호에 응답하여 상기 제1 노드의 전위를 제2 노드로 전달하기 위한 제2 스위치; 상기 고전압의 레벨에 따라 상기 출력단자에 인가된 전압이 상기 제2 노드로 역류하는 것을 차단하기 위한 차단 스위치; 및 상기 입력신호에 응답하여 상기 초기전압 설정회로를 경유해 상기 출력단자를 디스차지하기 위한 디스차지 회로를 포함한다.
상기 제2 스위치는 상기 제어신호에 따라 동작하는 고전압 PMOS 트랜지스터로 이루어진다.
상기 차단 스위치는 상기 고전압의 전위가 일시적으로 낮아졌을 때, 상기 출력단자에 인가된 전압이 상기 고전압이 인가되는 단자로 역류하는 것을 방지한다.
상기 차단 스위치는 상기 고전압에 응답하여 동작하며, 상기 제2 노드와 상기 출력단자 사이에 연결된 NMOS 트랜지스터로 이루어진다.
상기 제1 스위치는 상기 출력단자의 전위에 따라 동작하며, 상기 제1 노드와 고전압단자 사이에 연결된 네거티브 NMOS 트랜지스터로 이루어진다.
상기 디스차지 회로는 상기 초기신호가 인가되는 단자와 접지단자 사이에 연결된 NMOS 트랜지스터로 이루어진다.
본 발명에 의하면, 고전압 및 저전압 상태에서 모두 정삭적으로 동작할 수 있는 고전압 스위치 회로를 구현함으로써 반도체 장치의 동작 신뢰도를 개선할 수 있다.
도 1은 반도체 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 고전압 스위치 회로를 설명하기 위한 회로도이다.
도 3은 본 발명의 다른 실시 예에 따른 고전압 스위치 회로를 설명하기 위한 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 반도체 장치를 설명하기 위한 블록도이다.
반도체 장치는 어드레스(ADD)에 따라 각종 동작 신호들을 출력하는 제어부(100)와, 제어부(100)로부터 출력된 다수의 신호들 중 입력신호들(INPUT1~INPUTn)에 따라 선택되는 제1 내지 제n 고전압 스위치 회로들(200)과, 선택된 고전압 스위치 회로(200)로부터 출력된 블록 선택신호(BLC1~BLCn 중 어느 하나)에 따라 선택된 메모리 셀 블록에 구동전압들을 전달하는 제1 내지 제n 블록 제2 스위치들(300)을 포함한다. 또한, 제1 내지 제n 메모리 셀 블록들이 모여 메모리 셀 어레이(400)를 이룬다.
제1 메모리 셀 블록이 선택되어 동작하는 경우, 어드레스(ADD)에 따라서 제어부(100)는 선택된 고전압 스위치 회로에 로우(low)의 입력신호(INPUT1)를 출력하고, 선택되지 않은 나머지 고전압 스위치 회로들에는 하이의 입력신호를 출력한다. 즉, 입력신호(INPUT1~INPUTn)가 로우로 인가된 고전압 스위치 회로는 활성화되고, 하이로 인가된 고전압 스위치 회로들은 비활성화된다.
활성화된 제1 고전압 스위치 회로는 고전압의 제1 블록 선택신호(BLC1)를 출력하고, 이에 따라 제1 블록 제2 스위치가 활성화되어 선택된 블록의 글로벌 워드라인들(GWL)과 워드라인들(WL)이 전기적으로 연결된다. 이로써, 선택된 제1 메모리 셀 블록의 워드라인으로 각종 구동전압이 전달된다.
비활성화된 나머지 고전압 스위치 회로들은 로우의 블록 선택신호를 출력하므로, 해당 블록 제2 스위치들도 비활성화된다. 이에 따라, 선택되지 않은 블록들의 글로벌 워드라인들(GWL)과 워드라인들(WL)은 전기적으로 연결되지 않는다.
본 발명에서 제안하는 고전압 스위치 회로(200)를 구체적으로 설명하면 다음과 같다.
도 2는 본 발명의 일 실시 예에 따른 고전압 스위치 회로를 설명하기 위한 회로도이다.
도 2를 참조하면, 고전압 스위치 회로(200)는 버퍼회로(210), 부스팅 회로(220), 디스차지 회로(N01) 및 초기전압 설정 회로(N02)를 포함한다.
버퍼회로(210)는 입력신호(INPUT)를 버퍼링하는 제1 및 제2 인버터들(I1 및 I2)로 이루어진다. 제1 및 제2 인버터들(I1 및 I2)은 서로 직렬로 연결된다.
부스팅 회로(220)는 버퍼회로(210)로부터 로우의 제어신호(S1)를 인가받으면 외부의 고전압(Vpp)을 이용한 피드백 루프(feedback loop)를 통해 출력단자(D4)의 전압 레벨을 상승시켜 고전압의 블록 선택신호(BLC)를 출력한다. 반면에, 부스팅 회로(220)는 외부 요인에 의해 고전압(Vpp)의 전위가 일시적으로 낮아지는 경우, 출력단자(D4)에 잔류하는 전압이 고전압(Vpp)이 인가되는 단자로 역류하는 것을 방지한다.
구체적으로, 부스팅 회로(220)는 제2 스위치(P01), 차단 스위치(N03) 및 제1 스위치(N04)로 이루어진다.
제2 스위치(P01)는 버퍼회로(210)로부터 출력되는 제어신호(S1)에 따라 동작하여 제1 노드(D1)와 제2 노드(D2)를 연결하는 고전압 PMOS 트랜지스터로 이루어진다. 차단 스위치(N03)는 게이트에 고전압(Vpp)이 인가되며, 제2 노드(D2)와 출력단자 사이에 연결된 NMOS 트랜지스터로 이루어진다. 특히, 전원이 오프(off)되거나, 기타 외부 요인에 의해 고전압(Vpp)의 전위가 일시적으로 낮아지는 경우, 차단 스위치(N03)는 턴오프(turn off)된다. 제1 스위치(N04)는 고전압(Vpp)이 인가되는 단자와 제1 노드(D1) 사이에 연결되고, 출력단자(D4)의 전위에 응답하여 동작하는 네거티브 NMOS 트랜지스터로 이루어진다. 네거티브 NMOS 트랜지스터는 문턱전압이 네거티브(-)인 트랜지스터로 이루어진다. 예를 들어, 네거티브 NMOS 트랜지스터의 문턱전압이 -2.8V인 경우, 네거티브 NMOS 트랜지스터의 게이트에 -2.8V보다 높은 전압이 인가되면 네거티브 NMOS 트랜지스터에 채널이 형성된다. 따라서, 게이트에 0V의 전압이 인가되더라도 네거티브 NMOS 트랜지스터는 턴 온 된다. 또한, 제1 스위치(N04)는 출력단자(D4)에 인가되는 전압이 상승할수록 제1 노드(D1)로 점차 높은 전압을 전달하므로, 부스팅 회로(220)의 피드백 루프를 형성할 수 있다.
디스차지 회로(N01)는 입력신호(INPUT)가 하이(high) 일 때 부스팅 회로(220)의 출력단인 출력단자(D4)를 더욱 효과적으로 디스차지하기 위하여 제3 노드(D3)와 접지단자(Vss) 사이에 연결하며, NMOS 트랜지스터로 구현될 수 있다.
초기전압 설정 회로(N02)는 고전압 스위치 회로가 활성화될 때, 출력단자(D4)의 전압 레벨을 설정하기 위해 동작하며, 제3 노드(D3) 및 출력단자(D4) 사이에 연결된다. 또한, 출력단자(D4)에 인가되는 전압 레벨이 급격히 증가할 경우, 증가된 전압이 버퍼회로(210)로 전달되어 버퍼회로(210)가 손상되는 것을 방지하기도 한다. 이때, 제3 노드(D3)는 제1 인버터(I1)와 제2 인버터(I2) 사이의 노드가 된다. 초기전압 설정 회로(N02)는 동작신호(OP)에 따라 동작하는 네거티브 NMOS 트랜지스터로 구현될 수 있다. 동작신호(OP)는 고전압 스위치 회로가 활성화 상태인 경우에는 항상 하이(high)가 되고, 비활성 상태인 경우에는 항상 로우(low)가 된다. 하지만, 초기전압 설정 회로(N02)가 네거티브 NMOS 트랜지스터로 구현되므로, 동작신호(OP)가 네거티브(-)의 문턱전압 레벨까지 낮아지기 전까지 초기전압 설정 회로(N02)는 항상 턴 온 되어 있다.
상술한 구성을 참조하여, 고전압 스위치 회로(200)의 동작을 설명하면 다음과 같다.
고전압 스위치 회로(200)가 활성화된 경우의 동작은 다음과 같다.
고전압 스위치 회로(200)가 활성화된 경우, 입력신호(INPUT)는 로우(low)가 되며, 버퍼회로(210)는 로우의 제어신호(S1)를 출력한다. 이때, 디스차지 회로(N01)의 게이트에도 로우의 입력신호(INPUT)가 인가되므로, 디스차지 회로(N01)는 턴 오프된다. 제1 인버터(I1)로 인해 제3 노드(D3)에는 하이(high)의 전압이 인가된다.
초기전압 설정 회로(N02)는 동작신호(OP)가 하이일때 턴온 되며, 이에 따라 제3 노드(D3)와 출력단자(D4)가 연결된다. 이때, 동작신호(OP)의 레벨을 높일수록 출력단자(D4)의 초기전압 레벨도 높아진다. 즉, 동작신호(OP)의 레벨에 따라 출력단자(D4)의 초기전압이 결정된다.
입력신호(INPUT)가 로우이면 버퍼회로(210)의 제어신호(S1)도 로우가 되므로, 제2 스위치(P01)는 턴 온 된다. 이로써, 제1 노드(D1)와 제2 노드(D2)가 연결된다. 제1 스위치(N04)는 상기 초기전압이 설정된 출력단자(D4)의 전압 레벨에 따라 턴 온 되어 제1 노드(D1)의 전압 레벨을 상승시킨다. 제2 스위치(P01) 및 차단 스위치(N03)가 모두 턴 온 되어 있으므로, 피드백 루프가 형성된다. 따라서, 출력단자(D4)의 전압 레벨이 점차 높아지게 되므로, 부스팅 회로(220)는 고전압의 블록 선택신호(BLC)를 출력할 수 있다.
특히, 차단 스위치(N03)는, 고전압 스위치 회로(200)가 활성화된 상태에서, 전원이 오프(off)되거나 외부 요인에 의해 고전압(Vpp)의 레벨이 일시적으로 낮아지는 경우, 출력노드(D4)와 제2 노드(D2)를 전기적으로 차단시키는 기능을 한다. 구체적으로, 차단 스위치(N03)는 고전압(Vpp)의 전위에 따라 턴온 또는 턴오프된다. 따라서, 상술한 바와 같이 고전압(Vpp)의 전위가 일시적으로 낮아지면, 차단 스위치(N03)가 턴오프되기 때문에 출력단자(D4)의 전압이 제2 노드(D2) 및 제1 노드(D1)를 통해 고전압(Vpp)이 인가되는 단자로 역류하는 전류패스(current path)를 차단시킬 수 있다.
고전압 스위치 회로(200)가 비활성화된 경우의 동작은 다음과 같다.
고전압 스위치 회로(200)가 비활성화된 경우, 입력신호(INPUT)는 하이(high)가 되고, 이에 따라 버퍼회로(210)는 하이의 제어신호(S1)를 출력한다. 이때, 디스차지 회로(N01)의 게이트에도 하이의 입력신호(INPUT)가 인가되므로, 디스차지 회로(N01)가 턴 온 되고, 이에 따라, 제3 노드(D3)가 디스차지 된다.
초기전압 설정 회로(N02)는 네거티브 NMOS 트랜지스터로 구현되므로, 동작신호(OP)가 로우로 바뀌더라도 턴 온 상태를 유지할 수 있다. 이에 따라, 디스차지된 제3 노드(D3)와 출력단자(D4)가 연결되므로, 출력단자(D4)도 디스차지된다.
입력신호(INPUT)가 하이 이므로, 버퍼회로(210)의 제어신호(S1)도 하이(high)가 된다. 따라서, 제2 스위치(P01)는 턴 오프 되는 것이 바람직하다. 이때, 제2 스위치(P01)의 게이트에 인가되는 제어신호(S1)는 내부전압(예컨데, Vcc)에 따라 결정된다.
도 3은 본 발명의 다른 실시 예에 따른 고전압 스위치 회로를 설명하기 위한 회로도이다.
도 3을 참조하면, 고전압 스위치 회로(200)는 버퍼회로(210), 부스팅 회로(220), 디스차지 회로(N01) 및 초기전압 설정 회로(N02)를 포함한다.
버퍼회로(210)는 입력신호(INPUT)를 버퍼링하는 제1 및 제2 인버터들(I1 및 I2)로 이루어진다. 제1 및 제2 인버터들(I1 및 I2)은 서로 직렬로 연결된다.
부스팅 회로(220)는 버퍼회로(210)로부터 하이의 제어신호(S1)를 인가받으면 외부의 고전압(Vpp)을 이용한 피드백 루프(feedback loop)를 통해 출력단자(D4)의 전압 레벨을 상승시켜 고전압의 블록 선택신호(BLC)를 출력한다. 반면에, 부스팅 회로(220)는 버퍼회로(210)로부터 로우의 제어신호(S1)를 인가받으면 피드백 루프(feedback loop)가 이루어지지 않아 출력단자(D4)가 플로팅 상태가 되는 비활성 상태가 된다.
구체적으로, 부스팅 회로(220)는 버퍼회로(210)의 제어신호(S1)에 따라 동작하여 제1 노드(D1)와 제2 노드(D2)를 연결하는 제2 스위치(P01)와, 고전압(Vpp)을 인가받아 제2 노드(D2)의 전압을 출력단자(D4)로 전달하는 차단 스위치(N03)와, 출력단자(D4)에 인가된 전압이 증가할수록 제1 노드(D1)로 점차 높은 전압을 전달하기 위하여 고전압(Vpp) 단자와 제1 노드(D1) 사이에 연결된 제1 스위치(N04)로 이루어진다.
제2 스위치(P01)는 버퍼회로(210)의 제어신호(S1)에 따라 동작하는 고전압 PMOS 트랜지스터로 구현될 수 있다. 차단 스위치(N03)는 제2 노드(D2)의 전압에 따라 동작하는 고전압 NMOS 트랜지스터로 구현될 수 있다. 제1 스위치(N04)는 출력단자(D4)의 전압에 따라 동작하는 네거티브 NMOS 트랜지스터로 구현될 수 있다. 네거티브 NMOS 트랜지스터는 문턱전압이 네거티브(-)인 트랜지스터로 이루어진다. 예를 들어, 네거티브 NMOS 트랜지스터의 문턱전압이 -2.8V인 경우, 네거티브 NMOS 트랜지스터의 게이트에 -2.8V보다 높은 전압이 인가되면 네거티브 NMOS 트랜지스터에 채널이 형성된다. 따라서, 게이트에 0V의 전압이 인가되더라도 네거티브 NMOS 트랜지스터는 턴 온 된다.
디스차지 회로(N01)는 입력신호(INPUT)가 하이(high) 일 때 부스팅 회로(220)의 출력단인 출력단자(D4)를 더욱 효과적으로 디스차지하기 위하여 제3 노드(D3)와 접지단자(Vss) 사이에 연결하며, NMOS 트랜지스터로 구현될 수 있다.
초기전압 설정 회로(N02)는 고전압 스위치 회로가 활성활 될 때, 출력단자(D4)의 전압 레벨을 설정하기 위해 제3 노드(D3) 및 출력단자(D4) 사이에 연결한다. 또한, 출력단자(D4)에 인가되는 전압 레벨이 급격히 증가할 경우, 증가된 전압이 버퍼회로(210)로 전달되어 버퍼회로(210)가 손상되는 것을 방지하기도 한다. 이때, 제3 노드(D3)는 제1 인버터(I1)와 제2 인버터(I2) 사이의 노드가 된다. 초기전압 설정 회로(N02)는 동작신호(OP)에 따라 동작하는 네거티브 NMOS 트랜지스터로 구현될 수 있다. 동작신호(OP)는 고전압 스위치 회로가 활성화 상태인 경우에는 항상 하이(high)가 되고, 비활성 상태인 경우에는 항상 로우(low)가 된다. 하지만, 초기전압 설정 회로(N02)가 네거티브 NMOS 트랜지스터로 구현되므로, 동작신호(OP)가 네거티브(-)의 문턱전압 레벨까지 낮아지기 전까지 초기전압 설정 회로(N02)는 항상 턴 온 되어 있다.
상술한 구성을 참조하여, 고전압 스위치 회로(200)의 동작을 설명하면 다음과 같다.
고전압 스위치 회로(200)가 활성화된 경우의 동작은 다음과 같다.
고전압 스위치 회로(200)가 활성화된 경우, 입력신호(INPUT)는 로우(low)가 되고, 이에 따라 버퍼회로(210)로부터 로우의 제어신호(S1)가 출력된다. 이때, 디스차지 회로(N01)의 게이트에도 로우의 입력신호(INPUT)가 인가되므로, 디스차지 회로(N01)는 턴 오프된다. 제1 인버터(I1)로 인해 제3 노드(D3)에는 하이(high)의 전압이 인가된다.
초기전압 설정 회로(N02)는 동작신호(OP)가 하이 이므로 턴 온 되어 있고, 이에 따라 제3 노드(D3)와 출력단자(D4)가 연결된다. 이때, 동작신호(OP)의 레벨을 높일수록 출력단자(D4)의 초기전압 레벨도 높아진다. 즉, 동작신호(OP)의 레벨에 따라 출력단자(D4)의 초기전압이 결정된다.
입력신호(INPUT)가 로우이면 버퍼회로(210)의 제어신호(S1)도 로우가 되므로, 제2 스위치(P01)는 턴 온 된다. 이로써, 제1 노드(D1)와 제2 노드(D2)가 연결된다. 제1 스위치(N04)는 상기 초기전압이 설정된 출력단자(D4)의 전압 레벨에 따라 턴 온 되어 제1 노드(D1)의 전압 레벨을 상승시킨다. 제2 스위치(P01) 및 차단 스위치(N03)가 모두 턴 온 되어 있으므로, 피드백 루프가 형성된다. 따라서, 출력단자(D4)의 전압 레벨이 점차 높아지게 되므로, 부스팅 회로(220)는 고전압의 블록 선택신호(BLC)를 출력할 수 있다.
고전압 스위치 회로(200)가 비활성화된 경우의 동작은 다음과 같다.
고전압 스위치 회로(200)가 비활성화된 경우, 입력신호(INPUT)는 하이(high)가 되고, 이에 따라 버퍼회로(210)는 하이의 제어신호(S1)를 출력한다. 이때, 디스차지 회로(N01)의 게이트에도 하이의 입력신호(INPUT)가 인가되므로, 디스차지 회로(N01)가 턴 온 되고, 이에 따라, 제3 노드(D3)가 디스차지 된다.
초기전압 설정 회로(N02)는 네거티브 NMOS 트랜지스터로 구현되므로, 동작신호(OP)가 로우로 바뀌더라도 턴 온 상태를 유지할 수 있다. 이에 따라, 디스차지된 제3 노드(D3)와 출력단자(D4)가 연결되므로, 출력단자(D4)도 디스차지된다.
입력신호(INPUT)가 하이 이므로, 버퍼회로(210)의 제어신호(S1)도 하이(high)가 된다. 따라서, 제2 스위치(P01)는 턴 오프 되는 것이 바람직하다. 이때, 제2 스위치(P01)의 게이트에 인가되는 제어신호(S1)는 내부전압(예컨데, Vcc)에 따라 결정된다.
한편, 내부전압이 하이 레벨을 유지하지 못하여 저전압 상태가 될 경우, 버퍼회로(210)의 제어신호(S1) 또한 레벨이 낮아지게 되고, 이로 인해 제2 스위치(P01)가 턴 온 될 수 있다. 구체적으로 설명하면, 제1 스위치(N04)로 인해, 제2 스위치(P01)의 드레인과 연결된 제1 노드(D1)에는 일정 전압이 인가되어 있다. 예를 들면, 제1 스위치(N04)의 문턱전압은 -2.8V이고, 제2 스위치(P01)의 문턱전압은 0.8V이라고 가정한다. 제1 스위치(N04)의 게이트에 0V의 전압이 인가될 경우, 제1 노드(D1)에는 2.8V의 전압이 인가된다. 이때, 제어신호(S1)의 전압 레벨이 낮아져서 2.3V가 되면, 제2 스위치(P01)가 턴 온 되어 제2 노드(D2)에는 0.5V의 전압이 인가된다. 제2 노드(D2)의 전압이 0.5V 인 경우에는 차단 스위치(N03)가 턴 온 되지 못하므로 제2 노드(D2)의 전압이 출력단자(D4)로 전달되지 못한다. 따라서, 출력단자(D4)의 전압 레벨은 0V를 유지하게 된다. 이에 따라, 제1 스위치(N04)의 턴 온 전압이 높아지지 않으므로 제1 및 제2 노드(D1 및 D2)의 전압 레벨 또한 더 높아지지 않는다. 따라서, 부스팅 회로(220)에서 피드백 루프가 형성되지 않으므로, 고전압 스위치 회로(200)는 로우 레벨의 블록 선택신호(BLC)를 정상적으로 출력할 수 있다.
상술한 바와 같이, 내부전압의 레벨이 낮아져 제2 스위치(P01)가 턴 온 되더라도, 상술한 차단 스위치(N03)가 부스팅 회로(220)의 피드백 루프 형성을 차단시키므로, 내부전압의 레벨이 낮아지더라도, 부스팅 회로(220)의 피드백 루프가 형성되는 것을 방지하면서 블럭 선택신호(BLC)가 인가되는 출력단자(D4)를 디스차지할 수 있으므로, 로우 레벨의 블록 선택신호(BLC)를 정상적으로 출력할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
100: 제어부 200: 고전압 스위치 회로
210: 버퍼회로 220: 부스팅 회로
300: 블록 스위치 400: 메모리 셀 어레이
N01: 디스차지 회로 N02: 초기전압 설정 회로
N03: 차단 스위치 N04: 제1 스위치
P01: 제2 스위치

Claims (18)

  1. 입력신호에 따라 제어신호를 출력하는 버퍼회로; 및
    상기 제어신호에 따라 피드백 동작을 수행하여 출력단자에 블록 선택신호를 출력하되, 상기 제어신호가 하이 레벨에서 저전압 상태로 낮아지더라도 상기 피드백 동작을 방지하는 부스팅 회로를 포함하는 반도체 장치의 고전압 스위치 회로.
  2. 제1항에 있어서, 상기 버퍼회로는,
    상기 입력신호를 반전시켜 초기신호를 출력하는 제1 인버터; 및
    상기 초기신호를 반전시켜 상기 제어신호를 출력하는 제2 인버터를 포함하는 반도체 장치의 고전압 스위치 회로.
  3. 제1항에 있어서, 상기 부스팅 회로는,
    상기 제어신호에 따라 제1 노드와 제2 노드를 연결하는 제2 스위치;
    상기 제2 노드의 전위에 따라 상기 제2 노드의 전위를 상기 출력단자로 전달하기 위한 차단 스위치; 및
    상기 출력단자의 전위에 따라 동작하고, 고전압 단자와 상기 제1 노드 사이에 연결되어 상기 제1 노드에 점차 높은 전압을 전달하는 제1 스위치를 포함하는 반도체 장치의 고전압 스위치 회로.
  4. 제3항에 있어서,
    상기 제2 스위치는 고전압 PMOS 트랜지스터로 이루어진 반도체 장치의 고전압 스위치 회로.
  5. 제3항에 있어서,
    상기 차단 스위치는 다이오드 또는 NMOS 트랜지스터로 이루어진 반도체 장치의 고전압 스위치 회로.
  6. 제5항에 있어서,
    상기 차단 스위치가 상기 NMOS 트랜지스터로 이루어진 경우, 상기 NMOS 트랜지스터는 고전압에 응답하여 동작하는 반도체 장치의 고전압 스위치 회로.
  7. 제5항에 있어서,
    상기 제1 스위치는 네거티브 NMOS 트랜지스터로 이루어진 반도체 장치의 고전압 스위치 회로.
  8. 제1항에 있어서,
    상기 블록 선택신호의 초기값을 결정하는 초기전압 설정 회로; 및
    상기 입력신호에 응답하여 상기 부스팅 회로의 출력단자를 디스차지하는 디스차지 회로를 더 포함하는 반도체 장치의 고전압 스위치 회로.
  9. 제8항에 있어서, 상기 초기전압 설정 회로는,
    동작신호에 따라 동작하며, 상기 버퍼회로와 상기 출력단자 사이에 연결된 네거티브 NMOS 트랜지스터로 이루어진 반도체 장치의 고전압 스위치 회로.
  10. 제9항에 있어서,
    상기 동작신호는 고전압 스위치 회로가 활성화되면 항상 하이 상태를 유지하고, 상기 고전압 스위치 회로가 비활성화되면 항상 로우 상태를 유지하는 반도체 장치의 고전압 스위치 회로.
  11. 제7항 또는 제9항에 있어서,
    상기 네거티브 NMOS 트랜지스터는 게이트가 플로팅 상태이거나, 상기 게이트에 네거티브(-) 문턱전압보다 높은 전압이 인가되면 턴 온 되는 반도체 장치의 고전압 스위치 회로.
  12. 제8항에 있어서,
    상기 디스차지 회로는 상기 초기전압 설정 회로와 접지단자 사이에 연결된 NMOS 트랜지스터로 이루어진 반도체 장치의 고전압 스위치 회로.
  13. 입력신호에 응답하여 초기신호 및 제어신호를 생성하는 버퍼회로;
    상기 초기신호에 응답하여 출력단자의 초기 전압을 설정하기 위한 초기전압 설정 회로;
    상기 출력단자의 전위에 응답하여 고전압을 제1 노드로 전달하는 제1 스위치;
    상기 제어신호에 응답하여 상기 제1 노드의 전위를 제2 노드로 전달하기 위한 제2 스위치;
    상기 고전압의 레벨에 따라 상기 출력단자에 인가된 전압이 상기 제2 노드로 역류하는 것을 차단하기 위한 차단 스위치; 및
    상기 입력신호에 응답하여 상기 초기전압 설정회로를 경유해 상기 출력단자를 디스차지하기 위한 디스차지 회로를 포함하는 반도체 장치의 고전압 스위치 회로.
  14. 제13항에 있어서,
    상기 제2 스위치는 상기 제어신호에 따라 동작하는 고전압 PMOS 트랜지스터로 이루어진 반도체 장치의 고전압 스위치 회로.
  15. 제13항에 있어서,
    상기 차단 스위치는 상기 고전압의 전위가 일시적으로 낮아졌을 때, 상기 출력단자에 인가된 전압이 상기 고전압이 인가되는 단자로 역류하는 것을 방지하는 반도체 장치의 고전압 스위치 회로.
  16. 제13항에 있어서,
    상기 차단 스위치는 상기 고전압에 응답하여 동작하며, 상기 제2 노드와 상기 출력단자 사이에 연결된 NMOS 트랜지스터로 이루어진 반도체 장치의 고전압 스위치 회로.
  17. 제13항에 있어서,
    상기 제1 스위치는 상기 출력단자의 전위에 따라 동작하며, 상기 제1 노드와 고전압단자 사이에 연결된 네거티브 NMOS 트랜지스터로 이루어진 반도체 장치의 고전압 스위치 회로.
  18. 제13항에 있어서,
    상기 디스차지 회로는 상기 초기신호가 인가되는 단자와 접지단자 사이에 연결된 NMOS 트랜지스터로 이루어진 반도체 장치의 고전압 스위치 회로.
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