KR20110078108A - 반도체 장치 - Google Patents

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Abstract

반도체 장치의 테스트 모드 동작 제어에 관한 것으로서, 테스트 모드 진입신호에 응답하여 설정된 테스트 동작을 수행하기 위한 테스트 회로, 및 테스트 모드 진입신호 및 온 다이 터미네이션 오프 제어신호에 응답하여 그 동작이 오프(off)되는 온 다이 터미네이션 회로를 구비하는 반도체 장치를 제공한다.
온 다이 터미네이션, 번인 테스트, TDBI

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 장치의 테스트 모드 동작 제어에 관한 것이다.
일반적으로 200 MHz 이상의 동작 주파수를 가지는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)은 신호 전달 과정에서의 왜곡을 방지하기 위해 DRAM 내에 장착되는 온 다이 터미네이션(On Die Termination; 이하, ODT라 함) 장치를 사용한다.
그리고, 상기의 DDR SDRAM을 포함한 일반적인 반도체 장치는 제조된 후(FAB out), 제품의 신뢰성을 확보하기 위하여 각종 테스트를 실시한다. 번인 테스트(TDBI)는 상기 테스트중의 하나로서, 반도체 장치의 입력 및 출력 단자들을 테스트 신호 발생회로와 연결하여 정상 동작조건 보다 높은 온도, 전압 및 전류등으로 스트레스를 인가하여 반도체 장치의 수명 및 결합 발생 여부를 체크하는 테스트이다.
한편, 이와 같은 번인 테스트(TDBI)를 정상적으로 수행하기 위해서는 반도체 장치 내부에 포함되어 있는 온 다이 터미네이션(ODT) 장치가 오프(off)된 것과 같은 상태가 되어야 한다.
따라서, 종래기술에서는 번인 테스트(TDIB)를 수행하기 위해 온 다이 터미네이션(ODT) 회로를 오프(off) 시키는 방법으로 다음과 같은 두 가지 방법이 제시될 수 있었다.
도 1 내지 도 3은 종래기술에 따라 번인 테스트(TDIB)를 수행하기 위해 온 다이 터미네이션(ODT) 회로를 오프(off) 시키는 방법을 설명하기 위해 도시된 도면.
도 1 내지 도 3을 참조하면, 첫 번째 방법은 반도체 장치를 번인 테스트(TDBI) 하기 위한 테스트 장비에 적용될 수 있는 방법이다.
먼저, 반도체 장치에 포함된 온 다이 터미네이션(ODT) 회로(40)의 경우 반도체 장치의 ZQ핀을 통해 판단되는 외부장치의 저항 값을 감지하여 온 다이 터미네이션(ODT) 회로(40)의 저항 레벨을 결정하게 된다.
이때, 반도체 장치의 ZQ핀을 통해 판단되는 외부장치의 저항 값이 120ohm보다 매우 큰 저항 값 - 무한대(∞)에 가깝다고 표현될 수 있음 - 을 갖게 되면, 온 다이 터미네이션(ODT) 회로(40)에서 최대한으로 조절 가능한 저항 레벨 값을 적용한다고 하여도 그에 맞출 수 없는 상태가 되기 때문에 마치 온 다이 터미네이션(ODT) 회로(40)가 오프(off)된 것과 같은 상태가 될 수 있다.
따라서, 첫 번째 방법을 적용하기 위해서는 도 1에 도시된 것과 같이 반도체 장치의 ZQ핀에 매우 큰 저항 값이 감지되도록 반도체 장치를 번인 테스트(TDBI) 하기 위한 테스트 장비에 ZQ 저항이 물리적으로 포함되어야 한다. 이는 곧 첫 번째 방법을 사용할 때 반도체 장치를 번인 테스트(TDBI) 하기 위한 테스트 장비에 더 많은 비용(cost)이 투자되어야 하는 문제점이 있음을 의미한다.
또한, 첫 번째 방법을 적용하여 번인 테스트(TDBI) 동작을 수행하는 과정에서 반도체 장치의 온 다이 터미네이션(ODT)회로가 오동작하여 ZQ핀에 매우 큰 저항 값이 감지되었는데도 불구하고 온 다이 터미네이션(ODT) 회로(40)의 동작이 오프(off)되지 않을 수 있는 가능성이 존재한다. 이럴 경우 결국 번인 테스트(TDBI) 동작자체가 잘못되어 번인 테스트(TDBI) 실패(fail)를 유발하는 문제점이 있음을 의미한다.
그리고, 두 번째 방법은 반도체 장치 내부에서 직접적으로 온 다이 터미네이션(ODT) 회로(40)를 오프(off) 시키는 방법이다.
먼저, 번인 테스트(TDBI) 동작을 수행되어야 하는 경우 도 2에 도시된 바와 같이 반도체 장치 내부에서는 모드 레지스터 셋(Mode Register Set : MRS, 10)을 통해 설정된 번인 테스트(TDBI) 진입 커맨드(TDBI_IN_CMD)가 디코더(20)에서 어드레스 신호(ADDRESS) 및 소스클록(CLK)에 대응하여 생성되고, 이렇게 생성된 번인 테스트(TDBI) 진입 커맨드(TDBI_IN_CMD)가 반도체 장치 내부의 다른 회로(30)들로 인가되어 번인 테스트(TDBI) 동작을 제어하는 과정을 거치게 된다.
마찬가지로, 온 다이 터미네이션(ODT) 회로(40)를 오프(off)시켜야 하는 경 우에도 도 2에 도시된 바와 같이 반도체 장치 내부에서는 모드 레지스터 셋(Mode Register Set : MRS, 10)을 통해 설정된 온 다이 터미네이션(ODT) 오프(off) 커맨드(ODTOFF_CMD)가 디코더(20)에서 어드레스 신호(ADDRESS) 및 소스클록(CLK)에 대응하여 생성되고, 이렇게 생성된 온 다이 터미네이션(ODT) 오프(off) 커맨드(ODTOFF_CMD)가 온 다이 터미네이션(ODT) 회로(40)로 인가되어 그 동작을 오프(off)시키는 과정을 거치게 된다.
이때, 모드 레지스터 셋(MRS, 10)에 온 다이 터미네이션(ODT) 오프(off) 커맨드(ODTOFF_CMD)와 번인 테스트(TDBI) 진입 커맨드(TDBI_IN_CMD)가 동시에 설정될 수는 있지만, 디코더(20)에서는 한 번에 하나의 커맨드만 디코딩하여 반도체 장치의 내부회로(30) 또는 온 다이 터미네이션(ODT) 회로로 전달할 수 있으므로, 번인 테스트(TDBI) 동작을 수행하는 동작과 온 다이 터미네이션(ODT) 회로(40)를 오프(off)시키는 동작은 한 번에 수행될 수 없다.
즉, 도 3에 도시된 그래프처럼 반도체 장치에서는 소스클록(CLK)이 세 번 토글링하는 동안 첫 번째 및 두 번째 토글링에서는 온 다이 터미네이션(ODT) 회로(40)를 오프(off)시키는 동작이 먼저 수행되고, 세 번째 토글링에서는 번인 테스트(TDBI) 동작을 수행하는 동작이 수행되는 식으로 이루어져야 한다.
따라서, 두 번째 방법을 적용하여 온 다이 터미네이션(ODT) 회로(40)를 오프(off)시키는 동작과 번인 테스트(TDBI) 동작을 수행하는 동작이 따로따로 수행되게 되면, 도 3에 도시된 그래프처럼 그만큼 더 오랜 시간동안 번인 테스트(TDBI)를 수행해야 하는 문제점이 있다.
이때, 두 번째 방법이 반도체 장치 한 개에 적용되어 번인 테스트(TDBI)를 수행한다면 바로 번인 테스트(TDBI)를 수행하는 것에 비해 겨우 소스클록(CLK)이 두 번 토글링하는 시간이 더 필요할 뿐이지만 번인 테스트(TDBI)를 수행해야 하는 반도체 장치의 개수가 어마어마하게 많다는 것을 생각하면 그 조그마한 시간도 전체적인 테스트 공정에서는 엄청나게 긴 시간이 될 수 있다.
본 발명은 전술한 종래기술에 문제점을 해결하기 위해 제안된 것으로서, 번 인 테스트 동작 진입 커맨드가 생성되는 것에 응답하여 번인 테스트 동작과 온 다이 터미네이션 오프 동작이 동시에 이루어 질 수 있는 반도체 장치를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 테스트 모드 진입신호에 응답하여 설정된 테스트 동작을 수행하기 위한 테스트 회로; 및 상기 테스트 모드 진입신호 및 온 다이 터미네이션 오프 제어신호에 응답하여 그 동작이 오프(off)되는 온 다이 터미네이션 회로를 구비하는 반도체 장치를 제공한다.
전술한 본 발명은 번 인 테스트 동작 진입 커맨드가 생성되는 것에 응답하여 생성되는 번 인 테스트 동작 제어신호가 번 인 테스트 동작을 수행하기 위한 내부회로의 동작과 온 다이 터미네이션 회로의 동작을 동시에 제어할 수 있도록 함으로써 번인 테스트 동작과 온 다이 터미네이션 오프 동작이 동시에 이루어 질 수 있도록 하는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 4는 본 발명의 실시예에 따른 반도체 장치에서 번인 테스트(TDIB)를 수행하기 위해 온 다이 터미네이션(ODT) 회로를 오프(off) 시키는 방법을 설명하기 위해 도시한 회로도이다.
먼저, 도 4를 참조하면, 본 발명의 실시예에 따른 반도체 장치에는, 번인 테스트 모드 진입신호(TDBI_IN_CMD)에 응답하여 설정된 번인 테스트 동작을 수행하기 위한 번인 테스트 회로(400), 및 번인 테스트 모드 진입신호(TDBI_IN_CMD) 및 온 다이 터미네이션 오프 제어신호(ODTOFF_CMD)에 응답하여 그 동작이 오프(off)되는 온 다이 터미네이션 회로(420)를 구비한다. 또한, 번인 테스트 모드 진입신호(TDBI_IN_CMD)와 온 다이 터미네이션 오프 제어신호(ODTOFF_CMD)의 활성화조건이 설정되어 있는 모드 레지스터 셋(Mode Register Set : MRS, 450)과, 어드레스 신호(ADDRESS)와 소스클록(CLK) 및 모드 레지스터 셋(MRS, 450)으로부터 인가되는 신호(MRS)에 응답하여 번인 테스트 모드 진입신호(TDBI_IN_CMD)와 온 다이 터미네이션 오프 제어신호(ODTOFF_CMD)를 각각 생성하기 위한 디코더(460)을 더 구비한다.
이때, 온 다이 터미네이션 회로(420)는, 번인 테스트 모드 진입신호(TDBI_IN_CMD)와 온 다이 터미네이션 오프 제어신호(ODTOFF_CMD) 중 어느 하나의 신호가 활성화되는 것에 응답하여 그 동작이 오프(off)된다. 따라서, 번인 테스트 모드 진입신호(TDBI_IN_CMD)와 온 다이 터미네이션 오프 제어신호(ODTOFF_CMD)가 모두 비활성화되는 것에 응답하여 그 동작이 오프(off)되지 않는다.
그리고, 온 다이 터미네이션 회로(420)를 좀 더 상세히 살펴보면, 번인 테스트 모드 진입신호(TDBI_IN_CMD) 및 온 다이 터미네이션 오프 제어신호(ODTOFF_CMD)에 응답하여 테스트 동작 제어신호(TDBI_CON)를 생성하기 위한 번인 테스트 동작 제어신호 생성부(422), 및 번인 테스트 동작 제어신호(TDBI_CON)에 응답하여 그 동작이 오프(off)되는 온 다이 터미네이션 동작부(424)를 구비한다.
여기서, 번인 테스트 동작 제어신호 생성부(422)의 동작은, 번인 테스트 모드 진입신호(TDBI_IN_CMD)가 활성화되는 경우, 온 다이 터미네이션 오프 제어신호(ODTOFF_CMD)의 활성화 여부와 상관없이 번인 테스트 동작 제어신호(TDBI_CON)를 활성화시킨다. 또한, 온 다이 터미네이션 오프 제어신호(ODTOFF_CMD)가 활성화되는 경우, 번인 테스트 모드 진입신호(TDBI_IN_CMD)의 활성화 여부와 상관없이 번인 테스트 동작 제어신호(TDBI_CON)를 활성화시킨다. 그리고, 온 다이 터미네이션 오프 제어신호(ODTOFF_CMD)와 번인 테스트 모드 진입신호(TDBI_IN_CMD)가 모두 비활성화되는 경우 번인 테스트 동작 제어신호(TDBI_CON)를 비활성화시킨다.
그리고, 번인 테스트 동작 제어신호 생성부(422)의 상세한 회로는, 번인 테스트 모드 진입신호(TDBI_IN_CMD)를 제1 입력단으로 입력받고, 온 다이 터미네이션 오프 제어신호(ODTOFF_CMD)를 제2 입력단으로 입력받아 부정논리합 연산을 수행하기 위한 노아게이트(NOR), 및 노아게이트(NOR)의 출력신호를 입력받아 그 위상을 반전하여 번인 테스트 동작 제어신호(TDBI_CON)로서 출력하기 위한 인버터(INV)를 구비한다.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 반도체 장치에서 번인 테스트(TDIB)를 수행하기 위해 온 다이 터미네이션(ODT) 회로를 오프(off) 시키는 방법을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 5를 참조하면, 본 발명의 실시예에 따른 반도체 장치는, 번인 테스트(TDBI) 동작을 수행되어야 하는 경우 모드 레지스터 셋(MRS, 450)을 통해 설정된 번인 테스트 모드 진입신호(TDBI_IN_CMD)가 디코더(460)에서 어드레스 신호(ADDRESS) 및 소스클록(CLK)에 대응하여 활성화되고, 동시에 온 다이 터미네이션 오프 제어신호(ODTOFF_CMD)가 활성화되지 않았음에도 불구하고 활성화된 번인 테스트 모드 진입신호(TDBI_IN_CMD)에 응답하여 번인 테스트 동작 제어신호(TDBI_CON)가 활성화된다.
이때, 도 4에서 설명한 것과 같이 테스트 모드 진입신호(TDBI_IN_CMD)에 응답하여 번인 테스트 회로(400)가 번인 테스트 동작을 수행하게 되고, 온 다이 터미네이션 회로(420)에 구비된 온 다이 터미네이션 동작부(424)는 번인 테스트 동작 제어신호(TDBI_CON)에 응답하여 그 동작이 오프(off)되므로, 번인 테스트 모드 진입신호(TDBI_IN_CMD)가 활성화되어 번인 테스트 동작을 수행될 때에는 자동으로 온 다이 터미네이션 동작이 오프(off)되는 상태가 된다는 것을 알 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 번인 테스트 모드 진입신호(TDBI_IN_CMD)가 활성화되는 것과 동시에 번인 테스트 동작 제어신호(TDBI_CON)가 활성화될 수 있도록 함으로써,
번인 테스트 회로(400)가 번인 테스트 모드 진입신호(TDBI_IN_CMD)에 응답하여 그 동작이 수행될 때, 자동으로 온 다이 터미네이션 동작부(424)가 번인 테스트 동작 제어신호(TDBI_CON)에 응답하여 그 동작이 오프(off)된 상태가 되도록 할 수 있다.
이로 인해, 최소의 시간안에 온 다이 터미네이션 동작을 오프(off) 시킨 상태에서 반도체 장치가 번인 테스트 동작을 수행하도록 할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 테스트 동작이 번인 테스트 동작에 한정되어 설명되지만, 본 발명의 실시예에는 번인 테스트 동작뿐만 아니라 온 다이 터미네이션 회로를 오프(off)한 상태에서 진입하여야 하는 모든 테스트 동작을 수행할 때에 적용될 수 있을 것이다.
또한, 예시한 논리 게이트는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 내지 도 3은 종래기술에 따라 번인 테스트(TDIB)를 수행하기 위해 온 다이 터미네이션(ODT) 회로를 오프(off) 시키는 방법을 설명하기 위해 도시된 도면.
도 4는 본 발명의 실시예에 따른 반도체 장치에서 번인 테스트(TDIB)를 수행하기 위해 온 다이 터미네이션(ODT) 회로를 오프(off) 시키는 방법을 설명하기 위해 도시한 회로도이다.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 반도체 장치에서 번인 테스트(TDIB)를 수행하기 위해 온 다이 터미네이션(ODT) 회로를 오프(off) 시키는 방법을 설명하기 위해 도시한 타이밍 다이어그램이다.
*도면의 주요부분에 대한 부호의 설명
10, 450 : 모드 레지스터 셋(MRS) 20, 460 : 디코더
30 : 내부회로 400 : 번인 테스트 회로
422 : 번인 테스트 동작 제어신호 생성부
424 : 온 다이 터미네이션 동작부
40, 420 : 온 다이 터미네이션 회로

Claims (6)

  1. 테스트 모드 진입신호에 응답하여 설정된 테스트 동작을 수행하기 위한 테스트 회로; 및
    상기 테스트 모드 진입신호 및 온 다이 터미네이션 오프 제어신호에 응답하여 그 동작이 오프(off)되는 온 다이 터미네이션 회로
    를 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 온 다이 터미네이션 회로는,
    상기 테스트 모드 진입신호와 상기 온 다이 터미네이션 오프 제어신호 중 어느 하나의 신호가 활성화되는 것에 응답하여 그 동작이 오프(off)되는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 온 다이 터미네이션 회로는,
    상기 테스트 모드 진입신호와 상기 온 다이 터미네이션 오프 제어신호가 모두 비활성화되는 것에 응답하여 그 동작이 오프(off)되지 않는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 온 다이 터미네이션 회로는,
    테스트 모드 진입신호 및 온 다이 터미네이션 오프 제어신호에 응답하여 테스트 동작 제어신호를 생성하기 위한 테스트 동작 제어신호 생성부; 및
    상기 테스트 동작 제어신호에 응답하여 그 동작이 오프(off)되는 온 다이 터미네이션 동작부
    를 구비하는 반도체 장치.
  5. 제4항에 있어서,
    상기 테스트 동작 제어신호 생성부는,
    상기 테스트 모드 진입신호가 활성화되는 경우, 상기 온 다이 터미네이션 오프 제어신호의 활성화 여부와 상관없이 상기 테스트 동작 제어신호를 활성화시키고,
    상기 온 다이 터미네이션 오프 제어신호가 활성화되는 경우, 상기 테스트 모드 진입신호의 활성화 여부와 상관없이 상기 테스트 동작 제어신호를 활성화시키며,
    상기 온 다이 터미네이션 오프 제어신호와 상기 테스트 모드 진입신호가 모두 비활성화되는 경우 상기 테스트 동작 제어신호를 비활성화시키는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 테스트 동작 제어신호 생성부는,
    상기 테스트 모드 진입신호를 제1 입력단으로 입력받고, 상기 온 다이 터미네이션 오프 제어신호를 제2 입력단으로 입력받아 부정논리합 연산을 수행하기 위한 노아게이트; 및
    상기 노아게이트의 출력신호를 입력받아 그 위상을 반전하여 상기 테스트 동작 제어신호로서 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 반도체 장치.
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