KR20110070207A - 임베디드 플래시 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명은 게이트의 손상을 방지할 수 있는 임베디드 플래시 메모리 소자의 제조방법에 관한 것으로,
본 발명에 따른 임베디드 플래시 메모리 소자의 제조방법은 반도체 기판 상에 제 1 산화막, 질화막, 제 2 산화막 및 제 1 폴리실리콘으로 이루어지는 다수의 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴을 포함한 반도체 기판 전면에 제 3 산화막을 형성하는 단계와, 상기 제 3 산화막 전면에 제 2 폴리실리콘을 형성하고, 전면식각 공정을 수행하는 단계와, 상기 반도체 기판의 디플레이션 영역에 형성된 제 2 폴리실리콘을 CDE(Chemical Downstream Etch) 장치를 이용하여 선택적으로 제거하는 단계를 포함하는 것을 특징으로 한다.
CDE, 디플레이션 영역

Description

임베디드 플래시 메모리 소자의 제조방법{Method Manufactruing of Embedded Flash Memory Device}
본 발명은 플래시 메모리 소자에 관한 것으로, 특히, 게이트의 손상을 방지할 수 있는 임베디드 플래시 메모리 소자의 제조방법에 관한 것이다.
플래쉬 메모리 장치는 전원이 공급되지 않더라도 메모리 셀에 저장되어 있는 정보를 유지할 뿐만 아니라, 회로기판(Circuit board)에 장착되어 있는 상태로 고속의 전기적 소거가 가능한 비휘발성 메모리 장치이다.
전자적 고쳐 쓰기가 가능한 비휘발성 메모리를 EEPROM(Electrically Erasable Programmable ROM)이라 부르고 있는데, 플로팅 게이트(floating gate)형 셀을 사용하는 구조가 그동안 널리 이용되었다.
최근 고집적화가 급속히 진행됨에 따라, 종래의 플로팅 게이트형 셀의 축소가 매우 절실하게 요구되고 있지만, 프로그램/소거시 높은 전압이 요구되고 터널 정의 등 공정상의 마진 확보가 어렵기 때문에 더 이상의 축소는 거의 불가능하다.이러한 이유로 플로팅 게이트형 셀을 대체할 비휘발성 메모리소자로서 SONOS, FeRAM, SET, NROM 등 다방면의 연구가 진행 중에 있으며, 그 중 SONOS 셀이 가장 주목받고 있다.
이와 같은 일반적인 임베디드 SONOS 소자는 구동방식에 따라 다양한 형태의 메모리 셀을 가질 수 있다. 이중 제 1 폴리 게이트와 제 1 폴리 게이트의 측벽에 스페이서의 형태로 형성되는 제 2 폴리 게이트를 가지는 메모리 셀 형태에서는 디플레이션(depletion) 영역이 될 부분을 선택적으로 제거하는 공정이 포함되는 데, 이와 같은 선택적 제거 공정 중 게이트가 손상될 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은 게이트의 손상을 방지할 수 있는 임베디드 플래시 메모리 소자의 제조방법을 제공하는 데 그 목적이 있다.
본 발명에 따른 임베디드 플래시 메모리 소자의 제조방법은 반도체 기판 상에 제 1 산화막, 질화막, 제 2 산화막 및 제 1 폴리실리콘으로 이루어지는 다수의 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴을 포함한 반도체 기판 전면에 제 3 산화막을 형성하는 단계와, 상기 제 3 산화막 전면에 제 2 폴리실리콘을 형성하고, 전면식각 공정을 수행하는 단계와, 상기 반도체 기판의 디플레이션 영역에 형성된 제 2 폴리실리콘을 CDE(Chemical Downstream Etch) 장치를 이용하여 선택적으로 제거하는 단계를 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 임베디드 플래시 메모리 소자의 제조방법은 이온 충격을 이용하지 않고 높은 선택비를 구현할 수 있는 CDE 장치를 이용함으로써 노출된 게이트 패턴 상부에 셀렉트 게이트 산화막의 손상 없이 디플레이션 영역의 폴리실리콘을 선택적으로 제거할 수 있다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는않는다.
그리고 본 발명에서 사용되는 용어는 가능한 한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재하였으므로, 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미로서 본 발명을 파악하여야 함을 밝혀두고자 한다.
이하, 첨부된 도면을 참고하여 본 발명의 실시 예에 따른 플래시 메모리 소자의 제조방법에 관하여 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명에 따른 임베디드 플래시 메모리 소자의 제조 공정을 도시한 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(100)에 액티브 영역과 소자분 리영역을 정의하기 위한 소자분리막(120)을 형성하고, 이온주입 공정으로 반도체 기판(100)의 액티브 영역에 웰(Well)(미도시)을 형성한다.
이후, 도 1b에 도시된 바와 같이, 반도체 기판(100)의 액티브 영역 상에 터널산화막(140) 및 전하트랩층(160)을 순차적으로 형성한다. 여기서, 터널 산화막(140)은 실리콘옥사이드를 열산화 방식으로 20~80Å의 두께로 형성하거나, Al2O3를 CVD 또는 ALD 방식으로 형성할 수도 있다. 또한, 전하트랩층(160)은 CVD 방식으로 SixNy를 40~100Å의 두께로 형성한다. 그 다음으로, 전하트랩층(160) 상에 실리콘산화막을 이용하여 CVD 방식으로 탑산화막(180)을 형성한다.
그리고, 탑산화막(180) 상에 제 1 폴리실리콘(200)을 형성한 후, 포토리소그래피 공정으로 형성된 포토레지스트 패턴을 마스크로 이용한 RIE를 통해 제 1 폴리실리콘(200)을 선택적으로 식각한다. 그 다음으로, 식각된 제 1 폴리실리콘(200)을 마스크로 습식식각 공정을 실시하여 전하트랩층(160) 및 탑산화막(180)을 식각하여 게이트 패턴을 형성한다.
이어서, 도 1c에 도시된 바와 같이, 게이트 패턴을 포함한 반도체 기판(100) 전면에 CVD 방식으로 산화막을 형성하고 이에 열산화방식을 진행하여 셀렉트 게이트 산화막(260)을 형성한다.
그리고나서, 셀렉트 게이트 산화막(260)을 포함한 반도체 기판(100) 전면에 제 2 폴리실리콘(280)을 증착하고 셀렉트 게이트 산화막(260)이 노출될 때까지 전면식각 공정을 진행한다.
다음으로, 도 1d에 도시된 바와 같이, 포토레지스트를 증착한 후, 노광 및 현상 공정을 통해 디플레이션(depletion) 영역만을 노출시키는 포토레지스트 패턴(300)을 형성한다.
그리고, 포토레지스트 패턴(300)을 마스크로 마이크로웨이브(microwave) 방식의 CDE(Chemical Down-stream Etch) 공정을 통하여 노출된 디플레이션 영역의 제 2 폴리실리콘(280)을 선택적으로 제거한다. 여기서, CDE 조건은 20~30 pa의 압력과 700~800W의 Power를 사용하였고, CF4와 O2 gas는 2~3:1의 비율로 사용하였다.
즉, 일반적인 임베디드 플래시 메모리 소자에서는 포토레지스트 패턴(300)이 게이트 패턴 상에 걸쳐 있기 때문에 포토레지스트 패턴(300)이 없는 게이트 패턴의 영역은 얇은 셀렉트 게이트 산화막(260)만이 하드마스크 역할을 하게 되기에 디플레이션 영역의 제 2 폴리실리콘(280)을 기존의 RIE(Reactive Ion Etch) 장비로 제거할 시에 노출된 게이트 패턴 상의 셀렉트 게이트 산화막(260)은 데미지를 입게 되며, 이로 인해 게이트 패턴 역시 데미지를 입을 수 있다.
하지만, 본 발명에 따른 임베디드 플래시 메모리 소자는 이온 충격을 이용하지 않고 높은 선택비를 구현할 수 있는 CDE 공정을 이용함으로써 노출된 게이트 패턴 상부에 셀렉트 게이트 산화막(260)의 손상 없이 디플레이션 영역의 제 2 폴리실리콘(280)을 선택적으로 제거할 수 있다.
이어서, 도시되진 않았지만, 공지된 후속공정을 실시하여 임베디드 플래시 메모리 소자를 완성한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하 는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1a 내지 도 1d는 본 발명에 따른 임베디드 플래시 메모리 소자의 제조 공정을 도시한 단면도.

Claims (6)

  1. 반도체 기판 상에 제 1 산화막, 질화막, 제 2 산화막 및 제 1 폴리실리콘으로 이루어지는 다수의 게이트 패턴을 형성하는 단계와,
    상기 게이트 패턴을 포함한 반도체 기판 전면에 제 3 산화막을 형성하는 단계와,
    상기 제 3 산화막 전면에 제 2 폴리실리콘을 형성하고, 전면식각 공정을 수행하는 단계와,
    상기 반도체 기판의 디플레이션 영역에 형성된 제 2 폴리실리콘을 CDE(Chemical Downstream Etch) 공정을 통하여 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 임베디드 플래시 메모리 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 전면식각 공정은 상기 제 3 산화막이 노출될때까지 수행하는 것을 특징으로 하는 임베디드 플래시 메모리 소자의 제조방법.
  3. 제 1항에 있어서,
    상기 CDE 공정을 통하여 선택적으로 제거하는 단계는
    CF4와 O2 gas를 2~3:1의 비율로 사용하여 제거하는 것을 특징으로 하는 임베디드 플래시 메모리 소자의 제조방법.
  4. 제 1항에 있어서,
    상기 제 3 산화막은 CVD를 이용하여 형성되는 것을 특징으로 하는 임베디드 플래시 메모리 소자의 제조방법.
  5. 제 1항에 있어서,
    상기 반도체 기판의 디플레이션 영역에 형성된 제 2 폴리실리콘을 CDE(Chemical Downstream Etch) 공정을 통하여 선택적으로 제거하는 단계는
    상기 게이트 패턴 및 제 2 폴리실리콘을 포함한 반도체 기판 상에 디플레이션 영역만을 노출시키는 포토레지스트 패턴을 마스크로 이용하는 것을 특징으로 하는 임베디드 플래시 메모리 소자의 제조방법.
  6. 제 1항에 있어서,
    상기 포토레지스트 패턴은 상기 게이트 패턴에 걸쳐서 게이트 패턴의 일부를 노출시키도록 형성하는 것을 특징으로 하는 임베디드 플래시 메모리 소자의 제조방법.
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