KR20110068797A - 진폭 성분 신호의 지연과 위상 성분 신호의 지연 불일치를 보상하기 위한 지연 부정합 보상 제어 장치 및 방법 - Google Patents

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Abstract

폴라 송신기에서 송신신호의 진폭성분과 위상성분 간 지연을 보상하는 기술에 관한 것으로, 진폭 성분 신호의 진행 경로에서 발생되는 지연(delay) 정보를 획득하는 진폭 경로 지연 획득부, 위상 성분 신호의 진행 경로에서 발생되는 지연(delay) 정보를 획득하는 위상 경로 지연 획득부, 획득되는 진폭 경로 지연(delay)과 위상 경로 지연(delay)의 차를 산출하여 출력하는 지연 제어부 및 지연 제어부로부터 출력되는 지연(delay)의 차에 기초하여 지연 값을 가변하여 지연을 보상하는 가변 지연부를 포함하는 진폭 성분 신호의 지연과 위상 성분 신호의 지연 불일치를 보상하는 지연 부정합 보상 장치에 의해 지연 전 후의 신호를 기억소자의 클럭 신호와 레지스터의 클럭 신호로 이용하여 지연을 카운트하는 비동기 방식을 이용하기 때문에 구성의 복잡도를 줄일 수 있고, 전력 효율을 향상시킬 수 있는 장점이 있다.

Description

진폭 성분 신호의 지연과 위상 성분 신호의 지연 불일치를 보상하기 위한 지연 부정합 보상 제어 장치 및 방법{Apparatus and method for controlling compensation of delay mismatch}
본 발명은 송신 신호의 지연 부정합을 보상하는 기술에 관한 것으로, 특히 폴라 송신기에서 송신신호의 진폭성분과 위상성분 간 지연을 보상하는 기술에 관한 것이다.
본 발명은 지식경제부 사업의 일환으로 수행한 연구로부터 도출된 것이다.[국가관리번호 : 2009-F-046-01, 과제명 : IEEE 802.11 VHT 초고속 무선랜 무선전송 연구]
최근 적은 대역폭에 많은 데이터를 실어 보내는 변조방식의 이용이 증가하는 추세이다. 디지털 신호들을 반송파에 실어 보내기 위해서는 RF 송신단에서는 높은 송신 신호 전력을 필요로 한다. 송신 신호 전력을 높이기 위해서는 전력 증폭기를 비선형 영역에서 동작시키는 것이 유리하지만, 신호의 순수도(integrity)관점에서 이 같은 방식은 결과적으로 신호의 왜곡을 발생시킨다.
신호의 왜곡을 없애기 위해 전력 증폭기를 선형 영역에서 동작시키면, 송신단의 전력 효율을 떨어뜨리기 때문에 시스템의 커버리지가 줄어들게 된다.
이 같은 단점을 극복하기 위해 디지털 신호를 동상(in-phase) 성분과 직교(quadrature) 성분으로 보내지 않고 진폭(amplitude) 성분과 위상(Phase) 성분으로 보내는 폴라 송신기가 이용된다.
본 발명은 이 같은 배경에서 도출된 것으로 폴라 송신기에서 송신신호의 진폭성분신호와 위상성분신호 간 지연(delay) 차이를 보상하기 위한 지연 부정합 보상 장치의 복잡도를 낮추고, 전력 효율을 향상시키는 것을 목적으로 한다.
상기 기술적 과제는 진폭 성분 신호의 진행 경로에서 발생되는 지연(delay) 정보를 획득하는 진폭 경로 지연 획득부, 위상 성분 신호의 진행 경로에서 발생되는 지연(delay) 정보를 획득하는 위상 경로 지연 획득부, 획득되는 진폭 경로 지연(delay)과 위상 경로 지연(delay)의 차를 산출하여 출력하는 지연 제어부 및 지연 제어부로부터 출력되는 지연(delay)의 차에 기초하여 지연 값을 가변하여 지연을 보상하는 가변 지연부를 포함하는 진폭 성분 신호의 지연과 위상 성분 신호의 지연 불일치를 보상하는 지연 부정합 보상 장치에 의해 달성된다.
한편, 상기 기술적 과제는 진폭 성분 신호의 진행 경로에서 발생되는 지연(delay)정보를 획득하는 단계, 위상 성분 신호의 진행 경로에서 발생되는 지연(delay) 정보를 획득하는 단계, 획득된 진폭 경로에서의 지연과 위상 경로에서의 지연의 차를 산출하는 단계 및 산출된 지연의 차 값에 기초하여 지연을 보상하는 단계를 포함하는 진폭 성분 신호의 지연과 위상 성분 신호의 지연 불일치를 보상하는 지연 부정합 보상 방법에 의해서도 달성된다.
본 발명에 따르면, 신호의 지연 제어를 하는 데에 높은 클럭 주파수를 이용하는 동기형 카운터를 이용하지 않아도 되기 때문에 동기식 카운터가 유사 안정 상태(Meta-stability state)로 진입하게 된다는 종래 문제점을 개선할 수 있다. 또한, 지연 전 후의 신호를 기억소자의 클럭 신호와 레지스터의 클럭 신호로 이용하여 지연을 카운트하는 비동기 방식을 이용하기 때문에 구성의 복잡도를 줄일 수 있고, 전력 효율을 향상시킬 수 있는 장점이 있다.
도 1 은 일반적인 폴라 송신기의 구조를 도시한 예시도,
도 2 는 직교주파수분할다중화(OFDM) 신호를 이용하는 무선랜에서의 주파수 스펙트럼의 영향을 도시한 그래프,
도 3 은 지연 부정합 제어 기술을 설명하기 위한 예시도,
도 4는 일 실시예에 따른 지연 보상 장치의 블록도,
도 5 는 일 실시예에 따른 지연 부정합 보상 제어 장치의 구성을 보다 상세히 도시한 블록도,
도 6 은 일 실시예에 따른 진폭 경로에서의 지연 추정 과정을 설명하기 위한 예시도,
도 7은 일 실시예에 따른 지연 제어부의 동작 상태를 도시한 예시도,
도 8 은 일 실시예에 따른 송신신호의 진폭 성분과 위상성분 간 지연 부정합 보상 방법의 흐름도이다.
전술한, 그리고 추가적인 본 발명의 양상들은 첨부된 도면들을 참조하여 설명되는 바람직한 실시예들을 통해 더욱 명확해질 것이다. 이하에서는 본 발명을 이러한 실시예들을 통해 당업자가 용이하게 이해하고 재현할 수 있도록 상세히 설명하기로 한다.
도 1 은 일반적인 폴라 송신기의 구조를 도시한 예시도이다.
먼저 폴라 변조부(Polar conversion,100)는 디지털 변조단으로부터의 OFDM 기저 대역 신호의 동상(in-phase) 성분과 직교(Quadrature) 성분 신호를 진폭(Amplitude) 및 위상(Phase) 성분으로 변환한다.
이는 아래 수학식 1을 통해 변환될 수 있다.
Figure pat00001
도 1 에서 알 수 있듯이, 변형된 진폭성분(A(n))은 송신단의 전력증폭기의 전원을 변조하는 전원 변조기(supply modulatorm,110)에 연결된다. 그리고 위상 성분(φ(n))은 위상 변조기(120)를 거쳐 반송 주파수에 실려 전력 증폭기로(130) 입력된다.
도 1 에 도시된 폴라(polar) 구조에서의 위상 성분 신호는 일정한 크기를 갖는 진폭의 신호로 전력 증폭기(130)에 입력된다. 그리고 전력 증폭기(130)의 전원은 진폭 성분에 의해 변조된다.
전력 증폭기(130)는 진폭 크기에 관계없이 선형 영역에서 동작하기 때문에 전력효율을 높일 수 있다. 그러나 실질적으로 진폭성분이 지나가는 경로와 위상 성분이 지나가는 경로가 서로 다르고, 이들 경로 상의 블록 또는 소자에서의 지연을 일치시키기가 불가능하기 때문에 진폭 성분의 지연과 위상성분의 지연이 일치하지 않는다는 문제가 있다.
이 같이 진폭 성분과 위상 성분의 지연이 불일치 또는 부정합(이하, 지연 부정합이라 한다.)은 송신 신호의 주파수 스펙트럼 상에서 인접채널에 영향을 주기 때문에 인접 채널 전력비(ACPR:Adjacent Channel Power Ratio)가 증가 된다. 따라서 지연 부정합이 커지는 것은 네트워크 성능을 열화시키는 원인이 된다.
도 2 는 직교주파수분할다중화(OFDM) 신호를 이용하는 무선랜에서의 주파수 스펙트럼의 영향을 도시한 그래프이다.
도 2 에 도시된 바와 같이 지연 부정합이 커질수록 스펙트럼 마스크를 벗어나는 정도가 커진다. 즉, 지연 부정합이 커질수록 인접 채널에 영향을 많이 주게 된다는 것을 알 수 있다.
종래에는 지연부정합의 영향을 줄이기 위해 LMS(Least Mean Square) 신호처리 알고리즘을 이용하여 진폭과 위상 간 지연 차이의 제곱이 최소가 되는 형식으로 조절하는 방식을 이용하였다. 이는 반복적인 연산작업을 요구하기 때문에 많은 신호 처리 작업과 높은 복잡도를 필요로 한다.
또 다른 기술로는 위상 검출기와 포락선 검파기(Envelope Detector)를 조합하여 지연 부정합을 제어하기 위한 방법이 있다.
도 3 은 지연 부정합 제어 기술을 설명하기 위한 예시도이다.
구체적으로 도 3 은 위상 검출기와 포락선 검출기를 조합하여 지연 부정합을 제어하는 기술을 설명하기 위한 예시도이다. 지연 부정합을 제거하기 위해 먼저 포락선 검출기(Envelope detector, 320)가 전력 증폭기(Power amplifier, 310)의 출력에서 반송파를 제거하여 진폭 성분(q1)을 뽑아낸다. 가변 지연 제어부(30)에서 그리고 양자화(Qunatizer,330a)를 통해 디지털 신호(p1)로 변환한다.
위상 검출기(Phase Detector, 340)는 변환된 신호(p1)와 Rectangular(Vi(t), VQ(t))를 극(Polar) 성분으로 바꿔주는 폴라 변환부(300)의 출력 신호(q2)를 양자화(Qunatizer,330b)한 신호(p2)의 위상을 검출하여 비교한다.
위상 검출기(340)는 두 신호(p1,p2)의 지연만큼의 폭을 갖는 펄스 신호를 생성한다. 카운터와 레지스터(Counter & Register, 350)는 생성된 펄스 신호의 폭을 계산한다. 그리고 가변지연소자(variable delay register,305)가 카운터와 레지스터(350)에서 계산된 펄스 신호의 폭을 이용하여 지연부정합의 값을 획득하고, 위상성분 신호의 지연을 조절한다.
이때, 수 나도 세컨드(nano second) 이하 단위로 지연을 조절해야한다. 그런데 동기형 카운터를 이용하기 때문에 높은 클럭 주파수를 이용해야 하고, 위상 검출기의 출력 신호들이 동기 카운터(synchronous)와 비동기식으로 생성되기 때문에 동기식 카운터가 유사 안정 상태(Meta-stability state)에 들어갈 우려가 있다.
본 발명은 이 같은 종래의 지연 보상 제어를 위한 구성이 복잡하고, 높은 클럭 주파수를 요구하며, 동기식 카운터가 유사 안정 상태가 된다는 문제점을 해결하기 위해 도출된 것이다.
도 4는 일 실시예에 따른 지연 보상 장치의 블록도이다. 도 4 에 도시된 지연 보상 장치는 직교주파수분할(OFDM) 기반의 무선랜에서 폴라(polar) 송신기에 구현된 경우를 도시한 것이나, 이에 한정되는 것은 아니다.
도시된 바와 같이 일 실시예에 따른 지연 보상 장치는 OFDM 기저 대역 신호를 입력받아 I/Q 신호를 진폭과 위상 성분 신호로 변환하는 폴라 변환부(400), 폴라 변환부에서 출력되는 위상 경로 및 진폭 경로 신호들의 지연을 알아내기 위해 각 신호 경로에서의 지연 유발의 시작점과 끝점에서의 신호들을 검출하는 신호 검출부(410-1,410-2,410-3,410-4)와, 지연 부정합 보상 제어 장치(40) 및 가변 지연부(460)를 포함한다.
구체적으로, 진폭 경로에서 DAC(420)의 출력단(P1)에서 신호를 검출하는 제 1 신호 검출부(410-1), 전력 증폭기(430)의 출력단(P2)에서의 출력신호를 검출하는 제 2 신호 검출부(410-2), 위상 경로에서 DAC(450)의 출력단(P3)에서 출력 신호를 검출하는 제 3 신호 검출부(410-3) 및 믹서(440)의 출력단(P4)에서의 출력 신호를 검출하는 제 4 신호 검출부(410-4)를 포함한다.
이때 제 1 신호 검출부(410-1), 제 2 신호 검출부(410-2), 제 3 신호 검출부(410-3) 및 제 4 신호 검출부(410-4) 각각은 피크 신호를 검출하는 피크 검출기(412-1,412-2,412-3,412-4)와 피크 검출기(412-1,412-2,412-3,412-4)에서 검출된 신호를 디지털 신호로 전환하는 비교기(compartor,414-1,414-2,414-3,414-4)를 포함한다.
각각의 신호 검출부(410-1,410-2,410-3,410-4)로부터의 디지털 신호는 지연 부정합 보상 제어 장치(40)로 전달된다.
지연 부정합 보상 제어 장치(40)는 진폭 경로 지연 획득부(470), 위상 경로 지연 획득부(490), 지연 제어부(480)를 포함한다. 진폭 경로 지연 획득부(470)는 제 1 신호 검출부(410-1)와 제 2 신호 검출부(410-2)로부터 출력되는 신호(ENVb, ENVa)를 이용하여 진폭신호 경로에서의 지연을 추정한다. 위상 경로 지연 획득부(490)는 제 3 신호 검출부(410-3)와 제 4 신호 검출부(410-4)로부터 출력되는 신호(PHb,PHa)를 이용하여 위상 성분 신호 경로에서의 지연을 추정한다. 지연 제어부(480)는 진폭 경로 지연 획득부(470)에서 추정된 진폭 성분 신호 경로의 지연과 위상 경로 지연 획득부(490)에서 추정된 위상 성분 신호 경로의 지연을 이용하여 지연 부정합 값을 산출하여, 산출 결과를 가변 지연부(460)로 전달한다.
가변 지연부(460)는 지연 부정합 보상 제어 장치(40)로부터의 지연 부정합 값에 기초하여 지연값을 가변시킨다.
도 5 는 일 실시예에 따른 지연 부정합 보상 제어 장치의 구성을 보다 상세히 도시한 블록도이다.
일 실시예에 있어서, 지연 부정합 보상 제어 장치(40)의 진폭 경로 지연 획득부(470)는 진폭 경로 지연을 획득하기 위해 버퍼 체인부(472), 기억 소자들(474a,474b,...,474n), 가산기(476) 및 트랜지스터(478)를 포함한다.
버퍼 체인부(472)는 진폭 경로 지연을 획득하기 위해 일련의 버퍼들이 체인 형식으로 연결된 것이다.
기억 소자들(474a,474b,...,474n)은 버퍼 체인부(472)에 포함되는 각 버퍼의 출력값을 클럭(ck) 신호로 입력받는다. 즉, 진폭 경로에서 지연이 시작되는 시점의 진폭 포락 신호(ENVb)는 버퍼 체인부(472)를 지나게 되고, 각 버퍼의 출력 신호들 각각이 기억소자(474a,474b,...,474n)의 클럭 신호로 입력된다. 이때 기억 소자는 플립플롭(flip-flop)일 수 있다. 각 기억 소자의 입력신호 예를 들어 D 플립플롭의 경우에 D입력 단자로 하이(High)값이 입력된다. 이는 입력되는 신호들을 버퍼 체인을 구성하는 각 버퍼 소자의 전달 지연(Propagation Delay)만큼의 해상도로 분할한 신호들로 재현하기 위한 것이다.
가산기(476)는 기억 소자들(474a,474b,...,474n)의 출력 값들을 가산한다. 가산기(476)는 진폭 경로에서의 지연이 최종적으로 끝나는 시점(P2)에서 진폭 포락 신호(ENVa)가 로우(low)에서 하이(high)로 변화(positive edge) 될 때까지 가산 연산을 수행한다. ENVa신호가 로우에서 하이로 변화하면, ENVa 신호는 가산기(476)의 출력을 래칭(Latching)시키는 레지스터(478)의 클럭으로 입력된다.
레지스터(478)는 각 경로에서의 지연값을 각 버퍼의 전달지연 값의 정수배 형태로 저장한다. 이에 따라 각 경로에서의 지연값을 추정할 수 있다.
일 실시예에 있어서, 지연 부정합 보상 제어 장치(40)의 위상 경로 지연 획득부(490)는 위상 경로 지연을 획득하기 위해 버퍼 체인부(492), 기억 소자들(494a,494b,...,494n), 가산기(496) 및 트랜지스터(498)를 포함한다.
버퍼 체인부(492)는 위상 경로 지연을 획득하기 위해 일련의 버퍼들이 체인 형식으로 연결된 것이다.
기억 소자들(494a,494b,...,494n)은 버퍼 체인부(492)에 포함되는 각 버퍼의 출력값을 클럭(ck) 신호로 입력받는다. 즉, 위상 경로에서 지연이 시작되는 시점의 위상 포락 신호(PHb)는 버퍼 체인부(492)로 입력된다. 버퍼 체인부(492)에 포함되는 각 버퍼의 출력 신호들 각각이 기억소자(494a,494b,...,494n)의 클럭 신호로 입력된다. 이때 기억 소자는 플립플롭(flip-flop)일 수 있다. 각 기억 소자의 입력신호 예를 들어 D 플립 플롭의 경우에 D입력 단자로 하이(High)값이 입력된다. 이는 입력되는 신호들을 버퍼 체인을 구성하는 각 버퍼 소자의 전달 지연(Propagation Delay)만큼의 해상도로 분할한 신호들로 재현하기 위한 것이다.
가산기(496)는 기억 소자들(494a,494b,...,494n)의 출력 값들을 가산한다. 가산기(496)는 위상 경로에서의 지연이 최종적으로 끝나는 시점(P2)에서 위상 포락 신호(PHa)가 로우(low)에서 하이(high)로 변화(positive edge) 될 때까지 가산 연산을 수행한다. PHa신호가 로우에서 하이로 변화하면, PHa 신호는 가산기(496)의 출력을 래칭(Latching)시키는 레지스터(498)의 클럭으로 입력된다.
레지스터(498)는 각 경로에서의 지연값을 각 버퍼의 전달지연 값의 정수 배 형태로 저장한다. 이에 따라 각 경로에서의 지연값을 추정할 수 있다.
지연 제어부(480)는 진폭 경로 지연 획득부(470)와 위상 경로 지연 획득부(490)에서 추정되는 지연값을 이용하여 두 경로에서의 지연 차이를 구한다. 그리고 구해진 지연 차이를 가변 지연 소자로 전달하여 지연값을 조정하도록 한다.
패킷 방식의 통신에서는 매 패킷마다 진폭 경로와 위상 경로 사이의 지연값이 차이가 생길 수 있다. 따라서 위상 경로 지연 획득부(490)와 진폭 경로 지연 획득부(470)의 기억소자 및 레지스터는 저장된 값들을 매 패킷마다 초기화해야한다. 지연 제어부(480)는 새로운 패킷이 입력될 때마다 진폭 경로 지연 획득부(470)의 기억소자들(474a,474b,...,474n)과, 레지스터(478), 위상 경로 지연 획득부(490)의 기억 소자들(494a,494b,...,494n)과 레지스터(498)를 초기화한다.
이때 디지털 변조단은 패킷의 시작과 끝을 파악할 수 있는 신호 즉, 패킷 시작(SOP) 신호와 패킷 종단(EOP) 신호를 발생시키도록 구현된다. 지연 제어부(480)는 디지털 변조단으로부터의 입력에 기초하여 새로운 패킷의 입력이 시작되었는지 여부를 판단할 수 있다.
도 6 은 일 실시예에 따른 진폭 경로에서의 지연 추정 과정을 설명하기 위한 예시도이다.
도 6 에서 각 버퍼가 Δtbuf만큼 전달 지연 신호를 가지고, 버퍼 체인부가 N개의 버퍼를 포함한다고 가정한다.
ENVb 신호가 입력될 경우, 각 버퍼의 출력신호 Buf(1),Buf(2),...,Buf(N)의 출력신호는 Δtbuf만큼 지연된 형태로 원 신호 ENVb를 재생한다.
각 버퍼의 출력은 기억소자의 클럭 입력으로 연결되고, 기억 소자의 출력은 버퍼의 출력이 로우(Low)에서 하이(High)로 바뀔 때 하이(high)로 설정된다.
가산기는 기억 소자의 출력을 가산하고, ENVa 신호가 입력될 때까지 계속 가산 연산을 수행한다. ENVa 신호가 로우(low)에서 하이(high)로 천이될 경우에, 레지스터 블록은 누적된 가산기로부터의 출력값을 저장한다. 이값이 진폭 경로에서의 지연값이다.
예를 들어 버퍼의 전달 지연값 Δtbuf가 1ns 이고, 레지스터에 저장된 가산기의 출력값이 7이라 하면, 진폭 경로에서 지연값은 "레지스터에 저장된 가산 값" × "Δtbuf"이다. 즉, 1×7=7(ns)가 된다. 위상 경로에서 지연 추정은 전술한 진폭 경로에서의 지연 추정 과정에 ENVb, ENVa 신호 대신 PHb, PHa를 적용함으로써 가능하다.
진폭 경로와 위상 경로에서 지연 값의 차는 다음 식에 의해 구할 수 있다.
Figure pat00002
여기서,
Figure pat00003
Figure pat00004
이다.
또한, τe와 τφ는 각각 진폭 경로와 위상 경로에서의 지연값을 나타내고, Qi와 Qj는 각각 진폭 경로 및 위상 경로에서의 기억 소자의 출력을 나타낸다. 그리고, Te ,b는 진폭 경로에서의 시작 시점 즉, P1에서의 시간, Te ,a는 P2에서의 시간을 나타낸다. TΦ,b는 위상 경로에서의 시작 시점 즉, P1에서의 시간, TΦ,a는 P2에서의 시간을 나타낸다.
도 7은 일 실시예에 따른 지연 제어부의 동작 상태를 도시한 예시도이다.
먼저 지연 제어부가 조기 상태(S0)에서, SOP 신호가 "1"이 되면 대기상태(Wait state,S1)로 천이한다. 그리고, ENVa 신호 혹은 PHa가 "High"가 되면, 레지스터 저장 상태(S2)로 천이한다. 이때 진폭 경로 지연 추정부 및 위상 경로 지연 추정부 내의 레지스터에 추정된 지연 값을 저장한다. 그리고 EOP 신호가 "1"이 되면, 지연 추정값 출력 상태(S3)로 천이하여 지연 추정 값을 외부의 가변 지연 소자로 전달한다. 그리고 내부의 기억 소자 및 레지스터에 저장된 추정 값을 리셋하고 다시 초기 상태(S0)로 진입한다.
도 8 내지 도 10은 일 실시예에 따른 송신신호의 진폭 성분과 위상성분 간 지연 부정합 보상 방법의 흐름도이다.
먼저, 지연 제어부는 SOP 신호가 "1"이 되면(800) 대기상태(Wait state,S1)로 천이한다.
그리고, 진폭 성분 신호의 진행 경로에서 발생되는 지연(delay)과, 위상 성분 신호의 진행 경로에서 발생되는 지연(delay)을 획득한다(810).
이 후에, 획득된 진폭 성분 신호의 진행경로에서 발생되는 지연값과 위상 성분 신호의 진행경로에서 발생되는 지연값의 차이를 계산하여(870), 계산 결과를 가변 지연부로 제공하여 지연값을 조정한다(880).
도 9는 진폭 성분 지연을 획득하는 과정을 상세 도시한 흐름도이고, 도 10은 위상 성분 지연을 획득하는 과정을 상세 도시한 흐름도이다.
구체적으로, 진폭 성분 지연을 획득하기 위해 지연 발생 전 지점에서의 진폭 성분 신호를 입력받는다(820). 그리고 입력되는 지연 발생 전 지점에서의 진폭 성분 신호를 전달 지연 해상도로 분할한다(830). 이때 진폭 신호 성분을 전달 지연 해상도로 분할하는 것은 다수의 버퍼를 포함하는 버퍼 체인을 이용하여 수행된다.
그리고 분할 신호 입력을 카운트한다(840). 분할 신호 입력을 카운트하는 것은, 버퍼 체인에 포함되는 버퍼의 출력을 클럭으로 입력받는 기억소자의 출력값을 합산함으로써 수행될 수 있다. 이때 기억소자는 플립플롭일 수 있다.
합산 수행을 지속적으로 수행하다가 지연 발생 이후 지점의 진폭 성분 신호가 입력되면(850), 카운트 값을 진폭 성분 신호의 진행 경로에서 발생되는 지연값으로 획득한다(860).
한편, 위상 성분 신호의 진행 경로에서 발생되는 지연을 획득하기 위해서 지연 발생 전 지점에서의 위상 성분 신호를 입력받는다(825). 그리고 입력되는 지연 발생 전 지점에서의 위상 성분 신호를 전달 지연 해상도로 분할한다(835). 이때 위상 신호 성분을 전달 지연 해상도로 분할하는 것은 다수의 버퍼를 포함하는 버퍼 체인을 이용하여 수행된다.
그리고 분할 신호 입력을 카운트한다(845). 분할 신호 입력을 카운트하는 것은, 버퍼 체인에 포함되는 버퍼의 출력을 클럭으로 입력받는 기억소자의 출력값을 합산함으로써 수행될 수 있다. 이때 기억소자는 플립플롭일 수 있다.
합산 수행을 지속적으로 수행하다가 지연 발생 이후 지점의 위상 성분 신호가 입력되면(855), 카운트 값을 위상 성분 신호의 진행 경로에서 발생되는 지연값으로 획득한다(865).
추가적으로, 새로운 패킷의 입력이 감지되면, 카운트 결과값을 초기화한다.
한편, 전술한 송신 신호의 지연 부정합 보상 방법은 컴퓨터 프로그램으로 작성 가능하다. 또한, 상기 프로그램은 컴퓨터가 읽을 수 있는 정보저장매체(computer readable media)에 저장되고, 컴퓨터에 의해 읽혀지고 실행됨으로써 구현될 수 있다. 상기 저장매체는 자기 기록매체, 광 기록 매체 등을 포함한다.
이제까지 본 발명에 대해 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
40 : 지연 부정합 보상 제어 장치
410-1,410-2,410-3,410-4 : 신호 검출부
420, 450 : DAC
430 : 전력 증폭기
440 : 믹서
460 : 가변 지연부
470 : 진폭 경로 지연 획득부
480 : 지연 제어부
490 : 위상 경로 지연 획득부

Claims (15)

  1. 진폭 성분 신호의 진행 경로에서 발생되는 지연(delay) 정보를 획득하는 진폭 경로 지연 획득부;
    위상 성분 신호의 진행 경로에서 발생되는 지연(delay) 정보를 획득하는 위상 경로 지연 획득부;
    상기 획득되는 진폭 경로 지연(delay)과 위상 경로 지연(delay)의 차를 산출하여 출력하는 지연 제어부; 및
    상기 지연 제어부로부터 출력되는 지연(delay)의 차에 기초하여 지연 값을 가변하여 지연을 보상하는 가변 지연부;를 포함하는 진폭 성분 신호의 지연과 위상 성분 신호의 지연 불일치를 보상하는 지연 부정합 보상 장치.
  2. 제 1 항에 있어서, 상기 진폭 경로 지연 획득부는
    진폭 성분 신호 진행 경로 중 지연 발생 전 시점에서의 진폭 성분 신호를 전달 지연(Propagation Delay)만큼의 해상도로 분할한 신호들로 재현하기 위한 다수의 버퍼들을 포함하는 버퍼 체인부;
    상기 버퍼 체인부의 각각의 버퍼로부터의 출력을 클럭으로 입력받는 다수의 기억소자들;
    상기 다수의 기억소자들의 출력값들을 합산하는 가산기; 및
    상기 가산기로부터의 가산 결과를 전달받아 저장하고, 진폭 성분 신호 경로 중 지연 발생 후 시점에서의 진폭 성분 신호가 클럭으로 입력되면 저장된 가산 결과를 상기 지연 제어부로 제공하는 레지스터;를 포함하는 것을 특징으로 하는 진폭 성분 신호의 지연과 위상 성분 신호의 지연 불일치를 보상하는 지연 부정합 보상 장치.
  3. 제 2 항에 있어서, 상기 지연 제어부는,
    새로운 진폭 성분 신호 패킷의 입력이 감지되면, 상기 기억 소자들과 상기 레지스터를 리셋하는 것을 특징으로 하는 진폭 성분 신호의 지연과 위상 성분 신호의 지연 불일치를 보상하는 지연 부정합 보상 장치.
  4. 제 2 항에 있어서,
    상기 기억소자는 플립플롭인 것을 특징으로 하는 진폭 성분 신호의 지연과 위상 성분 신호의 지연 불일치를 보상하는 지연 부정합 보상 장치.
  5. 제 1 항에 있어서, 상기 위상 경로 지연 획득부는
    위상 성분 신호 진행 경로 중 지연 발생 전 시점에서의 위상 성분 신호를 전달 지연(Propagation Delay)만큼의 해상도로 분할한 신호들로 재현하기 위한 다수의 버퍼들을 포함하는 버퍼 체인부;
    상기 버퍼 체인부에 포함되는 버퍼의 출력을 클럭으로 입력받는 다수의 기억소자들;
    상기 다수의 기억소자들의 출력값을 합산하는 가산기; 및
    상기 가산기로부터의 가산 결과를 전달받아 저장하고, 위상 성분 신호 경로 중 지연 발생 후 시점에서의 위상 성분 신호가 클럭으로 입력되면 저장된 가산 결과를 상기 지연 제어부로 제공하는 레지스터;를 포함하는 것을 특징으로 하는 진폭 성분 신호의 지연과 위상 성분 신호의 지연 불일치를 보상하는 지연 부정합 보상 장치.
  6. 제 5 항에 있어서, 상기 지연 제어부는,
    새로운 위상 성분 신호 패킷의 입력이 감지되면, 상기 기억 소자들과 상기 레지스터를 리셋하는 것을 특징으로 하는 진폭 성분 신호의 지연과 위상 성분 신호의 지연 불일치를 보상하는 지연 부정합 보상 장치.
  7. 제 1 항에 있어서,
    상기 진폭 성분 신호 진행 경로 중 지연 발생 전 시점에서 진폭 성분 신호를 검출하는 제 1 신호 검출부 및,
    상기 진폭 성분 신호 진행 경로 중 지연 발생 이후 시점에서 진폭 성분 신호를 검출하는 제 2 신호 검출부를 더 포함하여,
    상기 진폭 경로 지연 획득부는 상기 제 1 신호 검출부와 제 2 신호 검출부에서의 검출 결과에 기초하여 지연(delay)을 획득하는 것을 특징으로 하는 진폭 성분 신호의 지연과 위상 성분 신호의 지연 불일치를 보상하는 지연 부정합 보상 장치.
  8. 제 7 항에 있어서, 제 1 신호 검출부 및 제 2 신호 검출부는,
    피크 신호를 검출하는 피크 검출기; 및
    상기 피크 검출기에서 검출된 신호를 디지털 신호로 전환하는 비교기;를 포함하여 진폭 성분 신호의 포락선(Envelope)을 검출하는 것을 특징으로 하는 진폭 성분 신호의 지연과 위상 성분 신호의 지연 불일치를 보상하는 지연 부정합 보상 장치.
  9. 제 1 항에 있어서,
    위상 성분 신호 진행 경로 중 지연 발생 전 시점에서 위상 성분 신호를 검출하는 제 3 신호 검출부 및,
    상기 위상 성분 신호 진행 경로 중 지연 발생 이후 시점에서 위상 성분 신호를 검출하는 제 4 신호 검출부를 더 포함하여,
    상기 위상 경로 지연 획득부는 상기 제 3 신호 검출부와 제 4 신호 검출부에서의 검출 결과에 기초하여 지연(delay)을 획득하는 것을 특징으로 하는 진폭 성분 신호의 지연과 위상 성분 신호의 지연 불일치를 보상하는 지연 부정합 보상 장치.
  10. 제 9 항에 있어서, 제 3 신호 검출부 및 제 4 신호 검출부는,
    피크 신호를 검출하는 피크 검출기; 및
    상기 피크 검출기에서 검출된 신호를 디지털 신호로 전환하는 비교기;를 포함하여 위상 성분 신호의 포락선(Envelope)을 검출하는 것을 특징으로 하는 진폭 성분 신호의 지연과 위상 성분 신호의 지연 불일치를 보상하는 지연 부정합 보상 장치.
  11. 진폭 성분 신호의 진행 경로에서 발생되는 지연(delay)정보를 획득하는 단계;
    위상 성분 신호의 진행 경로에서 발생되는 지연(delay) 정보를 획득하는 단계;
    상기 획득된 진폭 경로에서의 지연과 위상 경로에서의 지연의 차를 산출하는 단계; 및
    상기 산출된 지연의 차 값에 기초하여 지연을 보상하는 단계;를 포함하는 진폭 성분 신호의 지연과 위상 성분 신호의 지연 불일치를 보상하는 지연 부정합 보상 방법.
  12. 제 11 항에 있어서, 상기 진폭 경로 지연 정보를 획득하는 단계는,
    진폭 성분 신호 진행 경로 중 지연 발생 전 시점에서의 진폭 성분 신호를 전달 지연(Propagation Delay)만큼의 해상도로 분할하는 단계;
    상기 분할된 신호를 카운트하는 단계; 및
    진폭 성분 신호 경로 중 지연 발생 후 시점에서의 진폭 성분 신호가 감지되면, 상기 카운트 결과를 상기 진폭 경로 지연으로 획득하는 단계;를 포함하는 것을 특징으로 하는 진폭 성분 신호의 지연과 위상 성분 신호의 지연 불일치를 보상하는 지연 부정합 보상 방법.
  13. 제 12항에 있어서,
    새로운 진폭 성분 신호 패킷의 입력이 감지되면, 상기 카운트 결과값을 리셋하는 단계;를 더 포함하는 것을 특징으로 하는 진폭 성분 신호의 지연과 위상 성분 신호의 지연 불일치를 보상하는 지연 부정합 보상 방법.
  14. 제 11 항에 있어서, 상기 위상 경로 지연을 획득하는 단계는,
    위상 성분 신호 진행 경로 중 지연 발생 전 시점에서의 위상 성분 신호를 전달 지연(Propagation Delay)만큼의 해상도로 분할하는 단계;
    상기 분할된 신호를 카운트하는 단계; 및
    위상 성분 신호 경로 중 지연 발생 후 시점에서의 위상 성분 신호가 감지되면, 상기 카운트 결과를 위상 진폭 경로 지연으로 획득하는 단계;를 포함하는 것을 특징으로 하는 진폭 성분 신호의 지연과 위상 성분 신호의 지연 불일치를 보상하는 지연 부정합 보상 방법.
  15. 제 14항에 있어서,
    새로운 위상 성분 신호 패킷의 입력이 감지되면, 상기 카운트 결과값을 리셋하는 단계;를 더 포함하는 것을 특징으로 하는 진폭 성분 신호의 지연과 위상 성분 신호의 지연 불일치를 보상하는 지연 부정합 보상 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021054747A1 (ko) * 2019-09-17 2021-03-25 삼성전자 주식회사 무선 통신 시스템에서 psa-upf 재배치를 위한 장치 및 방법
WO2021153962A1 (ko) * 2020-01-29 2021-08-05 삼성전자 주식회사 스트리밍 데이터를 처리하는 방법 및 전자 장치

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3844352B2 (ja) * 2003-08-07 2006-11-08 松下電器産業株式会社 送信装置
US7359680B2 (en) * 2004-09-14 2008-04-15 Telefonaktiebolaget Lm Ericsson (Publ) Delay calibration in polar modulation transmitters

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021054747A1 (ko) * 2019-09-17 2021-03-25 삼성전자 주식회사 무선 통신 시스템에서 psa-upf 재배치를 위한 장치 및 방법
WO2021153962A1 (ko) * 2020-01-29 2021-08-05 삼성전자 주식회사 스트리밍 데이터를 처리하는 방법 및 전자 장치

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