KR20110066170A - 반도체 구조들의 형성 중에 마이크로파 방사선을 사용하는 방법 - Google Patents

반도체 구조들의 형성 중에 마이크로파 방사선을 사용하는 방법 Download PDF

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Abstract

일부 실시예들은 반도체 구조의 형성 동안 반도체 재료의 결정도를 증가시키고 및/또는 도핑제를 활성화하기 위해 마이크로파 방사선이 사용되는 방법들을 포함한다. 일부 실시예들에서, 마이크로파 방사선은 약 5.8 기가헤르쯔의 주파수를 가지고, 마이크로파 방사선에 대한 노출 동안 반도체 구조의 온도는 약 500℃를 초과하지 않는다.

Description

반도체 구조들의 형성 중에 마이크로파 방사선을 사용하는 방법 {METHODS UTILIZING MICROWAVE RADIATION DURING FORMATION OF SEMICONDUCTOR CONSTRUCTIONS}
반도체 구조들의 형성 동안 마이크로파 방사선을 사용하는 방법들.
반도체 장치 제조는 집적 회로(IC), 마이크로-전기-기계 시스템(MEMS) 및 기타 마이크로 구조체들과 조립체들을 형성하기 위해 사용된다.
IC의 제조는 반도체 기판 내에 도핑제를 주입하고 후속하여 도핑제를 활성화하는 것을 포함할 수 있다.
도핑제의 여기된 원자들 또는 분자들을 주입은 반도체 기판으로 안내하여 기판 내의 소정 깊이로 도핑제를 구동하는 것을 포함하며, 기판을 손상시킬 수 있다. 예로서, 도핑제가 단결정 실리콘 기판 내로 구동되는 경우, 기판의 일부 영역들은 도핑제의 여기된 원자들 또는 분자들과 이런 영역들의 상호작용에 기인하여 비정질 상태가 될 수 있다.
비정질 영역들은 결함이 되며, 집적 회로 구성요소들의 동작을 교란시킬 수 있다. 따라서, 비정질 영역들을 재결정화할 필요가 있다. 비정질 영역들을 재결정화하기 위해 열적 에너지가 사용되어 왔다. 그러나, IC에 사용되는 다수의 재료들은 실리콘의 재결정화를 위해 사용되는 열적 에너지에 대해 불안정하다. 이런 재료들이 존재하는 경우, 열적으로 불안정한 재료들에 대한 손상 위험을 감수하지 않고서는 비정질 실리콘의 재결정화를 위해 열적 에너지를 사용할 수 없다. 따라서, 비정질 영역들을 재결정화하기 위한 새로운 방법들을 개발할 필요가 있다.
비정질 영역들은 도핑제 주입 동안 유도되는 결함들 이외에도 다른 메커니즘들을 통해 발생될 수 있으며, 집적 회로들 이외의 다른 구조체들에서도 문제가 될 수 있다. 예로서, 비정질 영역들은 MEMS에서 문제가 될 수 있으며, 따라서, MEMS 제조 및 IC 제조를 포함하는, 그러나, 이들에 한정되지 않는, 다양한 반도체 장치 제조의 용례들에 적용될 수 있는 방법들을 개발할 필요가 있다.
비정질 영역들의 재결정화를 위한 일부 개선된 방법들이 개발되어 왔으며, 이런 개선된 방법들은 라디오주파수 방사선 또는 마이크로파 방사선에 대한 반도체 구조의 노출을 포함한다. 그러나, 개선된 방법들도 반도체 구조의 바람직하지 못한 가열을 초래할 수 있으며, 따라서, 비정질 영역들의 재결정화를 위한 새로운 방법들을 개발할 필요가 있다.
상술한 바와 같이, 도핑제는 반도체 기판에 주입된 이후에 활성화된다. 도핑제의 활성화는 반도체 재료의 격자 구조체에 인접한 틈새 위치들(interstitial position)로부터 격자 구조체의 격자 부위들로 도핑제를 전달하는 것을 포함한다. 도핑제 활성화는 통상적으로 열적 에너지를 사용하여 이루어지지만, 이는 비정질 재료의 재결정화를 위해 열 에너지를 사용하는 것과 연계하여 전술한 바와 같은 문제들을 초래할 수 있다. 도핑제 활성화를 위해 라디오주파수 방사선 또는 마이크로파 방사선을 사용하기 위한 일부 노력이 이루어져 왔지만, 이는 여전히 반도체 구조의 원치않는 가열을 초래할 수 있다. 따라서, 반도체 구조들의 원치않는 가열을 피하는 도핑제를 활성화하기 위한 방법들을 개발할 필요가 있다.
도 1 내지 도 3은 일 예시적 실시예의 다양한 처리 스테이지들에서의 반도체 구조의 일부의 개략 단면도들이다.
도 4 및 도 5는 일 예시적 실시예의 다양한 처리 스테이지들에서의 반도체 구조의 일부의 개략 단면도들이다.
도 6 내지 도 9는 일 예시적 실시예의 다양한 처리 스테이지들에서의 반도체 구조의 일부의 개략 단면도들이다.
도 10 및 도 11은 일 예시적 실시예의 다양한 처리 스테이지들에서의 반도체 구조의 일부의 개략 단면도들이다.
도 12는 일 예시적 실시예의 처리 스테이지에서의 반도체 구조의 일부의 개략 단면도이다.
도 13은 일 예시적 실시예의 처리 스테이지에서의 반도체 구조의 일부의 개략 단면도이다.
도 14는 컴퓨터 실시예의 개략도이다.
도 15는 도 14의 컴퓨터 실시예의 메인보드의 특정 특징부들을 도시하는 블록도이다.
도 16은 전자 시스템 실시예의 고레벨 블록도이다.
도 17은 메모리 장치 실시예의 단순화된 블록도이다.
일부 실시예들은 반도체 구조 내의 도핑제를 활성화하고 및/또는 반도체 재료의 결정화를 유도하기 위해 약 5.8 기가헤르쯔의 주파수를 갖는 마이크로파 방사선의 사용을 포함한다. 마이크로파 방사선이 "약" 5.8 기가헤르쯔의 주파수를 갖는다는 언급은 방사선의 소정 스펙트럼이 대체로 5.8 기가헤르쯔의 주파수에서 대부분의 에너지(bulk energy)를 갖는다는 것을 나타낸다. 5.8 기가헤르쯔의 주파수는 약 5.2 센티미터의 파장에 대응하며, 방사선은 대안적으로 약 5.2 센티미터에서 주 스펙트럼 파장 피크를 갖는 것으로 언급될 수도 있다.
약 5.8 기가헤르쯔의 주파수를 갖는 마이크로파 방사선은 실리콘 함유 반도체 구조들의 실리콘과 결부되지만, 반도체 구조들에 포함될 수 있는 금속, 금속 함유 조성물들 및 전기 절연 조성물들에는 결부되지 않는다. 용어 "결부"란 마이크로파 방사선으로부터 언급된 재료로 에너지가 전달된다는 것을 나타내기 위해 사용되며, 용어 "비결부"는 마이크로파 방사선이 언급된 재료에 에너지를 전달하지 않는다는 것을 나타내기 위해 사용된다.
약 5.8 기가헤르쯔의 주파수를 갖는 마이크로파 방사선은 저온에서 실리콘과 결부되며 고온에서 비결부되는 것으로 판명되었다. 결부는 단지 500℃ 이하의 온도들에서만 이루어지며, 일부 실시예들에서는 단지 400℃ 이하의 온도에서만 이루어지고, 일부 실시예들에서는 약 350℃ 이하의 온도들에서만 이루어진다. 실리콘이 마이크로파 방사선과의 결부 상태로부터 마이크로파 방사선으로부터의 비결부 상태로 전이하는 온도는 비결부 온도라 지칭될 수 있다. 이 온도들은 대부분 등온인 상태(bulk isothermal state)를 지칭한다.
마이크로파 방사선이 실리콘과 결부되는 경우, 마이크로파 방사선은 이런 실리콘 내의 도핑제의 활성화를 유도할 수 있으며 및/또는 이런 실리콘의 결정화를 유도할 수 있다. 대조적으로, 비결부 온도를 초과한 실리콘은 마이크로파 방사선에 대해 투명하며, 따라서, 마이크로파 방사선은 비결부 온도를 초과하는 실리콘에 에너지를 부여하지 않는다.
비결부는 실리콘 재료의 온도의 변화에 의해 비결부가 유발되는 열적 유도 비결부인 것으로 고려될 수 있다. 이런 열적 유도 비결부는 반도체 구조들의 제조 동안 열적으로 불안정한 재료들에 문제들을 유발하는 온도들까지 구조들을 가열하는 것을 피하는 데 유익할 수 있다.
예로서, 일부 금속 실리사이드들은 열적으로 불안정하며, 종래의 반도체 구조들의 제조는 이런 금속 실리사이드들의 형성 이후 도핑제의 활성화 및/또는 반도체 재료의 재결정화를 시도하지 않는다. 이는 제조 프로세스들의 설계에 난점을 유발하며, 그 이유는 이런 금속 실리사이드들을 활용하는 것이 필요한 시기들이 존재하지만, 금속 실리사이드들은 후속해서 활성화될 필요가 있는 도핑제의 주입 이전에는 형성될 수 없기 때문이다. 일반적으로, 이런 난점들은 원하는 금속 실리사이드 대신 덜 바람직한 전도성 조성물들을 사용함으로써 해결된다. 그러나, 상술한 비결부 메커니즘은 열적으로 불안정한 금속 실리사이드가 존재하는지 여부에 무관하게 도핑제를 활성화하기 위해 5.8 기가헤르쯔의 마이크로파 방사선이 사용될 수 있게 한다.
다른 예로서, 상 변화 재료들은 종종 열적으로 불안정하며, 종래의 반도체 구조들의 제조는 상 변화 재료들의 형성 이후 도핑제의 활성화 및/또는 반도체 재료의 재결정화를 시도하지 않는다. 이는 제조 프로세스들의 설계에 난점들을 유발하며, 그 이유는 상 변화 재료들을 사용하는 것이 필요한 시기들이 존재하지만, 그러나, 상 변화 재료들은 후속 활성화를 필요로 하는 도핑제의 주입 이전에는 형성될 수 없기 때문이다. 그러나, 상술한 비결부 메커니즘은 열적으로 불안정한 상 변화 재료들이 존재하는지 여부에 무관하게 도핑제를 활성화하기 위해 5.8 기가헤르쯔의 마이크로파 방사선이 사용될 수 있게 한다.
실리콘 내의 도핑제를 활성화하기 위해 5.8 기가헤르쯔의 방사선을 사용하는 다른 장점들은 활성화가 자체 제한적이라는 점이며, 5.8 기가헤르쯔 방사선은 실리콘 메트릭스 내의 도핑제의 어떠한 확산도 유도하지 않거나 미소한 확산을 유도한다. 따라서, 5.8 기가헤르쯔 방사선이 도핑제를 완전히 활성화하기 위해 필요한 기간을 초과하는 기간 동안 인가되는 경우, 어떠한 부정적 효과도 존재하지 않거나 미소한 부정적 효과가 존재한다. 이는 동시에 도핑제의 확산을 유발하게 되는 열적 활성화에 대조적이다. 따라서, 열적 활성화가 과도한 기간 동안 수행되는 경우, 과도한 도핑제 확산이 이루어지게 되며, 이는 유해한 영향들을 초래할 수 있다.
5.8 기가헤르쯔 방사선의 사용의 다른 장점은 방사선이 다수회 투여량(dose)들로 적용되는 경우 도핑제 활성화 및 재결정화에 대한 방사선의 효과들이 누적적이라는 것이다. 따라서, 반도체 구조는 도핑제를 부분적으로 활성화하기 위해 및/또는 구조의 일 영역의 재결정화를 부분적으로 유도하기 위해 5.8 기가헤르쯔 방사선의 제1 투여량에 노출되고, 그후, 도핑제의 활성화를 완료하기 위해 및/또는 재결정화를 완료하기 위해 5.8 기가헤르쯔 방사선의 다른 투여량에 추후 노출될 수 있다. 열적 에너지의 추후 투여량들이 열적 에너지의 이전 투여량들에 의해 활성화되어 있는 도핑제들을 비활성화시키게 되는 종래의 등온 프로세스들에 대조적으로, 마이크로파 방사선의 다수회 투여량들은 따라서 일부 실시예에서 서로 상조적으로 작용할 수 있다. 도핑제들을 활성화하기 위해 마이크로파 방사선을 사용하는 이러한 장점은 서로 적층된 다수의 레벨들을 갖는 반도체 구조들의 제조 동안에 특히 유용할 수 있다.
본 내용의 "배경기술"에서 설명된 바와 같이, 마이크로파 방사선은 반도체 구조들 내의 도핑제의 활성화 및 반도체 재료들의 재결정화 유도 양자 모두를 위해 이미 사용되어 왔다. 그러나, 마이크로파 방사선의 기존 활용들은 약 5.8 기가헤르쯔의 주파수를 갖는 마이크로파 방사선을 사용함으로써 얻어질 수 있는 특정 장점들을 인지하지 못하였다. 기존의 마이크로파 방사선 활용들은 5.8 기가헤르쯔 이외의 주파수를 갖는 방사선을 활용하였거나, 넓은 방사선 범위들을 활용하였으며, 이 경우, 5.8 기가헤르쯔 방사선을 포함하더라도 5.8 기가헤르쯔 방사선의 장점을 인지하지 못하였으며, 이는 특정 범위 이내의 임의의 다른 마이크로파 방사선과 유사하게 취급되었다. 그러나, 5.8 기가헤르쯔 방사선은, 5.8 기가헤르쯔 방사선에서 발생하는 열적 유도 비결부로 인하여 종래 기술 범위들 내의 다른 마이크로파 방사선 중 적어도 일부와는 다른 것이다. 이런 열적 유도 비결부가 발생되는 온도는 반도체 제조 프로세스들에 특히 적합하며, 이는 종래 기술에서는 인지되거나 인식되지 않았다.
비록, 5.8 기가헤르쯔 방사선이 실리콘에 특히 적합한 열적 유도 비결부 특성들을 갖지만, 일부 실시예들에서, 5.8 기가헤르쯔 방사선은 또한, 실리콘 이외의 다른 반도체 재료들과 함께 사용하기에 적합한 열적 유도 비결부 특성들도 가질 수 있다는 것이 인식되었다.
5.8 기가헤르쯔 방사선이 반도체 구조의 제조 동안 및/또는 전자 시스템의 형성 동안 사용되는 예시적 실시예들이 도 1 내지 도 17을 참조로 설명된다.
도 1을 참조하면, 반도체 구조(10)의 일부가 예시되어 있다. 반도체 구조는 기판(12) 및 기판 위에 형성된 트랜지스터 게이트 스택(14)을 포함한다.
기판(12)은 반도체 재료를 포함할 수 있으며, 일부 실시예들에서, 배경 p-형 도핑제로 가볍게 도핑된 단결정 실리콘을 포함하거나, 이를 주 구성요소로하여 구성되거나, 이로써 구성될 수 있다. 용어 "반도체성 기판" 및 "반도체 기판"은 반도체 웨이퍼(단독 또는 그 위의 다른 재료들을 포함하는 조립체들) 및 반도체성 재료 층들(단독 또는 다른 재료들을 포함하는 조립체들) 같은 대부분 반도체성 재료들을 포함하지만 이에 한정되지는 않는 반도체성 재료들을 포함하는 임의의 구조를 의미한다. 용어 "기판"은 상술된 반도체성 기판들을 포함하지만 이에 한정되지 않는 임의의 지지 구조체를 지칭한다.
게이트 스택(14)은 게이트 유전체 재료(16), 전도성 게이트 재료(18) 및 캡핑 재료(20)를 포함한다.
게이트 유전체 재료는 임의의 적절한 조성물 또는 조성물들의 조합을 포함할 수 있으며, 예로서, 실리콘 디옥사이드를 포함할 수 있다.
전도성 재료(18)는 임의의 조성물 또는 조성물들의 조합을 포함할 수 있으며, 예로서, 다양한 금속들(예로서, 텅스텐, 티타늄 등), 금속 함유 조성물들(예로서, 금속 실리사이드, 금속 니트라이드 등) 및 전도성 도핑된 반도체 재료들(예로서, 전도성 도핑된 실리콘) 중 하나 이상을 포함할 수 있다.
캡핑 재료(20)는 전기 절연성이며, 임의의 적절한 조성물 또는 조성물들의 조합을 포함할 수 있다. 예로서, 캡핑 재료(20)는 실리콘 디옥사이드, 실리콘 니트라이드 및 실리콘 옥시니트라이드 중 하나 이상을 포함할 수 있다.
한 쌍의 전기 절연성 측벽 스페이서들(22)이 트랜지스터 게이트 스택의 대향 측벽들을 따라 존재한다. 측벽 스페이서들은 임의의 적절한 조성물 또는 조성물들의 조합을 포함할 수 있으며, 예로서, 실리콘 디옥사이드, 실리콘 니트라이드 및 실리콘 옥시니트라이드 중 하나 이상을 포함할 수 있다.
도 2를 참조하면, 도핑제(24)는 트랜지스터 게이트 스택(14)의 대향 측부들 상에 한 쌍의 주입 영역들(26)을 형성하기 위해 기판(12)에 주입된다. 도핑제(24)는 n-형 또는 p-형 중 어느 하나일 수 있으며, 따라서, 주입 영역들(26)은 n-형 도핑되거나 p-형 도핑될 수 있다. 예시적 실시예들에서, 도핑제는 붕소, 인 및 비소로 구성되는 그룹으로부터 선택될 수 있다. 비록, 단 하나의 도핑제 주입이 예시되어 있지만, 일부 실시예들에서, 다수의 유형의 도핑제들의 다수의 주입들이 이루어져 예로서, 경 도핑된 확산 영역들, 할로 영역(halo region)들 및 중 도핑 영역들 같은 다양한 서로 다른 주입 영역들을 형성할 수 있다.
주입 영역들(26)은 게이트 스택(14)을 포함하는 트랜지스터 게이트와 정렬되는 것으로 고려될 수 있으며, 게이트 스택은 도핑제(24)를 주입하는 동안 주입 영역들의 위치들을 규정하기 위해 마스크로서 효과적으로 사용된다.
도핑제(24)의 주입은 주입 영역들 내에 결함 영역들(미도시)을 생성할 수 있으며, 이 결함 영역들에서 주입된 도핑제 종들로부터의 에너지가 기판(12)의 단결정 반도체 재료(예로서, 단결정 실리콘)와 상호작용하여 단결정 재료를 비정질 재료로 변환시킨다.
도 2의 처리 스테이지에서 주입된 도핑제는 주로 기판(12)의 반도체 재료의 격자 구조체 내의 치환 영역에 인접한 틈새 위치들에 존재한다. 도핑제는, 도핑제가 주입 영역들 내의 기판의 전도성에 원하는 효과를 달성하기 이전에 격자 구조체의 격자 부위들로 도핑제를 이동시키기 위해 활성화될 필요가 있다.
도 3을 참조하면, 구조(10)가 예시되어 있으며, 이 구조는 주입 영역들(26) 내의 도핑제의 활성화에 적합한 기간 동안 약 5.8 기가헤르쯔의 주파수를 갖는 마이크로파 방사선의 펄스에 노출됨으로써 주입 영역들을 전기 전도성 영역(도 3의 처리 스테이지에서 영역(26)의 음영처리부에 의해 예시됨)들로 변환시킨 이후의 구조이다. 주입 영역들(26) 내의 도핑제를 완전히 활성화하기에 적합한 마이크로파 펄스의 기간은 약 5분 내지 약 30분일 수 있다. 마이크로파 방사선의 펄스는 도핑제가 활성화되는 것과 동시에 주입 영역들 내의 비정질 결함 영역들을 재결정화할 수 있다. 따라서, 약 5.8 기가헤르쯔의 마이크로파 방사선의 펄스는 동시적으로 기판(12)의 반도체 재료 내의 손상 영역들을 치유하면서 도핑제를 활성화할 수 있다.
전술된 바와 같이, 약 5.8 기가헤르쯔의 주파수를 갖는 마이크로파 방사선을 사용하는 장점들 중 하나는 마이크로파 방사선이 약 500℃를 초과하지 않는 온도(일부 실시예에서는 약 400℃를 초과하지 않는 온도 또는 심지어 약 350℃를 초과하지 않는 온도)에서 실리콘과만 결부된다는 것이다. 따라서, 기판(12)의 반도체 재료의 온도는 5.8 기가헤르쯔 마이크로파에 대한 노출 동안 약 500℃를 초과하지 않으며, 일부 실시예들에서는 약 400℃를 초과하지 않고, 일부 실시예들에서는 약 350℃를 초과하지 않는다.
측벽 스페이서들(22) 및 게이트 스택(14)의 재료들(16, 20)은 약 5.8 기가헤르쯔의 주파수를 갖는 마이크로파 방사선에 투명하다. 게이트 스택의 재료(18)는 재료(18)가 전도성 도핑된 반도체 조성물을 포함하지 않는 한 5.8 기가헤르쯔의 방사선에 투명하다.
기판(12) 및 재료(18)의 임의의 전도성 도핑된 반도체 조성물은 약 5.8 기가헤르쯔의 주파수를 갖는 마이크로파 방사선과의 상호작용을 통해 500℃를 초과하는 온도로 가열되지 않는다. 따라서, 기판(12), 측벽 스페이서들(22) 및 재료들(16, 18, 20)의 온도는 비정질 구조체들의 재결정화 및/또는 도핑제의 활성화를 위한 5.8 기가헤르쯔 마이크로파 방사선의 사용 동안 500℃ 이하(일부 실시예들에서는 400℃ 이하, 일부 실시예들에서는 350℃ 이하)로 남아 있는다.
활성화 및/또는 재결정화 동안의 구조(50)의 재료들의 낮은 온도들은 5.8 기가헤르쯔 마이크로파 방사선에 대한 노출 동안 열 민감성 재료들이 구조에 통합될 수 있게 한다. 예로서, 전도성 게이트 재료(18) 내에 사용하기에 적합한 일부 전기 전도성 재료들은 트랜지스터 게이트들을 제조하기 위한 종래의 방법들에서는 기피되었으며, 그 이유는 도핑제 활성화를 위해 사용되는 종래의 고온 조건들 하에서의 이런 재료들의 열적 불안정성 때문이다. 이런 전기 전도성 재료들 중에는 일부 금속 실리사이드들이 있다. 그러나, 저온 활성화(구체적으로는, 500℃ 이하, 400℃ 이하 또는 심지어 350℃ 이하의 활성화 온도들)는 이런 전기 전도성 재료들이 게이트 재료(18)에 사용될 수 있게 하며, 따라서, 종래의 처리에서 사용될 수 있는 것보다 더 넓은 부류의 재료들이 집적 회로 구성요소들의 형성에 사용될 수 있게 한다. 더 넓은 부류의 재료들의 가용성은 종래의 방법들을 사용하여 제조될 수 있는 집적 회로 구성요소들에 비해 본 발명의 방법들을 사용하여 개선된 집적 회로 구성요소들이 제조될 수 있게 한다.
트랜지스터 게이트 스택(14) 및 전도성 도핑된 영역들(26)은 전계 효과 트랜지스터에 포함된다. 예로서, 집적 시스템들의 메모리 및 로직에 활용하는 것을 포함하는 전계 효과 트랜지스터들을 위한 다양한 용례들이 존재한다. 도 4 및 도 5는 전계 효과 트랜지스터들이 동적 임의 접근 메모리(DRAM)에 통합되고, 5.8 기가헤르쯔 마이크로파 방사선이 DRAM의 형성 동안 유리하게 사용될 수 있는 방법을 예시한다.
도 4를 참조하면, 반도체 구조(30)의 일부가 예시되어 있다. 적절한 경우에, 도 1 내지 도 3을 설명하기 위해 사용된 것과 유사한 참조번호가 도 4의 설명에 사용된다.
구조(30)는 반도체 기판(12) 및 기판 위의 한 쌍의 트랜지스터 게이트들(32, 34)을 포함한다. 트랜지스터 게이트들은 상술한 재료들(16, 18, 20)을 포함한다.
측벽 스페이서들(22)은 트랜지스터 게이트들의 대향 측벽들을 따라 존재한다.
또한, 구조(30)는 도핑제가 기판(12) 내에 주입되어 있는 세 개의 주입 영역들(36, 38, 40)을 포함한다. 주입 영역들은 주로 n-형 도핑제 또는 p-형 도핑제 중 어느 하나로 도핑될 수 있다. 제1 트랜지스터 구조는 트랜지스터 게이트(32) 및 주입 영역들(36, 38)을 포함하고, 제2 트랜지스터 구조는 트랜지스터 게이트(34) 및 주입 영역들(38, 40)을 포함한다.
금속 실리사이드(예로서, 티타늄 실리사이드)(42)가 주입 영역들 위에 형성되고, 전기 회로와 주입 영역들을 전기적으로 연결하기 위해 사용된다. 금속 실리사이드는 주입된 영역들에 대한 전기적 연결의 접촉 저항 부분을 감소시키기 위해 사용된다. 이런 접근법들은 또한 관련 트랜지스터 또는 장치의 외부 저항을 감소시키기 위해서도 사용된다. 커패시터들(44, 46)(도 4의 도면에 개략적으로 예시됨)은 주입 영역들(38, 40) 각각에 금속 실리사이드를 통해 전기적으로 연결되어 있으며, 비트라인(48)(도 4의 도면에 개략적으로 예시됨)은 금속 실리사이드를 통해 주입 영역(38)에 전기적으로 연결되어 있다.
도 5를 참조하면, 약 5.8 기가헤르쯔의 주파수를 갖는 마이크로파 방사선이 주입 영역들(36, 38, 40) 내의 도핑제를 활성화하기 위해 사용된 이후의 구조(30)가 예시되어 있다. 마이크로파 방사선은 또한 기판(12) 내의 비정질 영역들(미도시)의 결정도를 증가시키기 위해 사용될 수도 있다.
500℃를 초과하는 열적 온도들에 특히 민감할 수 있는 재료들 중 하나가 금속 실리사이드이다. 따라서, 종래의 처리는 금속 실리사이드(42)의 형성 이전에 주입 영역들(36, 38, 40) 내의 도핑제를 활성화한다. 그러나, 5.8 기가헤르쯔 마이크로파 방사선의 활용은 금속 실리사이드에 부정적인 영향을 주지 않고 금속 실리사이드(42)의 형성 이후 도핑제의 활성화가 수행될 수 있게 한다. 이는 종래의 방법들에 비해, 도핑제 활성화를 위한 5.8 기가헤르쯔 마이크로파 방사선을 활용하는 방법의 다재성을 개선시킬 수 있다. 예로서, 현대의 반도체 제조는 종종 서로 상하로 적층된 집적 회로의 다수의 레벨들의 형성을 포함한다. 다수의 레벨들을 가로질러 도핑제를 동시에 활성화시키는 것이 바람직할 수 있으며, 이 경우, 레벨들 중 하나 이상은 도핑제가 활성화되는 처리 스테이지 시점에서 이미 금속 실리사이드를 가지고 있을 수 있다. 추가적으로, 금속 실리사이드가 하부 레벨에 이미 형성된 이후 상부 레벨에서 도핑제를 활성화할 필요가 있을 수 있는 다른 용례들이 존재할 수 있다.
금속 실리사이드는 열적으로 민감하면서, 종래에 사용되는 높은 활성화 에너지들에 기인하여 종래의 처리에서 문제들을 유발할 수 있는 재료의 일 예이다. 마이크로파 같은 낮은 열 에너지 프로세스의 사용을 유도하는 실리사이드들의 전이와 연계된 낮은 활성화 에너지가 존재할 수 있다. 달리 말하면, 벌크 어닐링의 높은 열적 에너지는 바람직하지 못한 상태로 전이되는 실리사이드의 낮은 활성화 에너지와 공존할 수 없다. 다수의 다른 열적으로 민감한 재료들(이런 재료들 중 일부는 스파이크 또는 플래시형 어닐링들 및 더 긴 어닐링들에 민감할 수 있다)이 존재하며, 도핑제 활성화를 위한 5.8 기가헤르쯔 마이크로파 방사선의 사용은 종래의 도핑제 활성화 방법들을 사용하는 경우 이런 재료들이 통합될 수 없는 위치들에서의 제조 프로세스에 이런 재료들이 통합될 수 있게 한다.
도 6 내지 도 9는 반도체 재료의 재결정화 및/또는 도핑제 활성화를 위한 5.8 기가헤르쯔 마이크로파 방사선의 사용이 유리할 수 있는 다른 용례를 예시하며, 구체적으로는 상보적 금속 산화물 반도체(CMOS) 구조의 형성을 예시한다.
도 6을 참조하면, 반도체 구조(50)의 일부가 예시되어 있다. 구조는 p-형 도핑제로 배경 도핑된 기판(12)을 포함한다(p-레벨로 도핑된 것으로 도시됨). 이 기판은 예로서, 가볍게 도핑된 단결정 실리콘을 포함하거나, 그를 주 구성요소로서 하여 구성되거나, 이로써 구성될 수 있다.
격리 영역(52)은 기판(12) 내로 연장한다. 격리 영역은 예로서, 얕은 트렌치 격리 영역을 포함할 수 있다. 따라서, 격리 영역은 기판(12) 내에 형성되어 하나 이상의 절연 재료들로 충전된 트렌치를 포함할 수 있으며, 트렌치 격리 영역에 사용하기에 적합한 예시적 절연 재료는 실리콘 디옥사이드이다.
패터닝된 재료(54)가 기판(12) 위에 존재한다. 재료(54)는 예로서, 포토리소그래피로 패터닝된 포토레지스트를 포함할 수 있다. 재료(54)는 기판의 일부를 차단하고, 다른 부분을 노출된 상태로 남겨둔다.
도 7을 참조하면, n-형 도핑제가 기판(12)의 노출된 부분에 주입되어 n-우물(56)을 형성한다. n-우물은 n-레벨로 도핑되는 것으로 도시되어 있다.
도 8을 참조하면, 차폐 재료(54)(도 7)가 제거되고, 한 쌍의 상보적 트랜지스터들(58, 60)이 기판(12) 위에 형성된다. 트랜지스터(58)는 p-채널 장치이며, 트랜지스터(60)는 n-채널 장치이다.
트랜지스터(58)는 게이트 유전체 재료(62), 전도성 게이트 재료(64) 및 캡핑 재료(66)를 포함한다. 트랜지스터(58)는 한 쌍의 측벽 스페이서들(74)과 한 쌍의 주입 영역들(76)을 더 포함한다.
트랜지스터(60)는 게이트 유전체 재료(68), 전도성 게이트 재료(70) 및 캡핑 재료(72)를 포함한다. 추가적으로, 트랜지스터(60)는 한 쌍의 측벽 스페이서들(78)과 한 쌍의 주입 영역들(80)을 포함한다.
주입 영역들(76)은 주로 p-형 도핑되고, 주입 영역들(80)은 주로 n-형 도핑된다. 일부 실시예들에서, n-우물의 형성은 제1 도전형을 갖는 제1 도핑제의 주입(이런 제1 도핑제는 도시된 실시예에서 n-형 도전형을 가짐)을 포함하는 것으로 고려되고, 주입 영역(76)의 형성은 제1 도전형에 반대인 제2 도전형을 갖는 제2 도핑제의 주입을 포함하는 것으로 고려된다. 도시된 실시예에서, 제2 도핑제의 주입은 제1 도핑제의 주입에 의해 형성된 주입 영역 내에 전체적으로 포함되어 있는 주입 영역들을 형성한다(달리 말하면, p-형 주입 영역들(76)은 전체적으로 n-우물(56) 내에 포함되어 있다).
도 9를 참조하면, 주입 영역들(76, 80) 내의 도핑제들이 활성화되고, 따라서, 주입 영역들은 전도성 도핑된 소스/드레인 영역들이 된다. 주입 영역들(76, 80) 내의 도핑제들의 활성화는 약 5.8 기가헤르쯔의 주파수를 갖는 마이크로파 방사선을 사용하며, 동시에 주입 영역들의 형성 동안 기판(12) 내에 발생된 임의의 변경된 결정도의 손상 영역들을 수리한다.
주입 영역들(76, 80) 내의 도핑제들의 활성화는 n-우물에 인접한 기판(12) 내의 배경 p-형 도핑제의 활성화 및 n-우물의 배경 n-형 도핑제의 활성화와 동시에 이루어질 수 있다. 대안적으로, 배경 n-형 및 p-형 도핑제들은 주입 영역들(76, 80) 내의 도핑제들의 활성화 이전에 적어도 부분적으로 활성화될 수 있다. 배경 n-형 및 p-형 도핑제들이 주입 영역들(76, 80)의 형성 이전에 전체적으로 활성화되는 경우에, 이런 활성화는 종래의 방법들을 사용하거나, 5.8 기가헤르쯔 마이크로파 방사선을 사용할 수 있다. 배경 n-형 및 p-형 도핑제들이 주입 영역들(76, 80)의 형성 이전에 단지 부분적으로 활성화되는 경우에, 이런 부분적 활성화는 5.8 기가헤르쯔 마이크로파 방사선의 사용을 포함할 수 있으며, 주입 영역들(76, 80) 내의 도핑제를 활성화하기 위한 5.8 기가헤르쯔 마이크로파 방사선의 후속 사용 도중에 배경 n-형 및 p-형 도핑제들의 활성화가 완료될 수 있다.
주입 영역들(76, 80) 내의 도핑제들의 활성화를 위한 5.8 기가헤르쯔 마이크로파 방사선의 사용은 CMOS 구조의 형성시 열적으로 민감한 재료들이 사용될 수 있게 한다. 또한, 비록, 주입 영역들(76, 80) 내의 도핑제들의 활성화가 주입 영역들(76, 80) 위의 다른 재료들 및 구조체들의 형성 이전에 이루어지는 것으로 예시되어 있지만, 다른 실시예들(미도시)에서, 하나 이상의 열적 민감성 재료들(예로서, 금속 실리사이드)이 이런 주입 영역들 내의 도핑제의 활성화 이전에 주입 영역들 위에 형성될 수 있다.
반도체 재료들의 결정화 및/또는 도핑제의 활성화를 위해 5.8 기가헤르쯔 마이크로파 방사선을 사용하는 장점들은 상술한 트랜지스터들 이외의 다수의 전기적 구성요소들로 확장된다. 예로서, 반도체 장치 제조는 빈번히 다이오드를 형성하기 위해 p-형 도핑 영역에 직접적으로 접하여 n-형 도핑 영역을 형성하는 것을 포함한다. 도핑제들이 n-형 영역들과 p-형 영역들로부터 n-형 영역과 p-형 영역 사이의 경계를 가로질러 확산되는 경우, n-형 영역과 p-형 영역 사이의 계면은 흐려지고, 다이오드의 성능이 부정적 영향을 받게 된다. 다이오드의 제조 동안 도핑제 확산을 위해 5.8 기가헤르쯔 마이크로파 방사선을 사용하는 장점은 도핑제 활성화의 낮은 온도가 종래의 방법들에 비해 도핑제의 열적 유도 확산을 현저히 감소시킨다는 것이다. 따라서, 5.8 기가헤르쯔 마이크로파 방사선이 p-n 다이오드의 도핑제의 확산을 위해 사용되는 경우 p-n 계면을 가로질러 도핑제의 확산이 존재한다 하더라도 매우 미소해지게 된다.
도 10 및 도 11은 다이오드를 형성하는 예시적 방법을 예시한다. 도 10은 반도체 구조(90)의 일부를 도시한다. 이런 구조는 n-형 도핑제로 중도핑된 영역(94)(n+ 레벨로 도핑된 것으로 도시됨)과, p-형 도핑제로 중도핑된 영역(96)(p+ 레벨로 도핑된 것으로 도시됨)을 갖는 반도체 재료(예로서, 단결정 실리콘)를 포함한다. 영역들(94, 96)은 서로 직접적으로 접하는 것으로 도시되어 있으며, 계면(95)은 영역들(94, 96) 사이에 선으로 예시되어 있다. 비록, p+ 및 n+ 레벨들이 예시되어 있지만, 일부 실시예들에서, p, p+, p-, n, n+ 및 n- 레벨들의 다양한 조합들이 사용될 수 있다(p- 및 n- 레벨들은 약 1018 atoms/cm3 이하이며, p+ 및 n+ 레벨들은 약 1022 atoms/cm3 이상이다).
영역들(94, 96)은 재료(92) 내로 n-형 및 p-형 도핑제를 주입함으로써 형성될 수 있다. 예로서, 영역들 중 다른 하나에 도핑제가 주입되는 동안 제1 마스크(미도시)가 영역들(94, 96) 중 하나를 차단하기 위해 사용된다. 제1 마스크는 그후 제거되고, 도핑제가 영역들 중 나머지에 주입되는 동안 영역들(94, 96) 중 어느 하나가 주입을 받는 것을 차단하는 제2 마스크(미도시)로 된다. 제2 마스크는 그후 제거되어 도 10의 구조를 남기게 된다.
도 11을 참조하면, 영역(94)의 n-형 도핑제 및 영역(96)의 p-형 도핑제가 5.8 기가헤르쯔 마이크로파 방사선에 대한 노출에 의해 활성화되며, 이런 활성화는 영역들(94, 96)의 음영처리에 의해 개략적으로 예시되어 있다.
활성화는 계면(95)을 가로지른 도핑제의 온건한 확산을 초래하며, 이런 확산은 점선 경계들(97)에 의해 개략적으로 예시되어 있다. 일부 실시예들에서, 계면(95)에 실질적으로 어떠한 확산도 존재하지 않을 수 있다. 확산이 존재하는지 또는 온건한 확산이 존재하는지 여부에 무관하게, 5.8 기가헤르쯔 마이크로파 방사선의 사용은 p-n 다이오드가 종래의 방법들에 의해 형성되는 것보다 매우 선명한 p-형 도핑 영역과 n-형 도핑 영역 사이의 계면을 갖고 형성될 수 있게 한다. 따라서, p-n 다이오드의 도핑제들의 확산을 위해 5.8 기가헤르쯔 마이크로파 방사선을 사용하는 것은 종래의 방법들에 의해 형성된 p-n 다이오드들에 비해 개선된 성능 특성들을 갖는 p-n 다이오드의 제조를 도출할 수 있다.
p-b 다이오드의 도핑제들의 확산을 위한 5.8 기가헤르쯔 마이크로파 방사선의 사용의 다른 장점은 열적 민감성 재료들이 다이오드에 인접하게 형성된 이후에 활성화가 수행될 수 있게 한다는 것이다. 도 12는 p-n 다이오드에 인접하게 열적 민감성 재료들이 형성되어 있는 예시적 실시예에 따른 반도체 구조(100)의 일부를 예시한다.
반도체 구조(100)는 한 쌍의 메모리 셀들(104, 106)을 지지하는 반도체 기판(102)을 포함한다.
기판(102)은 집적 회로 구조의 하나 이상의 재료들(미도시) 및 단결정 실리콘을 포함할 수 있다. 이런 재료들은 전기 전도성 재료들, 전기 절연 재료들 및/또는 반도체성 재료들을 포함할 수 있다.
메모리 셀(104)은 한 쌍의 전기 전도성 전극들(110, 112)(전극(110)은 도 12의 단면의 평면을 벗어나며, 따라서, 점선 또는 가상 외관으로 도시되어 있다) 사이에 상 변화 재료(108)를 포함한다. 전극들은 도 12의 단면의 평면 외부에 있는 다른 회로(미도시)에 연결될 수 있다. 전극들은 임의의 적절한 전기 전도성 조성물 또는 전기 전도성 조성물들의 조합을 포함할 수 있으며, 예로서, 전도성 도핑된 반도체 재료, 다양한 금속들 및/또는 다양한 금속 함유 조성물들을 포함하거나, 그들을 주 구성요소로 하여 구성되거나, 그들로 구성될 수 있다.
상 변화 재료(108)는 임의의 적절한 조성물 또는 조성물들의 조합을 포함할 수 있으며, 일부 실시예들에서, GST(즉, 게르마늄, 안티몬 및 텔루르의 혼합물)을 포함하거나, 그로 구성되거나 그를 주 구성요소로하여 구성될 수 있다.
전극들(110, 112)은 메모리 셀(104) 내에 정보의 저장 동안 상 변화 재료(108)를 변경하기 위해, 그리고, 메모리 셀(104)로부터의 정보의 판독 동안 상 변화 재료(108)의 상태를 결정하기 위해 사용된다.
메모리 셀(106)은 한 쌍의 전기 전도성 전극들(116, 118)(전극(118)은 도 12의 단면 외부에 있으며, 따라서, 점선 또는 가상 외관으로 도시됨) 사이에 상 변화 재료(114)를 포함할 수 있다. 전극들은 도 12의 단면 평면 외부에 있는 다른 회로(미도시)에 연결될 수 있다. 전극들(116, 118)은 전극들(110, 112)에 관하여 상술된 조성물들 중 임의의 것을 포함할 수 있다.
상 변화 재료(114)는 임의의 적절한 조성물 또는 조성물들의 조합을 포함할 수 있으며, 일부 실시예들에서, GST를 포함하거나, 그로 구성되거나, 그를 주 구성요소로 하여 구성될 수 있다.
전극들(116, 118)은 메모리 셀(104)에 대한 판독 및 기록에서 전극들(110, 112)의 사용과 유사하게 메모리 셀(106) 내의 정보의 저장 동안 및 메모리 셀로부터의 정보의 판독 동안 사용된다.
상 변화 재료들(108, 114)은 일부 실시예들에서, 제1 및 제2 상 변화 재료들로 지칭될 수 있다.
한 쌍의 다이오드들(120, 140)이 메모리 셀들(104, 106) 사이에 제공된다. 다이오드(120)는 반도체 재료(122)를 포함하며, 다이오드(140)는 반도체 재료(142)를 포함한다. 비트라인(150)은 다이오드들(120, 140) 사이에 있다. 비트라인(150)은 메모리 셀들(104, 106)에 대한 공용 비트라인이다.
구조(100)는 메모리 셀(104)의 전극(112) 위에 반도체 재료(122)를 형성하고, 반도체 재료(122) 위에 비트라인(150)을 형성하고, 비트라인 위에 반도체 재료(142)를 형성하고, 그후, 반도체 재료(142) 위에 메모리 셀(106)의 전극(116)을 형성함으로써 형성될 수 있다.
반도체 재료들(122, 142)은 임의의 적절한 조성물 또는 조성물들의 조합을 포함할 수 있으며, 서로 동일한 조성물 또는 서로 다른 조성물일 수 있다. 일부 실시예들에서, 반도체 재료들(122, 142)은 단결정 실리콘을 포함하거나, 그를 주 구성요소로하여 구성되거나, 그로 구성될 수 있다.
반도체 재료(122)는 도핑된 영역(124), 도핑된 영역(124)에 직접적으로 접하는 다른 도핑된 영역(126)을 포함하며, 반도체 재료(142)는 도핑된 영역(144) 및 도핑된 영역(144)에 직접적으로 접하는 다른 도핑된 영역(146)을 포함한다.
도핑된 영역들(122, 124) 중 하나는 제1 도핑된 영역이라 지칭될 수 있으며, 주로 p-형 도핑되고, 도핑된 영역들 중 나머지는 제2 도핑된 영역이라 지칭될 수 있으며, 주로 n-형으로 도핑된다. 후속 처리에서, 도핑된 영역들(124, 126)은 이런 도핑된 영역들 내의 도핑제를 활성화(도 10 및 도 11에 관하여 상술된 활성화와 유사하게)하기 위해 약 5.8 기가헤르쯔의 주파수를 갖는 마이크로파 방사선에 노출될 수 있다. 유사하게, 도핑된 영역들(142, 144) 중 하나는 제1 도핑된 영역이라 지칭될 수 있으며, 주로 p-형 도핑되고, 도핑된 영역들 중 나머지는 제2 도핑된 영역이라 지칭될 수 있으며, 주로 n-형 도핑된다. 후속 처리에서, 도핑된 영역들(144, 146)은 이런 도핑된 영역들 내의 도핑제를 활성화하기 위해 약 5.8 기가헤르쯔의 주파수를 갖는 마이크로파 방사선에 노출될 수 있다.
상 변화 재료들(108, 114)은 반도체 재료들(122, 142)에 인접하게 형성되는 것으로 고려될 수 있다. 5.8 기가헤르쯔 마이크로파 방사선의 사용은 유리하게 인근 상 변화 재료들에 낮은 열적 영향으로 이루어질 수 있으며(구체적으로, 500℃ 이하, 400℃ 이하, 또는 심지어 350℃ 이하의 온도에서), 따라서, 상 변화 재료들을 손상시키지 않고 수행될 수 있다. 대조적으로, 종래의 처리를 사용하면 상 변화 재료들에 인접하게 p-n 다이오드를 형성하기가 곤란하며, 그 이유는 상 변화 재료들이 매우 열적으로 민감한 경향이 있기 때문이다. 따라서, 종래의 도핑제 활성화 방법들의 열적 영향은 상 변화 재료들에 유해한 영향을 주는 경향이 있다.
구조(100)는 제1 상 변화 재료(108)의 이후, 그리고, 제2 상 변화 재료(114)의 이후에 형성된 반도체 재료들(122, 142)을 포함한다. 따라서, 영역들(124, 126, 144, 146) 내의 도핑제의 활성화는 제1 상 변화 재료(108)의 형성 이후에 이루어지지만, 제2 상 변화 재료(114)의 형성 이전 또는 이후에 이루어질 수 있다.
구조(100)는 메모리 셀들(104)을 따라, 비트라인(150)을 따라, 그리고, 다이오드들(120, 140)을 따라 전기 절연성 재료(130)를 포함하는 것으로 도시되어 있다. 절연성 재료(130)는 임의의 적절한 조성물 또는 조성물들의 조합을 포함할 수 있으며, 일부 실시예들에서, 실리콘 디옥사이드 또는 실리콘 니트라이드 중 하나 또는 양자 모두를 포함할 수 있다.
상 변화 재료들(108, 114)은 메모리 셀들(104, 106) 내에 사용될 수 있는 열적 민감성 메모리 소자 재료들의 예들이다. 다른 실시예들에서 다른 열적 민감성 메모리 소자 재료들이 사용될 수 있으며, 이런 다른 메모리 소자 재료들은 예로서, 전기 저항 재료들을 포함한다.
상술한 바와 같이, 5.8 기가헤르쯔 마이크로파 방사선의 효과들은 누적성이며, 그래서, 도핑된 영역은 마이크로파 방사선의 다수의 순차적 펄스들로 활성화될 수 있으며 및/또는 비정질 영역은 다수의 순차적 마이크로파 방사선의 펄스들로 결정화될 수 있다. 또한, 5.8 기가헤르쯔 마이크로파 방사선의 노출 효과들은 역시 자체 제한적이며, 그래서, 5.8 기가헤르쯔 마이크로파 방사선에 대한 과도한 노출은 부정적인 영향들을 생성하지 않는다. 이들 5.8 기가헤르쯔 마이크로파 방사선의 특성들은 예를 들어, 3차원 적층형 메모리의 제조 동안 같은 반도체 기판 위에 다수의 집적 회로 레벨들의 제조 동안 장점을 가질 수 있다.
도 13은 반도체 기판(202)과, 반도체 기판 위에 형성된 복수의 집적 회로 레벨들(204, 206, 208, 210, 212, 214)을 포함하는 반도체 구조(200)를 도시한다. 각 레벨은 다수의 반도체 구성요소들(예로서, 휘발성 셀들, 불휘발성 셀들, 배선, 커패시터들 등)을 포함한다. 구성요소들은 전기 전도성 재료들을 포함할 수 있다. 예시적 전기 전도성 재료들은 재료들(216, 218, 220, 222)로서 개략적으로 예시되어 있다.
집적 회로의 다양한 레벨들 사이의 경계들은 점선들(205, 207, 209, 211, 213)로 개략적으로 예시되어 있으며, 기판의 상부면은 실선(203)으로 개략적으로 예시되어 있다.
다수의 도핑된 영역들은 구조(200) 내에 다양한 레벨들에 형성되며, 예시적 도핑된 영역들은 영역들(230, 232, 234, 236, 238, 240, 242, 244, 246, 248, 250, 252)로서 개략적으로 예시되어 있다. 도핑된 영역들은 다양한 목적들을 위해 사용될 수 있다. 예로서, 기판(202) 내의 대형 도핑된 영역(230)은 게더링 영역일 수 있는 반면, 나머지 도핑된 영역들은 궁극적으로, 소스/드레인 영역들, 다이오드들의 부분들, 전도성 배선의 부분들 등으로서 사용될 수 있다.
다양한 도핑된 영역들 중 다수는 서로 다른 처리 스테이지들에 형성되며, 하부 레벨들의 도핑된 영역들은 일반적으로 상부 레벨들의 도핑된 영역들 이전에 형성된다.
일부 실시예들에서, 하부 레벨의 도핑된 영역(예로서, 영역들(230, 232, 234, 236, 238) 중 하나)은 제1 도핑된 영역이라 지칭될 수 있으며, 더 높은 레벨의 도핑된 영역(예로서, 영역들(250, 252) 중 하나)은 제2 도핑된 영역이라 지칭될 수 있다. 약 5.8 기가헤르쯔의 주파수를 갖는 마이크로파 방사선의 제1 펄스는 제1 도핑된 영역 내의 도핑제를 활성화하기 위해 사용될 수 있다. 일부 실시예들에서, 제1 펄스는 제1 도핑된 영역 내의 도핑제 중 전체가 아닌 일부를 활성화하기에 적합한 기간 동안 수행될 수 있다. 후속하여, 제2 도핑된 영역이 형성될 수 있으며, 그후, 약 5.8 기가헤르쯔의 주파수를 갖는 마이크로파 방사선의 제2 펄스가 제1 도핑된 영역 내의 도핑제의 활성화를 완료하고 또한 제2 도핑된 영역 내의 도핑제 전부를 활성화하기 위해 사용될 수 있다.
구조(200)는 열적 민감성 재료인 하나 이상의 재료들을 포함할 수 있으며, 구체적으로, 이들은 500℃를 초과한 온도에 의해 부정적 영향을 받는다. 이런 재료들은 예로서, 상 변화 재료들 및/또는 금속 실리사이드들을 포함할 수 있다. 마이크로파 방사선의 펄스들 중 하나 이상은 이런 재료들이 구조(200) 내에 통합된 이후에 사용될 수 있으며, 그 이유는 5.8 기가헤르쯔 마이크로파 방사선이 500℃를 초과하는 온도까지 반도체 구조를 가열시키지 않고 사용될 수 있기 때문이다. 일부 실시예들에서, 열적 민감성 재료들은 400℃를 초과한 온도 또는 심지어 350℃를 초과한 온도에 의해 부정적 영향을 받을 수 있으며, 5.8 기가헤르쯔의 주파수를 갖는 마이크로파 방사선에 의한 처리는 이런 재료들에 부정적인 영향을 주지 않고 사용될 수 있다.
비록, 상술된 실시예들 중 다수가 5.8 기가헤르쯔의 주파수를 갖는 마이크로파 방사선이 반도체 기판 내의 결정화 향상 및 도핑제 활성화 양자를 동시에 이행하기 위해 사용될 수 있다는 것을 나타내지만, 결정화를 실질적으로 증가시키지 않고 도핑제를 활성화하거나 그 반대가 바람직한 실시예들도 존재한다. 이런 실시예들에서, 마이크로파 방사선의 펄스의 기간은 도핑제 활성화 및 결정화 중 하나 또는 나머지를 주로 달성하도록 하는 목적으로 조절될 수 있다.
비록, 도 1 내지 도 13의 예시적 실시예들이 집적 회로의 제조에 관한 것이지만, 5.8 기가헤르쯔 마이크로파 방사선의 사용은 다른 실시예들에서 예로서, MEMS의 제조를 포함하는 다른 반도체 제조 프로세스들에 적용될 수 있다.
도 1 내지 도 13의 방법들에 의해 형성된 구조들은 다양한 전자 시스템들에 통합될 수 있다. 도 14 내지 도 17은 이런 구조들 중 하나 이상을 사용할 수 있는 예시적 전자 시스템들을 예시한다.
도 14는 컴퓨터 시스템(400)의 일 실시예를 예시한다. 컴퓨터 시스템(400)은 모니터(401) 또는 다른 통신 출력 장치와, 키보드(402) 또는 다른 통신 입력 장치와 머더보드(404)를 포함한다. 머더보드(404)는 마이크로프로세서(406) 또는 다른 데이터 처리 유닛과, 적어도 하나의 메모리 장치(408)를 포함한다. 메모리 장치(408)는 메모리 셀들의 어레이를 포함할 수 있으며, 이런 어레이는 어레이 내의 개별 메모리 셀들을 억세스하기 위한 어드레싱 회로와 결부될 수 있다. 또한, 메모리 셀 어레이는 메모리 셀들로부터 데이터를 판독하기 위한 판독 회로와 결부될 수 있다. 어드레싱 및 판독 회로는 메모리 장치(408)와 프로세서(406) 사이에서 정보를 전달하기 위해 사용될 수 있다. 이는 도 15에 도시된 머더보드(404)의 블록도에 예시되어 있다. 이런 블록도에서, 어드레싱 회로는 410으로 예시되어 있으며, 판독 회로는 412로 예시되어 있다.
프로세서 장치(406)는 프로세서 모듈에 대응하며, 모듈과 함께 사용되는 관련 메모리는 도 1 내지 도 13의 방법들에 의해 형성된 하나 이상의 구조체들을 포함할 수 있다.
메모리 장치(408)는 메모리 모듈에 대응할 수 있으며, 도 1 내지 도 13에 의해 형성된 하나 이상의 구조체들을 포함할 수 있다.
도 16은 전자 시스템(700)의 고레벨 구성의 단순화된 블록도를 예시한다. 시스템(700)은 예로서, 컴퓨터 시스템, 프로세스 제어 시스템 또는 프로세서와 관련 메모리를 포함하는 임의의 다른 시스템에 대응한다. 전자 시스템(700)은 프로세서(702), 제어 유닛(704), 메모리 장치 유닛(706) 및 입력/출력(I/O) 장치(708)를 포함하는 기능 요소들을 구비한다(다양한 실시예들에서 시스템은 복수의 프로세서들, 제어 유닛들, 메모리 장치 유닛들 및/또는 I/O 장치들을 구비할 수 있음을 이해할 수 있을 것이다). 일반적으로, 전자 시스템(700)은 고유의 명령들의 집합을 구비할 것이며, 이 명령들의 집합은 프로세서(702)에 의해 데이터 상에 작업들이 수행되게 하고, 프로세서(702), 메모리 장치 유닛(706) 및 I/O 장치(708) 사이의 다른 상호작용들이 수행되게 한다. 제어 유닛(704)은 명령들이 메모리 장치(706)로부터 인출되어 실행되게 하는 작업들의 집합을 통해 연속적으로 순환함으로써 프로세서(702), 메모리 장치(706) 및 I/O 장치(708)의 모든 작업들을 조화시킨다. 메모리 장치(706)는 도 1 내지 도 13의 방법들에 의해 형성된 하나 이상의 구조체들을 포함할 수 있다.
도 17은 전자 시스템(800)의 단순화된 블록도이다. 시스템(800)은 메모리 셀들의 어레이(804), 어드레스 디코더(806), 로우 억세스 회로(808), 컬럼 억세스 회로(810), 작업들을 제어하기 위한 판독/기록 제어 회로(812) 및 입력/출력 회로(814)를 구비하는 메모리 장치(802)를 포함한다. 메모리 장치(802)는 메모리 셀이 저 역치 전도 상태에 있는지 또는 고 역치 비전도 상태에 있는지 여부를 결정하기 위한 전류 센서들 같은 센서들(820)과 전력 회로(816)를 추가로 포함한다. 예시된 전력 회로(816)는 전력 공급 회로(880), 기준 전압을 제공하기 위한 회로(882), 펄스들을 제1 워드라인에 제공하기 위한 상호접속 라인(884), 펄스들을 제2 워드라인에 제공하기 위한 상호접속 라인(886) 및 펄스들을 비트라인에 제공하기 위한 상호접속 라인(888)을 포함한다. 시스템(800)은 또한 프로세서(822) 또는 메모리 억세스를 위한 메모리 제어기를 포함한다.
메모리 장치(802)는 배선 또는 금속화 라인들을 거쳐 프로세서(822)로부터 제어 신호들을 수신한다. 메모리 장치(802)는 I/O 라인들을 통해 억세스되는 데이터를 저장하기 위해 사용된다. 프로세서(822) 및 메모리 장치(802) 중 적어도 하나는 도 1 내지 도 13의 방법들에 의해 형성된 하나 이상의 구조체들을 포함할 수 있다.
프로세서와 메모리 장치(들) 사이의 통신 시간을 감소시키기 위해 다양한 전자 시스템들이 단일 패키지 처리 유닛들 내에 또는 심지어 단일 반도체 칩 상에 제조될 수 있다.
전자 시스템들은 메모리 모듈들, 장치 드라이버들, 전력 모듈들, 통신 모뎀들, 프로세서 모듈들 및 용례 특정 모듈들에 사용될 수 있으며 및 다층, 다중칩 모듈들을 포함할 수 있다.
전자 시스템들은 시계들, 텔레비젼들, 셀 전화들, 퍼스널 컴퓨터들, 자동차들, 산업적 제어 시스템들, 항공기 등 같은 광범위한 시스템들 중 임의의 것일 수 있다.

Claims (35)

  1. 반도체 구조를 형성하는 방법에 있어서,
    반도체 재료 내에 도핑제를 제공하는 단계와,
    약 5.8 기가헤르쯔의 주파수를 갖는 마이크로파 방사선으로 상기 도핑제를 활성화시키는 단계를 포함하고,
    상기 도핑제의 활성화 동안 상기 반도체 재료의 온도는 약 500℃를 초과하지 않는 반도체 구조 형성 방법.
  2. 청구항 1에 있어서, 상기 온도는 약 350℃를 초과하지 않는 반도체 구조 형성 방법.
  3. 청구항 1에 있어서, 상기 반도체 재료는 실리콘을 포함하는 반도체 구조 형성 방법.
  4. 청구항 1에 있어서, 상기 반도체 재료는 단결정 실리콘으로 구성되는 반도체 구조 형성 방법.
  5. 반도체 구조를 형성하는 방법에 있어서,
    비정질 영역들과 결정 영역들을 갖는 반도체 재료를 제공하는 단계와,
    상기 비정질 영역들의 결정도를 증가시키기 위해 약 5.8 기가헤르쯔의 주파수를 갖는 마이크로파 방사선을 사용하는 단계를 포함하고,
    상기 마이크로파 방사선의 사용 단계 동안 상기 반도체 재료의 온도는 약 500℃를 초과하지 않는 반도체 구조 형성 방법.
  6. 청구항 5에 있어서, 상기 온도는 약 350℃를 초과하지 않는 반도체 구조 형성 방법.
  7. 반도체 구조를 형성하는 방법에 있어서,
    실리콘 내에 도핑제를 주입하는 단계로서, 상기 실리콘은 단결정이고, 상기 주입 단계는 비정질 실리콘의 손상 영역들을 형성하는, 주입 단계와,
    약 5.2 센티미터의 주 스펙트럼 파장 피크를 갖는 마이크로파 방사선에 상기 실리콘을 노출시킴으로써 상기 도핑제 활성화와 상기 손상 영역들의 수리를 동시에 수행하는 단계를 포함하고,
    상기 마이크로파 방사선에 대한 노출 동안 상기 실리콘의 온도는 약 500℃를 초과하지 않는 반도체 구조 형성 방법.
  8. 청구항 7에 있어서, 약 350℃를 초과하지 않는 반도체 구조 형성 방법.
  9. 청구항 7에 있어서, 상기 도핑제는 붕소, 인 및 비소 중 하나 이상을 포함하는 반도체 구조 형성 방법.
  10. 청구항 7에 있어서, 상기 주입 단계는 제1 주입 단계이고, 제1 도전형을 갖는 제1 도핑제를 주입하는 단계를 포함하고,
    상기 제1 주입 단계 이후에 제2 주입 단계가 수행되고, 상기 제2 주입 단계는 상기 제1 도전형과 반대인 제2 도전형을 갖는 제2 도핑제를 주입하는 단계를 포함하고,
    상기 도핑제의 활성화 및 상기 손상 영역들의 수리는 상기 제1 및 제2 주입 단계들 이후에 이루어지는 반도체 구조 형성 방법.
  11. 청구항 10에 있어서, 상기 제1 및 제2 주입 단계들은 상기 반도체 재료의 n-형 영역에 직접적으로 접하는 상기 반도체 재료의 p-형 영역을 형성하고, 상기 p-형 영역 및 상기 n-형 영역은 함께 p-n 다이오드에 포함되는 반도체 구조 형성 방법.
  12. 청구항 7에 있어서, 상기 도핑제 주입 이전에 상기 실리콘 위에 트랜지스터 게이트를 형성하는 단계를 더 포함하고, 상기 주입 단계는 상기 게이트와 정렬된 전도성 도핑된 소스/드레인 영역들을 형성하는 반도체 구조 형성 방법.
  13. 청구항 12에 있어서, 상기 도핑제의 활성화 이전에 상기 전도성 도핑된 소스/드레인 영역들의 위에, 그에 직접적으로 접하는 금속 실리사이드를 형성하는 단계를 더 포함하는 반도체 구조 형성 방법.
  14. 집적 회로를 형성하는 방법에 있어서,
    반도체 구조 내에 제1 도핑제를 제공하는 단계와,
    상기 실리콘 함유 재료의 온도를 약 500℃ 이하로 유지하면서 상기 제1 도핑제 중 단지 일부를 활성화하기에 적합한 기간 동안 약 5.8 기가헤르쯔의 주파수를 갖는 마이크로파 방사선의 제1 펄스를 사용하는 단계와,
    상기 마이크로파 방사선의 제1 펄스를 사용하는 단계 이후에, 상기 반도체 구조 내에 제2 도핑제를 제공하는 단계와,
    상기 실리콘 함유 재료의 온도를 약 500℃ 이하로 유지하면서 상기 제1 도핑제의 완전한 활성화 및 상기 제2 도핑제를 전체적으로 활성화하기에 적합한 기간 동안 약 5.8 기가헤르쯔의 주파수를 갖는 마이크로파 방사선의 제2 펄스를 사용하는 단계를 포함하는 집적 회로 형성 방법.
  15. 청구항 14에 있어서, 상기 마이크로파 방사선의 제1 펄스 동안의 온도는 약 400℃ 이하로 유지되고,
    상기 마이크로파 방사선의 제2 펄스 동안의 온도는 약 400℃ 이하로 유지되는 집적 회로 형성 방법.
  16. 청구항 14에 있어서, 상기 마이크로파 방사선의 제1 펄스 동안의 온도는 약 350℃ 이하로 유지되고,
    상기 마이크로파 방사선의 제2 펄스 동안의 온도는 약 350℃ 이하로 유지되는 집적 회로 형성 방법.
  17. 청구항 14에 있어서, 상기 반도체 구조는 단결정 실리콘 웨이퍼를 포함하고,
    상기 제1 도핑제는 상기 단결정 실리콘 웨이퍼 내에 제1 도핑제 유형으로 도핑된 우물을 형성하고,
    상기 제2 도핑제는 상기 우물 내에 전체적으로 포함되면서 제1 도핑제 유형과 반대인 제2 도핑제 유형으로 도핑된 주입 영역을 형성하는 집적 회로 형성 방법.
  18. 청구항 14에 있어서, 상기 반도체 구조는 서로 상하로 적층된 다수의 집적 레벨들을 포함하도록 형성되고,
    상기 제1 도핑제는 상기 집적 레벨들 중 하나에 제공되고,
    상기 제2 도핑제는 상기 제1 도핑제와는 다른 집적 레벨에 제공되는 집적 회로 형성 방법.
  19. 청구항 14에 있어서, 상기 반도체 구조는 500℃를 초과하는 온도에 의해 부정적인 영향을 받는 하나 이상의 재료들을 포함하도록 형성되고,
    상기 방사선의 제2 펄스는 상기 하나 이상의 재료들이 상기 반도체 구조 내에 통합된 이후에 사용되는 집적 회로 형성 방법.
  20. 청구항 14에 있어서, 상기 반도체 구조는 상 변화 재료를 포함하도록 형성되고,
    방사선의 제2 펄스는 상기 상 변화 재료가 상기 반도체 구조 내에 통합된 이후에 사용되는 집적 회로 형성 방법.
  21. 청구항 14에 있어서, 상기 반도체 구조는 금속 실리사이드를 포함하도록 형성되고,
    상기 방사선의 제2 펄스는 상기 금속 실리사이드가 상기 반도체 구조 내에 통합된 이후에 사용되는 집적 회로 형성 방법.
  22. 집적 회로를 형성하는 방법에 있어서,
    반도체 재료 내에 도핑제를 제공하는 단계와,
    실리콘 함유 재료의 온도를 약 500℃ 이하로 유지하면서 상기 도핑제 중 단지 일부만을 활성화하기에 적합한 기간 동안 약 5.8 기가헤르쯔의 주파수를 갖는 마이크로파 방사선의 제1 펄스를 사용하는 단계와,
    상기 반도체 재료 위에 하나 이상의 재료들을 형성하는 단계와,
    상기 실리콘 함유 재료의 온도를 약 500℃ 이하로 유지하면서 상기 도핑제를 완전히 활성화하기에 적합한 기간 동안 약 5.8 기가헤르쯔의 주파수를 갖는 마이크로파 방사선의 제2 펄스를 사용하는 단계를 기재된 순서로 포함하는 집적 회로 형성 방법.
  23. 청구항 22에 있어서, 마이크로파 방사선의 제1 펄스 동안의 상기 온도는 약 400℃ 이하로 유지되고,
    마이크로파 방사선의 제2 펄스 동안의 상기 온도는 약 400℃ 이하로 유지되는 집적 회로 형성 방법.
  24. 청구항 22에 있어서, 마이크로파 방사선의 상기 제1 펄스 동안의 온도는 약 350℃ 이하로 유지되고,
    마이크로파 방사선의 상기 제2 펄스 동안의 온도는 약 350℃ 이하로 유지되는 집적 회로 형성 방법.
  25. 청구항 22에 있어서, 상기 반도체 재료는 실리콘을 포함하는 집적 회로 형성 방법.
  26. 청구항 22에 있어서, 상기 반도체 재료는 실리콘으로 구성되는 집적 회로 형성 방법.
  27. 청구항 22에 있어서, 휘발성 메모리 셀 내에 상기 도핑제를 통합시키는 단계를 더 포함하는 집적 회로 형성 방법.
  28. 청구항 22에 있어서, 불휘발성 메모리 셀 내에 상기 도핑제를 통합시키는 단계를 더 포함하는 집적 회로 형성 방법.
  29. 청구항 22에 있어서, 다이오드 내에 상기 도핑제를 통합시키는 단계를 더 포함하는 집적 회로 형성 방법.
  30. 반도체 구조를 형성하는 방법에 있어서,
    반도체 기판 위에 메모리 소자 재료를 형성하는 단계와,
    상기 메모리 소자 재료에 인접하게 반도체 재료를 형성하는 단계와,
    상기 반도체 재료의 제1 영역을 p-형 도핑제로 도핑하는 단계와,
    상기 반도체 재료의 제2 영역을 n-형 도핑제로 도핑하는 단계와,
    상기 메모리 소자 재료의 형성 이후, 상기 p-형 및 n-형 도핑제들을 활성화시키도록 약 5.8 기가헤르쯔의 주파수를 갖는 마이크로파 방사선을 사용하는 단계를 포함하며,
    상기 활성화는 상기 메모리 소자 재료 및 상기 반도체 재료가 약 500℃ 이하의 온도로 유지되면서 이루어지는 반도체 구조 형성 방법.
  31. 청구항 30에 있어서, 상기 메모리 소자 재료는 상 변화 재료로 구성되는 반도체 구조 형성 방법.
  32. 청구항 31에 있어서, 상기 상 변화 재료는 게르마늄, 안티몬 및 텔루르를 포함하는 반도체 구조 형성 방법.
  33. 청구항 30에 있어서, 상기 온도는 약 350℃ 이하인 반도체 구조 형성 방법.
  34. 청구항 30에 있어서, 상기 반도체 재료는 실리콘으로 구성되는 반도체 구조 형성 방법.
  35. 청구항 30에 있어서, 상기 반도체 재료는 실리콘으로 구성되고, 상기 p-형 및 n-형 도핑제들은 붕소, 인 및 비소로 이루어지는 그룹으로부터 선택되는 반도체 구조 형성 방법.


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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7985617B2 (en) * 2008-09-11 2011-07-26 Micron Technology, Inc. Methods utilizing microwave radiation during formation of semiconductor constructions
US8951895B2 (en) * 2009-11-30 2015-02-10 Georgia Tech Research Corporation Complementary doping methods and devices fabricated therefrom
US20120021577A1 (en) * 2010-07-21 2012-01-26 Purtell Robert J Gate trench conductor fill
JP5663278B2 (ja) * 2010-11-19 2015-02-04 ルネサスエレクトロニクス株式会社 半導体装置
WO2012073583A1 (en) * 2010-12-03 2012-06-07 Kabushiki Kaisha Toshiba Method of forming an inpurity implantation layer
JP5615207B2 (ja) * 2011-03-03 2014-10-29 株式会社東芝 半導体装置の製造方法
US20130023097A1 (en) * 2011-07-14 2013-01-24 Purtell Robert J U-mos trench profile optimization and etch damage removal using microwaves
US10094988B2 (en) 2012-08-31 2018-10-09 Micron Technology, Inc. Method of forming photonics structures
JP2014241363A (ja) * 2013-06-12 2014-12-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9401274B2 (en) * 2013-08-09 2016-07-26 Taiwan Semiconductor Manufacturing Company Limited Methods and systems for dopant activation using microwave radiation
KR102102296B1 (ko) * 2015-09-04 2020-04-21 어플라이드 머티어리얼스, 인코포레이티드 스텝 크기 변경을 통한 라인 에지 거칠기 감소
CN107958839B (zh) * 2016-10-18 2020-09-29 上海新昇半导体科技有限公司 晶圆键合方法及其键合装置
CN114743970A (zh) * 2022-06-09 2022-07-12 合肥晶合集成电路股份有限公司 一种半导体结构及其制作方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4303455A (en) * 1980-03-14 1981-12-01 Rockwell International Corporation Low temperature microwave annealing of semiconductor devices
US6051483A (en) * 1996-11-12 2000-04-18 International Business Machines Corporation Formation of ultra-shallow semiconductor junction using microwave annealing
KR100297498B1 (ko) * 1996-11-20 2001-10-24 윤덕용 마이크로파를이용한다결정박막의제조방법
US6051283A (en) * 1998-01-13 2000-04-18 International Business Machines Corp. Microwave annealing
US6133076A (en) * 1999-08-24 2000-10-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor
KR100426380B1 (ko) * 2001-03-30 2004-04-08 주승기 실리콘 박막의 결정화 방법 및 이를 이용한 반도체 소자제조 방법
US20030186519A1 (en) * 2002-04-01 2003-10-02 Downey Daniel F. Dopant diffusion and activation control with athermal annealing
JP4556520B2 (ja) * 2004-07-12 2010-10-06 ソニー株式会社 半導体装置の製造方法
US7642205B2 (en) * 2005-04-08 2010-01-05 Mattson Technology, Inc. Rapid thermal processing using energy transfer layers
JP5269602B2 (ja) * 2005-11-11 2013-08-21 ディーエスジー テクノロジーズ シリコンウエハを熱加工するための装置及び方法
US7718707B2 (en) * 2006-12-21 2010-05-18 Innovalight, Inc. Method for preparing nanoparticle thin films
TWI547999B (zh) * 2007-09-17 2016-09-01 Ｄｓｇｉ公司 微波退火半導體材料的系統及方法
US7985617B2 (en) * 2008-09-11 2011-07-26 Micron Technology, Inc. Methods utilizing microwave radiation during formation of semiconductor constructions
TWI384556B (zh) * 2008-11-12 2013-02-01 Nat Applied Res Laboratoires Microwave activation annealing process

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