KR20110056525A

KR20110056525A - 전압 절환형 절연 물질을 갖는 코어 레이어 구조물

Info

Publication number: KR20110056525A
Application number: KR1020117006591A
Authority: KR
Inventors: 렉스 코소우스키; 로버트 플레밍
Original assignee: 쇼킹 테크놀로지스 인코포레이티드
Priority date: 2008-08-22
Filing date: 2009-08-17
Publication date: 2011-05-30
Also published as: JP2012501066A; TW201010533A; CN102187746A; EP2329693A1; WO2010021998A1; US20100047535A1

Abstract

기판 및 패키지화된 디바이스들을 위한 코어 레이어 구조물이 제공된다. 이 코어 레이어 구조물은 제1 레이어, 제1 레이어에 결합된 제2 레이어를 포함한다. VSD 물질 레이어가 제1 레이어와 제2 레이어의 사이에 제공된다.

Description

전압 절환형 절연 물질을 갖는 코어 레이어 구조물{CORE LAYER STRUCTURE HAVING VOLTAGE SWITCHABLE DIELECTRIC MATERIAL}

본 출원은 2008년 8월 22일 출원된 미국 특허출원 제61/091,288호에 대해 우선권을 주장하며, 전술한 우선권 출원은 그것의 전체가 참조로서 본 명세서에 포함된다.

전압 절환형 절연(VSD, Voltage Switchable Dielectric) 물질들은 저 전압에서 절연적이고, 높은 전압에서 도전 물질이다. 이러한 물질들은 절연 폴리머 매트리스(insulative polymer matrix)에 도전(conductive), 반도전(semiconductive), 및 절연(insulative) 입자들을 포함하는 전형적인 조성물들이다. 이러한 물질은 전자적 디바이스에 대한 과도현상 보호(transient protection), 특히 정전기 방전(ESD, ElectroStatic Discharge)과 전기적 과부하(EOS, Electrical OverStress) 보호를 위해 사용된다. 일반적으로, 특성 전압(characteristic voltage) 또는 전압 범위가 인가되지 않는 경우 VSD 물질은 절연체로서 작용하고, 인가되는 경우 도체로서 작용한다. 다양한 종류의 VSD 물질이 존재한다. 예시적 전압 절환형 절연 물질들은 참고 문헌 예를 들어, 미국 등록특허 제4,977,357호, 미국 등록특허 제5,068,634호, 미국 등록특허 제5,099,380호, 미국 등록특허 제5,142,263호, 미국 등록특허 제5,189,387호, 미국 등록특허 제5,248,517호, 미국 등록특허 제5,807,509호, 국제출원 공개번호 제96/02924호, 및 국제출원 공개번호 제97/26665호에서 제공되고, 상기 참조 문헌들은 본 명세서에 참조로서 모두 포함된다.

VSD 물질들은 다양한 프로세스를 이용하여 형성될 수 있다. 하나의 종래 기술은 폴리머 레이어(layer)가 일반적으로 체적의 25% 이상인 삼출 임계값(percolation threshold)에 아주 근접하는 고 레벨의 금속 입자들로 채워지는 것을 규정한다. 이 혼합물에 반도체 및/또는 부도체 물질(insulator material)들이 첨가된다.

또 다른 종래 기술은 도핑된 금속 산화물 가루들을 혼합하고, 이어서 결정 바운더리(grain boundary)들을 갖는 입자들을 만들기 위해 가루들을 소결(sinter)시킨 후, 상기 삼출 임계값을 초과하도록 그 입자들을 폴리머 매트릭스에 첨가함으로써 VSD 물질을 형성하는 것을 규정한다.

VSD 물질을 형성하기 위한 다른 기술들은 발명의 명칭이 "도전적 또는 반도전적 유기 물질을 갖는 전압 절환형 절연 물질"인 미국 특허출원 제11/829,946호와, 발명의 명칭이 "고 종횡비(high aspect ratio) 입자들을 갖는 전압 절환형 절연 물질"인 미국 특허 출원 제11/829,948호에서 설명된다.

본 발명은 기판과 패키지화된 디바이스들을 위한 전압 절환형 절연 물질을 갖는 코어 레이어 구조물을 제공하는 것을 목적으로 한다.

본 명세서에서 설명된 실시예들은 전압 절환가능 절연(VSD) 물질의 통합된 레이어(intergrated layer)를 갖는 코어 레이어 구조물(예를 들어, PCB 또는 패키지화된 기판 디바이스를 생성하기 위해 사용됨)를 규정한다. 여러 이점 중에서도, VSD 물질의 통합된 레이어를 갖는 코어 레이어 구조물은 ESD 또는 EOS 이벤트들을 처리하는 고유 능력을 갖는다. 이러한 코어 레이어 구조물들은 PCB 또는 기판 디바이스를 생성하는데 빌딩 블록들(building blocks)로서 동작하고, 코어 레이어 구조물에 VSD 물질을 포함함으로써 이러한 디바이스들은 디바이스의 민감한 전자적 구성 요소들을 ESD, EOS, 또는 다른 유해한 전기적 이벤트들로부터 보호하는 접지 트레이스(trace)들과 요소들을 더 쉽게 접지할 수 있게 한다.

실시예들은, 코어 레이어 구조물에서 VSD 물질의 통합된 레이어의 사용이 ESD 또는 EOS로부터 발생하는 전기적 이벤트들을 처리하기 위하여 수직적으로(또는 수직 면에서) 절환하도록 구성될 수 있다는 것을 추가로 인지한다. 특히, 통합된 VSD 레이어는 기판의 수평면 대신에 기판의 수직면(예를 들어, 기판의 두께를 가로지르는 면)에서 ESD 보호 회로를 형성할 수 있다. 실시예들은 이러한 수직 ESD 보호 회로가 기판 디바이스들 및 패키지들의 도전 코어(conductive core) 또는 호일(foil)에서 두께 레이어(layer of thickness)로서 증착된 VSD 물질을 사용하여 구현될 수 있다는 것을 인지한다. 도전 레이어의 두께에서 VSD 물질을 사용함으로써 도전 표면(conductive surface) 상에 ESD 회로 형성을 위한 간극 크기들을 더 작게 제어할 수 있다. 본 명세서에 설명된 실시예들은 도전 레이어의 두께 또는 표면 내에 VSD 물질 레이어를 구현하는 다양한 기술들과 개선들을 제공한다.

코어 레이어 구조물은 기판과 패키지화된 디바이스들에 대해 제공된다. 코어 레이어 구조물은 제1 레이어, 제1 레이어에 결합된 제2 레이어를 포함한다. 제1 레이어와 제2 레이어의 사이에 VSD 물질 레이어가 제공된다.

일부 실시예들에 따르면, 제1 레이어 또는 제2 레이어 중 적어도 하나는 도전 물질로 구성되고, VSD 물질에 직접 접촉한다. 일부 구현예들에서는, 제1 레이어 또는 제2 레이어 모두가 도전 물질로 구성되고, VSD 물질에 접촉한다. 대안예 또는 추가예로서, 절연 또는 저항 물질의 레이어들이 코어 레이어 구조물에 포함될 수 있다.

이에 더하여, 일부 실시예들은 상응하는 도전 레이어 상에 제공되는 이산 요소(discrete element)를 전기적으로 격리시키기 위하여, VSD 물질과 조합으로 저항 물질을 사용하는 코어 레이어 구조물을 규정한다. 실시예에서, 도전 표면 레이어는 복수의 이산 요소들을 제공하기 위하여 패턴화된다. VSD 물질 레이어는 표면 레이어의 아래에 놓이고, 도전 요소는 VSD 물질 레이어를 그라운드에 전기적으로 접속한다. 표면 레이어는 둘 이상의 이산 요소들 사이의 공간을 점유하는 저항 물질을 포함한다.

본 발명에 따르면, 기판과 패키지화된 디바이스들을 위한 전압 절환형 절연 물질을 갖는 코어 레이어 구조물이 제공된다.

도 1은 VSD 물질의 레이어 또는 두께에 대한 예시적(축적에 맞지 않음) 단면도로서, 다양한 실시예들에 따른 VSD 물질의 구성물을 묘사한다.
도 2a는 일 실시예에 따른, 기판(예를 들어, 인쇄 회로 보드(PCB; Printed Circuit Board))와 패키지화된 디바이스들을 형성하는데 사용되는 코어 레이어 구조물(core layer structure)의 단순화되고 예시적인 단면도이다.
도 2b는 PCB 또는 기판 디바이스를 형성하는 빌딩 프로세스의 부분으로서 추가적으로 처리되어 적층된 도 2a의 코어 레이어 구조물을 예시한다.
도 2c는 도 2b에 도시된 코어 레이어 구조물 상에 추가 물질 레이어들의 사용을 묘사한다.
도 2d는 일 실시예에서, 코어 레이어 구조물 내에서 저항 물질(resistive material)의 사용을 예시한다.
도 2e는 일 실시예에서, 도전 요소(conductive element)들을 전기적으로 격리시키기 위해 내장된 저항 레이어 또는 요소를 포함하는 코어 레이어 구조물을 예시한다.
도 2f는 일 실시예에서, VSD 물질 레이어들과 조합하여 내장된 저항 물질이 선택된 디바이스들을 어떻게 절연하고, 더 보호하도록 기능할 수 있는지를 설명하는 예시적 회로 다이어그램이다.
도 3은 다른 실시예에서, 코어 레이어 구조물의 예시적 단면도이다.
도 4a 내지 도 4c는 설명된 하나 이상의 실시예에 따라서 코어 레이어 구조물을 형성하는 프로세스를 예시한다.
도 5a 내지 도 5c는 본 명세서에서 다양한 실시예들로 설명된 것과 같은 코어 레이어 구조물을 형성하는 프로세스를 예시한다.
도 6a 및 도 6b는 본 명세서에 설명된 것과 같은 코어 레이어들의 도전 레이어(conductive layer)들 중 하나를 형성하기 위하여 시드 레이어를 사용하는 다른 실시예를 예시한다.

VSD ( Voltage Switchable Dielectric ) 물질

본 명세서에서 사용되는 바와 같이, "전압 절환형 물질" 즉 "VSD 물질"은 임의의 조성, 또는 조성들의 조합이고, 물질의 특성 레벨을 초과하는 전계 또는 전압이 물질에 인가되지 않으면 절연, 즉 비-도전적이고, 인가되면 도전적이 되는 특성을 갖는다. 따라서, VSD 물질은 특성 레벨(예를 들어, ESD 이벤트들에 의해 규정됨)을 초과하는 전압(또는 전계)이 그 물질에 인가되지 않으면 절연적이고, 인가되면 도전적 상태로 절환된다. VSD 물질은 비선형 저항 물질(nonlinear resistance material)인 것을 다른 특징으로 할 수 있다. 많은 적용예에서, VSD 물질의 특성 전압은 회로 또는 디바이스의 동작 전압 레벨을 몇 배 초과하는 값 내에서 변동한다. 이러한 전압 레벨은, 실시예들이 계획된 전자 이벤트들의 사용을 포함할 수 있지만, 예컨대, 정전기 방전에 의해 생성되는 과도 상태와 같은 등급일 수 있다. 이에 더하여, 하나 이상의 구현예는 특성 전압을 초과하는 전압이 없는 경우, 물질은 바인더와 유사하게 작용(즉, 물질은 비-도전적. 즉 절연임)하는 것을 규정한다.

또한, 실시예에서, VSD 물질은 도전체 또는 반-도체 입자와 부분적으로 혼합된 바인더를 포함하는 물질인 것을 특징으로 할 수 있다. 특성 전압 레벨을 초과하는 전압이 없으면, 이 물질은 전체로서 바인더의 절연 특성을 채택한다. 특성 레벨을 초과하는 전압이 인가되면, 이 물질은 전체로서 도전 특성들을 채택한다.

본 명세서에서 설명된 구현예에 따르면, VSD 물질의 구성물은 바인더 또는 폴리머 매트릭스 내에 균일하게 혼합될 수 있다. 하나의 구현예에서, 혼합물은 나노 스케일로 분산되는데, 이것은 도전/반-도전 물질을 포함하는 입자들이 적어도 하나의 치수(예를 들어, 단면)에서 나노 스케일이며, 체적내에서 전체적으로 분산된 양을 포함하는 상당 수의 입자가 개별적으로 분리(모두 덩어리로 뭉치거나 밀집되지 않도록 하기 위함)됨을 의미한다.

또한, 전자 디바이스에는 본 명세서에서 설명된 임의의 실시예에 따른 VSD 물질이 제공될 수 있다. 이러한 전자 디바이스에는 인쇄 회로 기판(PCB)과 같은 기판 디바이스(substrate device)들, 반도체 패키지들, 개별 디바이스들, 박막 전자 소자들, 발광 다이오드(LED)들, 무선 주파수(RF) 구성 요소들, 및 디스플레이 디바이스들이 있다.

VSD 물질의 일부 조성은 도전 및/또는 반도전 물질을 삼출(percolation) 바로 아래의 양만큼 폴리머 바인더에 채워 넣음으로써 기능(work)한다. 삼출은 상대적으로 저 전압이 인가될 때 연속적 도전 경로가 존재하는, 통계적으로 정의된 임계값에 상응할 수 있다. 다른 절연 물질 또는 반도전 물질들이 삼투 임계값을 보다 잘 제어하기 위하여 첨가될 수 있다. 이에 더하여, 일부 실시예들은 폴리머 수지에 분산된 배리스터 입자(varistor particle)들로 형성된 VSD 물질을 포함할 수 있다.

도 1은 VSD 물질의 두께 또는 레이어의 예시적 단면도(축척에 맞지 않음)로서, 다양한 실시예들에 따른 VSD 물질에 대한 구성물을 묘사한다. 묘사된 바와 같이, VSD 물질(100)은 매트릭스 바인더(105)와, 바인더 내에서 다양한 집단으로 분산된 다양한 유형의 입자 구성물들을 포함한다. VSD 물질의 입자 구성물들은 도전 입자들(110), 반도체 입자들(120), 및/또는 고-종횡비(High-Aspect Ratio: HAR) 입자들(130)을 포함할 수 있다. VSD 조성에 포함되는 입자 구성물의 유형이, VSD 물질의 소망된 전기적 및 물리적 특성들에 기초하여 달라질 수 있다는 것에 주의한다. 예를 들어, 일부 VSD 조성들은 반도체 입자들(120) 및/또는 HAR 입자들(130)을 포함하지 않지만, 도전 입자들(110)을 포함할 수 있다. 또한, 다른 실시예들은 도전 입자들(110)의 사용을 생략할 수 있다.

매트릭스 바인더(105)의 예들은, 폴리에틸렌, 실리콘, 아크릴레이트(acrylates), 폴리미드(polymides), 폴리우레탄(polyurethanes), 에폭시, 폴리아미드(polyamides), 폴리카보네이트(polycarbonates), 폴리설폰(polysulfones), 폴리케톤스(polyketones), 및 코폴리머(copolymers), 및/또는 그것들의 혼합물을 포함한다.

도전 물질(110)의 예들은, 예컨대 구리, 알루미늄, 니켈, 은, 금, 티타늄, 스테인레스 스틸, 크롬, 그 밖의 금속 합금과 같은 금속, 또는 티타늄 디보라이드(titanium diboride)와 같은 도전성 세라믹들을 포함한다. 반도전 입자들(120)의 예에는 유기 및 무기 반도체를 모두 포함한다. 일부 무기 반도체들은 실리콘 카바이드, 붕소 질화물, 알루미늄 질화물, 니켈 산화물, 아연 산화물, 아연 황화물, 비스무트 산화물, 티타늄 이산화물, 세륨 산화물, 비스뮤트 산화물, 주석 산화물, 인듐 주석 산화물, 안티늄 주석 산화물,및 철 산화물을 포함한다. 특정 배합(formulation)과 조성은 VSD 물질의 특정 애플리케이션에 가장 적합한 기계적 및 전기적 속성을 위해 선택될 수 있다. HAR 입자들(130)은 유기물(예를 들어, 카본 나노튜브들(carbon nanotubes), 그라핀(graphene)) 또는 무기물(예를 들어, 나노-와이어들(nano-wires) 또는 나노 로드들(nanorods))일 수 있고, 다른 입자들 사이에서 다양한 집단으로 분산될 수 있다. HAR 입자들(130)의 보다 구체적인 예는, 나노 와이어들 또는 소정 유형들의 나노 로드들에 의해 제공되는, 도전 또는 반도전 무기 입자들에 상응할 수 있다. 이 입자들에 대한 물질은 구리, 니켈, 금, 은, 코발트, 아연 산화물, 주석 산화물, 실리콘 카바이드, 갈륨 비소, 알루미늄 산화물, 알루미늄 질화물, 티타늄 이산화물, 안티몬, 붕소 질화물, 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 비스무트 산화물, 세륨 산화물, 및 안티몬 아연 산화물을 포함한다.

VSD 물질(100)이 전압 절환형 절연 물질의 전기 특성을 나타내면서도 비계층화(non-layered)되고 그 조성이 균일하도록, 다양한 부류의 입자들이 매트릭스 바인더(105)에서 분산될 수 있다. 일반적으로, VSD 물질의 특성 전압은 볼트/길이(예를 들어, 5밀(mil) 마다)로 측정되지만, 전압에 대한 대안으로서 다른 필드 측정(field measurements)들이 사용될 수 있다. 따라서, VSD 물질 레이어의 바운더리들(102) 양단에 인가되는 전압(108)은, 그 전압이 갭 거리(L)에 대한 특성 전압을 초과하면, VSD 물질(100)을 도전 상태로 절환시킬 수 있다. 도전 상태에서, 매트릭스 조성물(매트릭스 바인더(105)와 입자들 구성물들을 포함함)은 VSD 물질의 일측 바운더리로부터 다른측 바운더리까지, 도전 입자들(110) 간의 전하를 도전한다(도전 경로(122)로 묘사됨). 하나 이상의 실시예에서, VSD 물질은 동작 회로의 특성 전압 레벨을 초과하는 특성 전압 레벨을 갖는다. 언급된 바와 같이, 다른 특성 필드 측정들이 사용될 수 있다.

유기 및/또는 HAR 입자들을 VSD 물질의 조성물에 포함시키는 기술들과 특정 조성들은 미국 특허출원 제11/829,946호(발명의 명칭: 도전 또는 반도전 유기 물질을 갖는 전압 절환형 절연 물질) 및 미국 특허출원 제11/829,948(발명의 명칭: 고 종횡비 입자들을 갖는 전압 절환형 절연 물질)에 설명되며, 상술한 출원들은 전부가 본 명세서에 참조로서 포함된다.

VSD 물질이 폴리머 수지에 분산된 배리스터 입자들로부터 형성되는 실시예에서, 금속 산화 배리스터들은 Bi, Cr, Co, Mn, W, 및 Sb를 사용하여 형성될 수 있다. 이 조성은 800℃ 내지 1300℃에서 소결되는 도핑된 ZnO 또는 TiO2 가루를 사용해 형성될 수 있지만, 다른 온도 범위들이 사용될 수도 있다. 소결에 의해, 인가된 전기장에 대하여 전기 전도성이 비선형적 함수로서 변화하는 전기적 입자들이 얻어진다.

코어 구조물들(CORE STRUCTURES)

도 2a는 하나 이상의 실시예에 따라서, 기판(예를 들어, PCB) 및 패키지화된 디바이스들을 형성하는데 사용되는 코어 레이어 구조물의 단순화되고 예시적인 단면도이다. 코어 레이어 구조물은 VSD 물질 레이어가 내장된 도전 호일 또는 물질의 플레이트(plate)에 상응할 수 있다. 본 명세서에 설명된 것과 같은 코어 레이어 구조물은 도전 물질, 절연 물질, 및/또는 저항 물질의 레이어들을 포함할 수 있다. 일부 실시예들에서, 코어 레이어 구조물의 두께의 단면 부분은, VSD 물질의 레이어를 사이에 끼운 금속/도전 레이어들을 포함한다. 다른 실시예들은 도전 레이어 및 저항 레이어 사이, 또는 도전 레이어와 절연 레이어(예를 들어, 프리프레그(prepreg)) 사이에 VSD 물질을 키워 넣는 코어 레이어 구조물을 규정할 수 있다. 임의의 코어 레이어 구조물들은 예를 들어, 레이어로부터 물질을 제거하고, 다른 종류의 물질을 통합하도록 패턴화(예를 들어, 에칭)하는 것에 의해 추가적으로 처리될 수 있다.

도 1은 VSD 물질의 다른 유형 또는 배합물의 예시를 도시하는데, 그 VSD 물질은 도 2a 내지 도 2e를 포함하여 아래에 제공되는 여러 실시예들에서 설명되는 코어 레이어 구조물에 사용될 수 있다.

도 2a의 실시예를 참조하면, 도전 호일(200; 즉 코어 레이어 구조물)은 제1 레이어(210), 제2 레이어(220), 및 상기 두 레이어 사이에 직접적으로 제공된 VSD 물질 레이어(230)를 포함한다. 제1 레이어(210)와 제2 레이어(220) 중 적어도 하나는, 예를 들어, 구리, 은, 금 또는 다른 금속과 같은 도전 물질로 형성된다. VSD 물질은 도 1에 설명된 것들에 따른 배합을 가질 수 있다. 실시예에서, VSD 물질 레이어(230)는 2개의 도전 물질 레이어들(210, 230) 사이에 배치(또는 끼워짐)된다. 예를 들어, VSD 물질 레이어(230)는 2개의 구리 레이어 사이에 끼워질 수 있다.

도전 호일(200)은 회로를 형성하기 위한 다른 프로세스들을 거치고, 디바이스들(예를 들어, PCB 및 패키지화된 디바이스들)에 패키지되거나 일체화될 수 있다. 도시된 바와 같은 구성에 의해, ESD 보호 회로들은 두께의 수직면에서 유효하게 된다.

VSD 물질의 고유 속성들 때문에, VSD 물질은 ESD 또는 EOS 상태가 존재하지 않을 때 절연적이고, ESD 또는 EOS 상태가 존재할 때 VSD 레이어는 도전 상태로 절환된다. 특히, 실시예들은 VSD 물질이 임계 레벨(예를 들어, 클램프 전압)을 초과하는 전압 또는 전계가 존재할 때 절연체에서 도전체로 절환할 수 있다는 것을 규정한다. 이러한 VSD 물질의 속성은 VSD 물질이 도 2a로 설명된 것처럼, 도전 호일(즉 코어 레이어 구조물)를 통합하는 기판 및 패키지화된 디바이스들을 위한 통합된 보호 레이어(integrated protective layer)를 제공할 수 있게 한다.

도 2b는 도 2a로 설명된 것과 같은 코어 레이어 구조물로서, 빌딩 프로세스의 부분으로서 추가적으로 프로세스되고 적층되어 인쇄 회로 보드 또는 기판 디바이스를 형성하는 코어 레이어 구조물을 예시한다. 도 2b에서, 제2 도전 레이어(220)는 패턴화된 후, 하나 이상의 물질 레이어에 의해 선택적으로 채워진다. 도 2b에 도시된 예시에서, 제2 도전 레이어(220)는 패턴화되고, 절연 물질 레이어(232; 예를 들어, 프리프레그)로 채워진다. 절연 물질 레이어(232)는 격리된 전기 요소들이 형성될 수 있게 한다. 대안예 또는 추가예로서, 저항 물질이 갭들의 일부 또는 전체에 채워질 수 있다. 또한, 특히 제2 도전 레이어(220)가 표면 레이어일 때, 제2 도전 레이어(220)를 패턴화하여 형성된 갭들의 일부가 채워지지 않은 채로 남겨질 수 있다. 도 2b의 실시예에 의해 묘사된 것처럼, 제1 도전 레이어(210)는 그라운드(236)로 경로가 설정될 수 있다. 만약 전기적 이벤트가 발생하면, VSD 물질 레이어(230)는 '절환'(도전 상태로)하고, 및 결과 전류(resulting current)를 그라운드(236)로 전달할 수 있다. 언급한 바와 같이, 그라운드로 절환하는 VSD 물질 레이어(230)의 방향은 수직면(V로 묘사됨)을 따른다.

도 2c는 코어 레이어 구조물 상에 추가 물질 레이어를 사용한 예를 묘사한다. 도시된 예에서, 추가 도전 레이어(224)는 절연 레이어(232) 상에 제공된다. 선택적으로, 다른 전기적 레이어(228)들과 함께 추가 VSD 물질 레이어(234)가 포함된다. 비아(242; 표면 접촉들(243)을 가짐)는 VSD 물질 레이어들(230, 234)과 도전 레이어들(210, 224)을 그라운드(236)에 전기적으로 서로 연결시킨다. 표면 레이어에 전기적 이벤트가 존재하면, VSD 물질 레이어(예를 들어, 234)는 그 이벤트를 그라운드시키기 위하여 비아(242)를 사용하여 수직으로 절환할 수 있다.

도 2d는 실시예에서, 코어 레이어 구조물에 저항 물질을 사용하는 것을 예시한다. 도 2d의 실시예에서, 도전 코어 레이어 구조물(200)은 제1 도전 레이어(210), VSD 물질 레이어(230), 및 요소들(요소들(220A, 220B)을 포함함)을 갖는 제2 도전 레이어(220)를 포함한다. 저항 물질(252)은 제2 도전 레이어의 인접 요소들을 분리시키기 위하여, VSD 물질 레이어(230) 상에 중첩된다. VSD 물질 레이어(230)와 조합하여, 저항 물질(252)은, 더 민감한 전기 요소(220B)를 전기적으로 격리시킴과 동시에, 상당한 전기적 이벤트들이 그라운드되게 한다. 예를 들어, 요소(220A)에서 전기적 이벤트가 존재하면, VSD 물질 레이어(230)는 절환하여 전류를 수직적으로 전달한다. 저항 물질(252)이 존재하면, 그라운드(236)로의 경로가 최소한 저항을 제공하기 때문에, 이벤트로부터 발생한 상당한 전류가 요소(220B)의 외측으로 분산되는 것이 배제된다.

도 2e는 다른 실시예에 따라서, 도전 요소들을 전기적으로 분리시키기 위하여 내장된 저항 레이어 또는 요소를 포함하는 코어 레이어 구조물을 예시한다. 도 2e에 의해 도시된 단면에서, 제1 도전 레이어(210)에는 절연 레이어(232)가 중첩된다. VSD 물질 레이어(230)는 절연 레이어(232) 위에 제공된다. 제2 도전 레이어(220)는 트레이스 요소들을 제공하기 위하여 형성되고 패턴화된다. 저항 물질(즉 레이어; 252)은 패턴화되거나, 제2 도전 레이어(220)로 형성된 요소들의 일부 또는 전부 사이에 선택적으로 형성될 수 있다. 비아(242)(및 그것의 표면 접촉 요소(243))는 VSD 물질 레이어(230)와 도전 레이어(210)를 그라운드(236)에 전자적으로 서로 연결할 수 있다. 언급한 것처럼, 저항 물질(252)은 전기 요소(220B)를 전기적으로 고립시킨다. 전기적 이벤트가 존재하면, VSD 물질 레이어(230)는 비아(242)에 전기적으로 접속하기 위하여 절환할 수 있다. 최소한 전기 저항의 경로는 VSD 물질 레이어(230)와 비아(242)를 통해 그라운드에 수직으로 연결된다. 따라서 저항 물질은, 전기 요소들(220A, 220B) 사이의 VSD 물질이 측면으로 스위치되면 생성되는 경로에 저항 요소들을 추가함으로써, 인접 전기 요소들을 격리 및 보호한다.

도 2f는 일부 실시예들에 따라서, 내장된 저항 물질이 VSD 물질 레이어들과 조합하여 선택 디바이스들을 격리하고 보호하기 위하여 어떻게 동작할 수 있는지 나타내는 예시적 회로 다이어그램이다. 특히, 도 2f는 도 2d 또는 도 2e의 실시예들로 도시된 것과 같은 코어 레이어 구조물 상에서 ESD 이벤트(또는 다른 전기적 발생)가 어떻게 처리되는지를 예시한 회로 다이어그램이다. 내장된 저항은, 예를 들어, 도 2e의 저항 물질(252)에 의해 제공되고, 보호될 요소(도 2e의 220B 참조)를 격리시키도록 배치된다. VSD 물질 레이어(230)은 이벤트에 의해 절환하여, 요소(220B)로 향하는 전기 경로보다 낮은 저항을 갖는 수직 경로로 인해, 이벤트가 그라운드(236; 도 2e)에 수직으로 향하게 한다.

도 2a 내지 도 2e로 설명된 코어 레이어 구조물과 구성에 대한 많은 변형예 중 일부가 이하에서 설명된다. 이하 및 다른 곳에서 설명된 구성예와 함께, 추가 프로세싱 단계들(예컨대, 도 2b 내지 도 2e에서 설명된 단계들)이, 코어 레이어 구조물들로 기판 및 회로 보드 디바이스들을 제조하기 위하여 수행될 수 있다. 예를 들어, 이하 및 다른 곳의 다양한 실시예들에서 설명된 코어 레이어 구조물들은 (ⅰ) 트레이스 요소들 및 격리 요소들 또는 영역들을 형성하기 위한 패턴화하고, (ⅱ) 다중 레이어 상의 트레이스 요소들, 또는 요소들을 그라운드에 전기적으로 접속(또는 VSD를 사용하여 접속할 수 있게 함)시키기 위하여 코어 레이어 구조물을 통과하는 비아들과 마이크로-비아(micro-vias)들을 형성하고, 및/또는 (ⅲ) 패턴화 또는 처리된 레이어들 위에 VSD 물질, 도전 물질, 저항 또는 절연 물질의 부가 레이어들을 추가하기 위하여 다중-적층함으로써 더욱 처리될 수 있다.

도 3은 다른 실시예에서, 코어 레이어 구조물의 예시적 단면도이다. 도시된 실시예에서, 코어 레이어 구조물(300)은 VSD 물질 레이어가 내장된 도전 호일 또는 물질의 플레이트에 상응한다. 코어 레이어 구조물(300)은 상술되어나 다른 곳에서 설명된 임의의 예들로 대체될 수 있다.

보다 구체적으로, 코어 레이어 구조물(300)은 초기에 VSD 물질 레이어(320)를 수용하는 평면으로서 제1 종류(구리)의 도전 물질(310)을 이용한다. 제2 종류(예를 들어, 은)의 도전 물질(330)은 조합된 구조물을 형성하기 위하여 VSD 물질 레이어(320) 위에 제공된다. 도전 물질의 제2 레이어(330)는, 호일(300) 내에 이종인 한 쌍의 도전 레이어를 형성하기 위하여, VSD 물질 레이어(320) 상에 형성되거나, 배치되거나, 또는 제공된다.

제1 또는 제2 도전 레이어(310, 320) 중 하나에 VSD 물질 레이어(320)를 제공하는 다른 기술들이 존재할 수 있다. 예를 들어, 하나의 실시예는 금속 시트들 사이(예컨대, 2개의 구리 시트 사이)에 압착되는 VSD 물질 레이어(320)를 제공한다. 다른 구현예에서, VSD 물질 레이어(320)는 2개의 도전 레이어(310, 330; 또는 다른 유형의 도전 레이어들(112, 202)) 사이에서 동시에 경화된다.

코어 레이어 구조물을 형성하기 위해 다른 종류의 도전 물질의 사용을 예시하는 도 3의 실시예가, 본 명세서에서 설명된 다른 실시예들에 적용될 수 있다. 예를 들어, 도 2b 내지 도 2e의 실시예들에서 도시된 코어 레이어 구조물들은 설명된 코어 레이어 구조물들의 개별 레이어 상에 다른 종류의 도전 물질을 포함할 수 있다.

코어 레이어 구조물 형성(CORE LAYER STRUCTURE FORMATION)

이에 더하여, 도 4a 내지 도 4c의 실시예는, 설명된 하나 이상의 실시예들에 따라서 코어 레이어 구조물을 형성하는 프로세스를 예시한다. 도 4a에서, 코어 레이어 구조물의 제1 레이어(410)가 형성된다. 제1 레이어(410)는 동 또는 은과 같은 도전 물질로 형성될 수 있다.

도 4b에서, VSD 물질을 포함하는 제2 레이어(420)가 제1 레이어(410) 위에 형성된다. 규정된 실시예에서, VSD 물질은 제1 레이어와 접촉되도록 제1 레이어(410) 위에 직접 형성된다. 제1 물질 상에 VSD 물질 레이어(420)을 형성하는 많은 프로세스와 기술들이 존재한다. 하나의 구현예에서, VSD 물질 레이어(420)는 액체 형태로 제1 레이어(410) 상에 마련되고, 그 지점에서 경화된다. 다른 구현예에서, VSD 물질 레이어(420)는 제1 레이어(410) 상에서 B-단계(B-stage)로 된다. 제1 도전 레이어(410) 상의 VSD 물질 레이어(420)는 코어의 형성에서 중간 단계(intermediate stage)를 제공한다.

도 4c는 중간 단계의 후속을 예시하며, 제1 레이어(410)와 제2 레이어(420)가 결합되고, 제3 도전 레이어(430)는 제1 레이어(410)와 제2 레이어(420)의 결합물 상에 형성 또는 마련된다. 중간 구조물 상에 제3 레이어(430)의 도전 물질을 형성하는 많은 프로세스와 기술들이 존재한다. 아래에 설명되는 것처럼, 예를 들어, 일부 실시예들은 전기 분해(electrolytic), 무전해 도금(electro-less plating)을 포함하는 프로세스들을 통해 형성 또는 마련된다. 따라서, 제1 및 제3 레이어(410, 430) 모두는 두 레이어 사이에 VSD 물질이 끼워진 형태로, 동일한 도전 물질로 형성될 수 있다. 또한, 제3 레이어(430)의 도전 물질이 중간 구조물 상에 중첩될 수 있다. 예를 들어, 제3 레이어(430)는 그 중간 구조물 상에 직접적으로 중첩될 수 있는 도전 잉크(conductive ink)로 구성될 수 있다.

대안적으로, 제1 또는 제3 레이어(410, 430) 중 하나는, 아래에서 설명된 하나 이상의 실시예로 제공하는 것처럼, 비-도전적 또는 저항 물질로 형성된다. 또한, 제1 또는 제3 레이어 중 하나는 도전 물질로 형성되고, 저항 또는 절연(예를 들어, 프리프레그) 물질에 의해 제2 레이어(420)의 VSD 물질로부터 분리될 수 있다.

VSD 상에 도전 레이어 형성(CONDUCTIVE LAYER FORMATION ON VSD)

도 5a 내지 도 5c는 본 명세서에 다양한 실시예로 설명된 것과 같은 코어 레이어 구조물을 형성하는 프로세스를 예시한다. 특히, 도 5a 내지 도 5c는 (ⅰ) 도전 물질의 제1 레이어와 VSD 물질 레이어를 포함하는 중간 구조물, 및 (ⅱ) 중간 구조물의 VSD 물질 레이어 상에 형성되는 제2 도전 레이어에 대한 실시예를 나타낸다. 일부 실시예들에 따르면, 제2 도전 레이어가 예를 들어 전기 도금 금속 형성 프로세스(electroplating metal formation process)를 통해 중간 구조물 상에 형성된다. 도 5a 내지 도 5c로 설명된 것과 같은 실시예는, 도 2a 내지 도 2f를 포함하는 상술된 다양한 실시예로 설명된 것과 같은 코어 레이어 구조물을 개발하는데 사용될 수 있다.

도 5a에서, 중간 구조물(510)이 형성된다. 중간 구조물은 도전 레이어(520) 위에 형성되는 VSD 물질의 레이어(530)를 포함한다. 중간 구조물(510)은 전원(502)에 결합된다. 전원(502)으로부터의 전압은 VSD 물질 레이어(530)를 도전적 상태로 절환시키는데 사용된다. VSD 물질 레이어가 도전적 상태로 절환됨과 동시에, 중간 구조물(510)은 전해 용액(electrolytic solution; 540; 도 5b 참조)으로 처리된다. 제2 도전 레이어(550)가 VSD 물질 상에 형성되기 시작한다. 제2 도전 레이어의 조성물은 전해 용액(540)에 의해 선택될 수 있다. 이 방식으로, VSD 물질(530) 레이어는 전해 용액(540)으로 처리되고, 그 결과 VSD 물질 레이어의 상부 상에 제2 도전 레이어(550)가 형성된다(도 5c). 최종 형성은 코어 레이어 구조물(500)을 완성한다.

하나의 실시예에서 용액(540)에 있는 금속이 제1 도전 레이어(52)의 금속과 다르다. 이것으로 인해 코어 레이어 구조물(500)은 제2 도전 레이어(550)와 다른 제1 도전 레이어(520)를 갖게 된다.

전기 도금에 대한 대안예로서, VSD 물질 레이어(530)가 도전 상태로 절환되고(전원(502)으로부터 인가된 전압을 사용함), 금속 형성을 위한 무전해 프로세스(electroless process)로 처리될 수 있다.

다른 대안예 또는 변형예로서, 제2 도전 레이어(550; 도 5c 참조)와 관련하여 설명된 동일한 금속 형성 또는 배치 프로세스가, 제1 도전 레이어(520)를 형성하기 위해 사용될 수 있다. 예를 들어, VSD 물질(530)을 전해 용액(540)으로 처리하여 제1 및 제2 도전 레이어(520, 550)를 동시에 형성함으로써, 제1 도전 레이어(520)를 형성할 수 있다.

설명된 실시예에 대한 대안예로서, 설명된 전해 도금 프로세스는 릴-투-릴(reel-to-reel) 프로세스로서 구현될 수 있다.

시드 레이어 실시예들(SEED LAYER EMBODIMENTS)

도 6a와 도 6b는, 본 명세서에서 설명된 것과 같은 코어 레이어들의 도전 레이어들 중 하나를 형성하기 위하여 시드 레이어를 사용하는 다른 실시예를 예시한다. 설명된 바와 같이, 시드 레이어(602)는 코어 레이어 구조물(600)의 도전 레이어들 중 하나를 형성하기 위해 프로세스에서 사용된다. 도 6a의 실시예를 참조하면, 시드 레이어(602)는 제1 도전 레이어(610)와 VSD 물질 레이어(620)를 포함하는 중간 구조물(600) 상에 형성된다. 특히, 시드 레이어(602)는 VSD 물질 레이어(620) 상에 형성된다. 시드 레이어(602)는 중간 구조물상에서 제2 도전 레이어(630)를 도금하기 위하여 VSD 물질을 '절환하는' 것에 대안으로서 동작한다. 시드 레이어(602)는 VSD 물질 레이어(620) 상에 마련 또는 형성되는 물질의 얇은 레이어로서 제공되어, 예를 들어, 무전해 또는 전해 도금을 사용하는 제2 도전 레이어(630)의 후속 형성을 가능하게 한다. 하나의 실시예에서, 시드 레이어(602)는 제1 도전 레이어(610) 상에 VSD 물질 레이어(620)가 형성된 후에 진공 증착(vacuum deposition)으로서 형성된다. 예를 들어, VSD 물질 레이어(620)는 제1 도전 레이어(610) 상에 액체 형태로 마련된 후, 건조될 수 있다. 이어서, 진공 증착 프로세스가 시드 레이어(602)를 형성하기 위하여 사용될 수 있다. 이어, 시드 레이어(602)를 전기 도금 또는 무전해 프로세스로 처리함으로써, 제2 도전 레이어(630)가 형성된다. 진공 증착에 대한 대안예로서, 시드 레이어(602)를 형성하기 위하여 다른 기술들(예를 들어, PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), 스퍼터링(Sputtering), 또는 ALD(Atomic Layer Deposition))이 사용될 수 있다. 대안예 또는 변형예에서, 시드 레이어(602)는 (ⅰ) 위치(즉, VSD 물질의 경화된 레이어(620) 상)에서 시드 레이어(602)의 입자들을 트래핑(trapping)하는 단계와, (ⅱ) 침전물(precipitation)을 통해 시드 레이어 입자들을 증착하는 단계를 포함하는 프로세스에 의해 형성될 수 있다.

일부 실시예들에서, 시드 레이어(602)는 예를 들어, 금속과 같이 도전적이다. 대안적으로, 시드 레이어(602)는 일부 실시예들에 대해서 반도전적 일 수 있다. 예를 들어, 반도전 입자들은 시드 레이어(602)를 형성하기 위하여 VSD 물질의 경화된 레이어(620) 상에 트랩될 수 있다.

이에 더하여, 시드 레이어(602)는 도전 폴리머 또는 증착로부터 형성될 수 있다. 이 폴리머는 원래부터 도전적이거나, 또는 도전적으로 만들기 위하여 금속 입자들 및/또는 다른 도전 요소들이 첨가된 것일 수 있다.

변형예들

일부 구현예들에서, 배리스터 입자들의 무바인더(즉, 바인더가 없는) 배합들은, 도 1로 설명된 것과 같은 VSD 물질을 대체하는 구성물로서, 코어 레이어 구조물의 레이어들 중 하나 이상을 포함할 수 있다. 특히, 배리터스 물질은 예를 들어, ESD 또는 EOS 이벤트로부터 전압이 존재할 때 도전 상태로 '절환'하는 고유 능력을 갖는 것으로 선택될 수 있다.

설명된 일부 실시예들(예를 들어, 도 2a 내지 도 2e의 코어 레이어 구조물로, 또는 도 5a 내지 도 5c의 프로세스에 의해 형성된 코어 레이어 구조로 설명됨)에 관련하여, 전기 분해 프로세스가 코어 레이어 구조물을 형성하는 도전 레이어들 중 하나 또는 모두에 대해 두께를 증가시키기 위하여 수행될 수 있다. 예를 들어, 전기 분해 프로세스는 VSD 물질 레이어 상에 초기 두께(initial thickness)가 형성되거나 제공된 후에, 제2 도전 레이어에 대한 두께를 증가시키기 위하여 형성될 수 있다.

일부 실시예들에 관련하여, 코어 레이어 구조물에 포함되는 도전 레이어들 중 하나 또는 모두는 반도체 물질로 대체될 수 있다. 또한, 하나의 레이어가 저항 물질로 대체될 수 있다.

또 다른 실시예로서, 접착 증가제(adhesion promoter)가 도전 물질 레이어들의 인터페이스 표면에 사용될 수 있다.

결론

본 발명의 실시예들이 본 명세서에서 첨부 도면을 참조하여 상세하게 설며되었지만, 본 발명이 이 실시예들로 한정되지 않는다는 것을 이해하여야 한다. 이로서, 많은 변형예들과 변화물이 당업자에게 명백해질 것이다. 따라서, 본 발명의 범위는 후술되어질 청구 범위과 그것의 등가물들에 의해 정의된다는 것을 의미한다. 이에 더하여, 개별적으로 또는 구현예의 일부로서 설명된 특정 기능은, 다른 개별적으로 설명된 특성 또는 다른 구현예의 일부에, 비록 다른 특성 또는 구현예가 특정 특성을 언급하지 않았더라도, 결합될 수 있다. 따라서, 설명되지 않은 조합물들은 발명자가 그 조합물들에 대한 권리를 주장하는 것을 방해해서는 안 된다.

100: VSD 물질
102: 바운더리
105: 매트릭스
108: 전원
110: 도전 입자들
120: 반도전 입자들
122: 도전 경로
130: HAR 입자

Claims

기판 및 패키지화된 디바이스들을 위한 코어 레이어 구조물(core layer structure)로서,
제1 레이어; 및
상기 제1 레이어에 결합된 제2 레이어를 구비하고,
상기 제1 레이어 또는 제2 레이어 중 적어도 하나는 도전 물질(conductive material)을 포함하고,
상기 제1 레이어 및 제2 레이어 사이에 전압 절환형 절연(VSD; Voltage Switchable dielectric) 물질 레이어가 제공되는 것을 특징으로 하는 코어 레이어 구조물.
청구항 1에 있어서, 상기 제1 레이어 및 제2 레이어의 각각은 동일한 도전 물질로 형성되는 것을 특징으로 하는 코어 레이어 구조물.
청구항 1에 있어서, 상기 VSD 물질 레이어는 도전 물질을 포함하는 상기 제1 레이어 또는 제2 레이어 중 적어도 하나에 접촉되도록 제공되는 것을 특징으로 하는 코어 레이어 구조물.
청구항 1에 있어서, 상기 제1 레이어는 도전 물질을 포함하고,
상기 제2 레이어는 절연 물질(insulative material)을 포함하는 것을 특징으로 하는 코어 레이어 구조물.
청구항 1에 있어서, 상기 제1 레이어는 도전 물질을 포함하고,
상기 제2 레이어는 저항 물질(resistive material)을 포함하는 것을 특징으로 하는 코어 레이어 구조물.
청구항 1에 있어서, 상기 제1 레이어와 제2 레이어 각각은 도전 물질을 포함하고,
상기 VSD 물질은 상기 제1 레이어와 제2 레이어 중 하나에 접촉되도록 제공되고, 상기 코어 레이어 구조물은 도전 물질, 절연 물질, 또는 저항 물질로 구성된 부가 레이어들을 하나 이상 포함하는 것을 특징으로 하는 코어 레이어 구조물.
청구항 1에 있어서, 상기 VSD 물질은, 바인더(binder)에 분산된 도전 및/또는 반도전 입자들의 조합물을 포함하는 것을 특징으로 하는 코어 레이어 구조물.
청구항 1에 있어서, 상기 VSD 물질은 배리스터 입자(varistor particle)들을 포함하는 것을 특징으로 하는 코어 레이어 구조물.
청구항 1에 있어서, 상기 VSD 물질은 바이더가 없는 배리스터 입자들을 포함하는 것을 특징으로 하는 코어 레이어 구조물.
기판 및 패키지화된 디바이스들을 위한 코어 레이어 구조물로서,
복수의 레이어를 구비하고, 상기 복수의 레이어는
도전 물질을 포함하는 제1 레이어;
상기 제1 레이어 상에 형성된 VSD 물질 레이어;
도전 물질, 절연 물질, 또는 저항 물질 중 하나를 포함하고, 상기 VSD 물질 레이어 상에 형성된 제2 레이어를 포함하는 것을 특징으로 하는 코어 레이어 구조물.
청구항 10에 있어서, 상기 제2 레이어 상에 형성된 제3 레이어를 더 포함하고, 상기 제3 레이어는 도전 물질, 절연 물질, 또는 저항 물질 중 하나를 포함하는 것을 특징으로 하는 코어 레이어 구조물.
청구항 9에 있어서, 상기 제2 레이어 또는 제3 레이어 중 적어도 하나는 패턴화되는 것을 특징으로 하는 코어 레이어 구조물.
코어 레이어 구조물을 형성하는 방법으로서,
(ⅰ) 제1 레이어와, (ⅱ) 상기 제1 레이어 상에 형성된 VSD 물질 레이어를 포함하는 중간 구조물을 생성하는 단계;
상기 중간 구조물 상에 제2 레이어를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
청구항 13에 있어서, 상기 제1 레이어 또는 제2 레이어 중 적어도 하나는 도전 물질로 구성되는 것을 특징으로 하는 방법.
청구항 13에 있어서, 적어도 상기 제1 레이어는 도전 물질로 구성되고,
상기 중간 구조물을 생성하는 단계는 상기 제1 레이어 상에서 상기 VSD 물질 레이어를 B-스테이지(stage) 하는 것을 포함하는 것을 특징으로 하는 방법.
청구항 13에 있어서, 상기 중간 구조물을 생성하는 단계는 제1 레이어 상에 VSD 물질 레이어를 피복(coat)하는 단계를 포함하는 것을 특징으로 하는 방법.
청구항 13에 있어서, 상기 제2 레이어를 형성하는 단계는 상기 중간 구조물을 전해 도금 프로세스로 처리함으로써 상기 제2 레이어에 상응하는 도전 물질의 두께를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
청구항 17에 있어서, 상기 두께를 형성하는 단계는 상기 VSD 물질 레이어를 도전 상태로 절환시키기 위하여, 상기 중간 구조물에 충분한 전압을 인가하는 단계를 포함하고,
상기 전압은, 전해 용액에 상기 중간 구조물이 침지(submerge)될 때 인가되는 것을 특징으로 하는 방법.
청구항 17에 있어서, 상기 도전 물질의 두께를 형성하는 단계는, 상기 중간 구조물을 상기 전해 도금 프로세스로 처리할 때 두께를 형성하기 위하여 시드 레이어를 사용하는 단계를 포함하는 것을 특징으로 하는 방법.
기판 및 패키지화된 디바이스들을 위한 코어 레이어 구조물로서,
복수의 이산 요소들을 제공하기 위해서 패턴화되는 도전 물질을 포함하는 표면 레이어;
상기 표면 레이어의 아래에 놓인 VSD 물질 레이어;
상기 VSD 물질 레이어를 그라운드에 전기적으로 접속시키는 도전 요소를 포함하고,
상기 표면 레이어는 둘 이상의 상기 이산 요소들 사이의 공간에 점유하는 저항 물질들을 포함하는 것을 특징으로 하는 코어 레이어 구조물.
청구항 20에 있어서, 상기 도전 요소는, 상기 코어 레이어 구조물의 두께를 관통하는 수직 경로를 통해, 적어도 VSD 물질 레이어로부터 그라운드까지 확장하는 비아(via)에 상응하는 것을 특징으로 하는 코어 레이어 구조물.
청구항 21에 있어서, 상기 VSD 물질 레이어 위 및/또는 아래에 제공된 절연 물질 레이어를 더 포함하는 것을 특징으로 하는 코어 레이어 구조물.