KR20110020543A - Semiconductor package - Google Patents

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semiconductor
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조철호
도은혜
김지은
신희민
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Abstract

PURPOSE: A semiconductor package is provided to maximize an EMI shielding effect by connecting a conductive layer inserted into the semiconductor package to outside through a ground terminal. CONSTITUTION: In a semiconductor package, a bond finger(122) and a ground terminal(130) are formed on the top of a substrate(110). At least one semiconductor chip(150) is staked on the substrate. A conductive layer(160) is attached to the upper most one of stacked semiconductor chips. A first connecting member(116) interlinks the substrate and the semiconductor chip. A second connecting member(118) interlinks a ground terminal of the substrate and a conductive layer.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}Semiconductor Package {SEMICONDUCTOR PACKAGE}

본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 EMI(elecro-magnetic interference)를 효과적으로 차폐할 수 있는 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a semiconductor package capable of effectively shielding electromagnetic interference (EMI).

반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전하여 왔다. 예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.Packaging technology for integrated circuits in the semiconductor industry has been continuously developed to meet the demand for miniaturization and mounting reliability. For example, the demand for miniaturization is accelerating the development of technologies for packages that are close to chip size, and the demand for mounting reliability highlights the importance of packaging technologies that can improve the efficiency of mounting operations and mechanical and electrical reliability after mounting. I'm making it.

또한, 전기·전자 제품의 소형화와 더불어 고 성능화가 요구됨에 따라, 고용량의 반도체 패키지를 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 패키지를 제공하기 위한 방법으로서는 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.In addition, as miniaturization of electric and electronic products and high performance are required, various technologies for providing a high capacity semiconductor package have been researched and developed. As a method for providing a high capacity semiconductor package, there is a high integration of the memory chip, which can be realized by integrating a larger number of cells in a limited space of the semiconductor chip.

그러나, 이러한 고집적화를 구현하기 위해 반도체 회로가 소형화 및 밀집화 되는 환경에서는 EMI(elecromagnetic interference)에 의해 반도체 패키지의 동작 성능이 저하되는 문제가 발생하고 있다.However, in order to realize such high integration, an operation of a semiconductor package may be degraded due to electromagnetic interference (EMI) in an environment in which semiconductor circuits are miniaturized and compact.

이러한 EMI에 따른 반도체 패키지의 성능 저하를 방지하기 위해 반도체 패키지의 상면에 금속판을 부착하는 방법이 이용되고 있다. 메모리 반도체의 경우 반도체 패키지의 높이가 통상 1mm 내외이나, 전술한 EMI 차폐 구조로 반도체 패키지를 설계하다 보면, 반도체 패키지의 높이가 2배 이상으로 높아지는 문제가 있다.In order to prevent performance degradation of the semiconductor package due to EMI, a method of attaching a metal plate to the upper surface of the semiconductor package is used. In the case of the memory semiconductor, the height of the semiconductor package is generally about 1 mm, but when the semiconductor package is designed using the above-described EMI shielding structure, there is a problem that the height of the semiconductor package is more than doubled.

일반적으로, 반도체 패키지의 구동시, 반도체 칩에서 방출되는 EMI가 금속판에 충돌했을 때 발생하는 현상으로는 1. 반사, 2. 투과, 3. 전류로 변환, 4. 열에너지로 변환되는 4가지로 요약될 수 있다.In general, when driving a semiconductor package, when EMI emitted from a semiconductor chip collides with a metal plate, there are four types of phenomenon: 1. reflection, 2. transmission, 3. conversion to current, and 4. conversion to thermal energy. Can be.

이때, 반도체 칩에서 방출된 EMI가 전류로 변환되었을 때, 이를 외부로 접지시키지 않으면 차징(charging) 현상에 의해 EMI의 차폐 효과가 급격히 저하되나, 반도체 패키지의 상면에 금속판을 부착하는 구조에서는 외부에 접지시킬 방법이 없는 관계로 이를 해결하는 것이 무엇보다 시급한 상황이다.At this time, when the EMI emitted from the semiconductor chip is converted into a current, the shielding effect of the EMI is drastically deteriorated by a charging phenomenon if the ground is not grounded externally. Since there is no way to ground, it is urgent to solve this situation.

본 발명은 반도체 패키지의 높이 증가 없이 EMI를 효과적으로 차폐할 수 있는 반도체 패키지를 제공한다.The present invention provides a semiconductor package that can effectively shield EMI without increasing the height of the semiconductor package.

본 발명의 일 실시예에 따른 반도체 패키지는 상면에 본드핑거들과 접지단자를 구비한 기판; 상기 기판 상면에 적어도 하나 이상이 스택된 반도체 칩; 상기 스 택된 반도체 칩들 중, 최상부 반도체 칩 상에 부착된 전도층; 상기 기판과 반도체 칩을 연결하는 제1 연결부재; 상기 기판의 접지단자와 전도층을 연결하는 제2 연결부재; 및 상기 반도체 칩, 제1 및 제2 연결부재와 전도층을 포함한 기판의 상면을 밀봉하는 봉지제를 포함하는 것을 특징으로 한다.A semiconductor package according to an embodiment of the present invention includes a substrate having bond fingers and a ground terminal on an upper surface thereof; At least one semiconductor chip stacked on an upper surface of the substrate; A conductive layer attached on an uppermost semiconductor chip of the stacked semiconductor chips; A first connection member connecting the substrate and the semiconductor chip; A second connection member connecting the ground terminal of the substrate to the conductive layer; And an encapsulant for sealing the upper surface of the substrate including the semiconductor chip, the first and second connection members, and the conductive layer.

상기 기판 상면과 반도체 칩 사이 및 상기 스택된 반도체 칩들 사이에 개재된 제1 접착제를 더 포함하는 것을 특징으로 한다.And a first adhesive interposed between the upper surface of the substrate and the semiconductor chip and between the stacked semiconductor chips.

상기 최상부 반도체 칩과 전도층 사이에 개재된 제2 접착제를 더 포함하는 것을 특징으로 한다.And a second adhesive interposed between the uppermost semiconductor chip and the conductive layer.

상기 제2 접착제와 전도층 사이에 개재된 쇼트 방지층을 더 포함하는 것을 특징으로 한다. 상기 전도층은 5 ~ 200㎛의 두께를 가지는 것을 특징으로 한다.It further comprises a short prevention layer interposed between the second adhesive and the conductive layer. The conductive layer is characterized in that it has a thickness of 5 ~ 200㎛.

상기 전도층은 구리, 알루미늄, 니켈, 철 및 이들 중 어느 하나의 합금 중 어느 하나로 이루어진 제1층과, 상기 제1층 상에 금, 은, 백금, 팔라듐 및 이들 중 어느 하나의 합금 중 어느 하나로 이루어진 제2층을 포함한 적층 구조를 갖는 것을 특징으로 한다.The conductive layer comprises a first layer made of any one of copper, aluminum, nickel, iron and any one of these alloys, and any one of gold, silver, platinum, palladium and any one of these alloys on the first layer. It is characterized by having a laminated structure including a second layer made up.

상기 전도층은 플레이트 형상을 가지는 것을 특징으로 한다. 상기 전도층은 상기 반도체 칩보다 넓은 면적을 가지는 것을 특징으로 한다.The conductive layer is characterized in that it has a plate shape. The conductive layer is characterized by having a larger area than the semiconductor chip.

상기 전도층은 상기 스택된 반도체 칩과 상기 제1 연결부재를 둘러싸는 형상을 가지는 것을 특징으로 한다. 상기 제1 및 제2 연결부재는 금속 와이어를 포함하는 것을 특징으로 한다.The conductive layer has a shape surrounding the stacked semiconductor chip and the first connection member. The first and second connection members may include metal wires.

본 발명의 다른 실시예에 따른 반도체 패키지는 상면에 본드핑거들과 접지단 자를 구비한 기판; 상기 기판 상면에 적어도 하나 이상이 스택된 반도체 칩; 상기 스택된 반도체 칩들 중, 최상부 반도체 칩 상에 부착된 전도층; 상기 기판과 반도체 칩을 연결하는 제1 연결부재; 상기 기판의 접지단자와 전도층을 연결하는 제2 연결부재; 및 상기 반도체 칩, 제1 및 제2 본딩부재와 전도층을 포함한 기판의 상면을 밀봉하되, 상기 전도층의 상부 표면이 외부로 노출되는 두께를 갖는 봉지제를 포함하는 것을 특징으로 한다.A semiconductor package according to another embodiment of the present invention includes a substrate having bond fingers and a ground terminal on an upper surface thereof; At least one semiconductor chip stacked on an upper surface of the substrate; A conductive layer attached on an uppermost semiconductor chip of the stacked semiconductor chips; A first connection member connecting the substrate and the semiconductor chip; A second connection member connecting the ground terminal of the substrate to the conductive layer; And an encapsulant sealing the upper surface of the substrate including the semiconductor chip, the first and second bonding members, and the conductive layer, wherein the upper surface of the conductive layer is exposed to the outside.

상기 전도층은 제1 전도층과, 상기 제1 전도층 상에 배치된 제2 전도층을 포함하는 것을 특징으로 한다.The conductive layer may include a first conductive layer and a second conductive layer disposed on the first conductive layer.

상기 제1 및 제2 전도층은 일체형으로 이루어진 것을 특징으로 한다. 상기 제1 및 제2 전도층은 분리형으로 이루어진 것을 특징으로 한다.The first and second conductive layers are characterized in that the one-piece. The first and second conductive layers are characterized in that the separation type.

본 발명은 반도체 패키지 내에 전도층을 삽입하는 것을 통해 반도체 패키지의 높이는 증가하지 않으면서 EMI를 차폐할 수 있다.The present invention can shield EMI without inserting a conductive layer into the semiconductor package without increasing the height of the semiconductor package.

또한, 본 발명은 반도체 패키지 내에 삽입된 전도층이 접지단자를 통해 외부로 접지되므로 EMI 차폐 효과를 극대화할 수 있다.In addition, the present invention can maximize the EMI shielding effect because the conductive layer inserted into the semiconductor package is grounded to the outside through the ground terminal.

(제1 실시예)(First embodiment)

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 제1 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 도 2a 및 도 2b는 본 발명의 제1 실시예의 다른 예들에 따른 반도체 패키지를 나타낸 각각의 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to a first embodiment of the present invention. 2A and 2B are respective cross-sectional views showing semiconductor packages according to other examples of the first embodiment of the present invention.

도 1에 도시한 바와 같이, 기판(110) 상에는 제1 접착제(140)를 매개로 적어도 하나 이상이 스택된 반도체 칩(150)이 부착된다. 또한, 반도체 칩(150) 상에는 제2 접착제(142)를 매개로 전도층(160)이 부착된다.As illustrated in FIG. 1, a semiconductor chip 150 having at least one stacked thereon is attached to the substrate 110 through the first adhesive 140. In addition, the conductive layer 160 is attached to the semiconductor chip 150 via the second adhesive 142.

상기 제1 접착제(140)는 기판(110) 상면과 반도체 칩(150) 사이 및 상기 스택된 반도체 칩(150)들 사이에 각각 개재하는 것이 바람직하다.The first adhesive 140 may be interposed between the upper surface of the substrate 110 and the semiconductor chip 150 and between the stacked semiconductor chips 150, respectively.

기판(110)은 상면(110a)과 상기 상면(110a)과 대향하는 하면(110b)을 갖는다. 기판(110) 상면(110a)에는 본드핑거(122)들과, 상기 본드핑거(122)들과 이격된 일측에 배치된 적어도 하나 이상의 접지단자(130)가 각각 구비된다. 이때, 기판(110)에 구비된 본드핑거(122)들은 제1 본딩부재(116)를 매개로 반도체 칩(150)에 구비된 본딩패드(112)들과 본딩된다.The substrate 110 has an upper surface 110a and a lower surface 110b facing the upper surface 110a. Bond substrates 122 and at least one ground terminal 130 disposed on one side spaced apart from the bond fingers 122 are provided on the upper surface 110a of the substrate 110. In this case, the bond fingers 122 provided on the substrate 110 are bonded to the bonding pads 112 provided on the semiconductor chip 150 through the first bonding member 116.

또한, 기판(110)에 구비된 접지단자(130)는 제2 본딩부재(118)를 매개로 전도층(160)과 본딩된다. 접지단자(130)는 기판(110) 하면에 배치된 외부접속단자(144)들 중 적어도 하나 이상과 전기적으로 연결될 수 있다.In addition, the ground terminal 130 provided on the substrate 110 is bonded to the conductive layer 160 via the second bonding member 118. The ground terminal 130 may be electrically connected to at least one or more of the external connection terminals 144 disposed on the bottom surface of the substrate 110.

따라서, 접지단자(130)는 외부접속단자(144)를 매개로 기판(110)의 외부로 접지된다. 이와 다르게, 접지단자(130)는 본드핑거(122)들 중 반도체 칩(150)과 전기적으로 절연된 본드핑거(122)가 이용될 수 있다.Therefore, the ground terminal 130 is grounded to the outside of the substrate 110 through the external connection terminal 144. Alternatively, the ground terminal 130 may use a bond finger 122 electrically insulated from the semiconductor chip 150 among the bond fingers 122.

제1 및 제2 본딩부재(116, 118)는 금속 와이어일 수 있다. 이와 다르게, 제1 본딩부재(116)는 범프일 수 있다. 제1 본딩부재(116)로 범프를 이용할 경우, 기 판(110)과 반도체 칩(150)은 플립칩 본딩하는 것이 바람직하다. 또한, 도면으로 제시하지는 않았지만, 반도체 칩(150)은 관통 전극 및 매립제를 매개로 기판(110)에 전기적 및 물리적으로 부착될 수 있다.The first and second bonding members 116 and 118 may be metal wires. Alternatively, the first bonding member 116 may be a bump. When bumps are used as the first bonding member 116, the substrate 110 and the semiconductor chip 150 may be flip-chip bonded. In addition, although not shown in the drawings, the semiconductor chip 150 may be electrically and physically attached to the substrate 110 through the through electrode and the buried agent.

또한, 반도체 칩(150), 제1 및 제2 본딩부재(116, 118)와 전도층(160)을 포함한 기판(110)의 상면을 밀봉하는 봉지제(170)가 더 형성된다.In addition, an encapsulant 170 is further formed to seal the top surface of the substrate 110 including the semiconductor chip 150, the first and second bonding members 116 and 118, and the conductive layer 160.

봉지제(170)는 일 예로 EMC(Epoxy Molding Compound)를 포함할 수 있다. 기판(110) 하면(110b)에 구비된 볼랜드(124)에는 실장수단으로써 외부접속단자(144)들이 더 부착될 수 있다. 외부접속단자(144)는 일 예로 솔더볼을 포함할 수 있다.The encapsulant 170 may include, for example, an epoxy molding compound (EMC). External connection terminals 144 may be further attached to the ball land 124 provided on the bottom surface 110b of the substrate 110 as mounting means. The external connection terminal 144 may include solder balls as an example.

따라서, 전술한 구성은 전도층(160)이 봉지제(170) 내에 밀봉되어 반도체 칩(150)의 표면에 부착되므로 반도체 패키지(105)의 높이가 증가하지 않는다.Therefore, the above-described configuration does not increase the height of the semiconductor package 105 because the conductive layer 160 is sealed in the encapsulant 170 and attached to the surface of the semiconductor chip 150.

또한, 반도체 패키지(105)의 동작시, 반도체 칩(150)에서 방출된 EMI가 반도체 칩(150) 상면에 부착된 전도층(160)에 충돌하여 전류가 생성되더라도, 이러한 전류는 제2 본딩부재(118)를 매개로 전도층(160)과 연결된 접지단자(130)를 통해 반도체 패키지(105)의 외부로 방출되므로 EMI 차폐 효과를 극대화할 수 있다.In addition, even when the EMI emitted from the semiconductor chip 150 collides with the conductive layer 160 attached to the upper surface of the semiconductor chip 150 during operation of the semiconductor package 105, the current is generated by the second bonding member. Since it is emitted to the outside of the semiconductor package 105 through the ground terminal 130 connected to the conductive layer 160 via the 118 medium, it is possible to maximize the EMI shielding effect.

한편, 도 1 및 도 2a를 참조하면, 전도층(160)의 하면, 보다 구체적으로는 제2 접착제(141)와 전도층(160)의 사이 공간에 제1 본딩부재(116)와 전도층(160) 간의 쇼트 불량을 방지하기 위한 목적으로 쇼트 방지층(165)을 더 형성할 수 있다.1 and 2A, the lower surface of the conductive layer 160, more specifically, the first bonding member 116 and the conductive layer () in the space between the second adhesive 141 and the conductive layer 160. The short prevention layer 165 may be further formed for the purpose of preventing short defects therebetween.

쇼트 방지층(165)은 일 예로 폴리이미드를 증착 또는 도포하는 것을 통해 형성될 수 있다. 이와 다르게, 쇼트 방지층(165)은 폴리이미드를 포함한 필름일 수 있다. 이때, 제2 접착제(141)는 5 ~ 200㎛의 두께로, 쇼트 방지층(165)은 3 ~ 50㎛ 의 두께로 각각 형성하는 것이 바람직하다.The short prevention layer 165 may be formed by, for example, depositing or applying polyimide. Alternatively, the anti-short layer 165 may be a film including polyimide. At this time, it is preferable that the second adhesive 141 is formed to have a thickness of 5 to 200 μm, and the short prevention layer 165 is formed to have a thickness of 3 to 50 μm.

또한, 도 2b에 도시한 바와 같이, 전도층(160)은 구리(Cu), 알루미늄(Al), 니켈(Ni), 철(Fe) 및 이들 중 어느 하나의 합금 중 어느 하나로 이루어진 제1층(160a)과, 상기 제1층(160a) 상에 금(Au), 은(Ag), 백금(Pt), 팔라듐(Pd) 및 이들 중 어느 하나의 합금 중 어느 하나로 이루어진 제2층(160b)을 포함한 적층 구조를 가질 수 있다. 전도층(160)은 5 ~ 200㎛의 두께로 형성하는 것이 바람직하다.In addition, as shown in FIG. 2B, the conductive layer 160 may include a first layer (Cu), aluminum (Al), nickel (Ni), iron (Fe), and any one of alloys of any one of them. 160a) and a second layer 160b made of gold (Au), silver (Ag), platinum (Pt), palladium (Pd), or any one of these alloys, on the first layer 160a. It may have a laminated structure including. The conductive layer 160 is preferably formed to a thickness of 5 ~ 200㎛.

전도층(160)은 일 예로 플레이트 형상을 가질 수 있다. 이와 다르게, 전도층(160)은 원, 삼각형 등의 형상을 가질 수 있다. 전도층(160)은 그 밖에 다양한 형상으로 설계 변경할 수 있다.For example, the conductive layer 160 may have a plate shape. Alternatively, the conductive layer 160 may have a shape of a circle, a triangle, or the like. The conductive layer 160 may be modified in various shapes.

(제2 실시예)(2nd Example)

도 3은 본 발명의 제2 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 도 4는 본 발명의 제2 실시예의 다른 예에 따른 반도체 패키지를 나타낸 단면도이다.3 is a cross-sectional view illustrating a semiconductor package in accordance with a second embodiment of the present invention. 4 is a cross-sectional view illustrating a semiconductor package according to another example of the second embodiment of the present invention.

도 3에 도시한 바와 같이, 전도층(260)은 제1 면적을 가지는 제1 전도층(260a)과, 상기 제1 면적보다 작은 제2 면적을 가지는 제2 전도층(260b)을 포함할 수 있다.As shown in FIG. 3, the conductive layer 260 may include a first conductive layer 260a having a first area and a second conductive layer 260b having a second area smaller than the first area. have.

이때, 제2 실시예에서는 반도체 칩(250), 제1 및 제2 본딩부재(216, 218)와 전도층(260)을 포함한 기판(210)의 상면을 밀봉함에 있어서, 상기 제2 전도층(260b)의 상부 표면이 외부로 노출되는 두께로 봉지제(270)를 형성한 것에 특징이 있다.At this time, in the second embodiment, in the sealing of the upper surface of the substrate 210 including the semiconductor chip 250, the first and second bonding members 216 and 218, and the conductive layer 260, the second conductive layer ( The encapsulant 270 is formed to a thickness at which the upper surface of the 260b is exposed to the outside.

제2 전도층(260b)은 제1 전도층(260a)의 상부 가장자리 일측을 노출하는 크기로 형성될 수 있다. 이와 다르게, 제2 전도층(260b)은 제1 전도층(260a)의 상부 가장자리 양측을 노출하는 크기로 형성될 수 있다.The second conductive layer 260b may be formed to have a size that exposes one side of the upper edge of the first conductive layer 260a. Alternatively, the second conductive layer 260b may be formed to have a size that exposes both sides of the upper edge of the first conductive layer 260a.

따라서, 제1 전도층(260a)의 상부 일측 또는 양측의 일부가 외부로 노출될 수 있다. 전술한 구성은 공지된 식각 공정을 수행하는 것을 통해 이루어질 수 있다.Thus, a portion of the upper one side or both sides of the first conductive layer 260a may be exposed to the outside. The above-described configuration can be made through performing a known etching process.

제2 본딩부재(218)는 기판(210)에 구비된 접지단자(230)와 제1 전도층(260a)의 노출된 일부를 각각 본딩하는 것이 바람직하다. 제1 및 제2 전도층(260a, 260b)은 일체형으로 이루어질 수 있다. 이때, 상부 표면이 봉지제(270)의 외부로 노출된 제2 전도층(260)은 방열판의 기능을 겸비할 수 있다.The second bonding member 218 preferably bonds exposed portions of the ground terminal 230 and the first conductive layer 260a provided in the substrate 210. The first and second conductive layers 260a and 260b may be integrally formed. In this case, the second conductive layer 260 having the upper surface exposed to the outside of the encapsulant 270 may have a function of a heat sink.

따라서, 반도체 패키지(205)의 동작시, 반도체 칩(250)에서 방출된 EMI가 반도체 칩(250) 상면에 부착된 전도층(260)에 충돌하여 전류 또는 열에너지로 변환되더라도, 이러한 전류 및 열에너지는 제1 전도층(260a) 및 제2 전도층(260b)을 매개로 반도체 패키지(205)의 외부로 각각 방출되므로 EMI 차폐 효과를 극대화할 수 있다.Therefore, even when the EMI emitted from the semiconductor chip 250 collides with the conductive layer 260 attached to the upper surface of the semiconductor chip 250 and is converted into current or thermal energy during operation of the semiconductor package 205, such current and thermal energy are Since the first conductive layer 260a and the second conductive layer 260b are respectively emitted to the outside of the semiconductor package 205, the EMI shielding effect may be maximized.

한편, 도 4를 참조하면, 제1 및 제2 전도층(260a, 260b)은 분리형으로 이루어질 수 있다. 제2 전도층(260b)의 상부 표면은 봉지제(270)의 외부로 노출시키는 것이 바람직하다. 이때, 제1 전도층(260a)과 제2 전도층(260b)의 사이 공간으로 제3 접착제(242)가 더 개재될 수 있다.Meanwhile, referring to FIG. 4, the first and second conductive layers 260a and 260b may be separated. The upper surface of the second conductive layer 260b is preferably exposed to the outside of the encapsulant 270. In this case, the third adhesive 242 may be further interposed between the first conductive layer 260a and the second conductive layer 260b.

(제3 실시예)(Third Embodiment)

도 5는 본 발명의 제3 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 도 6은 본 발명의 제3 실시예의 다른 예에 따른 반도체 패키지를 나타낸 단면도이다.5 is a cross-sectional view illustrating a semiconductor package according to a third exemplary embodiment of the present invention. 6 is a cross-sectional view illustrating a semiconductor package according to another example of the third exemplary embodiment of the present invention.

도 5에 도시한 바와 같이, 본 발명의 제3 실시예에 따른 반도체 패키지(305)는 도 1에 도시한 본 발명의 제1 실시예에 따른 반도체 패키지(105)와 실질적으로 동일한 구성을 가질 수 있다.As shown in FIG. 5, the semiconductor package 305 according to the third embodiment of the present invention may have a structure substantially the same as that of the semiconductor package 105 according to the first embodiment of the present invention illustrated in FIG. 1. have.

다만, 본 발명의 제3 실시예에 따른 반도체 패키지(305)는, 전도층(360)이 반도체 칩(350)보다 넓은 면적을 갖도록 설계한 것에 특징이 있다. 이와 같이, 전도층(360)을 반도체 칩(350)보다 넓은 면적을 갖도록 설계하게 되면, 제1 실시예에 비해 전도층(360)의 면적이 확장되어 동작시 반도체 칩(350)으로부터 방출되는 EMI를 보다 효과적으로 차폐할 수 있다.However, the semiconductor package 305 according to the third embodiment of the present invention is characterized in that the conductive layer 360 is designed to have a larger area than the semiconductor chip 350. As such, when the conductive layer 360 is designed to have a larger area than that of the semiconductor chip 350, the area of the conductive layer 360 is expanded compared to the first embodiment, and the EMI emitted from the semiconductor chip 350 is operated. Can be shielded more effectively.

한편, 도 6에 도시한 바와 같이, 전도층(360)은 스택된 반도체 칩(350)과 제1 연결부재(316)를 둘러싸는 형상을 가질 수 있다. 이때, 전도층(360)은 접지단자(330)에 전기적으로 직접 연결될 수 있다. 이와 다르게, 전도층(360)은 제2 연결부재(도시안함)를 매개로 접지단자(330)와 전기적으로 연결될 수 있다.On the other hand, as shown in FIG. 6, the conductive layer 360 may have a shape surrounding the stacked semiconductor chip 350 and the first connection member 316. In this case, the conductive layer 360 may be electrically connected directly to the ground terminal 330. Alternatively, the conductive layer 360 may be electrically connected to the ground terminal 330 through the second connection member (not shown).

즉, 본 발명의 제3 실시예의 다른 예에 따른 반도체 패키지(305)는 스택된 반도체 칩(350)이 전도층(360)에 둘러싸여 밀봉되는바, 스택된 반도체 칩(350)의 상면과 더불어 측면에 대해서도 스택된 반도체 칩(350)에서 방출된 EMI를 차폐할 수 있다.That is, the semiconductor package 305 according to another example of the third exemplary embodiment of the present invention has a stacked semiconductor chip 350 surrounded by a conductive layer 360, and thus is sealed at the side thereof together with the top surface of the stacked semiconductor chip 350. Also, EMI shielded from the stacked semiconductor chip 350 may be shielded.

또한, 본 발명의 제3 실시예의 다른 예에 따른 반도체 패키지(305)에 있어 서, 본 발명의 제2 실시예와 동일하게 전도층(360)은 제1 전도층(도시안함)과 제2 전도층(도시안함)을 포함할 수 있고, 봉지제(370)는 전도층(360)의 상부 표면이 외부로 노출되는 두께로 형성될 수 있다.Further, in the semiconductor package 305 according to another example of the third embodiment of the present invention, the conductive layer 360 is the first conductive layer (not shown) and the second conductive like the second embodiment of the present invention. A layer (not shown) may be included, and the encapsulant 370 may be formed to a thickness at which the upper surface of the conductive layer 360 is exposed to the outside.

따라서, 본 발명의 제3 실시예의 다른 예에 따른 반도체 패키지는 제3 실시예에 비해 보다 효과적으로 EMI를 차폐할 수 있는 장점이 있다.Therefore, the semiconductor package according to another example of the third embodiment of the present invention has an advantage of shielding EMI more effectively than the third embodiment.

이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.In the above embodiments of the present invention described and described with respect to specific embodiments, the present invention is not limited thereto, and the scope of the following claims is not limited to the spirit and scope of the present invention. It will be readily apparent to those skilled in the art that the present invention may be variously modified and modified.

도 1은 본 발명의 제1 실시예에 따른 반도체 패키지를 나타낸 단면도.1 is a cross-sectional view showing a semiconductor package according to a first embodiment of the present invention.

도 2a 및 도 2b는 본 발명의 제1 실시예의 다른 예들에 따른 반도체 패키지를 나타낸 각각의 단면도.2A and 2B are respective cross-sectional views showing semiconductor packages according to other examples of the first embodiment of the present invention.

도 3은 본 발명의 제2 실시예에 따른 반도체 패키지를 나타낸 단면도.3 is a cross-sectional view showing a semiconductor package according to a second embodiment of the present invention.

도 4는 본 발명의 제2 실시예의 다른 예에 따른 반도체 패키지를 나타낸 단면도.4 is a cross-sectional view showing a semiconductor package according to another example of the second embodiment of the present invention.

도 5는 본 발명의 제3 실시예에 따른 반도체 패키지를 나타낸 단면도.5 is a cross-sectional view illustrating a semiconductor package according to a third embodiment of the present invention.

도 6은 본 발명의 제3 실시예의 다른 예에 따른 반도체 패키지를 나타낸 단면도.6 is a cross-sectional view showing a semiconductor package according to another example of the third embodiment of the present invention.

Claims (14)

상면에 본드핑거들과 접지단자를 구비한 기판;A substrate having bond fingers and a ground terminal on an upper surface thereof; 상기 기판 상면에 적어도 하나 이상이 스택된 반도체 칩;At least one semiconductor chip stacked on an upper surface of the substrate; 상기 스택된 반도체 칩들 중, 최상부 반도체 칩 상에 부착된 전도층;A conductive layer attached on an uppermost semiconductor chip of the stacked semiconductor chips; 상기 기판과 반도체 칩을 연결하는 제1 연결부재;A first connection member connecting the substrate and the semiconductor chip; 상기 기판의 접지단자와 전도층을 연결하는 제2 연결부재; 및A second connection member connecting the ground terminal of the substrate to the conductive layer; And 상기 반도체 칩, 제1 및 제2 연결부재와 전도층을 포함한 기판의 상면을 밀봉하는 봉지제;An encapsulant for sealing an upper surface of the substrate including the semiconductor chip, the first and second connection members, and a conductive layer; 를 포함하는 것을 특징으로 하는 반도체 패키지.Semiconductor package comprising a. 제 1 항에 있어서, 상기 기판 상면과 반도체 칩 사이 및 상기 스택된 반도체 칩들 사이에 개재된 제1 접착제를 더 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, further comprising a first adhesive interposed between the upper surface of the substrate and the semiconductor chip and between the stacked semiconductor chips. 제 1 항에 있어서, 상기 최상부 반도체 칩과 전도층 사이에 개재된 제2 접착제를 더 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, further comprising a second adhesive interposed between the top semiconductor chip and the conductive layer. 제 3 항에 있어서, 상기 제2 접착제와 전도층 사이에 개재된 쇼트 방지층을 더 포함하는 것을 특징으로 하는 반도체 패키지.4. The semiconductor package of claim 3, further comprising a short prevention layer interposed between the second adhesive and the conductive layer. 제 1 항에 있어서, 상기 전도층은 5 ~ 200㎛의 두께를 가지는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the conductive layer has a thickness of about 5 μm to about 200 μm. 제 1 항에 있어서, 상기 전도층은 구리, 알루미늄, 니켈, 철 및 이들 중 어느 하나의 합금 중 어느 하나로 이루어진 제1층과, 상기 제1층 상에 금, 은, 백금, 팔라듐 및 이들 중 어느 하나의 합금 중 어느 하나로 이루어진 제2층을 포함한 적층 구조를 갖는 것을 특징으로 하는 반도체 패키지.The method of claim 1, wherein the conductive layer is a first layer made of any one of copper, aluminum, nickel, iron and any one of these alloys, gold, silver, platinum, palladium and any of these on the first layer A semiconductor package having a laminated structure including a second layer made of any one of alloys. 제 1 항에 있어서, 상기 전도층은 플레이트 형상을 가지는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the conductive layer has a plate shape. 제 7 항에 있어서, 상기 전도층은 상기 반도체 칩보다 넓은 면적을 가지는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 7, wherein the conductive layer has a larger area than the semiconductor chip. 제 1 항에 있어서, 상기 전도층은 상기 스택된 반도체 칩과 상기 제1 연결부재를 둘러싸는 형상을 가지는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the conductive layer has a shape surrounding the stacked semiconductor chip and the first connection member. 제 1 항에 있어서, 상기 제1 및 제2 연결부재는 금속 와이어를 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the first and second connection members comprise metal wires. 상면에 본드핑거들과 접지단자를 구비한 기판;A substrate having bond fingers and a ground terminal on an upper surface thereof; 상기 기판 상면에 적어도 하나 이상이 스택된 반도체 칩;At least one semiconductor chip stacked on an upper surface of the substrate; 상기 스택된 반도체 칩들 중, 최상부 반도체 칩 상에 부착된 전도층;A conductive layer attached on an uppermost semiconductor chip of the stacked semiconductor chips; 상기 기판과 반도체 칩을 연결하는 제1 연결부재;A first connection member connecting the substrate and the semiconductor chip; 상기 기판의 접지단자와 전도층을 연결하는 제2 연결부재; 및A second connection member connecting the ground terminal of the substrate to the conductive layer; And 상기 반도체 칩, 제1 및 제2 본딩부재와 전도층을 포함한 기판의 상면을 밀봉하되, 상기 전도층의 상부 표면이 외부로 노출되는 두께를 갖는 봉지제;An encapsulant which seals an upper surface of the substrate including the semiconductor chip, the first and second bonding members, and the conductive layer, wherein the upper surface of the conductive layer is exposed to the outside; 를 포함하는 것을 특징으로 하는 반도체 패키지.Semiconductor package comprising a. 제 11 항에 있어서, 상기 전도층은 제1 전도층과, 상기 제1 전도층 상에 배치된 제2 전도층을 포함하는 것을 특징으로 하는 반도체 패키지.12. The semiconductor package of claim 11, wherein the conductive layer comprises a first conductive layer and a second conductive layer disposed on the first conductive layer. 제 12 항에 있어서, 상기 제1 및 제2 전도층은 일체형으로 이루어진 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 12, wherein the first and second conductive layers are integral. 제 12 항에 있어서, 상기 제1 및 제2 전도층은 분리형으로 이루어진 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 12, wherein the first and second conductive layers are separated.
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