KR20110019186A - 인터포저를 이용한 반도체 패키지 제조방법 - Google Patents

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Abstract

인터포저 기판을 이용한 반도체 패키지 제조방법이 개시된다. 상기 제조방법은, 실리콘 웨이퍼에 복수 개의 관통홀을 천공하는 단계; 상기 실리콘 웨이퍼의 표면 및 상기 관통홀의 내벽에 산화막을 형성하는 단계; 상기 관통홀 내에 도전성 물질을 충전하여 관통전극을 형성하는 단계; 상기 실리콘 웨이퍼의 하면에 배선패턴 및 솔더볼 패드를 형성하는 단계; 상기 실리콘 웨이퍼를 복수의 유닛으로 분할하는 단계; 상기 분할된 유닛의 상면에 반도체 소자를 실장하는 단계; 및 상기 반도체 소자와 상기 관통전극을 전기적으로 연결하는 단계를 포함한다.
반도체 기판, 인터포저, 관통전극, BGA, 와이어본딩

Description

인터포저를 이용한 반도체 패키지 제조방법{Method for manufacturing semiconductor package using interposer substrate}
본 발명은 인터포저를 이용한 반도체 패키지 제조방법에 관한 것이다.
최근, 새로운 패키지 기술로서 WL-CSP(Wafer-Level Chip Scale Package)가 주목 받고 있다. CSP란 반도체 칩의 외형 사이즈와 같거나 대략 10% 정도 큰 외형 사이즈를 갖는 소형 패키지를 말한다.
종래부터 잘 알려진 CSP로서, 웨이퍼 레벨에서 반도체 소자의 전극패드 밑면을 반도체 기판 후면으로부터 관통 비아 홀을 형성하고 도체금속을 충진하여 패드전극의 밑면과 접속된 관통전극을 형성하거나[한국특허 제10-0572487호]
또는, 웨이퍼 레벨에서 반도체 소자의 전극패드 옆 부분에 관통 홀을 형성하여 도체금속을 충진한 후 전극패드의 표면과 전기적으로 접속하여, 관통전극을 통해 반도체 소자 후면에 땜납 등의 도체금속으로 이루어지는 볼 형상의 도전 단자가 격자형상으로 복수 배열된 것이다[한국특허 제10-0897761호, 제10-0903553호 참조]. 이 반도체 소자를 전자 기기에 내장할 때는, 각 도전단자를 인쇄회로 기판상의 배선 패턴에 접속하고 있다.
다음으로, 종래 예에 따른 관통전극을 가진 BGA형의 WL-CSP의 제조방법의 개략을 설명한다.
웨이퍼 레벨에서 반도체 소자의 표면 최외각, 또는 이미지 센서 칩 센서 창 최외각 표면을 따라 통상 와이어본딩을 위해 형성된 전극패드를 포함한 다이싱 라인을 따라 감광성 수지를 캐비티 형상으로 형성하여 투명한 유리 기판을 지지체로 접착한다. 또한 필요에 따라서는 지지체를 접착하지 않아도 된다.
다음으로, 반도체 기판 후면으로부터 전극패드 밑면에 도달하는 비아 홀을 건식 에칭하고, 비아홀 내부 벽을 절연시킨 후, 해당 비아 홀의 바닥 부분에 절연 막을 에칭하여 전극패드 밑면의 금속을 노출시킨다.　 비아 홀 내부에 금속도체를 충진하여, 노출된 전극패드 밑면이 전기적으로 접속된 관통전극이 형성되어 기판 표면의 전극패드가 웨이퍼 기판 후면으로 유도된다.　 기판 후면에 유도된 관통전극을 포함하는 배선 층을 재배치하여 형성하고, 그 배선층 상에 도전단자를 형성한 후 반도체 기판을 다이싱 하여 복수의 반도체 칩으로 분리한다.
관련된 기술 문헌으로서 전술한 한국특허 제10-0572487호를 들 수 있다.
　또한 다른 방법으로, 반도체 소자의 전극패드 주변은 그 반도체 소자의 회로요소, 즉 다수의 다이오드, 트랜지스터, 및 배선이 존재하므로, 관통 홀을 형성하는 것은 불가능하다. 그러므로 반도체 소자의 설계 시에 반도체 소자 내부의 금속전극패드를 다이싱 라인 쪽으로 연장하여 새로운 제2의　연장전극패드(Extension Pad)를 형성하여 관통 홀 형성이 가능하도록 한 반도체 기판 웨이퍼를 제작한다. 다음으로 이 반도체 기판 표면에 포토레지스트를 도포하여 사진 식각법으로 연장 전극패드와 접한 옆면을 노출시키고 건식 에칭에 의해 기판 표면으로부터 관통 비아 홀을 형성한다. 이 관통 홀 내부를 절연시킨 후, 절연 막으로 덮여있는 연장전극 패드 표면의 일부 또는 전체를 에칭하여 연장 전극패드의 금속을 노출시킨다. 다음, 관통 비아 홀에 도체금속을 충진하고 연장전극패드 표면에 노출된 패드금속과 연결한다. 전기적 접속이 연장전극패드 표면으로부터 관통전극을 따라 반도체 기판 후면으로 유도된 관통전극을 포함하는 배선 층을 재배치하여 형성하고, 그 배선 층상에 도전단자를 형성한다.　 마지막으로 반도체 기판 웨이퍼를 다이싱 하여 복수의 반도체 칩으로 분리한다. 이 WL-CSP 칩은, 예를 들어 수광 소자일 때 유리 기판과 같은 지지체에 의한 광 투과율 손실을 방지하기 위함이다. 관련 기술문헌으로서 전술한 한국특허 제10-0897761호와 제10-0903553호를 들 수 있다.
상술한 종래 예에 따른 WL-CSP 칩 제조방법의 일부 공정을 도면을 참조하여 설명한다. 도 1은 종래 예에 따른 WL-CSP 칩의 제조방법을 도시하는 단면도이다.
종래 예에 따른 반도체 장치에서는, 도 1에 도시한 것과 같이 반도체 기판(10)의 전극패드(20)가 형성되는 영역을 포함한 상면에 수지 접착제(13)를 이용하여 유리 기판(14)을 부착시키고 기판 후면으로부터 전극패드(20) 밑면에 관통 비아홀을 형성한 후 도체금속을 충진하여 전극패드 밑면과 전기적으로 접속시킨다. 다음으로 반도체 기판 후면에 유도된 관통 비아홀 전극에 도전단자(16)를 형성한 후, 다이싱 라인(30)을 따라 개별 칩으로 다이싱하여 완성된다. 이 종래 예에서 반도체 장치가 씨모스 이미지 센서인 경우, 수광 창(센싱 영역) 위에 부착된 유리 기판은 광 투과율의 손실을 초래하여 30만 화소(VGA) 이하의 이미지 센서에는 적합하나 2메가 픽셀 이상의 고화질 이미지 센서에는 적합하지 않은 단점이 있다. 또한 전극패드 밑면을 건식 에칭하고, 절연 막을 형성한 후 전극패드 밑면의 도체금속을 노출하는 공정이 용이하지 않고, 도체금속을 충진하여 신뢰성 있는 전극패드의 도체 금속과 전기적 접속을 확보하는데 어려움이 있다. 결과적으로 생산 수율이 낮아지는 문제가 존재하게 된다.　 이에 발명자는 유리 기판에 의한 화질 손실과, 생산수율 향상 문제에 착안 하였다.
또 다른 종래 예에 따른 WL-CSP의 패키징 방법의 일부를 도 2에 도시하였다. 도 2에 도시한 것과 같이 반도체 기판 표면에 유리 기판을 사용하지 않고 기판 표면의 전극패드 옆면을 건식 에칭하여 관통 홀을 형성한다. 이때 도시하지 않은 포토레지스트의 보호막이 반도체 기판 표면에 코팅되어 수광 창을 보호하고 있다. 다음으로 관통 홀 내벽을 절연시킨 후, 도체금속을 충진하고 전극패드 표면의 패드금속과 전기적 접속 형성한다. 이로써 반도체 표면의 전극 패드가 관통전극(40)으로 연결되어 반도체 기판 후면으로 유도 되고, 후면에 유도 된 관통전극 상에 도전단자, 또는 도시하지 않은 배선과 재배치된 도전 단자를 형성한다. 마지막으로 개별 칩으로 다이싱 하여 완성한다.
이 예에 따르면 관통전극과 전극패드 사이는 표면에서 접속하므로 전기적 접속의 신뢰성이 확보된다. 그러나 도시하지 않은 일련의 공정 중에 반도체 기판 표 면의 포토레지스트를 수회에 걸쳐 반복하는 동안 이미지 센서 창이 오염될 수 있고,　이로 인해 생산수율이 낮아지는 문제가 있다.　　　
본 발명은 인터포저 기판을 사용하여 광 센서와 같은 반도체 소자를 패키징 함으로써, 해당 반도체 장치의 품질 및 수율 향상을 도모할 수 있는 패키지 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 실리콘 웨이퍼에 복수 개의 관통홀을 천공하는 단계; 상기 실리콘 웨이퍼의 표면 및 상기 관통홀의 내벽에 산화막을 형성하는 단계; 상기 관통홀 내에 도전성 물질을 충전하여 관통전극을 형성하는 단계; 상기 실리콘 웨이퍼의 하면에 배선패턴 및 솔더볼 패드를 형성하는 단계; 상기 실리콘 웨이퍼를 복수의 유닛으로 분할하는 단계; 상기 분할된 유닛의 상면에 반도체 소자를 실장하는 단계; 및 상기 반도체 소자와 상기 관통전극을 전기적으로 연결하는 단계를 포함하는 실리콘 인터포저를 이용한 반도체 패키지 제조방법이 제공된다.
상기 산화막을 형성하는 단계 이전에, 상기 실리콘 웨이퍼의 상면에, 상기 반도체 소자의 적어도 일부가 내장되는 홈을 형성하는 단계를 더 포함할 수 있으며, 상기 반도체 소자는 수광소자일 수도 있다.
한편, 상기 관통홀을 천공하는 단계는, 상기 실리콘 웨이퍼의 상면에 포토레지스트 막을 코팅하는 단계; 상기 포토레지스트 막에 상기 관통홀에 상응하는 개구부를 형성하는 단계; 상기 포토레지스트 막을 마스크로 하여 이방성 드라이 에칭을 수행하는 단계; 및 상기 포토레지스트 막을 제거하는 단계를 포함할 수 있다.
또한, 상기 관통전극을 형성하는 단계는, 상기 실리콘 웨이퍼의 상하면 및 상기 관통홀의 내벽에 시드층을 형성하는 단계; 상기 관통홀이 선택적으로 노출되도록, 상기 실리콘 웨이퍼의 상면 및 하면에 도금레지스트를 형성하는 단계; 및 전기도금을 수행하여, 상기 관통홀 내에 도전성 물질을 충전하는 단계를 포함할 수도 있다.
이 때, 상기 배선패턴 및 솔더볼 패드를 형성하는 단계는, 상기 실리콘 웨이퍼의 하면에 형성된 도금레지스트를 제거하는 단계; 상기 실리콘 웨이퍼의 하면에 패턴 마스크를 형성하는 단계; 상기 실리콘 웨이퍼의 하면에 형성된 시드층을 이용한 전기도금을 수행하여, 상기 배선패턴 및 상기 솔더볼 패드에 상응하는 도금층을 형성하는 단계; 상기 패턴 마스크를 제거하는 단계; 및 플래시 에칭을 수행하는 단계를 포함할 수도 있다.
상기 반도체 소자와 상기 관통전극을 전기적으로 연결하는 단계는, 상기 관통전극의 표면에 본딩패드를 형성하는 단계; 및 상기 반도체 소자와 상기 본딩패드를 와이어본딩 하는 단계를 포함할 수 있다.
본 발명의 바람직한 실시예에 따르면,　인터포저 기판을 사용하여 광 센서와 같은 반도체 소자를 패키징 함으로써, 해당 반도체 장치의 품질 및 수율 향상을 도모할 수 있다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이하, 본 발명에 따른 인터포저를 이용한 반도체 패키지 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 3 내지 도 18은 본 발명의 일 실시예에 따른 인터포저를 이용한 반도체 패키지 제조방법을 나타내는 공정도이다. 본 실시예에 따른 반도체 패키지 제조방법은, 반도체 칩과 별도로 웨이퍼에 관통전극, 배선패턴, 솔더볼패드 등을 형성한 뒤, 웨이퍼를 개별 유닛 단위로 분할하고, 분할된 유닛에 반도체 칩을 실장하는 방법을 이용한다. 따라서, 도 3 내지 도 16에는 하나의 유닛만이 제시되어 있으나, 실제로는 웨이퍼 레벨로 각 공정이 이루어지게 된다.
먼저, 도 3에 도시된 바와 같은 웨이퍼(100)를 준비한다. 웨이퍼(100)로는 실리콘 웨이퍼를 이용할 수 있으나, 반드시 이에 한정되는 것은 아니며, 인터포저로서의 기능을 수행할 수 있는 재질이라면 어느 것이라도 사용될 수 있음은 물론이다.
한편, 웨이퍼(100)의 상면에는 홈(102)이 형성될 수도 있다. 웨이퍼의 상면에 형성되는 홈(102)에는 추후 반도체 소자(1000)의 적어도 일부가 내장될 수 있으며, 이로 인해 반도체 소자 패키지의 전체적인 두께를 줄일 수 있게 된다. 또한, 반도체 소자(1000) 실장 시, 반도체 소자(1000)의 정렬을 보다 용이하고 정확하게 수행할 수 있게 되어, 제품의 신뢰도를 향상시킬 수 있게 된다.
이러한 홈(102)을 형성하기 위하여, 웨이퍼의 상면에 반도체 소자(1000) 크기의 창이 마련된 마스크(101)를 형성한 후, 이방성 드라이 에칭을 수행하는 방법을 이용할 수 있다. 반도체 소자(1000)의 적어도 일부가 내장되도록, 홈(102)의 깊이는 50um 이상 100um 이하일 수 있다.
그리고 나서, 웨이퍼(100)에 복수 개의 관통홀(도 5의 105 참조)을 천공한다. 웨이퍼(100)에 천공되는 관통홀(105)에는 추후에 도전성 물질이 충전되어 관통전극(도 9의 111 참조)이 형성된다. 이러한 관통홀(105)을 천공하기 위하여, 웨이 퍼(100)의 상면에 포토레지스트 막(103)을 코팅하고, 관통홀에 상응하는 개구부(104)를 형성한 후(도 4 참조), 포토레지스트 막(103)을 마스크로 하여 이방성 드라이 에칭을 수행하고(도 5 참조), 포토레지스트 막을 제거하는 방법을 이용할 수 있다.
여기서 포토레지스트 막(103)은 액상 형이나 드라이 필름 레지스트 형도 무방하다. 개구부(104) 밖의 영역 폭은 후술하는 관통홀(105)의 크기에 좌우 되지만　대략 900um ~ 1200um일 수 있다. 한편, 본 실시예에서는 관통홀(105)을 천공하는 방법으로 이방성 드라이 에칭을 제시하였으나, 이 밖의 물리/화학적인 가공방법들을 적용할 수도 있음은 물론이다.
다음으로, 도 6에 도시된 바와 같이, 웨이퍼(100)의 표면 및 관통홀(105)의 내벽에 산화막(106)을 형성한다. 여기서 산화막(106)은 웨이퍼(100) 및 관통홀(105)의 내벽을 절연시키기 위한 것으로 900℃ ~ 1200℃의 저항 가열 산화로에서, 또는 CVD법에 의해 증착한 TEOS막 등 어느 것으로도 된다. 바람직하게는 관통홀(105) 내벽을 포함한 전체 웨이퍼의 전기적 절연성을 얻을 수 있는 두께로 대략 0.2um ~ 1um 정도로 형성될 수 있다.
그리고 나서, 관통홀(105) 내에 도전성 물질을 충전하여 관통전극(도 9의 111 참조)을 형성한다. 이에 대해 보다 구체적으로 설명하면 아래와 같다.
우선, 도 7에 도시된 바와 같이, 웨이퍼(100)의 상하면 및 관통홀의 내벽에 시드층(107a, 107b, 107c)을 형성한다. 시드층(107a, 107b, 107c)은 접착력을 향상시키기 위해 Cr/Cu 혹은 Ti/Cu 층으로 이루어질 수 있다. 한편, 홈이 형성된 웨이 퍼의 상면에 형성되는 시드층(107a)은 0.8um ~ 1um의 두께로 형성될 수 있고, 웨이퍼의 하면에 형성되는 시드층(107b)은 1um ~ 1.5um의 두께로 형성될 수 있다. 이 경우, 관통홀 내벽에 형성되는 시드층(107c)이 끊어지지 않고 연결되어, 관통홀 내부에 도전성 물질을 보다 신뢰도 높게 충전할 수 있게 된다.
다음으로, 도 8에 도시한 것과 같이 웨이퍼의 상면과 하면에 관통홀(105)이 선택적으로 노출되도록 도금레지스트(109, 110)를 형성한 뒤, 전기도금법에 의해 도 9에 도시된 바와 같이 관통홀(105) 내부에 도전성 물질, 예를 들면 Cu 등의 금속을 충전한다. 이로써, 웨이퍼(100)의 상면과 하면을 연결하는 관통전극(111)이 형성된다.
이 후, 도금레지스트(109, 110)를 스트립 하여 제거한다. 또한, 관통홀에 충전된 도전성 물질이 넘쳐서 표면 위로 돌출되어 도금되면 후술하는 화학적-기계적 연마(CMP) 등을 통해 해당 부분을 제거할 수도 있다.
다음으로, 도 10에 도시된 바와 같이, 웨이퍼의 하면에 보호막(112), 예를 들면 포토레지스트 막이나, 또는 두꺼운 UV 테이프를 부착한 후 웨이퍼의 상면을 화학적-기계적 연마(CMP)하여 평탄화 한다.
다음으로, 관통전극(111)의 표면에 본딩패드(114)를 형성한다. 본딩패드(114)는 추후 실장되는 반도체 소자(1000)와 전기적 접속이 이루어지는 부분이다. 본 실시예와 같이 이러한 본딩패드(114)를 관통전극(111)의 상측 표면에 형성하게 되면, 반도체 소자(1000)로부터 웨이퍼 하면의 솔더볼(119)에 이르는 경로를 단축시킬 수 있게 되는 장점이 있다.
이러한 본딩패드(114)를 형성하기 위하여, 도 11에 도시된 바와 같이, 웨이퍼의 상면에 포토레지스트 막(113)을 코팅하고, 관통전극(111)의 상면을 선택적으로 노출시킨 다음, 전기도금을 수행한다. 본딩패드(114)는 Cu/Sn, 또는 Cu/Au가 바람직하고 그 두께는 최소 2um 이상이 될 수 있다.
이 후, 웨이퍼의 하면에 배선패턴 및 솔더볼 패드(117)를 형성한다. 이에 대해 보다 구체적으로 설명하면 아래와 같다.
먼저 도 12에 도시된 바와 같이 웨이퍼의 하면에 패턴 마스크(116)를 형성한다. 전술한 공정에서 웨이퍼의 하면에 보호층(112)이 형성된 경우에는, 해당 보호층(112)을 제거한 후, 패턴 마스크(116)를 형성한다. 패턴 마스크(116)는 배선패턴과 솔더볼 패드(117) 등이 형성될 영역을 선택적으로 노출시키고, 이 외의 부분은 커버한다. 이러한 패턴 마스크(116)로는 드라이필름 포토레지스트 등이 이용될 수 있다. 웨이퍼(100)의 상면에도 포토레지스트 막(115)이 코팅됨으로써, 앞선 공정을 통해 형성된 본딩패드(114) 등을 보호할 수 있다.
이 후, 도 13에 도시된 바와 같이, 웨이퍼의 하면에 형성된 시드층(107b)을 이용한 전기도금을 수행하여, 배선패턴 및 솔더볼 패드(107)에 상응하는 도금층을 형성한다. 즉, 앞서 관통홀 내부에 도전성 물질을 형성하기 위해 사용되었던 시드층(107b)을 재차 활용하여 웨이퍼의 하면에 배선패턴 및 솔더볼 패드(117)를 형성하는 것이다. 도금층은 구리(Cu) 와 주석(Sn) 혹은 금(Au)을　순차적으로 전기도금 함으로써 형성될 수 있다. 이들 두께는 구리를 6um 이하로 하고, 주석 혹은 금은 0.5um ~ 1um 정도로 할 수 있다.
이 후, 도 14에 도시된 바와 같이, 웨이퍼 하면에 형성된 패턴 마스크(116)와 웨이퍼의 상면에 형성되었던 포토레지스트 막(115)을 제거하고, 플래시 에칭을 수행하여 웨이퍼 상면과 하면을 통해 노출된 시드층(107a, 107b)의 일부를 제거한다.
그리고 도 15에 도시된 바와 같이, 웨이퍼 하면에 솔더볼 패드(117)를 선택적으로 노출시키는 솔더레지스트 막(118)을 코팅한다.
다음으로, 도 16에 도시된 바와 같이, 노출된 솔더볼 패드(117)에 땜납 등의 금속으로 이루어지는 솔더볼(119)을 형성한다. 이러한 솔더볼(119)에 의해 본 실시예에 의해 제조되는 반도체 소자 패키지는 별도의 메인보드 등과 접속될 수 있게 된다.
다음으로, 도 17에 도시한 것과 같이 웨이퍼를 다이싱 라인(120)을 따라 복수의 유닛으로 분할한다.
마지막으로, 도 18에 도시된 바와 같이, 다이싱 된 개별 유닛의 상면에 반도체 소자(1000), 예를 들면 CMOS 이미지 센서 또는 CCD 소자 등의 수광소자를 다이본딩한 후 반도체 소자(1000)의 전극패드(1100)와 관통전극(111) 상에 형성한 본딩패드(114)를 와이어(1200)를 이용하여 연결한다. 이로써, 관통전극(111)을 가진 반도체 소자(1000)의 BGA 패키지가 완성된다.
특히 먼지 등 오염물질에 민감한 CMOS 이미지 센서 또는 CCD소자 등의 수광 소자는 다이본딩과 와이어본딩을 하는 동안만 작업환경에 노출 되므로 높은 신뢰성과 수율이 동시에 얻어진다. 반면, 종래기술로 언급한 특허문헌 1 또는 특허문헌 2 와 3의 방법으로 구성한 CSP 제조공정에서는 수광 소자가 집적된 반도체 웨이퍼를 직접 패키지 제조공정에 적용하여 오염물질에 민감한 이미지 센서 창 등 수광 창이 노출된 채로　여러 가지 많은 공정이 진행됨으로써 불량을 일으킬 가능성이 높으며 결과적으로 수율이 낮아지는 단점이 있다.
다음으로, 본 발명의 다른 실시예에 따른 인터포저를 이용한 반도체 소자 패키지 제조방법에 대해 도 19 내지 도 31을 참조하여 설명하도록 한다.
먼저, 도 19에 도시된 바와 같이, 웨이퍼 전면에 관통전극의 본딩패드가 형성될 위치에 포토레지스트 막(201)을 패터닝하여 개구부를 형성하고, 이 포토레지스트 막(201)을　마스크로 이용하여 이방성 드라이 에칭에 의해 관통홀(202)을 형성한다.　이는 도 3에서 형성한 홈(102)을 생략함으로써 공정을 줄이는 효과가 있다. 그러나 홈을 형성하여도 된다. 상기 이방성 드라이 에칭에는 에칭 가스로서 SF6 및 O2를 이용한다.
다음으로, 상기 포토레지스트 막(201)을 스트립하여 제거하고, 도 19에 도시된 바와 같이 웨이퍼의 상면과 하면 및 관통홀의 내벽에 산화막(203)을 형성한다. 산화막(203)은 관통홀 내벽을 포함한 전체 웨이퍼를 절연시키기 위한 수단으로서 900℃ ~ 1200℃의 저항 가열 산화 로에서, 또는 P-CVD법에 의해 증착한 TEOS 막 등 어느 것으로도 된다. 관통홀 내벽을 포함한 웨이퍼의 전기적 절연성을 얻을 수 있는 두께로 0.2um ~ 1um가 적당하다.
다음으로, 도 21에 도시한 것과 같이 시드층(204)을 관통홀 내벽을 포함한 웨이퍼 전체에 스퍼터링 공법에 의해 형성한다. 시드층(204)은 산화막(203)과의 접착력 향상을 위해 Cr/Cu 또는 Ti/Cu 로 구성하여도 되며, 이때 Cr 혹은 Ti의 두께는 20nm ~ 50nm 이고 Cu 의 두께는 1um ~ 1.5um 로 형성하여 관통홀 내벽에 시드층이 끊어짐 없이 형성되는 것이 바람직하다.
다음으로, 도 22에 도시한 바와 같이 포토레지스트 막(205)을 관통홀을 제외한 웨이퍼 상면과 하면에 전면과 후면에 형성하고, 도 23에 도시한 것과 같이 전기도금에 의해 도전성 물질을 충전한다. 도금으로 충전된 관통전극(206) 내부에 기공이 발생하지 않도록 PPR(Periodic Pulse Reverse) 도금법을 적용하는 것이 바람직하다.
다음으로, 도 24에 도시된 바와 같이, 포토레지스트 막(205)을 스트립하여 제거한다. 이 때, 웨이퍼 표면과 후면에 관통전극이 과잉으로 넘쳐 형성된 경우 화학적-기계적 연마 법(CMP)에 의해 평탄 화하는 것이 바람직하다. 이 때 CMP법은 정밀하게 제어하여 시드층이 남아있도록 하는 것이 좋다.
다음으로, 도 25에 도시한 바와 같이 웨이퍼 상면에 포토레지스트 막(207)을 코팅하여　관통전극의 상면을 포함하는 영역에 개구부를 형성하고, 웨이퍼 하면은 포토레지스트 막(208)을 전면 코팅한 후, 전기도금에 의해 관통전극(206)의 표면에 본딩패드(209)를 형성한다. 이 본딩패드(209)는 와이어본딩이 가능한 금속으로 Cu/Au 또는 Cu/Sn 의 적층구조로 그 두께는 2um 이하도 좋다.
본딩패드(209)는 도 26에 도시한 것과 같이 바이패스 커패시터(210)와 같은 수동소자를 부착할 배선층(209a)과, 필요 시 관통전극(206) 사이를 상호 연결하기 위한 배선층(209b)을 포함할 수 있다. 상호 연결이 필요한 관통전극 사이를 배선층(209b)을 이용하여 연결함으로써 인터포저 기판 후면에 형성할 솔더볼의 개수를 줄일 수 있게 되고, 그 결과 개별 솔더볼의 사이즈를 크게 형성할 수 있어, 인쇄회로기판에 리플로우를 용이하게 할 수 있다. 또한 바이패스 커패시터(210)는 개별소자일 수도 있고, 박막커패시터로 집적 수동소자(IPD)로 형성할 수도 있다. 박막 유전체 재료는 Ta2O5 또는 TiO2 와 같은 저유전율 재료가 바람직하다.
반도체 소자(1000)가 특정 CMOS 이미지 센서일 때 BGA 패키지를 카메라 모듈로 구성하려면 도시하지 않은 CMOS 이미지 센서 칩의 디지털 전력선과 아날로그 전력선 등에 수개의 바이패스 커패시터(210)를 부착해야 하므로 반도체 소자의 다이본딩 영역, 또는 홈을 형성한 영역 밖의 창틀을 1300um ~ 1500um 로 넓게 구성하고, 웨이퍼 최외각 공간에는 카메라 렌즈의 하우징을 부착할 공간으로 사용하는 것이 바람직하다.
다음으로, 웨이퍼의 상하에 형성되었던 포토레지스트 막(207, 208)을 스트립하여 제거한 후, 도 27에 도시한 것과 같이 웨이퍼의 상면에 포토레지스트 막(211)을 코팅하고, 후면에는 포토레지스트 막(212)을 코팅하여 관통전극(206)을 포함한 배선층이 형성될 부분의 시드층(204)를 선택적으로 노출시킨다.
다음으로, 도 28에 도시한 것과 같이 전기 도금에 의해 솔더볼 패드로 기능 할Cu/Au, 또는 Cu/Sn 층을 형성한다. 이 때 Cu를 4um 두께로 형성하고 연속하여 Au 또는 Sn 층을 2um ~ 3um 두께로 형성하는 것이 바람직하다.
다음으로, 도 29에 도시한 것과 같이 웨이퍼 상면과 하면의 포토레지스트 막(211, 212)를 스트립하여 제거하고 시드층(204)를 플래시 에칭한다.
그리고 도 30에 도시한 바와 같이 웨이퍼 하면 전체에 솔더레지스트(214)를 코팅하고,　솔더볼 패드(213) 위에 도전단자를 형성할 영역을 노출시킨 다음 경화시킨다.
다음으로, 도 31에 도시한 것과 같이 노출된 솔더볼 패드 상에, 예를 들면 땜납 등의 금속으로 이루어지는 솔더볼(215)을 형성한다.
그리고 나서, 앞선 실시예의 경우와 마찬가지로, 웨이퍼를 다이싱 라인을 따라 복수의 유닛으로 분할한다.
이 후, 다이싱 된 개별 유닛의 상면에 바이패스 커패시터(210)를 납땜하여 부착시킨 후(도 26 참조), 반도체 전자소자를 다이본딩하고 반도체 소자(1000)의 전극패드와 관통전극 상에 형성한 본딩패드를 와이어본딩으로 연결한다(도 18 참조). 반도체 소자의 본딩패드와 관통전극 상에 형성한 본딩패드를 와이어본딩으로 연결함으로써, 관통전극을 가진 CMOS 이미지 센서의 BGA 패키지가 완성된다.
여기서 먼지 등 오염물질에 민감한 CMOS 이미지 센서 또는 CCD소자 등의 수광 소자는 다이본딩과 와이어본딩 시에만 작업환경에 노출 되므로 높은 신뢰성과 수율이 동시에 얻어진다.　 마지막으로 도 32에 도시된 바와 같이, 카메라 렌즈(1400)와 적외선 필터(1500) 등이 장착된 렌즈 하우징(1300)을 부착함으로써 리 플로우가 가능한 BGA 패키지의 CMOS 이미지 센서 카메라가 완성된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
도 1 및 도 2는 종래기술에 따른 반도체 패키지 제조방법을 나타내는 도면.
도 3 내지 도 18은 본 발명의 일 실시예에 따른 반도체 패키지 제조방법을 나타내는 공정도.
도 19 내지 도 32는 본 발명의 다른 실시예에 따른 반도체 패키지 제조방법을 나타내는 공정도.

Claims (10)

  1. 웨이퍼에 복수 개의 관통홀을 천공하는 단계;
    상기 웨이퍼의 표면 및 상기 관통홀의 내벽에 산화막을 형성하는 단계;
    상기 관통홀 내에 도전성 물질을 충전하여 관통전극을 형성하는 단계;
    상기 웨이퍼의 하면에 배선패턴 및 솔더볼 패드를 형성하는 단계;
    상기 웨이퍼를 복수의 유닛으로 분할하는 단계;
    상기 분할된 유닛의 상면에 반도체 소자를 실장하는 단계; 및
    상기 반도체 소자와 상기 관통전극을 전기적으로 연결하는 단계를 포함하는 인터포저를 이용한 반도체 패키지 제조방법.
  2. 제1항에 있어서,
    상기 산화막을 형성하는 단계 이전에,
    상기 웨이퍼의 상면에, 상기 반도체 소자의 적어도 일부가 내장되는 홈을 형성하는 단계를 더 포함하는 것을 특징으로 하는 인터포저를 이용한 반도체 패키지 제조방법.
  3. 제1항에 있어서,
    상기 반도체 소자는 수광소자인 것을 특징으로 하는 인터포저를 이용한 반도체 패키지 제조방법.
  4. 제1항에 있어서,
    상기 관통홀을 천공하는 단계는,
    상기 웨이퍼의 상면에 포토레지스트 막을 코팅하는 단계;
    상기 포토레지스트 막에 상기 관통홀에 상응하는 개구부를 형성하는 단계;
    상기 포토레지스트 막을 마스크로 하여 이방성 드라이 에칭을 수행하는 단계; 및
    상기 포토레지스트 막을 제거하는 단계를 포함하는 것을 특징으로 하는 인터포저를 이용한 반도체 패키지 제조방법.
  5. 제1항에 있어서,
    상기 관통전극을 형성하는 단계는,
    상기 웨이퍼의 상하면 및 상기 관통홀의 내벽에 시드층을 형성하는 단계;
    상기 관통홀이 선택적으로 노출되도록, 상기 웨이퍼의 상면 및 하면에 도금레지스트를 형성하는 단계;
    전기도금을 수행하여, 상기 관통홀 내에 도전성 물질을 충전하는 단계; 및
    상기 도금레지스트를 제거하는 단계를 포함하는 것을 특징으로 하는 인터포저를 이용한 반도체 패키지 제조방법.
  6. 제5항에 있어서,
    상기 배선패턴 및 솔더볼 패드를 형성하는 단계는,
    상기 웨이퍼의 하면에 패턴 마스크를 형성하는 단계;
    상기 웨이퍼의 하면에 형성된 시드층을 이용한 전기도금을 수행하여, 상기 배선패턴 및 상기 솔더볼 패드에 상응하는 도금층을 형성하는 단계;
    상기 패턴 마스크를 제거하는 단계; 및
    플래시 에칭을 수행하는 단계를 포함하는 것을 특징으로 하는 인터포저를 이용한 반도체 패키지 제조방법.
  7. 제1항에 있어서,
    상기 반도체 소자와 상기 관통전극을 전기적으로 연결하는 단계는,
    상기 관통전극의 표면에 본딩패드를 형성하는 단계; 및
    상기 반도체 소자와 상기 본딩패드를 와이어본딩 하는 단계를 포함하는 것을 특징으로 하는 인터포저를 이용한 반도체 패키지 제조방법.
  8. 제1항에 있어서,
    상기 웨이퍼는 실리콘 재질로 이루어지는 것을 특징으로 하는 인터포저를 이용한 반도체 패키지 제조방법.
  9. 제1항에 있어서,
    상기 관통전극은 복수 개이며,
    상기 웨이퍼의 표면에 상기 복수 개의 관통전극 중 적어도 어느 한 쌍을 직접 연결하는 배선층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 인터포저를 이용한 반도체 패키지 제조방법.
  10. 제9항에 있어서,
    상기 복수 개의 관통전극 중 적어도 어느 한 쌍 사이에 수동소자를 실장하는 단계를 더 포함하는 것을 특징으로 하는 인터포저를 이용한 반도체 패키지 제조방법.
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