KR20110011309A

KR20110011309A - Liquid crystal display

Info

Publication number: KR20110011309A
Application number: KR1020090068894A
Authority: KR
Inventors: 이영준; 이원석
Original assignee: 엘지디스플레이 주식회사
Priority date: 2009-07-28
Filing date: 2009-07-28
Publication date: 2011-02-08
Also published as: KR101560413B1

Abstract

PURPOSE: An LCD(Liquid Crystal Display) device is provided to improve the display quality by minimizing the polarity deflection of the liquid crystal cells which address data simultaneously. CONSTITUTION: A second source drive IC(Integrated Circuit) turns reversely the polarity of data voltages successively outputting to a second data line group into perpendicular the polarity pattern. A gate driving circuit(14) supplies scan pulse to the gate lines. A timing controller(11) supplies four color data to IC of the source drives. The timing controller controls the IC of the source drives and gate driving circuit.

Description

Liquid Crystal Display {LIQUID CRYSTAL DISPLAY}

본 발명은 4 색으로 화상을 표시하고 이웃하는 액정셀들이 동일한 데이터라인을 공유하여 데이터라인들의 개수를 줄인 액정표시장치에 관한 것이다. The present invention relates to a liquid crystal display device in which an image is displayed in four colors and neighboring liquid crystal cells share the same data line, thereby reducing the number of data lines.

액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 이 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 등에서 표시기에 응용됨은 물론, 텔레비젼에도 응용되어 빠르게 음극선관을 대체하고 있다. The liquid crystal display of the active matrix driving method displays a moving image using a thin film transistor (hereinafter referred to as TFT) as a switching element. The liquid crystal display device can be miniaturized compared to a cathode ray tube (CRT), which is applied to a display device in portable information equipment, office equipment, computer, etc., and is also rapidly replaced by a cathode ray tube.

액정표시장치는 직류 잔상을 줄이고 액정의 열화를 방지하기 위하여 이웃하는 액정셀들에 충전되는 데이터전압의 극성을 서로 상반되게 하고 데이터전압의 극성을 주기적으로 반전시키는 인버젼 방식으로 구동되고 있다. The liquid crystal display device is driven in an inversion method in which polarities of data voltages charged in neighboring liquid crystal cells are opposite to each other and the polarities of the data voltages are periodically reversed in order to reduce DC afterimages and prevent deterioration of liquid crystals.

특정 극성 패턴의 인버젼 방식으로 구동되는 액정표시장치에 화이트 계조와 블랙 계조가 규칙적으로 픽셀 단위 또는 서브픽셀 단위로 나타나는 데이터를 입력 하면, 데이터를 동시에 어드레싱하는 액정셀들에 충전되는 데이터전압이 어느 한 극성으로 편향될 수 있다. 동시에 데이터를 어드레싱하는 액정셀들의 극성이 어느 한 극성으로 편향되면, 화소전극과 공통전극의 커플링에 의해 공통전극에 인가되는 공통전압이 데이터전압의 극성 편향방향으로 변한다. 이 경우에, 표시화면에서 수평 라인들 간에 휘도차가 발생될 수 있다. 이는 데이터전압의 극성 편향으로 변하는 공통전압으로 인하여, 동시에 데이터를 어드레싱하는 액정셀들은 데이터전압의 충전양이 낮아져 휘도가 저하되기 때문이다. 또한, 특정 극성 패턴의 인버젼 방식으로 구동되는 액정표시장치에 블랙 배경에 화이트 박스가 중앙부에 위치하는 콘트라스트 패턴 데이터를 입력하면, 화이트 박스가 존재하는 중앙부 영역과 화이트 박스가 없는 상/하단 블랙 배경에서 극성 편향으로 인하여 수평 크로스토크가 관찰될 수 있다. When the gray and white gray are regularly input to the liquid crystal display device driven by the inversion method of a specific polarity pattern, the data voltage charged in the liquid crystal cells addressing the data simultaneously is determined. It can be deflected in one polarity. When the polarities of the liquid crystal cells addressing the data are deflected to either polarity at the same time, the common voltage applied to the common electrode is changed in the polarity deflection direction of the data voltage by the coupling of the pixel electrode and the common electrode. In this case, a luminance difference may occur between the horizontal lines on the display screen. This is because liquid crystal cells addressing data at the same time due to a common voltage that is changed due to polarity deflection of the data voltage have a lower charge amount of the data voltage and thus lower luminance. In addition, when the contrast pattern data in which the white box is positioned in the center of the black background is input to a liquid crystal display device driven by an inversion method of a specific polarity pattern, the center area including the white box and the upper / lower black background without the white box are present. Horizontal crosstalk can be observed due to polar deflection at.

따라서, 본 발명의 목적은 상기 종래 기술의 문제점들을 해결하고자 안출된 발명으로써 4 색으로 화상을 표시하고 이웃하는 액정셀들이 동일한 데이터라인을 공유하여 데이터라인들의 개수를 줄인 액정표시장치에 있어서, 동시에 데이터를 어드레싱하는 액정셀들의 극성 편향을 최소화하여 표시품질을 높이도록 한 액정표시장치을 제공하는데 있다. Accordingly, an object of the present invention is to solve the problems of the prior art, and to display an image in four colors and to reduce the number of data lines by neighboring liquid crystal cells sharing the same data line. The present invention provides a liquid crystal display device in which display polarization is improved by minimizing polarization deflection of liquid crystal cells addressing data.

상기 목적을 달성하기 위하여, 본 발명의 액정표시장치는 다수의 데이터라인을 포함하는 제1 및 제2 데이라인 그룹, 상기 데이터라인들과 교차되는 다수의 게이트라인, 상기 데이터라인들과 상기 게이트라인들의 교차부에 접속된 다수의 TFT, 및 상기 TFT들을 경유하여 데이터라인을 공유하는 다수의 액정셀들을 포함하는 액정셀들; 4색 데이터를 상기 제1 데이터라인 그룹의 데이터라인들에 공급될 데이터전압들로 변환하며, "+"가 정극성 데이터전압이라 하고 "-"가 부극성 데이터전압이라 할 때 "+ - - +" 또는 "- + + - "로 반복되는 수평 극성 패턴으로 데이터전압들의 극성을 반전시켜 상기 제1 데이터라인 그룹의 데이터라인들로 동시에 출력함과 아울러, 상기 제1 데이터라인 그룹의 데이터라인들에 순차적으로 출력되는 상기 데이터전압들의 극성을 "+ + - -" 또는 "- + + -"가 반복되는 수직 극성 패턴으로 반전시키는 제1 소스 드라이브 IC; 상기 4색 데이터를 상기 제1 데이터라인 그룹의 데이터라인들에 공급될 데이터전압들로 변환하며, 상기 수평 극성 패턴으로 데이터전압들의 극성을 반전시켜 상기 제2 데이터라인 그룹의 데이터라인들로 동시에 출력함과 아울러, 상기 제2 데이터라인 그룹의 데이터라인들에 순차적으로 출력되는 상기 데이터전압들의 극성을 수직 극성 패턴으로 반전시키는 제2 소스 드라이브 IC; 상기 게이트라인들에 순차적으로 스캔펄스를 공급하는 게이트 구동회로; 및 상기 소스 드라이브 IC들에 상기 4색 데이터를 공급하고 상기 소스 드라이브 IC들과 상기 게이트 구동회로를 제어하는 타이밍 콘트롤러를 구비한다. In order to achieve the above object, the liquid crystal display of the present invention includes a first and second day line groups including a plurality of data lines, a plurality of gate lines crossing the data lines, the data lines and the gate lines. Liquid crystal cells including a plurality of TFTs connected to intersections of the plurality of transistors, and a plurality of liquid crystal cells sharing a data line via the TFTs; Four-color data is converted into data voltages to be supplied to the data lines of the first data line group, and when "+" is a positive data voltage and "-" is a negative data voltage, "+--+ Inverts the polarities of the data voltages in a horizontal polar pattern repeated with "or"-+ +-"to simultaneously output the data voltages to the data lines of the first data line group and to the data lines of the first data line group. A first source drive IC for inverting the polarities of the data voltages sequentially output in a vertical polar pattern in which "+ +--" or "-+ +-" are repeated; The four-color data is converted into data voltages to be supplied to the data lines of the first data line group, and the polarities of the data voltages are inverted in the horizontal polarity pattern and simultaneously output to the data lines of the second data line group. In addition, a second source drive IC for inverting the polarity of the data voltages sequentially output to the data lines of the second data line group in a vertical polar pattern; A gate driving circuit which sequentially supplies scan pulses to the gate lines; And a timing controller for supplying the four-color data to the source drive ICs and controlling the source drive ICs and the gate driving circuit.

본 발명은 4 색 픽셀 구조와 데이터라인 공유 구조의 액정표시장치에서 휘도, 색재현 범위를 향상시키고 데이터라인 개수와 소스 드라이브 IC 개수를 줄일 수 있을 뿐 아니라 "+ - - +" 또는 "- + + - "로 반복되는 수평 극성 패턴과, "+ + - -" 또는 "- + + -"가 반복되는 수직 극성 패턴에 기초하여 데이터 전압들의 극성을 반전시켜 데이터 전압 극성의 편향을 방지하여 라인간 휘도차, 크로스토크, 색 왜곡 등을 최소화하여 표시품질을 높일 수 있다. The present invention not only improves the luminance and color reproduction range, and reduces the number of data lines and the number of source drive ICs in a liquid crystal display device having a 4-color pixel structure and a data line sharing structure, but also "+--+" or "-+ +. -Intra-line luminance by inverting the polarities of the data voltages based on the horizontal polarity pattern repeated with "and the vertical polarity pattern with repeated" + +--"or"-+ +-"to prevent the polarization of the data voltage polarity. The display quality can be improved by minimizing difference, crosstalk, and color distortion.

이하, 도 1 내지 도 11f를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 1 to 11F.

도 1을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(10), 비디오 소스(15), 멀티컬러 데이터 발생회로(16), 타이밍 콘트롤러(11), 데이터 구동회로(13), 및 게이트 구동회로(14)를 구비한다. 액정표시패널(10) 아래에는 액정표시패널(10)에 빛을 조사하는 백라이트 유닛이 배치될 수 있다. 1, a liquid crystal display according to an exemplary embodiment of the present invention includes a liquid crystal display panel 10, a video source 15, a multicolor data generation circuit 16, a timing controller 11, and a data driving circuit 13. ) And a gate driving circuit 14. A backlight unit for irradiating light to the liquid crystal display panel 10 may be disposed under the liquid crystal display panel 10.

액정표시패널(10)은 두 장의 유리기판 사이에 액정층이 형성된다. 이 액정표시패널(10)의 하부 유리기판에는 다수의 데이터라인들(17)과 다수의 게이트라인들(18)이 교차된다. 데이터라인들(17)과 게이트라인들(18)의 교차 구조에 의해 액정표시패널(10)의 화소 어레이에는 매트릭스 형태로 배치된 액정셀들(Clc)을 포함한다. 액정표시패널(10)의 하부 유리기판에는 데이터라인들(17), 게이트라인 들(18), TFT, TFT에 접속된 액정셀(Clc)의 화소전극(1), 및 스토리지 커패시터(Cst) 등이 형성된다. 액정표시패널(10)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 등이 형헝성된다. In the liquid crystal display panel 10, a liquid crystal layer is formed between two glass substrates. A plurality of data lines 17 and a plurality of gate lines 18 intersect the lower glass substrate of the liquid crystal display panel 10. The pixel array of the liquid crystal display panel 10 includes liquid crystal cells Clc arranged in a matrix form by the cross structure of the data lines 17 and the gate lines 18. The lower glass substrate of the liquid crystal display panel 10 includes data lines 17, gate lines 18, TFTs, pixel electrodes 1 of liquid crystal cells Clc connected to TFTs, storage capacitors Cst, and the like. Is formed. Black matrices, color filters, and the like are formed on the upper glass substrate of the liquid crystal display panel 10.

공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성된다. 또한, 공통전극(2)은 IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다. The common electrode 2 is formed on the upper glass substrate in a vertical electric field driving method such as twisted nematic (TN) mode and vertical alignment (VA) mode. In addition, the common electrode 2 is formed on the lower glass substrate together with the pixel electrode 1 in a horizontal electric field driving method such as an in plane switching (IPS) mode and a fringe field switching (FFS) mode.

액정표시패널(10)의 상부 유리기판과 하부 유리기판 각각에는 광축이 직교하는 편광판이 부착되고 액정과 접하는 내면에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다. A polarizing plate having an optical axis orthogonal to each other is attached to each of the upper glass substrate and the lower glass substrate of the liquid crystal display panel 10, and an alignment layer for setting a pretilt angle of the liquid crystal is formed on an inner surface of the liquid crystal display panel 10.

액정표시패널(10)의 화소 어레이에서, 픽셀(PIX)들 각각은 도 3, 도 5, 도 7 및 도 9와 같이 동일한 수평 라인에 배치된 4 개의 서브픽셀들을 포함한다. 4 개의 서브픽셀들은 서로 다른 4 색을 독립적으로 표현한다. 4 색은 다양하게 선택될 수 있다. 예를 들어, 4 색 서브픽셀은 R(Red) 서브픽셀, G(Green) 서브픽셀 및 B(Blue) 서브픽셀을 포함한 3 원색 서브픽셀들에 W(White) 서브픽셀을 포함할 수 있다. 화이트 서브픽셀에서는 컬러필터가 형성되지 않거나 투명 컬러필터(평탄화층 또는 Overcoat layer)가 형성된다. 또한, 4 색 서브픽셀들은 RGB 중 하나 이상의 원색 서브픽셀들과, Y(Yellow), C(Cyan), M(Magenta) 중 하나 이상의 원색 서브픽셀들을 포함하여 총 4 개의 서브픽셀들을 포함할 수 있다. 서브픽셀들 각각은 하나의 액정셀을 포함한다. 동일한 수평라인에서 이웃하는 두 개의 액정셀들은 하 나의 데이터라인으로부터 시분할 공급되는 데이터전압을 연속 충전한다. 또한, 동일한 수평라인에 배치된 액정셀들은 두 개의 게이트라인들로부터의 게이트펄스(또는 스캔펄스)에 따라 선택된다. 따라서, 화소 어레이의 해상도가 m × n 일 때, m × 1/2 개의 데이터라인들(17)이 필요하고, 2n 개의 게이트라인들(18)이 필요하다. In the pixel array of the liquid crystal display panel 10, each of the pixels PIX includes four subpixels arranged in the same horizontal line as illustrated in FIGS. 3, 5, 7, and 9. Four subpixels independently represent four different colors. Four colors can be selected in various ways. For example, the four-color subpixel may include a W (sub) white pixel in three primary color subpixels including an R (Red) subpixel, a G (Green) subpixel, and a B (Blue) subpixel. In the white subpixel, no color filter is formed or a transparent color filter (flattening layer or overcoat layer) is formed. In addition, the four color subpixels may include a total of four subpixels including one or more primary color subpixels of RGB and one or more primary color subpixels of Y (Yellow), C (Cyan), and M (Magenta). . Each of the subpixels includes one liquid crystal cell. Two liquid crystal cells adjacent to each other on the same horizontal line continuously charge the data voltage supplied in time division from one data line. Also, the liquid crystal cells arranged on the same horizontal line are selected according to the gate pulses (or scan pulses) from the two gate lines. Therefore, when the resolution of the pixel array is m x n, m x 1/2 data lines 17 are required, and 2n gate lines 18 are required.

비디오 소스(15)는 방송신호 수신회로, 외부기기 인터페이스회로, 그래픽처리회로, 라인 메모리 등을 포함하여 방송신호나 외부기기로부터 입력되는 영상소스로부터 비디오 데이터를 추출하고 그 비디오 데이터를 디지털로 변환하여 타이밍 콘트롤러(11)에 공급한다. 비디오 소스(15)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 3 원색 또는 4 색 멀티 컬러 데이터를 디지털 비디오 데이터로써 멀티컬러 데이터 발생회로(16)에 전송한다. 그리고 비디오 소스(15)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블신호(Data Enable, DE), 클럭신호(CLK) 등의 타이밍 신호들을 LVDS 인터페이스, TMDS 인터페이스 등의 인터페이스를 통해 타이밍 콘트롤러(11)에 전송한다. 멀티컬러 데이터 발생회로(16)는 타이밍 콘트롤러(11)에 내장될 수 있다. The video source 15 extracts video data from a broadcast signal or an image source input from an external device, including a broadcast signal receiving circuit, an external device interface circuit, a graphic processing circuit, a line memory, and converts the video data into digital. Supply to the timing controller 11. The video source 15 converts three primary or four color multi-color data as digital video data to the multi-color data generation circuit 16 through an interface such as a Low Voltage Differential Signaling (LVDS) interface and a Transition Minimized Differential Signaling (TMDS) interface. send. In addition, the video source 15 interfaces timing signals such as a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable signal DE, a clock signal CLK, and the like with an LVDS interface and a TMDS interface. Transfer to the timing controller 11 through. The multicolor data generation circuit 16 may be built in the timing controller 11.

멀티컬러 데이터 발생회로(16)는 비디오 소스(15)로부터 입력되는 디지털 비디오 데이터로부터 공지의 멀티 컬러 생성 알고리즘을 이용하여 4 색 멀티 컬러 데이터(MCDATA)를 발생한다. 각 픽셀들이 화이트 서브픽셀을 포함하면, 멀티컬러 데이터 발생회로(16)는 화이트 게인 산출 알고리즘으로 백색 데이터의 게인을 산출하여 백색 데이터를 생성한다. 그리고 멀티컬러 데이터 발생회로(16)는 4 색 멀티 컬러 데이터(MCDATA)를 디지털 비디오 데이터로 데이터 구동회로(13)에 공급한다. 화이트 게인 산출 알고리즘은 공지의 어떠한 것도 가능하다. 예컨대, 본원 출원인에 의해 기출원된 대한민국 특허 출원 제10-2005-0039728(2005. 05. 12), 대한민국 특허 출원 제10-2005-0052906(2005. 06. 20), 대한민국 특허 출원 제10-2005-0066429(2007. 07. 21), 대한민국 특허 출원 제10-2006-0011292(2006. 02. 06) 등에서 제안된 화이트 게인 산출 알고리즘들이 적용 가능하다. The multicolor data generation circuit 16 generates four-color multicolor data MCDATA from the digital video data input from the video source 15 using a known multicolor generation algorithm. If each pixel includes a white subpixel, the multicolor data generation circuit 16 calculates the gain of the white data by using a white gain calculation algorithm to generate white data. The multi-color data generation circuit 16 supplies the four-color multi-color data MCDATA to the data driving circuit 13 as digital video data. The white gain calculation algorithm can be any known. For example, Korean Patent Application No. 10-2005-0039728 (filed May 12, 2005), Korean Patent Application No. 10-2005-0052906 (June 20, 2005), and Korean Patent Application No. 10-2005, filed by the applicant of the present application The white gain calculation algorithms proposed in -0066429 (2007. 07. 21), Korean Patent Application No. 10-2006-0011292 (2006. 02. 06), and the like are applicable.

타이밍 콘트롤러(11)는 min-LVDS 인터페이스를 통해 멀티컬러 데이터 발생회로(16)로부터 입력되는 4 색 멀티 컬러 데이터를 디지털 데이터로 데이터 구동회로에 공급한다. 또한, 타이밍 콘트롤러(11)는 비디오 소스(15)로부터 입력되는 수직/수평 동기신호(Vsync, Hsync), 데이터 인에이블(Data Enable), 클럭신호(CLK) 등의 타이밍신호를 입력받아 데이터 구동회로(13)와 게이트 구동회로(14)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 콘트롤러(11)에 의해 생성되는 제어신호들은 게이트 구동회로(14)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호와, 데이터 구동회로(13)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호를 포함한다. 게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭신호(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 한 화면이 표시되는 1 수직기간 중에서 스캔이 시작되는 시작 수평라인을 제어한다. 게이트 쉬프트 클럭신호(GSC)은 게이트 구동회로(14) 내의 쉬프트 레지스터에 입력되어 게이트 스타트 펄스(GSP)를 순차적으로 쉬프트시키기 위한 클 럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 구동회로(14)의 출력 타이밍을 제어한다. 데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE), 극성제어신호(Polarity, POL)를 포함한다. 소스 스타트 펄스(SSP)는 데이터가 표시될 1 수평라인에서 시작 화소를 제어한다. 소스 샘플링 클럭(SSC)은 라이징(Rising) 또는 폴링(Falling) 에지에 기준하여 데이터 구동회로(13) 내에서 데이터의 래치동작을 제어한다. 소스 출력 인에이블신호(SOE)는 데이터 구동회로(13)의 출력 타이밍을 제어한다. 극성제어신호(POL)는 1 수평기간 단위로 논리가 반전되어 데이터 구동회로(13)로부터 출력되는 데이터 전압의 극성을 제어한다. The timing controller 11 supplies four-color multi-color data input from the multi-color data generation circuit 16 as digital data to the data driving circuit through the min-LVDS interface. In addition, the timing controller 11 receives timing signals such as vertical / horizontal synchronization signals Vsync and Hsync, data enable, and clock signal CLK from the video source 15. 13 and timing control signals for controlling the operation timing of the gate driving circuit 14 are generated. The control signals generated by the timing controller 11 include a gate timing control signal for controlling the operation timing of the gate driving circuit 14 and a data timing control signal for controlling the operation timing of the data driving circuit 13. do. The gate timing control signal includes a gate start pulse (GSP), a gate shift clock signal (GSC), a gate output enable signal (Gate Output Enable, GOE), and the like. The gate start pulse GSP controls the start horizontal line at which the scan starts in one vertical period in which one screen is displayed. The gate shift clock signal GSC is input to a shift register in the gate driving circuit 14 to sequentially shift the gate start pulse GSP. The gate output enable signal GOE controls the output timing of the gate driving circuit 14. The data timing control signal includes a source start pulse (SSP), a source sampling clock (SSC), a source output enable signal (Source Output Enable (SOE)), and a polarity control signal (Polarity, POL). do. The source start pulse SSP controls the start pixel in one horizontal line in which data is to be displayed. The source sampling clock SSC controls the latching operation of data in the data driving circuit 13 based on the rising or falling edge. The source output enable signal SOE controls the output timing of the data driving circuit 13. The polarity control signal POL inverts logic in units of one horizontal period to control the polarity of the data voltage output from the data driving circuit 13.

데이터 구동회로(13)는 다수의 소스 드라이브 IC들(Integrated Circuit, IC)을 포함한다. 데이터 구동회로(13)는 타이밍 콘트롤러(11)의 제어 하에 4 색 멀티 컬러 데이터를 샘플링한 후에 래치하고, 래치한 데이터를 아날로그 정극성 감마보상전압과 부극성 감마보상전압으로 변환하여 정극성 아날로그 데이터전압과 부극성 아날로그 데이터전압을 발생한다. 그리고 데이터 구동회로(13)는 극성제어신호(POL)에 응답하여 정극성 데이터전압과 부극성 데이터전압을 1 수평기간 단위로 교대로 선택하여 데이터라인들(17)에 공급한다. The data driving circuit 13 includes a plurality of source drive ICs. The data driving circuit 13, after sampling the four-color multi-color data under the control of the timing controller 11, latches, converts the latched data into analog positive gamma compensation voltage and negative gamma compensation voltage to positive analog data. Generates a voltage and a negative analog data voltage. The data driving circuit 13 alternately selects the positive data voltage and the negative data voltage in units of one horizontal period in response to the polarity control signal POL to supply the data lines 17.

게이트 구동회로(14)는 다수의 게이트 드라이브 IC를 포함한다. 게이트 구동회로(14)는 타이밍 콘트롤러(11)의 제어 하에 대략 1/2 수평기간의 펄스폭을 가지는 게이트펄스를 순차적으로 출력한다. 따라서, 게이트라인들(18)에는 게이트 구동회로(14)로부터 게이트펄스가 순차적으로 공급된다. 화소 어레이에 형성된 TFT들 각각은 게이트라인(18)으로부터의 게이트펄스에 따라 턴-온되어 데이터라인(17)으로부터의 데이터전압을 화소전극(1)에 공급한다. 이를 위하여, TFT의 게이트전극은 게이트라인(18)에 접속되고 TFT의 드레인전극과 소스전극은 각각 데이터라인(17)과 화소전극(1)에 접속된다. The gate driving circuit 14 includes a plurality of gate drive ICs. The gate driving circuit 14 sequentially outputs gate pulses having a pulse width of approximately 1/2 horizontal period under the control of the timing controller 11. Therefore, the gate pulses are sequentially supplied from the gate driving circuit 14 to the gate lines 18. Each of the TFTs formed in the pixel array is turned on in accordance with the gate pulse from the gate line 18 to supply the data voltage from the data line 17 to the pixel electrode 1. For this purpose, the gate electrode of the TFT is connected to the gate line 18 and the drain electrode and the source electrode of the TFT are connected to the data line 17 and the pixel electrode 1, respectively.

본 발명에서 적용 가능한 액정표시장치는 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 또한, 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치는 도면에서 생략된 백라이트 유닛이 필요하다. The liquid crystal display device applicable to the present invention can be implemented in any liquid crystal mode as well as in the TN mode, VA mode, IPS mode, FFS mode. In addition, the liquid crystal display of the present invention may be implemented in any form, such as a transmissive liquid crystal display, a transflective liquid crystal display, a reflective liquid crystal display. The transmissive liquid crystal display device and the transflective liquid crystal display device require a backlight unit which is omitted in the drawing.

본 발명은 데이터라인을 공유하는 방식을 이용하여 데이터 라인의 개수와 소스 드라이브 IC의 개수를 줄이고, 4 색 데이터로 화상을 표시함으로써 휘도, 색재현 범위를 넓혀 표시품질을 높인다. The present invention improves display quality by reducing the number of data lines and the number of source drive ICs by using a method of sharing data lines, and widening luminance and color reproduction range by displaying images with four color data.

본 발명은 도 2 내지 도 11f와 같이 데이터 구동회로(13)로부터 동일한 데이터라인에 연속으로 출력되는 데이터전압의 수직 극성 패턴을 "+ + - -" 또는 "- - + +"의 반복으로 제어한다. 수직 극성 패턴은 하나의 데이터라인을 공유하는 2 개의 수직 라인을 따라 배치되는 액정셀들에 순차적으로 공급되는 데이터전압의 극성을 결정한다. 하나의 데이터라인을 사이에 두고 2 개의 수직 라인에서 좌우에 배치되는 액정셀들은 지그재그 형태의 어드레싱 방향을 따라 수직 극성 패턴으로 극성이 반전되는 데이터 전압들을 순차적으로 충전한다. 또한, 본 발명은 도 2 내지 도 11f와 같이 데이터 구동회로(13)로부터 데이터라인들에 동시에 출력되는 수평 극성 패턴을 "+ - - +" 또는 "- + + -"의 반복으로 제어한다. 동일한 수평 라인에 배치되어 동시에 데이터를 어드레싱하는 액정셀들은 수평 극성 패턴으로 극성이 반전되는 데이터 전압들을 순차적으로 충전한다. 수직 극성 패턴과 수평 극성 패턴은 소스 드라이브 IC들에 입력되는 극성 제어신호(POL)에 따라 제어된다. The present invention controls the vertical polarity pattern of the data voltage continuously output from the data driver circuit 13 to the same data line as in FIGS. 2 to 11F by repetition of "+ +--" or "--+ +". . The vertical polarity pattern determines the polarity of data voltages sequentially supplied to liquid crystal cells disposed along two vertical lines sharing one data line. Liquid crystal cells arranged on the left and right sides of two vertical lines with one data line interposed therebetween sequentially charge data voltages whose polarities are reversed in a vertical polarity pattern along a zigzag addressing direction. In addition, the present invention controls the horizontal polarity pattern simultaneously output from the data driver circuit 13 to the data lines as shown in FIGS. 2 to 11F by repetition of "+--+" or "-+ +-". Liquid crystal cells arranged on the same horizontal line and simultaneously addressing data sequentially charge data voltages whose polarities are reversed in a horizontal polarity pattern. The vertical polarity pattern and the horizontal polarity pattern are controlled according to the polarity control signal POL input to the source drive ICs.

또한, 본 발명은 이웃하는 소스 드라이브 IC들 사이의 경계에서 비내림 현상과 같은 화질 불량을 방지하기 위하여, 도 2, 도 4, 도 6 및 도 8과 같이 기수 번째 소스 드라이브 IC의 제1 데이터 출력 채널(최좌측 출력 채널)을 통해 출력되는 데이터전압의 극성과 우수 번째 소스 드라이브 IC의 제1 데이터 출력 채널(최좌측 출력 채널)을 통해 출력되는 데이터전압의 극성을 서로 반대가 되도록 제어한다. In addition, the present invention outputs the first data of the radix source drive IC as shown in Figs. 2, 4, 6 and 8 in order to prevent image quality defects such as raining at the boundary between neighboring source drive ICs. The polarity of the data voltage output through the channel (leftmost output channel) and the polarity of the data voltage output through the first data output channel (leftmost output channel) of the even-numbered source drive IC are controlled to be opposite to each other.

도 2는 본 발명의 제1 실시예에 따른 도트 인버젼과 그에 따른 데이터 극성과 데이터 어드레싱 방향을 보여 주는 도면이다. 도 3은 도 2의 도트 인버젼을 구현하기 위한 화소 어레이를 상세히 보여 주는 등가 회로도이다. FIG. 2 is a diagram illustrating dot inversion, data polarity, and data addressing direction according to a first embodiment of the present invention. 3 is an equivalent circuit diagram illustrating in detail a pixel array for implementing the dot inversion of FIG. 2.

도 2을 참조하면, 제1 소스 드라이브 IC(SD1)는 타이밍 콘트롤러(11)로부터 입력되는 4 색 데이터를 제1 데이터라인 그룹에 속한 데이터라인들에 공급될 데이터전압들로 변환하고 그 데이터전압들의 극성을 아래와 같은 수평 극성 패턴과 수직 극성 패턴으로 반전시킨다. Referring to FIG. 2, the first source drive IC SD1 converts four-color data input from the timing controller 11 into data voltages to be supplied to data lines belonging to the first data line group, and converts the data voltages. Invert the polarity to the horizontal and vertical polar patterns as shown below.

제1 소스 드라이브 IC(SD1)는 극성 제어신호(POL)에 응답하여 데이터라인들에 동시에 출력되는 데이터전압들의 극성을 제1 데이터 출력 채널로부터 "+ - - +" 형태로 반복되는 제1 수평 극성 패턴으로 반전시킨다. The first source drive IC SD1 has a first horizontal polarity in which the polarities of the data voltages simultaneously output to the data lines in response to the polarity control signal POL are repeated in the form of "+--+" from the first data output channel. Invert to pattern.

제1 소스 드라이브 IC(SD1)는 극성제어신호(POL)에 응답하여 제4i(i는 양의 정수)+1 데이터 출력 채널과 제4i+4 데이터 출력 채널을 통해 순차적으로 출력되는 데이터전압들의 극성을 "+ + - - " 형태로 반복되는 제1 수직 극성 패턴으로 반전시킨다. 그리고 제1 소스 드라이브 IC(SD1)는 극성제어신호(POL)에 응답하여 제4i+2 데이터 출력 채널과 제4i+3 데이터 출력 채널을 통해 순차적으로 출력되는 데이터전압들의 극성을 "- - + + " 형태로 반복되는 제2 수직 극성 패턴으로 변환한다. 화소 어레이의 TFT와 데이터라인들의 접속 관계에 의해서, 동일한 수직 극성 패턴으로 극성이 반전되는 데이터전압들의 어드레싱 방향이 제1 소스 드라이브 IC(SD1)의 출력 채널에 따라 달라질 수 있다. In response to the polarity control signal POL, the first source drive IC SD1 may sequentially output polarities of data voltages sequentially output through a fourth i + 1 data output channel and a fourth i + 4 data output channel. Is reversed to the first vertical polar pattern repeated in the form of "+ +--". In response to the polarity control signal POL, the first source drive IC SD1 sets the polarities of the data voltages sequentially output through the 4i + 2 data output channel and the 4i + 3 data output channel “--+ +. To a second repeating vertical polar pattern. Due to the connection relationship between the TFT and the data lines of the pixel array, the addressing direction of the data voltages whose polarities are inverted in the same vertical polarity pattern may vary depending on the output channel of the first source drive IC SD1.

제2 소스 드라이브 IC(SD2)는 타이밍 콘트롤러(11)로부터 입력되는 4 색 데이터를 제2 데이터라인 그룹에 속한 데이터라인들에 공급될 데이터전압들로 변환하고 그 데이터전압들의 극성을 아래와 같은 수평 극성 패턴과 수직 극성 패턴으로 반전시킨다. The second source drive IC SD2 converts four-color data input from the timing controller 11 into data voltages to be supplied to data lines belonging to the second data line group, and converts the polarities of the data voltages as follows. Invert the pattern into a vertical polar pattern.

제2 소스 드라이브 IC(SD2)는 극성 제어신호(POL)에 응답하여 데이터라인들에 동시에 출력되는 데이터전압들의 극성을 제1 데이터 출력 채널로부터 "- + + -" 형태로 반복되는 제2 수평 극성 패턴으로 반전시킨다. The second source drive IC SD2 is configured to repeat the polarity of the data voltages simultaneously output to the data lines in response to the polarity control signal POL from the first data output channel in the form of "-+ +-". Invert to pattern.

제2 소스 드라이브 IC(SD2)는 극성제어신호(POL)에 응답하여 제4i+1 데이터 출력 채널과 제4i+4 데이터 출력 채널을 통해 순차적으로 출력되는 데이터전압들의 극성을 "- - + +" 형태로 반복되는 제2 수직 극성 패턴으로 반전시킨다. 그리고 제2 소스 드라이브 IC(SD2)는 극성제어신호(POL)에 응답하여 제4i+2 데이터 출력 채널과 제4i+3 데이터 출력 채널을 통해 순차적으로 출력되는 데이터전압들의 극성을 "+ + - - " 형태로 반복되는 제1 수직 극성 패턴으로 변환한다. 화소 어레이의 TFT와 데이터라인들의 접속 관계에 의해서, 동일한 수직 극성 패턴으로 극성이 반전되는 데이터전압들의 어드레싱 방향이 제2 소스 드라이브 IC(SD2)의 출력 채널에 따라 달라질 수 있다.In response to the polarity control signal POL, the second source drive IC SD2 sets the polarities of the data voltages sequentially output through the 4i + 1 data output channel and the 4i + 4 data output channel to "--+ +". Invert to a second vertical polar pattern that repeats in the form. In response to the polarity control signal POL, the second source drive IC SD2 sets the polarities of the data voltages sequentially output through the 4i + 2 data output channel and the 4i + 3 data output channel to "+ +--". To a first repeating vertical polar pattern. Due to the connection relationship between the TFT and the data lines of the pixel array, the addressing direction of the data voltages whose polarities are inverted in the same vertical polarity pattern may vary depending on the output channel of the second source drive IC SD2.

이러한 도 2의 도트 인버젼에 대하여 도 3의 화소 어레이를 결부하여 상세히 설명하기로 한다. The dot inversion of FIG. 2 will be described in detail with reference to the pixel array of FIG. 3.

도 3을 참조하면, 제1 수직라인(최좌측 수직라인)을 따라 배치된 제1 TFT(T11)와 제2 수직라인을 따라 배치된 제2 TFT(T12)는 제1 데이터라인(DL1)으로부터의 데이터전압들을 제1 및 제2 화소전극(P11, P12)에 시분할 공급한다. 제1 TFT(T11)는 기수 게이트라인(GL1, GL3,..GL2n-1)으로부터의 게이트펄스에 따라 턴-온되어 제1 데이터라인(DL1)을 통해 공급된 정극성/부극성 데이터전압을 제1 데이터라인(DL1)의 좌측에 배치된 제1 화소전극(P11)에 공급한다. 이를 위하여, 제1 TFT(T11)의 드레인전극은 제1 데이터라인(DL1)에 접속되고, 그 소스전극은 제1 데이터라인(DL1)의 좌측에 배치된 제1 화소전극(P11)에 접속된다. 제1 TFT(T11)의 게이트전극은 기수 게이트라인(GL1, GL3,..GL2n-1)에 접속된다. 제2 TFT(T12)는 우수 게이트라인(GL2, GL4,..GL2n)으로부터의 게이트펄스에 따라 턴-온되어 제1 데이터라인(DL1)을 통해 공급된 정극성/부극성 데이터전압을 제1 데이터라인(DL1)의 우측에 배치된 제2 화소전극(P12)에 공급한다. 이를 위하여, 제2 TFT(T12)의 드레인전극은 제1 데이터라인(DL1)에 접속되고, 그 소스전극은 제1 데이터라인(DL1)의 우측에 배치된 제2 화소전극(P12)에 접속된다. 제2 TFT(T12)의 게이트전극은 우수 게이트라인(GL2, GL4,..GL2n)에 접속된다. 게이트라인들(G1~G2n)에는 도 10과 같이 1 수평기간 주기로 극성이 반전되는 데이터전압에 동기되는 1/2 수평기간의 게이트펄스가 순차적으로 공급된다. 따라서, 제1 데이터라인(DL1)을 통해 순차적으로 공급되는 동일 극성의 데이터전압들 중에서, 첫 번째 데이터전압이 제1 데이터라인(DL1)의 좌측에 배치된 제1 액정셀에 충전된 후에, 두 번째 데이터전압이 제1 데이터라인(DL1)의 우측에 배치된 제2 액정셀에 충전된다. 결국, 제1 데이터라인(DL1)에 연속으로 공급된 동일 극성의 데이터전압들은 좌에서 우로 향하는 어드레싱방향으로 따라 수평으로 이웃한 제1 및 제2 액정셀들에 충전된다. Referring to FIG. 3, the first TFT T11 disposed along the first vertical line (the leftmost vertical line) and the second TFT T12 disposed along the second vertical line may be separated from the first data line DL1. Time-division supplies the data voltages of the first and second pixel electrodes P11 and P12. The first TFT T11 is turned on in response to the gate pulses from the odd gate lines GL1, GL3, .. GL2n-1 to receive the positive / negative data voltage supplied through the first data line DL1. The first pixel electrode P11 is disposed on the left side of the first data line DL1. To this end, the drain electrode of the first TFT T11 is connected to the first data line DL1, and the source electrode thereof is connected to the first pixel electrode P11 disposed on the left side of the first data line DL1. . The gate electrode of the first TFT T11 is connected to the odd gate lines GL1, GL3, .. GL2n-1. The second TFT T12 is turned on according to the gate pulses from the even gate lines GL2, GL4, .. GL2n to supply the positive / negative data voltage supplied through the first data line DL1 to the first TFT. The second pixel electrode P12 is disposed on the right side of the data line DL1. To this end, the drain electrode of the second TFT T12 is connected to the first data line DL1, and the source electrode thereof is connected to the second pixel electrode P12 disposed on the right side of the first data line DL1. . The gate electrode of the second TFT T12 is connected to the even gate lines GL2, GL4, .. GL2n. As shown in FIG. 10, gate pulses of 1/2 horizontal period are sequentially supplied to the gate lines G1 to G2n in synchronization with the data voltage whose polarity is inverted in one horizontal period. Therefore, among the data voltages of the same polarity sequentially supplied through the first data line DL1, after the first data voltage is charged in the first liquid crystal cell disposed on the left side of the first data line DL1, The first data voltage is charged in the second liquid crystal cell disposed on the right side of the first data line DL1. As a result, data voltages of the same polarity continuously supplied to the first data line DL1 are charged in the horizontally adjacent first and second liquid crystal cells along the addressing direction from left to right.

제3 수직라인을 따라 배치된 제3 TFT(T13)와 제4 수직라인을 따라 배치된 제4 TFT(T14)는 제2 데이터라인(DL2)으로부터의 데이터전압들을 제3 및 제4 화소전극(P13, P14)에 시분할 공급한다. 제3 TFT(T13)는 우수 게이트라인(GL2, GL4,..GL2n)으로부터의 게이트펄스에 따라 턴-온되어 제2 데이터라인(DL2)을 통해 공급된 정극성/부극성 데이터전압을 제2 데이터라인(DL2)의 좌측에 배치된 제3 화소전극(P13)에 공급한다. 이를 위하여, 제3 TFT(T13)의 드레인전극은 제2 데이터라인(DL2)에 접속되고, 그 소스전극은 제2 데이터라인(DL2)의 좌측에 배치된 제3 화소전극(P13)에 접속된다. 제3 TFT(T13)의 게이트전극은 우수 게이트라인(GL2, GL4,..GL2n)에 접속된다. 제4 TFT(T14)는 기수 게이트라인(GL1, GL3,..GL2n-1)으로부터의 게이트펄스에 따라 턴-온되어 제2 데이터라인(DL2)을 통해 공급된 정극성/부극성 데이터전압을 제2 데이터라인(DL2)의 우측에 배치된 제4 화소전극(P14)에 공급한다. 이를 위하여, 제4 TFT(T14)의 드레인전극은 제2 데이터라인(DL2)에 접속되고, 그 소스전극은 제2 데이터라인(DL2)의 우측에 배치된 제4 화소전극(P14)에 접속된다. 제4 TFT(T14)의 게이트전극은 기수 게이트라인(GL1, GL3,..GL2n-1)에 접속된다. 게이트라인들(G1~G2n)에는 도 10과 같이 1 수평기간 주기로 극성이 반전되는 데이터전압에 동기되는 1/2 수평기간의 게이트펄스가 순차적으로 공급된다. 따라서, 제2 데이터라인(DL2)을 통해 순차적으로 공급되는 동일 극성의 데이터전압들 중에서, 첫 번째 데이터전압이 제2 데이터라인(DL2)의 우측에 배치된 제4 액정셀에 충전된 후에, 두 번째 데이터전압이 제2 데이터라인(DL2)의 좌측에 배치된 제3 액정셀에 충전된다. 결국, 제2 데이터라인(DL2)에 연속으로 공급된 동일 극성의 데이터전압들은 우에서 좌로 향하는 어드레싱방향으로 따라 수평으로 이웃한 제3 및 제4 액정셀들에 충전된다. The third TFT T13 disposed along the third vertical line and the fourth TFT T14 disposed along the fourth vertical line may receive data voltages from the second data line DL2 and the third and fourth pixel electrodes. Time division supply to P13 and P14). The third TFT T13 is turned on according to the gate pulses from the even gate lines GL2, GL4, .. GL2n to receive the positive / negative data voltage supplied through the second data line DL2. The third pixel electrode P13 is disposed on the left side of the data line DL2. To this end, the drain electrode of the third TFT T13 is connected to the second data line DL2, and the source electrode thereof is connected to the third pixel electrode P13 disposed on the left side of the second data line DL2. . The gate electrode of the third TFT T13 is connected to the even gate lines GL2, GL4, .. GL2n. The fourth TFT T14 is turned on in response to the gate pulses from the odd gate lines GL1, GL3, .. GL2n-1 to receive the positive / negative data voltage supplied through the second data line DL2. The fourth pixel electrode P14 is disposed on the right side of the second data line DL2. To this end, the drain electrode of the fourth TFT T14 is connected to the second data line DL2, and the source electrode thereof is connected to the fourth pixel electrode P14 disposed on the right side of the second data line DL2. . The gate electrode of the fourth TFT T14 is connected to the odd gate lines GL1, GL3, .. GL2n-1. As shown in FIG. 10, gate pulses of 1/2 horizontal period are sequentially supplied to the gate lines G1 to G2n in synchronization with the data voltage whose polarity is inverted in one horizontal period. Therefore, among the data voltages of the same polarity sequentially supplied through the second data line DL2, after the first data voltage is charged in the fourth liquid crystal cell disposed on the right side of the second data line DL2, The third data voltage is charged in the third liquid crystal cell disposed on the left side of the second data line DL2. As a result, data voltages of the same polarity continuously supplied to the second data line DL2 are charged in the horizontally adjacent third and fourth liquid crystal cells along the addressing direction from right to left.

제5 수직라인을 따라 배치된 제5 TFT(T15)와 제6 수직라인을 따라 배치된 제6 TFT(T16)는 제3 데이터라인(DL3)으로부터의 데이터전압들을 제5 및 제6 화소전극(P15, P16)에 시분할 공급한다. 제5 TFT(T15)는 기수 게이트라인(GL1, GL3,..GL2n-1)으로부터의 게이트펄스에 따라 턴-온되어 제3 데이터라인(DL3)을 통해 공급된 정극성/부극성 데이터전압을 제3 데이터라인(DL3)의 좌측에 배치된 제5 화소전극(P15)에 공급한다. 이를 위하여, 제5 TFT(T15)의 드레인전극은 제3 데이터라인(DL3)에 접속되고, 그 소스전극은 제3 데이터라인(DL3)의 좌측에 배치된 제5 화소전극(P15)에 접속된다. 제5 TFT(T15)의 게이트전극은 기수 게이트라인(GL1, GL3,..GL2n-1)에 접속된다. 제6 TFT(T16)는 우수 게이트라인(GL2, GL4,..GL2n)으 로부터의 게이트펄스에 따라 턴-온되어 제3 데이터라인(DL3)을 통해 공급된 정극성/부극성 데이터전압을 제3 데이터라인(DL3)의 우측에 배치된 제6 화소전극(P16)에 공급한다. 이를 위하여, 제6 TFT(T16)의 드레인전극은 제3 데이터라인(DL3)에 접속되고, 그 소스전극은 제3 데이터라인(DL3)의 우측에 배치된 제6 화소전극(P16)에 접속된다. 제6 TFT(T16)의 게이트전극은 우수 게이트라인(GL2, GL4,..GL2n)에 접속된다. 게이트라인들(G1~G2n)에는 도 10과 같이 1 수평기간 주기로 극성이 반전되는 데이터전압에 동기되는 1/2 수평기간의 게이트펄스가 순차적으로 공급된다. 따라서, 제3 데이터라인(DL3)을 통해 순차적으로 공급되는 동일 극성의 데이터전압들 중에서, 첫 번째 데이터전압이 제3 데이터라인(DL3)의 좌측에 배치된 제5 액정셀에 충전된 후에, 두 번째 데이터전압이 제3 데이터라인(DL3)의 우측에 배치된 제6 액정셀에 충전된다. 결국, 제3 데이터라인(DL3)에 연속으로 공급된 동일 극성의 데이터전압들은 좌에서 우로 향하는 어드레싱방향으로 따라 수평으로 이웃한 제5 및 제6 액정셀들에 충전된다. The fifth TFT T15 disposed along the fifth vertical line and the sixth TFT T16 disposed along the sixth vertical line receive data voltages from the third data line DL3 and include the fifth and sixth pixel electrodes. Time division supply to P15, P16). The fifth TFT T15 is turned on in response to the gate pulses from the odd gate lines GL1, GL3, .. GL2n-1 to receive the positive / negative data voltage supplied through the third data line DL3. The fifth pixel electrode P15 is disposed on the left side of the third data line DL3. To this end, the drain electrode of the fifth TFT T15 is connected to the third data line DL3, and the source electrode thereof is connected to the fifth pixel electrode P15 disposed on the left side of the third data line DL3. . The gate electrode of the fifth TFT T15 is connected to the odd gate lines GL1, GL3, .. GL2n-1. The sixth TFT T16 is turned on according to the gate pulses from the even gate lines GL2, GL4, .. GL2n to remove the positive / negative data voltage supplied through the third data line DL3. The sixth pixel electrode P16 is disposed on the right side of the third data line DL3. To this end, the drain electrode of the sixth TFT T16 is connected to the third data line DL3, and the source electrode thereof is connected to the sixth pixel electrode P16 disposed on the right side of the third data line DL3. . The gate electrode of the sixth TFT T16 is connected to even gate lines GL2, GL4, .. GL2n. As shown in FIG. 10, gate pulses of 1/2 horizontal period are sequentially supplied to the gate lines G1 to G2n in synchronization with the data voltage whose polarity is inverted in one horizontal period. Therefore, among the data voltages of the same polarity sequentially supplied through the third data line DL3, after the first data voltage is charged in the fifth liquid crystal cell disposed on the left side of the third data line DL3, The fifth data voltage is charged in the sixth liquid crystal cell disposed on the right side of the third data line DL3. As a result, data voltages having the same polarity continuously supplied to the third data line DL3 are charged in the horizontally adjacent fifth and sixth liquid crystal cells along the addressing direction from left to right.

제7 수직라인을 따라 배치된 제7 TFT(T17)와 제8 수직라인을 따라 배치된 제8 TFT(T18)는 제4 데이터라인(DL4)으로부터의 데이터전압들을 제7 및 제8 화소전극(P17, P18)에 시분할 공급한다. 제7 TFT(T17)는 우수 게이트라인(GL2, GL4,..GL2n)으로부터의 게이트펄스에 따라 턴-온되어 제4 데이터라인(DL4)을 통해 공급된 정극성/부극성 데이터전압을 제4 데이터라인(DL4)의 좌측에 배치된 제7 화소전극(P17)에 공급한다. 이를 위하여, 제7 TFT(T17)의 드레인전극은 제4 데이터라인(DL4)에 접속되고, 그 소스전극은 제4 데이터라인(DL4)의 좌측에 배치된 제7 화소전극(P17)에 접속된다. 제7 TFT(T17)의 게이트전극은 우수 게이트라인(GL2, GL4,..GL2n)에 접속된다. 제8 TFT(T18)는 기수 게이트라인(GL1, GL3,..GL2n-1)으로부터의 게이트펄스에 따라 턴-온되어 제4 데이터라인(DL4)을 통해 공급된 정극성/부극성 데이터전압을 제4 데이터라인(DL4)의 우측에 배치된 제8 화소전극(P18)에 공급한다. 이를 위하여, 제8 TFT(T18)의 드레인전극은 제4 데이터라인(DL4)에 접속되고, 그 소스전극은 제4 데이터라인(DL4)의 우측에 배치된 제8 화소전극(P18)에 접속된다. 제8 TFT(T18)의 게이트전극은 기수 게이트라인(GL1, GL3,..GL2n-1)에 접속된다. 게이트라인들(G1~G2n)에는 도 10과 같이 1 수평기간 주기로 극성이 반전되는 데이터전압에 동기되는 1/2 수평기간의 게이트펄스가 순차적으로 공급된다. 따라서, 제4 데이터라인(DL4)을 통해 순차적으로 공급되는 동일 극성의 데이터전압들 중에서, 첫 번째 데이터전압이 제4 데이터라인(DL4)의 우측에 배치된 제8 액정셀에 충전된 후에, 두 번째 데이터전압이 제4 데이터라인(DL3)의 좌측에 배치된 제7 액정셀에 충전된다. 결국, 제4 데이터라인(DL4)에 연속으로 공급된 동일 극성의 데이터전압들은 우에서 좌로 향하는 어드레싱방향으로 따라 수평으로 이웃한 제7 및 제8 액정셀들에 충전된다. The seventh TFT T17 disposed along the seventh vertical line and the eighth TFT T18 disposed along the eighth vertical line may receive data voltages from the fourth data line DL4 and include the seventh and eighth pixel electrodes. Time division supply to P17 and P18). The seventh TFT T17 is turned on according to the gate pulses from the even gate lines GL2, GL4, .. GL2n to supply the positive / negative data voltage supplied through the fourth data line DL4 to the fourth. The seventh pixel electrode P17 is disposed on the left side of the data line DL4. To this end, the drain electrode of the seventh TFT T17 is connected to the fourth data line DL4, and the source electrode thereof is connected to the seventh pixel electrode P17 disposed on the left side of the fourth data line DL4. . The gate electrode of the seventh TFT T17 is connected to the even gate lines GL2, GL4, .. GL2n. The eighth TFT T18 is turned on according to the gate pulses from the odd gate lines GL1, GL3, .. GL2n-1 to receive the positive / negative data voltage supplied through the fourth data line DL4. The eighth pixel electrode P18 is disposed on the right side of the fourth data line DL4. To this end, the drain electrode of the eighth TFT T18 is connected to the fourth data line DL4, and the source electrode thereof is connected to the eighth pixel electrode P18 disposed on the right side of the fourth data line DL4. . The gate electrode of the eighth TFT (T18) is connected to the odd gate lines GL1, GL3, .. GL2n-1. As shown in FIG. 10, gate pulses of 1/2 horizontal period are sequentially supplied to the gate lines G1 to G2n in synchronization with the data voltage whose polarity is inverted in one horizontal period. Therefore, among the data voltages of the same polarity sequentially supplied through the fourth data line DL4, after the first data voltage is charged in the eighth liquid crystal cell disposed on the right side of the fourth data line DL4, The seventh data voltage is charged in the seventh liquid crystal cell disposed on the left side of the fourth data line DL3. As a result, data voltages of the same polarity continuously supplied to the fourth data line DL4 are charged in the seventh and eighth liquid crystal cells that are horizontally adjacent in the addressing direction from right to left.

도 4는 본 발명의 제2 실시예에 따른 도트 인버젼과 그에 따른 데이터 극성과 데이터 어드레싱 방향을 보여 주는 도면이다. 도 5는 도 4의 도트 인버젼을 구현하기 위한 화소 어레이를 상세히 보여 주는 등가 회로도이다. 4 is a diagram illustrating dot inversion, data polarity, and data addressing direction according to a second embodiment of the present invention. FIG. 5 is an equivalent circuit diagram illustrating in detail a pixel array for implementing the dot inversion of FIG. 4.

도 4를 참조하면, 제1 소스 드라이브 IC(SD1)는 극성 제어신호(POL)에 응답하여 데이터라인들에 동시에 출력되는 데이터전압들의 극성을 제1 데이터 출력 채 널로부터 "+ - - +" 형태로 반복되는 제1 수평 극성 패턴으로 반전시킨다. Referring to FIG. 4, the first source drive IC SD1 may form the polarity of the data voltages simultaneously output to the data lines in response to the polarity control signal POL from the first data output channel in the form of "+--+". Invert to the first horizontal polar pattern repeated with.

제1 소스 드라이브 IC(SD1)는 극성제어신호(POL)에 응답하여 제4i+1 데이터 출력 채널과 제4i+4 데이터 출력 채널을 통해 순차적으로 출력되는 데이터전압들의 극성을 "+ + - - " 형태로 반복되는 제1 수직 극성 패턴으로 반전시킨다. 그리고 제1 소스 드라이브 IC(SD1)는 극성제어신호(POL)에 응답하여 제4i+2 데이터 출력 채널과 제4i+3 데이터 출력 채널을 통해 순차적으로 출력되는 데이터전압들의 극성을 "- - + + " 형태로 반복되는 제2 수직 극성 패턴으로 변환한다. 화소 어레이의 TFT와 데이터라인들의 접속 관계에 의해서, 동일한 수직 극성 패턴으로 극성이 반전되는 데이터전압들의 어드레싱 방향이 제1 소스 드라이브 IC(SD1)의 출력 채널에 따라 달라질 수 있다. In response to the polarity control signal POL, the first source drive IC SD1 sets the polarity of the data voltages sequentially output through the 4i + 1 data output channel and the 4i + 4 data output channel to "+ +--". Invert to the first vertical polar pattern repeated in the form. In response to the polarity control signal POL, the first source drive IC SD1 sets the polarities of the data voltages sequentially output through the 4i + 2 data output channel and the 4i + 3 data output channel “--+ +. To a second repeating vertical polar pattern. Due to the connection relationship between the TFT and the data lines of the pixel array, the addressing direction of the data voltages whose polarities are inverted in the same vertical polarity pattern may vary depending on the output channel of the first source drive IC SD1.

제2 소스 드라이브 IC(SD2)는 극성제어신호(POL)에 응답하여 제4i+1 데이터 출력 채널과 제4i+4 데이터 출력 채널을 통해 순차적으로 출력되는 데이터전압들의 극성을 "- - + +" 형태로 반복되는 제2 수직 극성 패턴으로 반전시킨다. 그리고 제2 소스 드라이브 IC(SD2)는 극성제어신호(POL)에 응답하여 제4i+2 데이터 출력 채널과 제4i+3 데이터 출력 채널을 통해 순차적으로 출력되는 데이터전압들의 극성을 "+ + - - " 형태로 반복되는 제1 수직 극성 패턴으로 변환한다. 화소 어레이의 TFT와 데이터라인들의 접속 관계에 의해서, 동일한 수직 극성 패턴으로 극성이 반 전되는 데이터전압들의 어드레싱 방향이 제2 소스 드라이브 IC(SD2)의 출력 채널에 따라 달라질 수 있다.In response to the polarity control signal POL, the second source drive IC SD2 sets the polarities of the data voltages sequentially output through the 4i + 1 data output channel and the 4i + 4 data output channel to "--+ +". Invert to a second vertical polar pattern that repeats in the form. In response to the polarity control signal POL, the second source drive IC SD2 sets the polarities of the data voltages sequentially output through the 4i + 2 data output channel and the 4i + 3 data output channel to "+ +--". To a first repeating vertical polar pattern. Due to the connection relationship between the TFT and the data lines of the pixel array, the addressing direction of the data voltages whose polarities are reversed in the same vertical polarity pattern may vary depending on the output channel of the second source drive IC SD2.

이러한 도 4의 도트 인버젼에 대하여 도 5의 화소 어레이를 결부하여 상세히 설명하기로 한다. The dot inversion of FIG. 4 will be described in detail with reference to the pixel array of FIG. 5.

도 5를 참조하면, 제1 수직라인(최좌측 수직라인)을 따라 배치된 제1 TFT(T21)와 제2 수직라인을 따라 배치된 제2 TFT(T22)는 제1 데이터라인(DL1)으로부터의 데이터전압들을 제1 및 제2 화소전극(P21, P22)에 시분할 공급한다. 제1 TFT(T21)는 기수 게이트라인(GL1, GL3,..GL2n-1)으로부터의 게이트펄스에 따라 턴-온되어 제1 데이터라인(DL1)을 통해 공급된 정극성/부극성 데이터전압을 제1 데이터라인(DL1)의 좌측에 배치된 제1 화소전극(P21)에 공급한다. 이를 위하여, 제1 TFT(T21)의 드레인전극은 제1 데이터라인(DL1)에 접속되고, 그 소스전극은 제1 데이터라인(DL1)의 좌측에 배치된 제1 화소전극(P21)에 접속된다. 제1 TFT(T21)의 게이트전극은 기수 게이트라인(GL1, GL3,..GL2n-1)에 접속된다. 제2 TFT(T22)는 우수 게이트라인(GL2, GL4,..GL2n)으로부터의 게이트펄스에 따라 턴-온되어 제1 데이터라인(DL1)을 통해 공급된 정극성/부극성 데이터전압을 제1 데이터라인(DL1)의 우측에 배치된 제2 화소전극(P22)에 공급한다. 이를 위하여, 제2 TFT(T22)의 드레인전극은 제1 데이터라인(DL1)에 접속되고, 그 소스전극은 제1 데이터라인(DL1)의 우측에 배치된 제2 화소전극(P22)에 접속된다. 제2 TFT(T22)의 게이트전극은 우수 게이트라인(GL2, GL4,..GL2n)에 접속된다. 게이트라인들(G1~G2n)에는 도 10과 같이 1 수평기간 주기로 극성이 반전되는 데이터전압에 동기되는 1/2 수평기간의 게 이트펄스가 순차적으로 공급된다. 따라서, 제1 데이터라인(DL1)을 통해 순차적으로 공급되는 동일 극성의 데이터전압들 중에서, 첫 번째 데이터전압이 제1 데이터라인(DL1)의 좌측에 배치된 제1 액정셀에 충전된 후에, 두 번째 데이터전압이 제1 데이터라인(DL1)의 우측에 배치된 제2 액정셀에 충전된다. 결국, 제1 데이터라인(DL1)에 연속으로 공급된 동일 극성의 데이터전압들은 좌에서 우로 향하는 어드레싱방향으로 따라 수평으로 이웃한 제1 및 제2 액정셀들에 충전된다. Referring to FIG. 5, the first TFT T21 disposed along the first vertical line (leftmost vertical line) and the second TFT T22 disposed along the second vertical line may be separated from the first data line DL1. Time-division supplies the data voltages of the first and second pixel electrodes P21 and P22. The first TFT T21 is turned on in response to the gate pulses from the odd gate lines GL1, GL3, .. GL2n-1 to receive the positive / negative data voltage supplied through the first data line DL1. The first pixel electrode P21 is disposed on the left side of the first data line DL1. To this end, the drain electrode of the first TFT T21 is connected to the first data line DL1, and the source electrode thereof is connected to the first pixel electrode P21 disposed on the left side of the first data line DL1. . The gate electrode of the first TFT T21 is connected to the odd gate lines GL1, GL3, .. GL2n-1. The second TFT T22 is turned on according to the gate pulses from the even gate lines GL2, GL4, .. GL2n to receive the positive / negative data voltage supplied through the first data line DL1. The second pixel electrode P22 is disposed on the right side of the data line DL1. To this end, the drain electrode of the second TFT T22 is connected to the first data line DL1, and the source electrode thereof is connected to the second pixel electrode P22 disposed on the right side of the first data line DL1. . The gate electrode of the second TFT T22 is connected to the even gate lines GL2, GL4, .. GL2n. Gate gates G1 to G2n are sequentially supplied with gate pulses having 1/2 horizontal periods synchronized with data voltages whose polarities are inverted in one horizontal period period as shown in FIG. Therefore, among the data voltages of the same polarity sequentially supplied through the first data line DL1, after the first data voltage is charged in the first liquid crystal cell disposed on the left side of the first data line DL1, The first data voltage is charged in the second liquid crystal cell disposed on the right side of the first data line DL1. As a result, data voltages of the same polarity continuously supplied to the first data line DL1 are charged in the horizontally adjacent first and second liquid crystal cells along the addressing direction from left to right.

제3 수직라인을 따라 배치된 제3 TFT(T23)와 제4 수직라인을 따라 배치된 제4 TFT(T24)는 제2 데이터라인(DL2)으로부터의 데이터전압들을 제3 및 제4 화소전극(P23, P24)에 시분할 공급한다. 제3 TFT(T23)는 우수 게이트라인(GL2, GL4,..GL2n)으로부터의 게이트펄스에 따라 턴-온되어 제2 데이터라인(DL2)을 통해 공급된 정극성/부극성 데이터전압을 제2 데이터라인(DL2)의 좌측에 배치된 제3 화소전극(P23)에 공급한다. 이를 위하여, 제3 TFT(T23)의 드레인전극은 제2 데이터라인(DL2)에 접속되고, 그 소스전극은 제2 데이터라인(DL2)의 좌측에 배치된 제3 화소전극(P23)에 접속된다. 제3 TFT(T23)의 게이트전극은 우수 게이트라인(GL2, GL4,..GL2n)에 접속된다. 제4 TFT(T24)는 기수 게이트라인(GL1, GL3,..GL2n-1)으로부터의 게이트펄스에 따라 턴-온되어 제2 데이터라인(DL2)을 통해 공급된 정극성/부극성 데이터전압을 제2 데이터라인(DL2)의 우측에 배치된 제4 화소전극(P24)에 공급한다. 이를 위하여, 제4 TFT(T24)의 드레인전극은 제2 데이터라인(DL2)에 접속되고, 그 소스전극은 제2 데이터라인(DL2)의 우측에 배치된 제4 화소전극(P24)에 접속된다. 제4 TFT(T24)의 게이트전극은 기수 게이트라인(GL1, GL3,..GL2n-1)에 접속된다. 게이트라인들(G1~G2n)에는 도 10과 같이 1 수평기간 주기로 극성이 반전되는 데이터전압에 동기되는 1/2 수평기간의 게이트펄스가 순차적으로 공급된다. 따라서, 제2 데이터라인(DL2)을 통해 순차적으로 공급되는 동일 극성의 데이터전압들 중에서, 첫 번째 데이터전압이 제2 데이터라인(DL2)의 우측에 배치된 제4 액정셀에 충전된 후에, 두 번째 데이터전압이 제2 데이터라인(DL2)의 좌측에 배치된 제3 액정셀에 충전된다. 결국, 제2 데이터라인(DL2)에 연속으로 공급된 동일 극성의 데이터전압들은 우에서 좌로 향하는 어드레싱방향으로 따라 수평으로 이웃한 제3 및 제4 액정셀들에 충전된다. The third TFT T23 disposed along the third vertical line and the fourth TFT T24 disposed along the fourth vertical line may receive the data voltages from the second data line DL2 and the third and fourth pixel electrodes. Time division supply to P23 and P24). The third TFT T23 is turned on according to the gate pulses from the even gate lines GL2, GL4, .. GL2n to receive the positive / negative data voltage supplied through the second data line DL2. The third pixel electrode P23 is disposed on the left side of the data line DL2. To this end, the drain electrode of the third TFT T23 is connected to the second data line DL2, and the source electrode thereof is connected to the third pixel electrode P23 disposed on the left side of the second data line DL2. . The gate electrode of the third TFT T23 is connected to even gate lines GL2, GL4, .. GL2n. The fourth TFT T24 is turned on in response to the gate pulses from the odd gate lines GL1, GL3, .. GL2n-1 to receive the positive / negative data voltage supplied through the second data line DL2. The fourth pixel electrode P24 is disposed on the right side of the second data line DL2. To this end, the drain electrode of the fourth TFT T24 is connected to the second data line DL2, and the source electrode thereof is connected to the fourth pixel electrode P24 disposed on the right side of the second data line DL2. . The gate electrode of the fourth TFT T24 is connected to the odd gate lines GL1, GL3, .. GL2n-1. As shown in FIG. 10, gate pulses of 1/2 horizontal period are sequentially supplied to the gate lines G1 to G2n in synchronization with the data voltage whose polarity is inverted in one horizontal period. Therefore, among the data voltages of the same polarity sequentially supplied through the second data line DL2, after the first data voltage is charged in the fourth liquid crystal cell disposed on the right side of the second data line DL2, The third data voltage is charged in the third liquid crystal cell disposed on the left side of the second data line DL2. As a result, data voltages of the same polarity continuously supplied to the second data line DL2 are charged in the horizontally adjacent third and fourth liquid crystal cells along the addressing direction from right to left.

제5 수직라인을 따라 배치된 제5 TFT(T25)와 제6 수직라인을 따라 배치된 제6 TFT(T26)는 제3 데이터라인(DL3)으로부터의 데이터전압들을 제5 및 제6 화소전극(P25, P26)에 시분할 공급한다. 제5 TFT(T25)는 우수 게이트라인(GL2, GL4,..GL2n)으로부터의 게이트펄스에 따라 턴-온되어 제3 데이터라인(DL3)을 통해 공급된 정극성/부극성 데이터전압을 제3 데이터라인(DL3)의 좌측에 배치된 제5 화소전극(P25)에 공급한다. 이를 위하여, 제5 TFT(T25)의 드레인전극은 제3 데이터라인(DL3)에 접속되고, 그 소스전극은 제3 데이터라인(DL3)의 좌측에 배치된 제5 화소전극(P25)에 접속된다. 제5 TFT(T25)의 게이트전극은 우수 게이트라인(GL2, GL4,..GL2n)에 접속된다. 제6 TFT(T26)는 기수 게이트라인(GL1, GL3,..GL2n-1)으로부터의 게이트펄스에 따라 턴-온되어 제3 데이터라인(DL3)을 통해 공급된 정극성/부극성 데이터전압을 제3 데이터라인(DL3)의 우측에 배치된 제6 화소전극(P26)에 공급한다. 이를 위하여, 제6 TFT(T26)의 드레인전극은 제3 데이터라인(DL3)에 접 속되고, 그 소스전극은 제3 데이터라인(DL3)의 우측에 배치된 제6 화소전극(P26)에 접속된다. 제6 TFT(T26)의 게이트전극은 기수 게이트라인(GL1, GL3,..GL2n-1)에 접속된다. 게이트라인들(G1~G2n)에는 도 10과 같이 1 수평기간 주기로 극성이 반전되는 데이터전압에 동기되는 1/2 수평기간의 게이트펄스가 순차적으로 공급된다. 따라서, 제3 데이터라인(DL3)을 통해 순차적으로 공급되는 동일 극성의 데이터전압들 중에서, 첫 번째 데이터전압이 제3 데이터라인(DL3)의 우측에 배치된 제6 액정셀에 충전된 후에, 두 번째 데이터전압이 제3 데이터라인(DL3)의 좌측에 배치된 제5 액정셀에 충전된다. 결국, 제3 데이터라인(DL3)에 연속으로 공급된 동일 극성의 데이터전압들은 우에서 좌로 향하는 어드레싱방향으로 따라 수평으로 이웃한 제5 및 제6 액정셀들에 충전된다. The fifth TFT T25 disposed along the fifth vertical line and the sixth TFT T26 disposed along the sixth vertical line may transmit data voltages from the third data line DL3 to the fifth and sixth pixel electrodes. P25 and P26) are time-divisionally supplied. The fifth TFT T25 is turned on according to the gate pulses from the even gate lines GL2, GL4, .. GL2n to receive the positive / negative data voltage supplied through the third data line DL3. The fifth pixel electrode P25 is disposed on the left side of the data line DL3. To this end, the drain electrode of the fifth TFT T25 is connected to the third data line DL3, and the source electrode thereof is connected to the fifth pixel electrode P25 disposed on the left side of the third data line DL3. . The gate electrode of the fifth TFT T25 is connected to even gate lines GL2, GL4, .. GL2n. The sixth TFT T26 is turned on in response to the gate pulses from the odd gate lines GL1, GL3, .. GL2n-1 to receive the positive / negative data voltage supplied through the third data line DL3. The sixth pixel electrode P26 is disposed on the right side of the third data line DL3. To this end, the drain electrode of the sixth TFT T26 is connected to the third data line DL3, and the source electrode thereof is connected to the sixth pixel electrode P26 disposed on the right side of the third data line DL3. do. The gate electrode of the sixth TFT T26 is connected to the odd gate lines GL1, GL3, .. GL2n-1. As shown in FIG. 10, gate pulses of 1/2 horizontal period are sequentially supplied to the gate lines G1 to G2n in synchronization with the data voltage whose polarity is inverted in one horizontal period. Therefore, of the data voltages of the same polarity sequentially supplied through the third data line DL3, after the first data voltage is charged in the sixth liquid crystal cell disposed on the right side of the third data line DL3, The fifth data voltage is charged in the fifth liquid crystal cell disposed on the left side of the third data line DL3. As a result, data voltages having the same polarity continuously supplied to the third data line DL3 are charged in the horizontally adjacent fifth and sixth liquid crystal cells along the addressing direction from right to left.

제7 수직라인을 따라 배치된 제7 TFT(T27)와 제8 수직라인을 따라 배치된 제8 TFT(T28)는 제4 데이터라인(DL4)으로부터의 데이터전압들을 제7 및 제8 화소전극(P27, P28)에 시분할 공급한다. 제7 TFT(T27)는 기수 게이트라인(GL1, GL3,..GL2n-1)으로부터의 게이트펄스에 따라 턴-온되어 제4 데이터라인(DL4)을 통해 공급된 정극성/부극성 데이터전압을 제4 데이터라인(DL4)의 좌측에 배치된 제7 화소전극(P27)에 공급한다. 이를 위하여, 제7 TFT(T27)의 드레인전극은 제4 데이터라인(DL4)에 접속되고, 그 소스전극은 제4 데이터라인(DL4)의 좌측에 배치된 제7 화소전극(P27)에 접속된다. 제7 TFT(T27)의 게이트전극은 기수 게이트라인(GL1, GL3,..GL2n-1)에 접속된다. 제8 TFT(T28)는 우수 게이트라인(GL2, GL4,..GL2n)으로부터의 게이트펄스에 따라 턴-온되어 제4 데이터라인(DL4)을 통해 공급된 정극성 /부극성 데이터전압을 제4 데이터라인(DL4)의 우측에 배치된 제8 화소전극(P28)에 공급한다. 이를 위하여, 제8 TFT(T28)의 드레인전극은 제4 데이터라인(DL4)에 접속되고, 그 소스전극은 제4 데이터라인(DL4)의 우측에 배치된 제8 화소전극(P28)에 접속된다. 제8 TFT(T28)의 게이트전극은 우수 게이트라인(GL2, GL4,..GL2n)에 접속된다. 게이트라인들(G1~G2n)에는 도 10과 같이 1 수평기간 주기로 극성이 반전되는 데이터전압에 동기되는 1/2 수평기간의 게이트펄스가 순차적으로 공급된다. 따라서, 제4 데이터라인(DL4)을 통해 순차적으로 공급되는 동일 극성의 데이터전압들 중에서, 첫 번째 데이터전압이 제4 데이터라인(DL4)의 좌측에 배치된 제7 액정셀에 충전된 후에, 두 번째 데이터전압이 제4 데이터라인(DL4)의 우측에 배치된 제8 액정셀에 충전된다. 결국, 제4 데이터라인(DL4)에 연속으로 공급된 동일 극성의 데이터전압들은 좌에서 우로 향하는 어드레싱방향으로 따라 수평으로 이웃한 제7 및 제8 액정셀들에 충전된다. The seventh TFT T27 disposed along the seventh vertical line and the eighth TFT T28 disposed along the eighth vertical line may receive data voltages from the fourth data line DL4 and include the seventh and eighth pixel electrodes. P27 and P28) are time-divisionally supplied. The seventh TFT T27 is turned on according to the gate pulses from the odd gate lines GL1, GL3, .. GL2n-1 to receive the positive / negative data voltage supplied through the fourth data line DL4. The seventh pixel electrode P27 is disposed on the left side of the fourth data line DL4. To this end, the drain electrode of the seventh TFT T27 is connected to the fourth data line DL4, and the source electrode thereof is connected to the seventh pixel electrode P27 disposed on the left side of the fourth data line DL4. . The gate electrode of the seventh TFT T27 is connected to the odd gate lines GL1, GL3, .. GL2n-1. The eighth TFT T28 is turned on according to the gate pulses from the even gate lines GL2, GL4, .. GL2n to supply the positive / negative data voltage supplied through the fourth data line DL4 to the fourth. The eighth pixel electrode P28 is disposed on the right side of the data line DL4. To this end, the drain electrode of the eighth TFT T28 is connected to the fourth data line DL4, and the source electrode thereof is connected to the eighth pixel electrode P28 disposed on the right side of the fourth data line DL4. . The gate electrode of the eighth TFT T28 is connected to even gate lines GL2, GL4, .. GL2n. As shown in FIG. 10, gate pulses of 1/2 horizontal period are sequentially supplied to the gate lines G1 to G2n in synchronization with the data voltage whose polarity is inverted in one horizontal period. Therefore, among the data voltages of the same polarity sequentially supplied through the fourth data line DL4, after the first data voltage is charged in the seventh liquid crystal cell disposed on the left side of the fourth data line DL4, The fourth data voltage is charged in the eighth liquid crystal cell disposed on the right side of the fourth data line DL4. As a result, data voltages of the same polarity continuously supplied to the fourth data line DL4 are charged in the seventh and eighth liquid crystal cells that are horizontally adjacent in the addressing direction from left to right.

도 6은 본 발명의 제3 실시예에 따른 도트 인버젼과 그에 따른 데이터 극성과 데이터 어드레싱 방향을 보여 주는 도면이다. 도 7은 도 6의 도트 인버젼을 구현하기 위한 화소 어레이를 상세히 보여 주는 등가 회로도이다. FIG. 6 is a diagram illustrating dot inversion, data polarity, and data addressing direction according to a third embodiment of the present invention. FIG. 7 is an equivalent circuit diagram illustrating in detail a pixel array for implementing the dot inversion of FIG. 6.

도 6을 참조하면, 제1 소스 드라이브 IC(SD1)는 극성 제어신호(POL)에 응답하여 데이터라인들에 동시에 출력되는 데이터전압들의 극성을 제1 데이터 출력 채널로부터 "+ - - +" 형태로 반복되는 제1 수평 극성 패턴으로 반전시킨다. Referring to FIG. 6, the first source drive IC SD1 converts the polarities of the data voltages simultaneously output to the data lines in response to the polarity control signal POL from the first data output channel in the form of "+--+". Invert to a repeating first horizontal polar pattern.

이러한 도 6의 도트 인버젼에 대하여 도 7의 화소 어레이를 결부하여 상세히 설명하기로 한다. The dot inversion of FIG. 6 will be described in detail with reference to the pixel array of FIG. 7.

도 7을 참조하면, 제1 수직라인(최좌측 수직라인)을 따라 배치된 제1 TFT(T31)와 제2 수직라인을 따라 배치된 제2 TFT(T32)는 제1 데이터라인(DL1)으로부터의 데이터전압들을 제1 및 제2 화소전극(P31, P32)에 시분할 공급한다. 제1 TFT(T31)는 우수 게이트라인(GL2, GL4,..GL2n)으로부터의 게이트펄스에 따라 턴-온되어 제1 데이터라인(DL1)을 통해 공급된 정극성/부극성 데이터전압을 제1 데이터라인(DL1)의 좌측에 배치된 제1 화소전극(P31)에 공급한다. 이를 위하여, 제1 TFT(T31)의 드레인전극은 제1 데이터라인(DL1)에 접속되고, 그 소스전극은 제1 데이터라인(DL1)의 좌측에 배치된 제1 화소전극(P31)에 접속된다. 제1 TFT(T31)의 게이트전극은 우수 게이트라인(GL2, GL4,..GL2n)에 접속된다. 제2 TFT(T32)는 기수 게이트라인(GL1, GL3,..GL2n-1)으로부터의 게이트펄스에 따라 턴-온되어 제1 데이터라인(DL1)을 통해 공급된 정극성/부극성 데이터전압을 제1 데이터라인(DL1)의 우측에 배치된 제2 화소전극(P32)에 공급한다. 이를 위하여, 제2 TFT(T32)의 드레인전극은 제1 데이터라인(DL1)에 접속되고, 그 소스전극은 제1 데이터라인(DL1)의 우측에 배치된 제2 화소전극(P32)에 접속된다. 제2 TFT(T32)의 게이트전극은 기수 게이트라인(GL1, GL3,..GL2n-1)에 접속된다. 게이트라인들(G1~G2n)에는 도 10과 같이 1 수평기간 주기로 극성이 반전되는 데이터전압에 동기되는 1/2 수평기간의 게이트펄스가 순차적으로 공급된다. 따라서, 제1 데이터라인(DL1)을 통해 순차적으로 공급되는 동일 극성의 데이터전압들 중에서, 첫 번째 데이터전압이 제1 데이터라인(DL1)의 우측에 배치된 제2 액정셀에 충전된 후에, 두 번째 데이터전압이 제 1 데이터라인(DL1)의 좌측에 배치된 제1 액정셀에 충전된다. 결국, 제1 데이터라인(DL1)에 연속으로 공급된 동일 극성의 데이터전압들은 우에서 좌로 향하는 어드레싱방향으로 따라 수평으로 이웃한 제1 및 제2 액정셀들에 충전된다. Referring to FIG. 7, the first TFT T31 disposed along the first vertical line (leftmost vertical line) and the second TFT T32 disposed along the second vertical line may be separated from the first data line DL1. Time-division supplies the data voltages of the first and second pixel electrodes P31 and P32. The first TFT T31 is turned on according to the gate pulses from the even gate lines GL2, GL4, .. GL2n to supply the positive / negative data voltage supplied through the first data line DL1 to the first TFT T31. The first pixel electrode P31 is disposed on the left side of the data line DL1. To this end, the drain electrode of the first TFT T31 is connected to the first data line DL1, and the source electrode thereof is connected to the first pixel electrode P31 disposed on the left side of the first data line DL1. . The gate electrode of the first TFT T31 is connected to even gate lines GL2, GL4, .. GL2n. The second TFT T32 is turned on according to the gate pulses from the odd gate lines GL1, GL3, .. GL2n-1 to receive the positive / negative data voltage supplied through the first data line DL1. The second pixel electrode P32 is disposed on the right side of the first data line DL1. To this end, the drain electrode of the second TFT T32 is connected to the first data line DL1, and the source electrode thereof is connected to the second pixel electrode P32 disposed on the right side of the first data line DL1. . The gate electrode of the second TFT T32 is connected to the odd gate lines GL1, GL3, .. GL2n-1. As shown in FIG. 10, gate pulses of 1/2 horizontal period are sequentially supplied to the gate lines G1 to G2n in synchronization with the data voltage whose polarity is inverted in one horizontal period. Therefore, among the data voltages of the same polarity sequentially supplied through the first data line DL1, after the first data voltage is charged in the second liquid crystal cell disposed on the right side of the first data line DL1, The first data voltage is charged in the first liquid crystal cell disposed on the left side of the first data line DL1. As a result, data voltages of the same polarity continuously supplied to the first data line DL1 are charged in the horizontally adjacent first and second liquid crystal cells along the addressing direction from right to left.

제3 수직라인을 따라 배치된 제3 TFT(T33)와 제4 수직라인을 따라 배치된 제4 TFT(T34)는 제2 데이터라인(DL2)으로부터의 데이터전압들을 제3 및 제4 화소전극(P33, P34)에 시분할 공급한다. 제3 TFT(T33)는 기수 게이트라인(GL1, GL3,..GL2n-1)으로부터의 게이트펄스에 따라 턴-온되어 제2 데이터라인(DL2)을 통해 공급된 정극성/부극성 데이터전압을 제2 데이터라인(DL2)의 좌측에 배치된 제3 화소전극(P33)에 공급한다. 이를 위하여, 제3 TFT(T33)의 드레인전극은 제2 데이터라인(DL2)에 접속되고, 그 소스전극은 제2 데이터라인(DL2)의 좌측에 배치된 제3 화소전극(P33)에 접속된다. 제3 TFT(T33)의 게이트전극은 기수 게이트라인(GL1, GL3,..GL2n-1)에 접속된다. 제4 TFT(T24)는 우수 게이트라인(GL2, GL4,..GL2n)으로부터의 게이트펄스에 따라 턴-온되어 제2 데이터라인(DL2)을 통해 공급된 정극성/부극성 데이터전압을 제2 데이터라인(DL2)의 우측에 배치된 제4 화소전극(P34)에 공급한다. 이를 위하여, 제4 TFT(T34)의 드레인전극은 제2 데이터라인(DL2)에 접속되고, 그 소스전극은 제2 데이터라인(DL2)의 우측에 배치된 제4 화소전극(P34)에 접속된다. 제4 TFT(T34)의 게이트전극은 우수 게이트라인(GL2, GL4,..GL2n)에 접속된다. 게이트라인들(G1~G2n)에는 도 10과 같이 1 수평기간 주기로 극성이 반전되는 데이터전압에 동기되는 1/2 수평기간의 게이트펄스가 순차적으로 공급된다. 따라서, 제2 데이터라인(DL2)을 통해 순차적으로 공급되는 동일 극성의 데이터전압 들 중에서, 첫 번째 데이터전압이 제2 데이터라인(DL2)의 좌측에 배치된 제3 액정셀에 충전된 후에, 두 번째 데이터전압이 제2 데이터라인(DL2)의 우측에 배치된 제4 액정셀에 충전된다. 결국, 제2 데이터라인(DL2)에 연속으로 공급된 동일 극성의 데이터전압들은 좌에서 우로 향하는 어드레싱방향으로 따라 수평으로 이웃한 제3 및 제4 액정셀들에 충전된다. The third TFT T33 disposed along the third vertical line and the fourth TFT T34 disposed along the fourth vertical line may receive data voltages from the second data line DL2 and the third and fourth pixel electrodes. P33 and P34) are time-divisionally supplied. The third TFT T33 is turned on in response to the gate pulses from the odd gate lines GL1, GL3, .. GL2n-1 to supply the positive / negative data voltage supplied through the second data line DL2. The third pixel electrode P33 is disposed on the left side of the second data line DL2. To this end, the drain electrode of the third TFT T33 is connected to the second data line DL2, and the source electrode thereof is connected to the third pixel electrode P33 disposed on the left side of the second data line DL2. . The gate electrode of the third TFT T33 is connected to the odd gate lines GL1, GL3, .. GL2n-1. The fourth TFT T24 is turned on according to the gate pulses from the even gate lines GL2, GL4, .. GL2n to receive the positive / negative data voltage supplied through the second data line DL2. The fourth pixel electrode P34 is disposed on the right side of the data line DL2. To this end, the drain electrode of the fourth TFT T34 is connected to the second data line DL2, and the source electrode thereof is connected to the fourth pixel electrode P34 disposed on the right side of the second data line DL2. . The gate electrode of the fourth TFT T34 is connected to even gate lines GL2, GL4, .. GL2n. As shown in FIG. 10, gate pulses of 1/2 horizontal period are sequentially supplied to the gate lines G1 to G2n in synchronization with the data voltage whose polarity is inverted in one horizontal period. Therefore, among the data voltages of the same polarity sequentially supplied through the second data line DL2, after the first data voltage is charged in the third liquid crystal cell disposed on the left side of the second data line DL2, The fourth data voltage is charged in the fourth liquid crystal cell disposed on the right side of the second data line DL2. As a result, data voltages of the same polarity continuously supplied to the second data line DL2 are charged in the horizontally adjacent third and fourth liquid crystal cells along the addressing direction from left to right.

제5 수직라인을 따라 배치된 제5 TFT(T35)와 제6 수직라인을 따라 배치된 제6 TFT(T36)는 제3 데이터라인(DL3)으로부터의 데이터전압들을 제5 및 제6 화소전극(P35, P36)에 시분할 공급한다. 제5 TFT(T35)는 우수 게이트라인(GL2, GL4,..GL2n)으로부터의 게이트펄스에 따라 턴-온되어 제3 데이터라인(DL3)을 통해 공급된 정극성/부극성 데이터전압을 제3 데이터라인(DL3)의 좌측에 배치된 제5 화소전극(P35)에 공급한다. 이를 위하여, 제5 TFT(T35)의 드레인전극은 제3 데이터라인(DL3)에 접속되고, 그 소스전극은 제3 데이터라인(DL3)의 좌측에 배치된 제5 화소전극(P35)에 접속된다. 제5 TFT(T35)의 게이트전극은 우수 게이트라인(GL2, GL4,..GL2n)에 접속된다. 제6 TFT(T36)는 기수 게이트라인(GL1, GL3,..GL2n-1)으로부터의 게이트펄스에 따라 턴-온되어 제3 데이터라인(DL3)을 통해 공급된 정극성/부극성 데이터전압을 제3 데이터라인(DL3)의 우측에 배치된 제6 화소전극(P36)에 공급한다. 이를 위하여, 제6 TFT(T36)의 드레인전극은 제3 데이터라인(DL3)에 접속되고, 그 소스전극은 제3 데이터라인(DL3)의 우측에 배치된 제6 화소전극(P36)에 접속된다. 제6 TFT(T36)의 게이트전극은 기수 게이트라인(GL1, GL3,..GL2n-1)에 접속된다. 게이트라인들(G1~G2n)에는 도 10과 같이 1 수평기간 주기로 극성이 반 전되는 데이터전압에 동기되는 1/2 수평기간의 게이트펄스가 순차적으로 공급된다. 따라서, 제3 데이터라인(DL3)을 통해 순차적으로 공급되는 동일 극성의 데이터전압들 중에서, 첫 번째 데이터전압이 제3 데이터라인(DL3)의 우측에 배치된 제6 액정셀에 충전된 후에, 두 번째 데이터전압이 제3 데이터라인(DL3)의 좌측에 배치된 제5 액정셀에 충전된다. 결국, 제3 데이터라인(DL3)에 연속으로 공급된 동일 극성의 데이터전압들은 우에서 좌로 향하는 어드레싱방향으로 따라 수평으로 이웃한 제5 및 제6 액정셀들에 충전된다. The fifth TFT T35 disposed along the fifth vertical line and the sixth TFT T36 disposed along the sixth vertical line may receive data voltages from the third data line DL3 and include the fifth and sixth pixel electrodes. P35 and P36) are time-divisionally supplied. The fifth TFT T35 is turned on according to the gate pulses from the even gate lines GL2, GL4, .. GL2n to receive the positive / negative data voltage supplied through the third data line DL3. The fifth pixel electrode P35 is disposed on the left side of the data line DL3. To this end, the drain electrode of the fifth TFT T35 is connected to the third data line DL3, and the source electrode thereof is connected to the fifth pixel electrode P35 disposed on the left side of the third data line DL3. . The gate electrode of the fifth TFT T35 is connected to even gate lines GL2, GL4, .. GL2n. The sixth TFT T36 is turned on according to the gate pulses from the odd gate lines GL1, GL3, .. GL2n-1 to receive the positive / negative data voltage supplied through the third data line DL3. The sixth pixel electrode P36 is disposed on the right side of the third data line DL3. To this end, the drain electrode of the sixth TFT T36 is connected to the third data line DL3, and the source electrode thereof is connected to the sixth pixel electrode P36 disposed on the right side of the third data line DL3. . The gate electrode of the sixth TFT T36 is connected to the odd gate lines GL1, GL3, .. GL2n-1. As shown in FIG. 10, gate pulses of 1/2 horizontal period are sequentially supplied to the gate lines G1 to G2n in synchronization with the data voltage whose polarity is reversed in one horizontal period. Therefore, of the data voltages of the same polarity sequentially supplied through the third data line DL3, after the first data voltage is charged in the sixth liquid crystal cell disposed on the right side of the third data line DL3, The fifth data voltage is charged in the fifth liquid crystal cell disposed on the left side of the third data line DL3. As a result, data voltages having the same polarity continuously supplied to the third data line DL3 are charged in the horizontally adjacent fifth and sixth liquid crystal cells along the addressing direction from right to left.

제7 수직라인을 따라 배치된 제7 TFT(T37)와 제8 수직라인을 따라 배치된 제8 TFT(T38)는 제4 데이터라인(DL4)으로부터의 데이터전압들을 제7 및 제8 화소전극(P37, P38)에 시분할 공급한다. 제7 TFT(T37)는 기수 게이트라인(GL1, GL3,..GL2n-1)으로부터의 게이트펄스에 따라 턴-온되어 제4 데이터라인(DL4)을 통해 공급된 정극성/부극성 데이터전압을 제4 데이터라인(DL4)의 좌측에 배치된 제7 화소전극(P37)에 공급한다. 이를 위하여, 제7 TFT(T37)의 드레인전극은 제4 데이터라인(DL4)에 접속되고, 그 소스전극은 제4 데이터라인(DL4)의 좌측에 배치된 제7 화소전극(P37)에 접속된다. 제7 TFT(T37)의 게이트전극은 기수 게이트라인(GL1, GL3,..GL2n-1)에 접속된다. 제8 TFT(T38)는 우수 게이트라인(GL2, GL4,..GL2n)으로부터의 게이트펄스에 따라 턴-온되어 제4 데이터라인(DL4)을 통해 공급된 정극성/부극성 데이터전압을 제4 데이터라인(DL4)의 우측에 배치된 제8 화소전극(P38)에 공급한다. 이를 위하여, 제8 TFT(T38)의 드레인전극은 제4 데이터라인(DL4)에 접속되고, 그 소스전극은 제4 데이터라인(DL4)의 우측에 배치된 제8 화소전극(P38)에 접속된다. 제8 TFT(T38)의 게이트전극은 우수 게이트라인(GL2, GL4,..GL2n)에 접속된다. 게이트라인들(G1~G2n)에는 도 10과 같이 1 수평기간 주기로 극성이 반전되는 데이터전압에 동기되는 1/2 수평기간의 게이트펄스가 순차적으로 공급된다. 따라서, 제4 데이터라인(DL4)을 통해 순차적으로 공급되는 동일 극성의 데이터전압들 중에서, 첫 번째 데이터전압이 제4 데이터라인(DL4)의 좌측에 배치된 제7 액정셀에 충전된 후에, 두 번째 데이터전압이 제4 데이터라인(DL4)의 우측에 배치된 제8 액정셀에 충전된다. 결국, 제4 데이터라인(DL4)에 연속으로 공급된 동일 극성의 데이터전압들은 좌에서 우로 향하는 어드레싱방향으로 따라 수평으로 이웃한 제7 및 제8 액정셀들에 충전된다. The seventh TFT T37 disposed along the seventh vertical line and the eighth TFT T38 disposed along the eighth vertical line may receive the data voltages from the fourth data line DL4 and include the seventh and eighth pixel electrodes. Time-supply to P37, P38). The seventh TFT T37 is turned on in response to the gate pulses from the odd gate lines GL1, GL3, .. GL2n-1 to supply the positive / negative data voltage supplied through the fourth data line DL4. The seventh pixel electrode P37 is disposed on the left side of the fourth data line DL4. To this end, the drain electrode of the seventh TFT T37 is connected to the fourth data line DL4, and the source electrode thereof is connected to the seventh pixel electrode P37 disposed on the left side of the fourth data line DL4. . The gate electrode of the seventh TFT T37 is connected to the odd gate lines GL1, GL3, .. GL2n-1. The eighth TFT T38 is turned on according to the gate pulses from the even gate lines GL2, GL4, .. GL2n to receive the positive / negative data voltage supplied through the fourth data line DL4. The eighth pixel electrode P38 is disposed on the right side of the data line DL4. To this end, the drain electrode of the eighth TFT T38 is connected to the fourth data line DL4, and the source electrode thereof is connected to the eighth pixel electrode P38 disposed on the right side of the fourth data line DL4. . The gate electrode of the eighth TFT T38 is connected to the even gate lines GL2, GL4, .. GL2n. As shown in FIG. 10, gate pulses of 1/2 horizontal period are sequentially supplied to the gate lines G1 to G2n in synchronization with the data voltage whose polarity is inverted in one horizontal period. Therefore, among the data voltages of the same polarity sequentially supplied through the fourth data line DL4, after the first data voltage is charged in the seventh liquid crystal cell disposed on the left side of the fourth data line DL4, The fourth data voltage is charged in the eighth liquid crystal cell disposed on the right side of the fourth data line DL4. As a result, data voltages of the same polarity continuously supplied to the fourth data line DL4 are charged in the seventh and eighth liquid crystal cells that are horizontally adjacent in the addressing direction from left to right.

도 8은 본 발명의 제4 실시예에 따른 도트 인버젼과 그에 따른 데이터 극성과 데이터 어드레싱 방향을 보여 주는 도면이다. 도 9는 도 8의 도트 인버젼을 구현하기 위한 화소 어레이를 상세히 보여 주는 등가 회로도이다. FIG. 8 is a diagram illustrating dot inversion, data polarity, and data addressing direction according to a fourth embodiment of the present invention. FIG. 9 is an equivalent circuit diagram illustrating in detail a pixel array for implementing the dot inversion of FIG. 8.

도 8을 참조하면, 제1 소스 드라이브 IC(SD1)는 극성 제어신호(POL)에 응답하여 데이터라인들에 동시에 출력되는 데이터전압들의 극성을 제1 데이터 출력 채널로부터 "+ - - +" 형태로 반복되는 제1 수평 극성 패턴으로 반전시킨다. Referring to FIG. 8, the first source drive IC SD1 may convert the polarities of the data voltages simultaneously output to the data lines in response to the polarity control signal POL from the first data output channel in the form of "+--+". Invert to a repeating first horizontal polar pattern.

제1 소스 드라이브 IC(SD1)는 극성제어신호(POL)에 응답하여 제4i+1 데이터 출력 채널과 제4i+4 데이터 출력 채널을 통해 순차적으로 출력되는 데이터전압들의 극성을 "+ + - - " 형태로 반복되는 제1 수직 극성 패턴으로 반전시킨다. 그리고 제1 소스 드라이브 IC(SD1)는 극성제어신호(POL)에 응답하여 제4i+2 데이터 출력 채널과 제4i+3 데이터 출력 채널을 통해 순차적으로 출력되는 데이터전압들의 극성 을 "- - + + " 형태로 반복되는 제2 수직 극성 패턴으로 변환한다. 화소 어레이의 TFT와 데이터라인들의 접속 관계에 의해서, 동일한 수직 극성 패턴으로 극성이 반전되는 데이터전압들의 어드레싱 방향이 제1 소스 드라이브 IC(SD1)의 출력 채널에 따라 달라질 수 있다. In response to the polarity control signal POL, the first source drive IC SD1 sets the polarity of the data voltages sequentially output through the 4i + 1 data output channel and the 4i + 4 data output channel to "+ +--". Invert to the first vertical polar pattern repeated in the form. In response to the polarity control signal POL, the first source drive IC SD1 may set the polarities of the data voltages sequentially output through the 4i + 2 data output channel and the 4i + 3 data output channel “--+ +. To a second repeating vertical polar pattern. Due to the connection relationship between the TFT and the data lines of the pixel array, the addressing direction of the data voltages whose polarities are inverted in the same vertical polarity pattern may vary depending on the output channel of the first source drive IC SD1.

이러한 도 8의 도트 인버젼에 대하여 도 9의 화소 어레이를 결부하여 상세히 설명하기로 한다. The dot inversion of FIG. 8 will be described in detail with reference to the pixel array of FIG. 9.

도 9를 참조하면, 제1 수직라인(최좌측 수직라인)을 따라 배치된 제1 TFT(T41)와 제2 수직라인을 따라 배치된 제2 TFT(T42)는 제1 데이터라인(DL1)으로 부터의 데이터전압들을 제1 및 제2 화소전극(P41, P42)에 시분할 공급한다. 제1 TFT(T41)는 우수 게이트라인(GL2, GL4,..GL2n)으로부터의 게이트펄스에 따라 턴-온되어 제1 데이터라인(DL1)을 통해 공급된 정극성/부극성 데이터전압을 제1 데이터라인(DL1)의 좌측에 배치된 제1 화소전극(P41)에 공급한다. 이를 위하여, 제1 TFT(T41)의 드레인전극은 제1 데이터라인(DL1)에 접속되고, 그 소스전극은 제1 데이터라인(DL1)의 좌측에 배치된 제1 화소전극(P41)에 접속된다. 제1 TFT(T41)의 게이트전극은 우수 게이트라인(GL2, GL4,..GL2n)에 접속된다. 제2 TFT(T42)는 기수 게이트라인(GL1, GL3,..GL2n-1)으로부터의 게이트펄스에 따라 턴-온되어 제1 데이터라인(DL1)을 통해 공급된 정극성/부극성 데이터전압을 제1 데이터라인(DL1)의 우측에 배치된 제2 화소전극(P42)에 공급한다. 이를 위하여, 제2 TFT(T42)의 드레인전극은 제1 데이터라인(DL1)에 접속되고, 그 소스전극은 제1 데이터라인(DL1)의 우측에 배치된 제2 화소전극(P42)에 접속된다. 제2 TFT(T42)의 게이트전극은 기수 게이트라인(GL1, GL3,..GL2n-1)에 접속된다. 게이트라인들(G1~G2n)에는 도 10과 같이 1 수평기간 주기로 극성이 반전되는 데이터전압에 동기되는 1/2 수평기간의 게이트펄스가 순차적으로 공급된다. 따라서, 제1 데이터라인(DL1)을 통해 순차적으로 공급되는 동일 극성의 데이터전압들 중에서, 첫 번째 데이터전압이 제1 데이터라인(DL1)의 우측에 배치된 제2 액정셀에 충전된 후에, 두 번째 데이터전압이 제1 데이터라인(DL1)의 좌측에 배치된 제1 액정셀에 충전된다. 결국, 제1 데이터라인(DL1)에 연속으로 공급된 동일 극성의 데이터전압들은 우에서 좌로 향하는 어드레싱방향으로 따라 수평으로 이웃한 제1 및 제2 액정셀들에 충전된다. Referring to FIG. 9, the first TFT T41 disposed along the first vertical line (the leftmost vertical line) and the second TFT T42 disposed along the second vertical line may be the first data line DL1. Time-division supplies the data voltages from the first and second pixel electrodes P41 and P42. The first TFT T41 is turned on according to the gate pulses from the even gate lines GL2, GL4, .. GL2n to supply the positive / negative data voltage supplied through the first data line DL1 to the first TFT T41. The first pixel electrode P41 is disposed on the left side of the data line DL1. To this end, the drain electrode of the first TFT T41 is connected to the first data line DL1, and the source electrode thereof is connected to the first pixel electrode P41 disposed on the left side of the first data line DL1. . The gate electrode of the first TFT T41 is connected to the even gate lines GL2, GL4, .. GL2n. The second TFT T42 is turned on according to the gate pulses from the odd gate lines GL1, GL3, .. GL2n-1, and receives the positive / negative data voltage supplied through the first data line DL1. The second pixel electrode P42 is disposed on the right side of the first data line DL1. To this end, the drain electrode of the second TFT T42 is connected to the first data line DL1, and the source electrode thereof is connected to the second pixel electrode P42 disposed on the right side of the first data line DL1. . The gate electrode of the second TFT T42 is connected to the odd gate lines GL1, GL3, .. GL2n-1. As shown in FIG. 10, gate pulses of 1/2 horizontal period are sequentially supplied to the gate lines G1 to G2n in synchronization with the data voltage whose polarity is inverted in one horizontal period. Therefore, among the data voltages of the same polarity sequentially supplied through the first data line DL1, after the first data voltage is charged in the second liquid crystal cell disposed on the right side of the first data line DL1, The first data voltage is charged in the first liquid crystal cell disposed on the left side of the first data line DL1. As a result, data voltages of the same polarity continuously supplied to the first data line DL1 are charged in the horizontally adjacent first and second liquid crystal cells along the addressing direction from right to left.

제3 수직라인을 따라 배치된 제3 TFT(T43)와 제4 수직라인을 따라 배치된 제4 TFT(T44)는 제2 데이터라인(DL2)으로부터의 데이터전압들을 제3 및 제4 화소전극(P43, P44)에 시분할 공급한다. 제3 TFT(T43)는 기수 게이트라인(GL1, GL3,..GL2n-1)으로부터의 게이트펄스에 따라 턴-온되어 제2 데이터라인(DL2)을 통해 공급된 정극성/부극성 데이터전압을 제2 데이터라인(DL2)의 좌측에 배치된 제3 화소전극(P43)에 공급한다. 이를 위하여, 제3 TFT(T43)의 드레인전극은 제2 데이터라인(DL2)에 접속되고, 그 소스전극은 제2 데이터라인(DL2)의 좌측에 배치된 제3 화소전극(P43)에 접속된다. 제3 TFT(T43)의 게이트전극은 기수 게이트라인(GL1, GL3,..GL2n-1)에 접속된다. 제4 TFT(T44)는 우수 게이트라인(GL2, GL4,..GL2n)으로부터의 게이트펄스에 따라 턴-온되어 제2 데이터라인(DL2)을 통해 공급된 정극성/부극성 데이터전압을 제2 데이터라인(DL2)의 우측에 배치된 제4 화소전극(P44)에 공급한다. 이를 위하여, 제4 TFT(T44)의 드레인전극은 제2 데이터라인(DL2)에 접속되고, 그 소스전극은 제2 데이터라인(DL2)의 우측에 배치된 제4 화소전극(P44)에 접속된다. 제4 TFT(T44)의 게이트전극은 우수 게이트라인(GL2, GL4,..GL2n)에 접속된다. 게이트라인들(G1~G2n)에는 도 10과 같이 1 수평기간 주기로 극성이 반전되는 데이터전압에 동기되는 1/2 수평기간의 게이트펄스가 순차적으로 공급된다. 따라서, 제2 데이터라인(DL2)을 통해 순차적으로 공급되는 동일 극성의 데이터전압들 중에서, 첫 번째 데이터전압이 제2 데이터라인(DL2)의 좌측에 배치된 제3 액정셀에 충전된 후에, 두 번째 데이터전압이 제2 데이터라인(DL2)의 우측에 배치된 제4 액정셀에 충전된다. 결국, 제2 데이터라인(DL2)에 연속으로 공급된 동일 극성의 데이터전압들은 좌에서 우로 향하는 어드레싱방향으로 따라 수평으로 이웃한 제3 및 제4 액정셀들에 충전된다. The third TFT T43 disposed along the third vertical line and the fourth TFT T44 disposed along the fourth vertical line may receive the data voltages from the second data line DL2 and the third and fourth pixel electrodes. Time-supply to P43, P44). The third TFT T43 is turned on in response to the gate pulses from the odd gate lines GL1, GL3, .. GL2n-1 to receive the positive / negative data voltage supplied through the second data line DL2. The third pixel electrode P43 is disposed on the left side of the second data line DL2. To this end, the drain electrode of the third TFT T43 is connected to the second data line DL2, and the source electrode thereof is connected to the third pixel electrode P43 disposed on the left side of the second data line DL2. . The gate electrode of the third TFT T43 is connected to the odd gate lines GL1, GL3, .. GL2n-1. The fourth TFT T44 is turned on according to the gate pulses from the even gate lines GL2, GL4, .. GL2n to receive the positive / negative data voltage supplied through the second data line DL2. The fourth pixel electrode P44 is disposed on the right side of the data line DL2. To this end, the drain electrode of the fourth TFT T44 is connected to the second data line DL2, and the source electrode thereof is connected to the fourth pixel electrode P44 disposed on the right side of the second data line DL2. . The gate electrode of the fourth TFT T44 is connected to even gate lines GL2, GL4, .. GL2n. As shown in FIG. 10, gate pulses of 1/2 horizontal period are sequentially supplied to the gate lines G1 to G2n in synchronization with the data voltage whose polarity is inverted in one horizontal period. Therefore, of the data voltages of the same polarity sequentially supplied through the second data line DL2, after the first data voltage is charged in the third liquid crystal cell disposed on the left side of the second data line DL2, The fourth data voltage is charged in the fourth liquid crystal cell disposed on the right side of the second data line DL2. As a result, data voltages of the same polarity continuously supplied to the second data line DL2 are charged in the horizontally adjacent third and fourth liquid crystal cells along the addressing direction from left to right.

제5 수직라인을 따라 배치된 제5 TFT(T45)와 제6 수직라인을 따라 배치된 제6 TFT(T46)는 제3 데이터라인(DL3)으로부터의 데이터전압들을 제5 및 제6 화소전극(P45, P46)에 시분할 공급한다. 제5 TFT(T45)는 기수 게이트라인(GL1, GL3,..GL2n-1)으로부터의 게이트펄스에 따라 턴-온되어 제3 데이터라인(DL3)을 통해 공급된 정극성/부극성 데이터전압을 제3 데이터라인(DL3)의 좌측에 배치된 제5 화소전극(P45)에 공급한다. 이를 위하여, 제5 TFT(T45)의 드레인전극은 제3 데이터라인(DL3)에 접속되고, 그 소스전극은 제3 데이터라인(DL3)의 좌측에 배치된 제5 화소전극(P45)에 접속된다. 제5 TFT(T45)의 게이트전극은 기수 게이트라인(GL1, GL3,..GL2n-1)에 접속된다. 제6 TFT(T46)는 우수 게이트라인(GL2, GL4,..GL2n)으로부터의 게이트펄스에 따라 턴-온되어 제3 데이터라인(DL3)을 통해 공급된 정극성/부극성 데이터전압을 제3 데이터라인(DL3)의 우측에 배치된 제6 화소전극(P46)에 공급한다. 이를 위하여, 제6 TFT(T46)의 드레인전극은 제3 데이터라인(DL3)에 접속되고, 그 소스전극은 제3 데이터라인(DL3)의 우측에 배치된 제6 화소전극(P46)에 접속된다. 제6 TFT(T46)의 게이트전극은 우수 게이트라인(GL2, GL4,..GL2n)에 접속된다. 게이트라인들(G1~G2n)에는 도 10과 같이 1 수평기간 주기로 극성이 반전되는 데이터전압에 동기되는 1/2 수평기간의 게이트펄스가 순차적으로 공급된다. 따라서, 제3 데이터라인(DL3)을 통해 순차적으로 공급되는 동일 극성의 데이터전압들 중에서, 첫 번째 데이터전압이 제3 데이터라인(DL3)의 좌측에 배치된 제5 액정 셀에 충전된 후에, 두 번째 데이터전압이 제3 데이터라인(DL3)의 우측에 배치된 제6 액정셀에 충전된다. 결국, 제3 데이터라인(DL3)에 연속으로 공급된 동일 극성의 데이터전압들은 좌에서 우로 향하는 어드레싱방향으로 따라 수평으로 이웃한 제5 및 제6 액정셀들에 충전된다. The fifth TFT T45 disposed along the fifth vertical line and the sixth TFT T46 disposed along the sixth vertical line may transmit data voltages from the third data line DL3 to the fifth and sixth pixel electrodes. P45 and P46) are time-divisionally supplied. The fifth TFT T45 is turned on in response to the gate pulses from the odd gate lines GL1, GL3, .. GL2n-1 to receive the positive / negative data voltage supplied through the third data line DL3. The fifth pixel electrode P45 is disposed on the left side of the third data line DL3. To this end, the drain electrode of the fifth TFT T45 is connected to the third data line DL3, and the source electrode thereof is connected to the fifth pixel electrode P45 disposed on the left side of the third data line DL3. . The gate electrode of the fifth TFT T45 is connected to the odd gate lines GL1, GL3, .. GL2n-1. The sixth TFT T46 is turned on according to the gate pulses from the even gate lines GL2, GL4, .. GL2n to receive the positive / negative data voltage supplied through the third data line DL3. The sixth pixel electrode P46 is disposed on the right side of the data line DL3. To this end, the drain electrode of the sixth TFT T46 is connected to the third data line DL3, and the source electrode thereof is connected to the sixth pixel electrode P46 disposed on the right side of the third data line DL3. . The gate electrode of the sixth TFT T46 is connected to the even gate lines GL2, GL4, .. GL2n. As shown in FIG. 10, gate pulses of 1/2 horizontal period are sequentially supplied to the gate lines G1 to G2n in synchronization with the data voltage whose polarity is inverted in one horizontal period. Therefore, of the data voltages of the same polarity sequentially supplied through the third data line DL3, after the first data voltage is charged in the fifth liquid crystal cell disposed on the left side of the third data line DL3, The fifth data voltage is charged in the sixth liquid crystal cell disposed on the right side of the third data line DL3. As a result, data voltages having the same polarity continuously supplied to the third data line DL3 are charged in the horizontally adjacent fifth and sixth liquid crystal cells along the addressing direction from left to right.

제7 수직라인을 따라 배치된 제7 TFT(T47)와 제8 수직라인을 따라 배치된 제8 TFT(T48)는 제4 데이터라인(DL4)으로부터의 데이터전압들을 제7 및 제8 화소전극(P47, P48)에 시분할 공급한다. 제7 TFT(T47)는 우수 게이트라인(GL2, GL4,..GL2n)으로부터의 게이트펄스에 따라 턴-온되어 제4 데이터라인(DL4)을 통해 공급된 정극성/부극성 데이터전압을 제4 데이터라인(DL4)의 좌측에 배치된 제7 화소전극(P47)에 공급한다. 이를 위하여, 제7 TFT(T47)의 드레인전극은 제4 데이터라인(DL4)에 접속되고, 그 소스전극은 제4 데이터라인(DL4)의 좌측에 배치된 제7 화소전극(P47)에 접속된다. 제7 TFT(T47)의 게이트전극은 우수 게이트라인(GL2, GL4,..GL2n)에 접속된다. 제8 TFT(T48)는 기수 게이트라인(GL1, GL3,..GL2n-1)으로부터의 게이트펄스에 따라 턴-온되어 제4 데이터라인(DL4)을 통해 공급된 정극성/부극성 데이터전압을 제4 데이터라인(DL4)의 우측에 배치된 제8 화소전극(P48)에 공급한다. 이를 위하여, 제8 TFT(T48)의 드레인전극은 제4 데이터라인(DL4)에 접속되고, 그 소스전극은 제4 데이터라인(DL4)의 우측에 배치된 제8 화소전극(P48)에 접속된다. 제8 TFT(T48)의 게이트전극은 기수 게이트라인(GL1, GL3,..GL2n-1)에 접속된다. 게이트라인들(G1~G2n)에는 도 10과 같이 1 수평기간 주기로 극성이 반전되는 데이터전압에 동기되는 1/2 수평기간의 게이트펄스가 순차적으로 공급된다. 따라서, 제4 데이터라인(DL4)을 통해 순차적으로 공급되는 동일 극성의 데이터전압들 중에서, 첫 번째 데이터전압이 제4 데이터라인(DL4)의 우측에 배치된 제8 액정셀에 충전된 후에, 두 번째 데이터전압이 제4 데이터라인(DL4)의 좌측에 배치된 제7 액정셀에 충전된다. 결국, 제4 데이터라인(DL4)에 연속으로 공급된 동일 극성의 데이터전압들은 우에서 좌로 향하는 어드레싱방향으로 따라 수평으로 이웃한 제7 및 제8 액정셀들에 충전된다. The seventh TFT T47 disposed along the seventh vertical line and the eighth TFT T48 disposed along the eighth vertical line may receive data voltages from the fourth data line DL4 and include the seventh and eighth pixel electrodes. P47, P48) is time-divided supply. The seventh TFT T47 is turned on according to the gate pulses from the even gate lines GL2, GL4, .. GL2n to supply the positive / negative data voltage supplied through the fourth data line DL4 to the fourth. The seventh pixel electrode P47 is disposed on the left side of the data line DL4. To this end, the drain electrode of the seventh TFT T47 is connected to the fourth data line DL4, and the source electrode thereof is connected to the seventh pixel electrode P47 disposed on the left side of the fourth data line DL4. . The gate electrode of the seventh TFT T47 is connected to the even gate lines GL2, GL4, .. GL2n. The eighth TFT T48 is turned on according to the gate pulses from the odd gate lines GL1, GL3, .. GL2n-1 to receive the positive / negative data voltage supplied through the fourth data line DL4. The eighth pixel electrode P48 is disposed on the right side of the fourth data line DL4. To this end, the drain electrode of the eighth TFT T48 is connected to the fourth data line DL4, and the source electrode thereof is connected to the eighth pixel electrode P48 disposed on the right side of the fourth data line DL4. . The gate electrode of the eighth TFT T48 is connected to the odd gate lines GL1, GL3, .. GL2n-1. As shown in FIG. 10, gate pulses of 1/2 horizontal period are sequentially supplied to the gate lines G1 to G2n in synchronization with the data voltage whose polarity is inverted in one horizontal period. Therefore, among the data voltages of the same polarity sequentially supplied through the fourth data line DL4, after the first data voltage is charged in the eighth liquid crystal cell disposed on the right side of the fourth data line DL4, The fifth data voltage is charged in the seventh liquid crystal cell disposed on the left side of the fourth data line DL4. As a result, data voltages of the same polarity continuously supplied to the fourth data line DL4 are charged in the seventh and eighth liquid crystal cells that are horizontally adjacent in the addressing direction from right to left.

도 11a 내지 도 11f는 본 발명의 실시예에 따른 액정표시장치에서 극성 편향 방지 효과를 보여 주는 도면들이다. 11A to 11F illustrate polarization deflection prevention effects in a liquid crystal display according to an exemplary embodiment of the present invention.

본 발명의 액정표시장치에서 픽셀들 각각이 R 서브픽셀, G 서브픽셀, W 서브픽셀 및 B 서브픽셀 순으로 좌에서 우로 배치되는 4 개의 서브픽셀들을 포함할 수 있다. 이 액정표시장치를 도 2 내지 도 10과 같은 도트 인버젼으로 구동하고, Red, Green, Blue, Yellow, Cyan, Magenta 등의 순색 데이터를 입력할 때, 도 11a 내지 도 11f와 같이 모든 라인들에서 화이트 계조의 데이터를 동시에 어드레싱하는 액정셀들에 충전되는 데이터전압들의 정극성 개수와 부극성 개수가 동일하고 1 픽셀 단위로 극성이 반전된다. 따라서, 데이터 극성으로 인하여 공통전압 쉬프트가 발생되지 않고 그 결과, 라인간 휘도차, 수평 크로스토크, 색 왜곡 등이 발생되지 않는다. In the LCD of the present invention, each of the pixels may include four subpixels arranged from left to right in the order of R subpixel, G subpixel, W subpixel, and B subpixel. When the liquid crystal display is driven in the dot inversion as shown in Figs. 2 to 10 and inputs pure color data such as red, green, blue, yellow, cyan, magenta, etc., all the lines are shown as in Figs. The polarities of the positive and negative polarities of the data voltages charged in the liquid crystal cells addressing the white gray scale data at the same time are inverted in units of 1 pixel. Therefore, the common voltage shift does not occur due to the data polarity, and as a result, the luminance difference between the lines, the horizontal crosstalk, and the color distortion do not occur.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아 니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아 니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

도 1은 본 발명의 실시예에 따른 액정표시장치를 보여 주는 블록도이다. 1 is a block diagram illustrating a liquid crystal display according to an exemplary embodiment of the present invention.

도 2는 본 발명의 제1 실시예에 따른 도트 인버젼과 그에 따른 데이터 극성과 데이터 어드레싱 방향을 보여 주는 도면이다. FIG. 2 is a diagram illustrating dot inversion, data polarity, and data addressing direction according to a first embodiment of the present invention.

도 3은 도 2의 도트 인버젼을 구현하기 위한 화소 어레이를 상세히 보여 주는 등가 회로도이다. 3 is an equivalent circuit diagram illustrating in detail a pixel array for implementing the dot inversion of FIG. 2.

도 4는 본 발명의 제2 실시예에 따른 도트 인버젼과 그에 따른 데이터 극성과 데이터 어드레싱 방향을 보여 주는 도면이다. 4 is a diagram illustrating dot inversion, data polarity, and data addressing direction according to a second embodiment of the present invention.

도 5는 도 4의 도트 인버젼을 구현하기 위한 화소 어레이를 상세히 보여 주는 등가 회로도이다. FIG. 5 is an equivalent circuit diagram illustrating in detail a pixel array for implementing the dot inversion of FIG. 4.

도 6은 본 발명의 제3 실시예에 따른 도트 인버젼과 그에 따른 데이터 극성과 데이터 어드레싱 방향을 보여 주는 도면이다. FIG. 6 is a diagram illustrating dot inversion, data polarity, and data addressing direction according to a third embodiment of the present invention.

도 7은 도 6의 도트 인버젼을 구현하기 위한 화소 어레이를 상세히 보여 주는 등가 회로도이다. FIG. 7 is an equivalent circuit diagram illustrating in detail a pixel array for implementing the dot inversion of FIG. 6.

도 8은 본 발명의 제4 실시예에 따른 도트 인버젼과 그에 따른 데이터 극성과 데이터 어드레싱 방향을 보여 주는 도면이다. FIG. 8 is a diagram illustrating dot inversion, data polarity, and data addressing direction according to a fourth embodiment of the present invention.

도 9는 도 8의 도트 인버젼을 구현하기 위한 화소 어레이를 상세히 보여 주는 등가 회로도이다. FIG. 9 is an equivalent circuit diagram illustrating in detail a pixel array for implementing the dot inversion of FIG. 8.

도 10은 도 2 내지 도 9에 도시된 화소 어레이의 데이터라인들에 공급되는 데이터전압과 게이트라인들에 공급되는 게이트펄스를 보여 주는 파형도이다. FIG. 10 is a waveform diagram illustrating a data voltage supplied to data lines and a gate pulse supplied to gate lines of the pixel array illustrated in FIGS. 2 to 9.

〈도면의 주요 부분에 대한 부호의 설명〉Description of the Related Art

10 : 액정표시패널 11 : 타이밍 콘트롤러10 liquid crystal display panel 11 timing controller

13 : 데이터 구동회로 14 : 게이트 구동회로13 data driving circuit 14 gate driving circuit

15 : 비디오 소스 16 : 멀티컬러 데이터 발생회로15 video source 16 multi-color data generation circuit

17 : 데이터라인 18 : 게이트라인17: data line 18: gate line

Claims

First and second dayline groups including a plurality of data lines, a plurality of gate lines intersecting the data lines, a plurality of TFTs connected to intersections of the data lines and the gate lines, and the TFTs Liquid crystal cells including a plurality of liquid crystal cells sharing a data line via;

Four-color data is converted into data voltages to be supplied to the data lines of the first data line group, and when "+" is a positive data voltage and "-" is a negative data voltage, "+--+ Inverts the polarities of the data voltages in a horizontal polar pattern repeated with "or"-+ +-"to simultaneously output the data voltages to the data lines of the first data line group and to the data lines of the first data line group. A first source drive IC for inverting the polarities of the data voltages sequentially output in a vertical polar pattern in which "+ +--" or "-+ +-" are repeated;

The four-color data is converted into data voltages to be supplied to the data lines of the first data line group, and the polarities of the data voltages are inverted in the horizontal polarity pattern and simultaneously output to the data lines of the second data line group. In addition, a second source drive IC for inverting the polarity of the data voltages sequentially output to the data lines of the second data line group in a vertical polar pattern;

A gate driving circuit which sequentially supplies scan pulses to the gate lines; And

And a timing controller configured to supply the four-color data to the source drive ICs and to control the source drive ICs and the gate driving circuit.

The method of claim 1,

The data voltage output through the first data output channel of the first sword drive IC and the data voltage output through the first data output channel of the second sword drive IC are simultaneously output and their polarities are opposite to each other. A liquid crystal display device.

The method of claim 1,

The liquid crystal cells,

A first liquid crystal cell disposed on a left side of a first data line to charge a first data voltage supplied through the first data line;

A second liquid crystal cell disposed on the right side of the first data line to charge a second data voltage supplied through the first data line;

A fourth liquid crystal cell disposed on a right side of a second data line to charge a first data voltage supplied through the second data line;

A third liquid crystal cell disposed on the left side of the second data line to charge a second data voltage supplied through the second data line;

A fifth liquid crystal cell disposed on a left side of a third data line to charge a first data voltage supplied through the third data line;

A sixth liquid crystal cell disposed on the right side of the third data line to charge a second data voltage supplied through the third data line;

An eighth liquid crystal cell disposed on a right side of a fourth data line to charge a first data voltage supplied through the fourth data line; And

And a seventh liquid crystal cell disposed on the left side of the fourth data line to charge a second data voltage supplied through the fourth data line.

The method of claim 3, wherein

The TFTs,

A first TFT turned on according to a first gate pulse from a first gate line to supply the first data voltage supplied through the first data line to a pixel electrode of the first liquid crystal cell;

A second TFT turned on according to a second gate pulse from a second gate line to supply the second data voltage supplied through the first data line to a pixel electrode of the second liquid crystal cell;

A third TFT turned on according to the second gate pulse to supply the second data voltage supplied through the second data line to the pixel electrode of the third liquid crystal cell;

A fourth TFT which is turned on according to the first gate pulse and supplies the first data voltage supplied through the second data line to the pixel electrode of the fourth liquid crystal cell;

A fifth TFT turned on according to the first gate pulse to supply the first data voltage supplied through the third data line to the pixel electrode of the fifth liquid crystal cell;

A sixth TFT turned on according to the second gate pulse to supply the second data voltage supplied through the third data line to the pixel electrode of the sixth liquid crystal cell;

A seventh TFT turned on according to the second gate pulse to supply the second data voltage supplied through the fourth data line to the pixel electrode of the seventh liquid crystal cell; And

And an eighth TFT that is turned on according to the first gate pulse to supply the first data voltage supplied through the fourth data line to the pixel electrode of the eighth liquid crystal cell. .

The method of claim 1,

The liquid crystal cells,

A sixth liquid crystal cell disposed on a right side of a third data line to charge a first data voltage supplied through the third data line;

A fifth liquid crystal cell disposed on the left side of the third data line to charge a second data voltage supplied through the third data line;

A seventh liquid crystal cell disposed on a left side of a fourth data line to charge a first data voltage supplied through the fourth data line; And

And an eighth liquid crystal cell disposed on the right side of the fourth data line to charge a second data voltage supplied through the fourth data line.

The method of claim 5,

The TFTs,

A fifth TFT that is turned on according to the second gate pulse to supply the second data voltage supplied through the third data line to the pixel electrode of the fifth liquid crystal cell;

A sixth TFT turned on according to the first gate pulse to supply the first data voltage supplied through the third data line to the pixel electrode of the sixth liquid crystal cell;

A seventh TFT turned on according to the first gate pulse to supply the first data voltage supplied through the fourth data line to the pixel electrode of the seventh liquid crystal cell; And

And an eighth TFT that is turned on according to the second gate pulse to supply the second data voltage supplied through the fourth data line to the pixel electrode of the eighth liquid crystal cell. .

The method of claim 1,

The liquid crystal cells,

A second liquid crystal cell disposed on a right side of a first data line to charge a first data voltage supplied through the first data line;

A first liquid crystal cell disposed on a left side of the first data line to charge a second data voltage supplied through the first data line;

A third liquid crystal cell disposed on a left side of a second data line to charge a first data voltage supplied through the second data line;

A fourth liquid crystal cell disposed on the right side of the second data line to charge a second data voltage supplied through the second data line;

The method of claim 7, wherein

The TFTs,

A first TFT turned on according to a second gate pulse from a second gate line to supply the second data voltage supplied through the first data line to a pixel electrode of the first liquid crystal cell;

Supplying the first data voltage supplied through the first data line to the pixel electrode of the second liquid crystal cell by being turned on according to the first gate pulse supplied to the first gate line before the second gate pulse. Second TFT;

A third TFT which is turned on according to the second gate pulse to supply the first data voltage supplied through the second data line to the pixel electrode of the third liquid crystal cell;

A fourth TFT which is turned on according to the second gate pulse to supply the second data voltage supplied through the second data line to the pixel electrode of the fourth liquid crystal cell;

The method of claim 1,

The liquid crystal cells,

The method of claim 9,

The TFTs,

A third TFT turned on according to the first gate pulse to supply the first data voltage supplied through the second data line to the pixel electrode of the third liquid crystal cell;