KR20110004241A - 칩형 전기 이중층 커패시터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 칩형 전기 이중층 커패시터에 관한 것으로서, 본 발명의 일 실시 형태에 따른 칩형 전기 이중층 커패시터는 내부에 수납공간을 가지며 절연성 수지로 이루어진 외장 케이스; 상기 외장 케이스에 매립되며, 상기 수납공간으로 노출되는 제1 면과 상기 외장 케이스의 외부영역으로 노출되는 제2 면을 갖는 제1 및 제2 외부 단자; 및 상기 수납공간에 배치되며, 상기 제1 및 제2 외부단자의 상기 제1 면과 전기적으로 연결된 전기 이중층 커패시터 셀;을 포함한다.
본 발명에 따른 칩형 전기 이중층 커패시터는 외장 케이스와 외부단자가 일체로 형성되어 공간활용도가 높아 전기 이중층 커패시터의 소형화, 경량화 및 고용량화가 가능하다. 또한 추가적인 구조물 없이 칩형 전기 이중층 커패시터 자체로서 표면 실장이 가능하다.
전기 이중층 커패시터, 표면 실장, 외부단자, 절연성 수지.

Description

칩형 전기 이중층 커패시터 및 그 제조방법{Chip-type electric double layer capacitor and method for manufacturing the same}
본 발명은 칩형 전기 이중층 커패시터 및 그 제조방법에 관한 것으로서, 보다 구체적으로는 소형화 및 경량화가 가능한 칩형 전기 이중층 커패시터 및 그 제조방법에 관한 것이다.
정보통신 기기와 같은 각종 전자제품에서 안정적인 에너지의 공급은 중요한 요소가 되고 있다. 일반적으로 이러한 기능은 커패시터(Capacitor)에 의해 수행된다. 즉, 커패시터는 정보통신 기기 및 각종 전자제품의 회로에서 전기를 모았다가 내보내는 기능을 담당하여 회로 내의 전기흐름을 안정화시키는 역할을 한다. 일반적인 커패시터는 충방전 시간이 매우 짧고 수명이 길며, 출력 밀도가 높지만 에너지 밀도가 작아 저장장치로의 사용에 제한이 있다.
이러한 한계를 극복하기 위하여 최근에는 충방전 시간이 짧으면서 출력 밀도가 높은 전기이중층 커패시터와 같은 새로운 범주의 커패시터가 개발되고 있으며, 이차전치와 함께 차세대 에너지 장치로 각광받고 있다.
전기 이중층 커패시터(Electric Double Layer Capacitor)는 극성이 서로 다 른 한 쌍의 전하층(전극층)을 이용하는 에너지 저장장치로서, 계속적인 충방전이 가능하며, 일반적인 다른 커패시터에 비하여 에너지 효울과 출력이 높고 내구성 및 안정성이 뛰어난 장점이 있다. 이에 따라, 최근, 대전류로 충방전 할 수 있는 전기 이중층 커패시터가 핸드폰용 보조 전원, 전기 자동차용 보조 전원, 태양전지용 보조 전원 등과 같이 충방전 빈도가 높은 축전 장치로서 유망시되고 있다.
전기 이중층 커패시터의 기본적인 구조는 다공성 전극과 같이 표면적이 상대적으로 큰 전극(electrode), 전해질(electrolyte), 집전체(current collector), 분리막(separator)으로 이루어져 있으며, 단위 셀 전극의 양단에 수 볼트의 전압을 가해 전해액 내의 이온들이 전기장을 따라 이동하여 전극 표면에 흡착되어 발생되는 전기 화학적 메카니즘을 작동원리로 한다.
이러한 전기 이중층 커패시터를 회로 기판에 표면 실장(Surface Mount Technology, SMT)하기 위한 일반적인 방안은 전기 이중층 커패시터의 상하에 브라킷(bracket)을 용접하여 상기 브라킷을 통해 회로 기판에 실장하는 것이다.
그러나, 이러한 구조의 전기 이중층 커패시터는 그 두께가 상대적으로 크고, 표면 실장을 위해 필요한 추가 구조물(브래킷 등)에 의해 그 두께는 더 두꺼워 지게 된다. 이러한 전기 이중층 커패시터를 사용할 경우, 두께의 증가로 인하여 고용량 제품을 제조하는 데 어려움이 있으며, 나아가, 추가 공정의 발생에 따른 제품 단가 상승의 요인이 된다.
본 발명의 목적은 소형화 및 경량화가 가능하고, 추가적인 구조물 없이 표면 실장이 가능한 칩형 전기 이중층 커패시터 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 칩형 전기 이중층 커패시터는 내부에 수납공간을 가지며 절연성 수지로 이루어진 외장 케이스; 상기 외장 케이스에 매립되며, 상기 수납공간으로 노출되는 제1 면과 상기 외장 케이스의 외부영역으로 노출되는 제2 면을 갖는 제1 및 제2 외부 단자; 및 상기 수납공간에 배치되며, 상기 제1 및 제2 외부단자의 상기 제1 면과 전기적으로 연결된 전기 이중층 커패시터 셀;을 포함한다.
상기 제1 및 제2 외부 단자는 인서트 사출성형에 상기 외장 케이스에 매립 수 있다.
상기 제1 및 제2 외부 단자는 매립영역 확장부를 가질 수 있다.
상기 제1 및 제2 외부 단자는 상기 외장 케이스의 동일 면에 형성될 수 있고, 상기 동일 면의 양 끝 단에 형성될 수 있다. 또는 상기 제1 및 제2 외부 단자는 상기 동일 면의 중앙 부에 형성될 수 있다.
상기 외장 케이스는 상면이 개방된 수납공간을 가지며, 제1 및 제2 외부단자가 매립된 하부 케이스 및 상기 수납공간을 덮도록 상기 하부 케이스에 장착된 상부 캡으로 이루어질 수 있다.
상기 하부 케이스 및 상기 상부 캡은 용접 또는 초음파 융착에 의하여 결합될 수 있다.
상기 절연성 수지는 폴리페닐렌 설파이드 또는 액정 고분자일 수 있다.
상기 전기 이중층 커패시터 셀은 제1 및 제2 집전체, 상기 제1 및 제2 집전체와 각각 연결되는 제1 및 제2 전극 및 상기 제1 및 제2 전극 사이에 형성되는 이온 투과성 분리막을 포함할 수 있다.
상기 제1 및 제2 외부단자의 제1면과 상기 전기 이중층 커패시터 셀은 용접 또는 초음파 융착에 의하여 연결될 수 있다.
상기 전기 이중층 커패시터 셀은 하나 이상의 제1 및 제2 집전체, 재1 및 제2 전극 및 분리막이 연속적으로 적층된 것일 수 있다.
상기 전기 이중층 커패시터 셀은 제1 및 제2 전극이 권취된 것일 수 있다.
상기 제1 및 제2 외부단자는 상기 외장 케이스 보다 큰 두께를 갖는 것으로, 상기 외장 케이스의 외부영역으로 돌출될 수 있다. 또는 상기 제1 및 제2 외부단자는 상기 외장 케이스 보다 큰 두께를 갖는 것으로, 상기 외장 케이스의 수납공간으로 돌출될 수 있다.
본 발명의 일 실시예에 따른 칩형 전기 이중층 커패시터의 제조방법은 개방된 수납공간을 가지면서, 상기 수납공간으로 노출되는 제1면과 외부영역으로 노출되는 제2면을 갖도록 제1 및 제2 외부단자가 매립된 하부 케이스를 형성하는 단계; 상기 수납 공간으로 노출된 제1 및 제2의 외부단자의 제1면과 전기적으로 연결되도록 상기 수납공간에 전기 이중층 커패시터 셀을 실장하는 단계; 및 상기 수납 공간 을 덮도록 상부 갭을 상기 하부 케이스 상에 장착하는 단계;를 포함한다.
상기 하부 케이스의 형성은 인서트 사출 성형에 의하여 수행될 수 있다.
상기 제1 및 제2 외부단자와 상기 전기 이중층 커패시터 셀의 연결은 용접 또는 초음파 융착에 의하여 수행될 수 있다.
상기 하부 케이스 및 상부 캡의 장착은 용접 또는 초음파 융착에 의하여 수행될 수 있다.
본 발명에 따른 칩형 전기 이중층 커패시터는 외장 케이스와 외부단자가 일체로 형성되어 공간활용도가 높다. 이에 따라, 전기 이중층 커패시터의 소형화, 경량화 및 고용량화가 가능하다.
또한, 추가적인 구조물 없이 칩형 전기 이중층 커패시터 자체로서 표면 실장이 가능하다. 솔더 방식을 이용한 일괄적인 실장 기술이 적용될 수 있어 표면 실장 공정이 단순화된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요 소는 동일한 요소이다.
도 1a은 본 발명의 일 실시 형태에 따른 칩형 전기 이중층 커패시터를 나타내는 개략적인 사시도이고, 도 2a는 도 1의 I-I'을 따라 취한 칩형 전기 이중층 커패시터 패키지를 나타내는 개략적인 단면도이다.
도 1a 및 도 2a를 참조하면, 본 실시 형태에 따른 칩형 전기 이중층 커패시터(100)는 내부에 수납공간을 가지며, 절연성 수지로 이루어진 외장 케이스(110)와 상기 외장 케이스(110)의 수납 공간에 배치되는 전기 이중층 커패시터 셀를 포함한다.
상기 제1 및 제2 외부단자(120a, 120b)는 상기 외장 케이스(110)에 매립되며, 상기 제 1 및 제2 외부단자((120a, 120b)의 상기 수납공간으로 노출되는 제1면과 상기 외장 케이스의 외부영역으로 노출되는 제2면을 갖는다. 즉, 상기 제1 및 제2 외부단자(120a, 120b)는 외장 케이스(110)의 외부영역과 상기 수납공간의 내부 영역을 연결하는 구조이다.
상기 제1 및 제2 외부단자(120a, 120b)가 매립된 외장 케이스(110)는 인서트 성형 등에 의하여 절연성 수지와 제1 및 제2 외부단자(120a, 120b)를 일체로 성형하여 제조될 수 있다.
상기 외장 케이스(110)의 수납공간에는 전기 이중층 커패시터 셀이 배치되 며, 상기 전기 이중층 커패시터 셀은 상기 수납공간으로 노출된 제1 및 제2 외부단자(120a, 120b)의 제1면과 전기적으로 연결된다. 상기 제1 및 제2 외부단자(120a, 120b)의 외부영역은 전기 이중층 커패시터 셀을 외부 전원과 전기적으로 연결하기 위한 일 수단일 수 있다.
도 1a 및 도 2a에 도시된 바와 같이, 상기 제1 및 제2 외부단자(120a, 120b)는 외장 케이스(110)의 동일 면(111)에 형성될 수 있다. 또한, 도시되지 않았으나, 제1 및 제2 외부단자는 각각 외장 케이스의 다른 면에 형성될 수 있다.
제1 및 제2 외부단자가 동일 면(111)에 형성되는 경우 상기 칩형 전기 이중층 커패시터(100)는 추가 구조물 없이 그 구조 자체로 표면실장(SMT)이 가능하다.
이를 위하여, 제1 및 제2 외부단자(120a, 120b)와 외장 케이스(110)는 하나의 평면을 이루는 것이 바람직하다.
제1 및 제2 외부단자의 형성위치는 특별히 제한되지 않으며, 상기 제1 및 제2 외부단자(120a, 120b)는 외장 케이스의 동일 면(111)의 양 끝단에 형성될 수 있다. 상기 제1 및 제2 외부단자는 외장 케이스의 동일 면(111)의 양 끝단으로부터 동일 면(111)과 연결되는 측면으로 확장되어 형성될 수 있다. 칩형 전기 이중층 커패시터가 표면실장되는 경우, 측면으로 확장된 제1 및 제2 외부단자의 영역은 칩형 전기 이중층 커패시터의 성능 검사에 활용될 수 있다.
도 1b는 본 발명의 다른 실시예에 따른 칩형 전기 이중층 커패시터(200)를 나타내는 개략적인 사시도이다. 도 1b에 도시된 바와 같이 제1 및 제2 외부단자(220a, 220b)는 외장 케이스(210)의 동일 면(211)에 형성되되, 동일 면의 중앙부에 형성될 수 있다.
도 2a에 도시된 바와 같이, 상기 외장 케이스(110)의 수납공간에 배치되는 전기 이중층 커패시터 셀은 상기 수납공간으로 노출되는 제1 및 제2 외부 단자(120a, 120b)의 제1면과 전기적으로 연결된다. 전기 이중층 커패시터 셀과 상기 수납공간으로 노출되는 제1 및 제2 외부 단자(120a, 120b)의 제1면은 용접 또는 초음파 융착에 의하여 연결될 수 있다.
상기 전기 이중층 커패시터 셀은 제1 및 제2 집전체(130a, 130b), 상기 제1 및 제2 집전체와 각각 연결되는 제1 및 제2 전극(140a, 140b), 상기 제1 및 제2 전극 사이에 형성되는 이온투과성 분리막(150)을 포함할 수 있다.
상기 제1 및 제2 집전체(130a, 130b)는 각각 상기 제1 및 제2 전극(140a, 140b)에 전기적 신호를 전달하기 위한 도전성 시트로서, 도전성 폴리머나 고무시트 또는 금속박(metallic foil)으로 이루어질 수 있다. 본 실시형태에서, 전기 이중층 커패시터 셀은 상기 제1 및 제2 집전체(130a, 130b)에 의하여 제1 및 제2 외부단자(120a, 120b)와 전기적으로 연결된다. 상기 제1 및 제2 집전체(130a, 130b)는 상기 제1 및 제2 외부단자(120a, 120b)와 전기적으로 연결되도록 그 형상은 적절히 변경될 수 있다. 이러한 형상의 변경은 전기 이중층 커패시터 셀의 형상이나 크기에 영향을 받을 수 있다.
도 2a에 도시된 바와 같이, 상기 제1 집전체(130a)는 제1 외부단자(120a)와 연결되기 위해 일부가 절곡된 형상을 가질 수 있고, 상기 제1 및 제2 집전체(130a, 130b)는 제1 및 제2 외부단자(120a, 120b)와 직접 연결될 수 있다.
도시되지 않았으나, 제1 및 제2 집전체는 적절한 연결 수단을 통하여 제1 및 제2 외부단자와 전기적으로 연결될 수 있다.
또한, 도시되지 않았으나, 단락을 방지하기 위하여 제1 및 제2 외부단자(120a, 120b)가 매립된 외장 케이스의 제2면과 이에 접하는 상기 제2 집전체(130b) 사이에 절연층이 형성될 수 있다.
전기 이중층 커패시터 셀이 제1 및 제2 집전체(130a, 130b)를 포함하지 않는 경우라면, 상기 제1 및 제2 전극(130a, 130b)이 상기 수납공간으로 노출되는 제1 및 제2 외부단자(120a, 120b)의 제1면과 전기적으로 연결될 수 있을 것이다.
상기 제1 및 제2 전극(140a, 140b)은 분극성 전극 재료를 사용할 수 있으며, 비표면적이 비교적 높은 활성탄 등을 이용할 수 있다. 상기 제1 및 제2 전극(140a, 140b)은 분말 활성탄을 주재료로 한 전극 물질을 고체 상태의 시트로 제조하거나 상기 제1 및 제2 집전체(130a, 130b) 상에 전극 물질 슬러리를 고착시켜 제조할 수 있다.
상기 분리막(150)은 이온의 투과가 가능하도록 다공성 물질로 이루어질 수 있다. 이에 제한되는 것은 아니나 예를 들면, 폴리프로필렌, 폴리에틸렌, 또는 유리섬유 등의 다공성 물질을 사용할 수 있다.
본 실시형태에서, 상기 외장 케이스(110)는 상면이 개방된 수납공간을 가지며, 제1 및 제2 외부단자(120a, 120b)가 매립된 하부 케이스(110a) 및 상기 수납 공단을 덮도록 상기 하부 케이스(110a) 상에 장착된 상부 캡(110b)으로 이루어질 수 있다.
상기 하부 케이스(110a) 및 상부 케이스(110b)는 용접 또는 초음파 융착에 의하여 결합될 수 있다. 도 2a의 P는 하부 케이스 및 상부 케이스의 결합 영역을 도시한 것이다.
또한, 상기 외장 케이스(110)는 절연성 수지로 이루어지는 것으로, 상기 절연성 수지는 폴리페닐렌 설파이드(Polyphenylene sulfide, PPS) 또는 액정 고분자(Liquid crystal polymer, LCP)일 수 있다. 이에 따라 상기 칩형 전기 이중층 커패시터(100)는 높은 온도(약 240-270℃ 정도)로 진행되는 표면 실장 과정에서 내부 구조를 보호할 수 있다.
상술한 바와 같이, 본 실시형태에 따른 칩형 전기 이중층 커패시터는 제1 및 제2 외부단자(120a, 120b)가 외장 케이스(110)에 매립된 구조로써, 공간활용도가 높다. 이에 따라 내부에 실장되는 전기 이중층 커패시터 셀의 적층도를 높일 수 있다.
도 2b는 본 발명의 다른 실시형태에 따른 칩형 전기 이중층 커패시터의 하부 케이스만을 개략적으로 나타낸 단면도이다. 상술한 실시예와 다른 구성요소를 중심으로 설명하며, 동일한 구성요소에 대한 자세한 설명은 생략한다.
본 실시형태에서, 제1 및 제2 외부단자(120a, 120b)는 상기 외장 케이스(110)에 매립되며, 상기 제 1 및 제2 외부단자((120a, 120b)의 상기 수납공간으로 노출되는 제1면과 상기 외장 케이스의 외부영역으로 노출되는 제2면을 갖는다.
제1 및 제2 외부단자(120a, 120b)와 외장 케이스(110b)는 일체로 성형되어, 상기 제1 및 제2 외부단자(120a, 120b)가 상기 외장 케이스(110b)에 매립되어 있으나, 소재 간의 이질성 때문에 미세한 틈이 발생할 수 있고, 미세한 틈에 의해 전해액이 액출될 수 있다.
칩형 전기 이중층 커패시터의 제조 과정 및 사용 중에 전해액이 액출되는 경우 신뢰성이 저하되고, 수명이 단축될 수 있다.
따라서, 제1 및 제2 외부단자와 외장 케이스는 접촉 면적을 넓혀 전해액 액출 경로를 길게 형성하는 것이 바람직하다.
이에 따라, 제1 및 제2 외부단자는 매립 영역 확장부(D)를 갖도록 형성될 수 있다. 매립 영역 확장부(D)의 형상은 특별히 제한되지 않으며, 도 2b에 도시된 바와 같이, 제1 및 제2 외부단자는 판상 형태로 제조되고, 판상 형태의 일부는 수납공간으로 제공되고, 일부는 외부 영역으로 제공되도록 구부린 형태를 가질 수 있 다. 이에 따라, 제1 및 제2 외부단자와 외장 수지의 매립 영역은 확장될 수 있다.
도 2c는 본 발명의 다른 실시형태에 따른 칩형 전기 이중층 커패시터의 하부 케이스만을 개략적으로 나타낸 단면도이다. 상술한 실시예와 다른 구성요소를 중심으로 설명하며, 동일한 구성요소에 대한 자세한 설명은 생략한다.
도 2c에 도시된 바와 같이, 제1 및 제2 외부 단자는 수납 공간으로 제공되는 제1면과 외부영역으로 제공되는 제2면을 가지며, 매립 영역 확장부(D)를 갖는다. 상기 매립 영역 확장부(D)는 상기 외장 수지와 접촉되는 면적이 넓도록 다양한 형상을 가질 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 칩형 전기 이중층 커패시터(300)를 나타내는 개략적인 단면도이다. 상술한 실시예와 다른 구성요소를 중심으로 설명하며, 동일한 구성요소에 대한 자세한 설명은 생략한다.
도 3을 참조하면, 전기 이중층 커패시터 셀은 하나 이상의 제1 및 제2 집전체, 제1 및 제2 전극 및 분리막이 연속적으로 적층된 구조이다. 본 실시형태에 따른 전기 이중층 커패시터는 공간 활용도가 높아 다층 구조의 전기 이중층 커패시터 셀을 포함할 수 있다.
보다 구체적으로, 첫번째 제1 집전체(331a) 및 제2 집전체(331b)가 각각 제1 및 제2 외부단자(320a, 320b)에 연결된다. 상기 첫번째 제1 집전체(331a)에는 첫 번째 제1 전극(341a)이 연결되고, 첫번째 제2 집전체(331b)에는 첫번째 제2 전극(341b)이 연결되며, 상기 첫번째 제1 전극 및 제2 전극(341a, 341b) 사이에는 첫번째 이온 투과성 분리막(351)이 형성되어 하나의 단위 셀을 형성한다.
또한, 상기 첫번째 제1 집전체(331a)에는 두번째 제1 전극(342a)이 연결되고, 두번째 제2 집전체(332b)에는 두번째 제2 전극(342b)이 연결되며, 상기 두번째 제1 전극 및 제2 전극(342a, 342b) 사이에는 두번째 이온 투과성 분리막(352)이 형성되어 또 하나의 단위 셀을 형성한다. 상기 두번째 제2 집전체(332b)는 절곡되어 제2 외부단자(320b)와 전기적으로 연결된다.
또한, 상기 두번째 제2 집전체(332b)에는 세번째 제2 전극(343b)이 연결되고, 두번째 제1 집전체(332a)에는 세번째 제1 전극(343a)이 연결되며, 상기 세번째 제1 전극 및 제2 전극(343a, 343b) 사이에는 세번째 이온 투과성 분리막(353)이 형성되어 또 다른 하나의 단위 셀을 형성한다. 상기 두번째 제1 집전체(332a)는 절곡되어 제2 외부단자(320b)와 전기적으로 연결된다.
본 실시형태와 같이, 복수의 단위 셀을 적층함으로써 보다 높은 전기 용량을 얻을 수 있다. 또한 도시되지 않았으나, 상기 단위 셀 적층체의 외부에 절연 물질을 도포하여 의도하지 않은 단락을 방지할 수 있다.
본 실시형태에서, 제1 및 제2 외부단자(320a, 320b)는 외장 케이스의 일 면(311)에 매립되되, 외장 케이스 보다 큰 두께를 갖는 것으로, 상기 외장 케이스의 외부 영역으로 돌출되어 있다.
도 4 및 도 5는 본 발명의 또 다른 실시예에 따른 전기 이중층 커패시터 셀 (460) 및 이를 포함하는 칩형 전기 이중층 커패시터(400)를 나타내는 개략적인 단면도이다. 상술한 실시예와 다른 구성요소를 중심으로 설명하며, 동일한 구성요소에 대한 자세한 설명은 생략한다.
도 4 및 도 5를 참조하면, 본 실시형태에 따른 전기 이중층 커패시터 셀(460)은 제1 및 제2 전극이 권취된 형태이다. 보다 구체적으로 제1 전극(440a), 첫번재 분리막(450a), 제2 전극(440b), 및 두번째 분리막(450b)이 순차적으로 적층되고, 상기 적층물이 권취되어 전기 이중층 커패시터 셀(460)을 구성한다. 상기 제1 전극(440a) 및 제2 전극(440b)에는 각각 제1 집전체(430a) 및 제2 집전체(430b)가 연결되어 있다.
상기 전기 이중층 커패시터 셀(460)은 외장 케이스(410)의 수납 공간에 배치되고, 상기 제1 집전체(430a) 및 제2 집전체(430b)는 절곡되어 각각 제1 및 제2 외부단자(420a, 420b)와 전기적으로 연결된다.
본 실시형태에서, 제1 및 제2 외부단자(420a, 420b)는 외장 케이스의 일 면(411)에 매립되되, 외장 케이스 보다 큰 두께를 갖는 것으로, 상기 외장 케이스의 수납공간으로 돌출되어 있다.
도 6a 내지 도 6c는 본 발명의 일 실시형태에 따른 칩형 전기 이중층 커패시터의 제조방법을 설명하기 위한 단면도이다.
도 6a에 도시된 바와 같이, 개방된 수납공간을 가지면서, 상기 수납공간으로 노출되는 제1면과 외부영역으로 노출되는 제2면을 갖도록 제1 및 제2 외부단자가 매립된 하부 케이스(110b)를 형성한다.
상기 하부 케이스(110b)를 형성하는 방법은 절연성 수지와 제1 및 제2 외부단자를 일체로 성형하여, 상기 절연성 수지에 제1 및 제2 외부단자가 매립될 수 있는 방법이면 특별히 제한되지 않는다. 예를 들면 인서트 사출성형(insert injection molding)을 이용할 수 있다.
보다 구체적으로, 원하는 하부 케이스의 형상을 갖는 금형 내에 제1 및 제2 외부단자를 배치하고, 상기 금형 내에 절연성 수지를 충진한다. 금형에 충진된 절연성 수지는 금형 내에서 냉각 또는 가교에 의하여 제1 및 제2 외부단자와 함께 고화된다. 인서트 성형에 따라 다른 재질을 갖는 절연성 수지 및 제1 및 제2 외부단자는 일체화된다.
다음으로, 도 6b에 도시된 바와 같이, 상기 하부 케이스(110b)의 수납공간으로 노출된 제1 및 제2의 외부단자(120a, 120b)의 제1면과 전기적으로 연결되도록 상기 수납공간에 전기 이중층 커패시터 셀을 실장한다.
상술한 바와 같이, 전기 이중층 커패시터 셀은 제1 및 제2 집전체(130a, 130b), 상기 제1 및 제2 집전체(130a, 130b)와 각각 연결되는 제1 및 제2 전극(140a, 140b), 상기 제1 및 제2 전극(140a, 140b) 사이에 형성되는 이온투과성 분리막(150)을 포함할 수 있다. 상기 제1 및 제2 집전체(130a, 130b)는 상기 제1 및 제2의 외부단자(120a, 120b)의 수납공간으로 노출된 제1면과 전기적으로 연결되며, 제1 집전체(130a)는 절곡된 형상을 가질 수 있다.
상기 제1 및 제 2 외부단자(120a, 120b)와 제 1 및 제2 집전체(130a, 130b)의 연결(P)은 용접 또는 초음파 융착에 의하여 수행될 수 있다. 이에 제한되는 것은 아니나, 용접은 저항 용접 또는 아크 용접을 이용할 수 있다.
다음으로, 도 6c에 도시된 바와 같이, 상기 수납공간을 덮도록 상부 캡(110a)을 상기 하부 케이스(110b) 상에 장착한다. 하부 케이스(110b)에 전기 이중층 커패시터 셀을 실장하고, 전해액을 충진한다. 상기 전해액은 수계 전해액 또는 비수계 전해액을 사용할 수 있다.
상기 하부 케이스 및 상부 캡의 장착은 용접 또는 초음파 융착에 의하여 수행될 수 있다. 이에 제한되는 것은 아니나, 용접은 저항 용접 또는 아크 용접을 이용할 수 있다. 이러한 방법에 의하여 하부 케이스 및 상부 캡의 기밀성이 향상되어 외장 케이스 내의 내부 소자의 보호가 가능하다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
도 1은 본 발명의 일 실시 형태에 따른 칩형 전기 이중층 커패시터를 나타내는 개략적인 사시도이다.
도 2a는 본 발명의 일 실시 형태에 따른 칩형 전기 이중층 커패시터를 나타내는 개략적인 단면도이다.
도 2b는 본 발명의 다른 실시형태에 따른 칩형 전기 이중층 커패시터의 하부 케이스만을 개략적으로 나타낸 단면도이다.
도 2c는 본 발명의 또 다른 실시형태에 따른 칩형 전기 이중층 커패시터의 하부 케이스만을 개략적으로 나타낸 단면도이다.
도 3은 본 발명의 다른 실시형태에 따른 칩형 전기 이중층 커패시터를 나타내는 개략적인 단면도이다.
도 4는 본 발명의 일 실시 형태에 따른 전기 이중층 커패시터 셀을 나타내는 개략적인 사시도이다.
도 5은 본 발명의 또 다른 실시형태에 따른 칩형 전기 이중층 커패시터를 나타내는 개략적인 단면도이다.
도 6은 본 발명의 일 실시형태에 따른 칩형 전기 이중층 커패시터의 제조방법을 설명하기 위한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 칩형 전기 이중층 커패시터 110: 외장 케이스
120a, 120b: 제1 및 제2 외부단자 130a, 130b: 제1 및 제2 집전체
140a, 140b: 제1 및 제2 전극 150: 분리막

Claims (19)

  1. 내부에 수납공간을 가지며 절연성 수지로 이루어진 외장 케이스;
    상기 외장 케이스에 매립되며, 상기 수납공간으로 노출되는 제1면과 상기 외장 케이스의 외부영역으로 노출되는 제2면을 각각 갖는 제1 및 제2 외부 단자; 및
    상기 수납공간에 배치되며, 상기 제1 및 제2의 외부단자의 상기 제1면과 전기적으로 연결된 전기 이중층 커패시터 셀;
    을 포함하는 칩형 전기 이중층 캐패시터.
  2. 제1항에 있어서,
    상기 제1 및 제2 외부 단자는 인서트 사출 성형에 의하여 상기 외장 케이스에 매립되는 것을 특징으로 하는 칩형 전기 이중층 커패시터.
  3. 제1항에 있어서,
    상기 제1 및 제2 외부 단자는 매립영역 확장부를 갖는 것을 특징으로 하는 칩형 전기 이중층 커패시터.
  4. 제1항에 있어서,
    상기 제1 및 제2 외부 단자는 상기 외장 케이스의 동일 면에 형성된 것을 특징으로 하는 칩형 전기 이중층 커패시터.
  5. 제4항에 있어서,
    상기 제1 및 제2 외부 단자는 상기 동일 면의 양 끝 단에 형성된 것을 특징으로 하는 칩형 전기 이중층 커패시터.
  6. 제4항에 있어서,
    상기 제1 및 제2 외부 단자는 상기 동일 면의 중앙 부에 형성된 것을 특징으로 하는 칩형 전기 이중층 커패시터.
  7. 제1항에 있어서,
    상기 외장 케이스는 상면이 개방된 수납공간을 가지며, 제1 및 제2 외부단자가 매립된 하부 케이스 및 상기 수납공간을 덮도록 상기 하부 케이스에 장착된 상부 캡으로 이루어지는 것을 특징으로 하는 칩형 전기 이중층 커패시터.
  8. 제7항에 있어서,
    상기 하부 케이스 및 상기 상부 캡은 용접 또는 초음파 융착에 의하여 결합된 것을 특징으로 하는 칩형 전기 이중층 커패시터.
  9. 제1항에 있어서,
    상기 절연성 수지는 폴리페닐렌 설파이드 또는 액정 고분자인 것을 특징으로 하는 칩형 전기 이중층 커패시터.
  10. 제1항에 있어서,
    상기 전기 이중층 커패시터 셀은 제1 및 제2 집전체, 상기 제1 및 제2 집전체와 각각 연결되는 제1 및 제2 전극 및 상기 제1 및 제2 전극 사이에 형성되는 이온 투과성 분리막을 포함하는 것을 특징으로 하는 칩형 전기 이중층 커패시터.
  11. 제1항에 있어서,
    상기 제1 및 제2 외부단자의 제1면과 상기 전기 이중층 커패시터 셀은 용접 또는 초음파 융착에 의하여 연결된 것을 특징으로 하는 칩형 전기 이중층 커패시 터.
  12. 제1항에 있어서,
    상기 전기 이중층 커패시터 셀은 하나 이상의 제1 및 제2 집전체, 재1 및 제2 전극 및 분리막이 연속적으로 적층된 것을 특징으로 하는 칩형 전기 이중층 커패시터.
  13. 제1항에 있어서,
    상기 전기 이중층 커패시터 셀은 제1 및 제2 전극이 권취된 것을 특징으로 하는 칩형 전기 이중층 커패시터.
  14. 제1항에 있어서,
    상기 제1 및 제2 외부단자는 상기 외장 케이스 보다 큰 두께를 갖는 것으로, 상기 외장 케이스의 외부영역으로 돌출된 것을 특징으로 하는 칩형 전기 이중층 커패시터.
  15. 제1항에 있어서,
    상기 제1 및 제2 외부단자는 상기 외장 케이스 보다 큰 두께를 갖는 것으로, 상기 외장 케이스의 수납공간으로 돌출된 것을 특징으로 하는 칩형 전기 이중층 커패시터.
  16. 개방된 수납공간을 가지면서, 상기 수납공간으로 노출되는 제1면과 외부영역으로 노출되는 제2면을 갖도록 제1 및 제2 외부단자가 매립된 하부 케이스를 형성하는 단계;
    상기 수납 공간으로 노출된 제1 및 제2의 외부단자의 제1면과 전기적으로 연결되도록 상기 수납공간에 전기 이중층 커패시터 셀을 실장하는 단계; 및
    상기 수납 공간을 덮도록 상부 갭을 상기 하부 케이스 상에 장착하는 단계;
    를 포함하는 칩형 전기 이중층 커패시터의 제조방법.
  17. 제16항에 있어서,
    상기 하부 케이스의 형성은 인서트 사출 성형에 의하여 수행되는 것을 특징으로 하는 칩형 전기 이중층 커패시터의 제조방법.
  18. 제16항에 있어서,
    상기 제1 및 제2 외부 단자와 상기 전기 이중층 커패시터 셀의 연결은 용접 또는 초음파 융착에 의하여 수행되는 것을 특징으로 하는 칩형 전기 이중층 커패시터의 제조방법.
  19. 제16항에 있어서,
    상기 하부 케이스 및 상부 캡의 장착은 용접 또는 초음파 융착에 의하여 수행되는 것을 특징으로 하는 칩형 전기 이중층 커패시터의 제조방법.
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