KR20110001080A - 불휘발성 메모리 소자의 소거 방법 - Google Patents

불휘발성 메모리 소자의 소거 방법 Download PDF

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Abstract

본 발명은 소거 명령에 따라 선택되는 메모리 블록을 소거하는 하드 소거 및 하드 소거 검증을 수행한 후, 하드 소거 검증이 패스가 되면 소프트 프로그램 및 소프트 프로그램을 수행하는데 있어서, 상기 하드 소거 검증, 소프트 프로그램 검증을 수행할 때, 제 1 및 제 2 비트라인 그룹 중 제 1 비트라인 그룹을 선택하여 검증을 수행하고, 검증결과가 패스되지 않으면 소거전압 또는 프로그램 전압을 상승시켜 소거 또는 프로그램을 수행하는 과정을 검증결과가 패스될 때까지 되풀이 하고, 상기 제 1 비트라인 그룹에 대한 검증이 패스되면, 상기 제 1 비트라인 그룹을 제외한 제 2 비트라인 그룹을 선택하여 검증을 수행하고, 검증결과가 패스되지 않으면 소거전압 또는 프로그램 전압을 상승시켜 소거 또는 프로그램을 수행하는 과정을 검증결과가 패스될 때까지 되풀이 하는 것을 특징으로 하는 불휘발성 메모리 소자의 소거 방법을 제공한다.
소거, 이븐 비트라인, 오드 비트라인, 검증

Description

불휘발성 메모리 소자의 소거 방법{Method of erasing a non volatile memory device}
본 발명은 불휘발성 메모리 소자의 소거 방법에 관한 것이다.
불휘발성 메모리 소자는 복수개의 메모리 셀들이 직렬로 접속되는 스트링을 복수개 포함하여 구성된다. 그리고 각각의 스트링은 비트라인에 연결된다.
이러한 불휘발성 메모리 소자는 노트북, PDA(Personal Digital Assistant), 휴대폰과 같은 휴대 전자장치, 컴퓨터 바이오스, 프린터, USB(Universal Serial Bus) 드라이버 등과 같은 소형기기의 메모리로서 널리 사용되고 있다.
불휘발성 메모리 소자의 메모리 셀은 컨트롤 게이트 또는 기판(또는 bulk, PWELL)에 인가되는 전압에 따라 데이터 프로그램(program) 또는 소거(erase) 동작이 이루어진다.
도 1은 불휘발성 메모리 소자의 소거 동작을 설명하기 위한 순서도이다.
도 1을 참조하면, 불휘발성 메모리 소자는 소거 명령이 입력되면(S101), 프리 프로그램을 먼저 수행한다(S103).
프리 프로그램은 모든 메모리 셀들을 문턱전압이 가장 높은 문턱전압 분포에 포함되도록 프로그램하는 것을 뜻한다. 프리 프로그램을 진행하는 이유는 다음과 같다.
메모리 셀들은 저장되는 데이터의 상태에 따라서 여러 가지 문턱전압을 가지고 있다. 즉 소거 셀 상태인 메모리 셀도 있고, 최상위의 문턱전압 분포에 포함되도록 프로그램된 메모리 셀들도 있다.
이렇게 여러 가지 문턱전압 분포에 포함되는 메모리 셀들에 대해서 한꺼번에 소거 동작을 수행하면, 소거셀의 상태에 있던 메모리 셀의 문턱전압은 더욱 더 낮아지고, 최상위 문턱전압 분포에 포함되어 있던 메모리 셀들은 충분히 소거가 되지 않는 등의 문제가 발생될 수 있다.
따라서 소거를 하기 전에 모든 메모리 셀들의 문턱전압이 최상위 문턱전압 분포에 포함되도록 프로그램을 수행한 후, 한 번에 소거를 수행하면 대부분의 메모리 셀들이 동일한 문턱전압 레벨을 갖도록 소거 될 수 있다.
따라서 프리 프로그램 및 검증을 수행하여 모든 메모리 셀들의 문턱전압이 최상위 문턱전압 분포에 포함되도록 한다.
프리 프로그램 및 검증이 완료되면, 메모리 셀들의 문턱전압이 0V 이하로 낮아지도록 하드(hard) 소거를 수행한다(S105). 하드 소거 과정은 일반적인 불휘발성 메모리 소자의 소자 방법과 동일하므로 상세히 설명하지 않는다.
하드 소거를 수행한 이후에는 이븐 라인을 선택하여 소거 검증을 하고(S107), 오드 비트라인을 선택하여 소거 검증을 수행한다(S109).
불휘발성 메모리 소자는 프로그램 및 데이터 독출 동작과 소거 동작을 하는 동안 주변의 메모리 셀들에 영향을 받지 않도록 하기 위해 쉴드 비트라인(Shielded Bit Line) 구조를 택해 동작한다. 쉴드 비트라인 구조는 복수개의 비트라인들 중에서 이븐 번째 비트라인인 이븐 비트라인과 오드 번째 비트라인인 오드 비트라인을 하나의 쌍으로 하여 이븐 비트라인이 동작할 때는 주변의 오드 비트라인이 쉴드역할을 하고, 오드 비트라인이 동작할 때는 주변의 이븐 비트라인이 쉴드 역할을 할 수 있도록 동작하는 구조이다.
메모리 셀의 특성이나 구조적인 면에서 이븐 비트라인과 오드 비트라인에 연결되는 메모리 셀들은 거의 유사하다고 할 수 있다.
상기 이븐 비트라인과 오드 비트라인에 대해서 하드 소거 검증을 차례로 수행한 결과가 모두 패스되면(S111), 하드 소거가 완료된다.
그러나 이븐 비트라인이나 오드 비트라인 모두에 대해서 검증 패스가 되지 않으면 소거 전압을 스텝 전압만큼 상승시키고(S113), 소거전압 상승 횟수가 K회 이상이 되었는지를 확인한 후(S115), 다시 소거를 수행한다(S105). 만약 소거 전압 상승 횟수가 K회 이상이라면 소거 실패로 판단하여(S137) 동작을 종료한다. 이때 'K'는 소거 전압이나 프로그램 전압이 상승될 수 있는 최대 횟수를 정한 것으로서 미리 설정되어 있다.
이와 같이 소거 전압을 스텝 전압 단위로 상승시켜 제공하면서 소거를 수행하는 것을 ISPE(Increment Step Pulse Erase) 방법이라 한다.
하드 소거 완료 이후에는, 0V 이하로 너무 많이 소거된 메모리 셀들의 문턱전압을 0V 주변으로 이동시키기 위한 소프트 프로그램이 진행된다(S117).
소프트 프로그램을 수행한 후에는, 이븐 비트라인에 대해 프로그램 검증을 하고(S119), 오드 비트라인에 대해 프로그램 검증을 한다(S121).
이븐 및 오드 비트라인에 대해서 프로그램 검증이 패스되면(S123), 소프트 프로그램도 완료된다.
그러나 이븐 및 오드 비트라인 모두에 대해서 프로그램 검증이 패스되지 않으면, 프로그램 전압을 스텝전압만큼 상승시키고(S125), 프로그램 전압 상승 횟수가 K회 이상인지를 확인한 후(S127), 다시 소프트 프로그램을 진행한다(S115). 만약 프로그램 전압을 K회 이상 상승시켰다면 소거 실패로 판단하여(S137), 소거 동작을 종료한다.
이와 같이 프로그램 전압을 스텝 전압만큼 상승시키면서 프로그램을 진행하는 방법은 ISPP(Increment Step Pulse Program)이다.
소프트 프로그램까지 완료된 이후에는 이븐 비트라인을 선택하여 기준레벨이 되는 문턱전압보다 높은 문턱전압을 갖도록 프로그램이 되었는지를 다시 한 번 검사하고(S129), 기준 레벨에 대해 패스되었다면(S131), 오드 비트라인을 선택하여 기준레벨이 되는 문턱전압보다 높은 문턱전압을 갖도록 프로그램이 되었는지 검사한다(S133). 그리고 오드 비트라인에 대한 검사 결과 기준 레벨에 대해 패스되었다면(S135) 소거동작이 정상적으로 종료된다.
그러나 기준레벨에 대해서 이븐 비트라인 또는 오드 비트라인이 패스되지 않으면 소거 실패로 판단하고(S137), 소거 동작이 종료된다.
단계 S137의 소거 실패로 판단된 경우에는 동작 상태를 나타내는 상태 레지 스터에 실패정보를 저장한다. 상기 상태 레지스터는 불휘발성 메모리 소자에서 동작 상태를 확인하기 위해 구비하고 있는 내부적인 레지스터의 일종이다.
상술한 소거 동작은 메모리 셀의 문턱전압이 0V 의 주변에 있도록 만든다. 이때 앞서 언급한 쉴드 비트라인 구조에서는 이븐 비트라인과 오드 비트라인이 구조적을 동일하다. 그리고 동일한 구조를 갖는 이븐 비트라인과 오드 비트라인에 대해서 모든 검증에 대해서, 예를 들면 하드 소거 검증, 소프트 프로그램 검증 및 기준레벨 검증 등에 대해서 이븐 비트라인과 오드 비트라인을 동일하게 검증하기 때문에 소거 시간은 길어지게 된다.
따라서 본 발명이 이루고자 하는 기술적 과제는 소거 동작에서 수행하는 검증 동작을 이븐 비트라인 또는 오드 비트라인을 선택하여 수행하거나, 이븐 비트라인이나 오드 비트라인 검증 횟수를 달리 하여 소거 동작 시간을 줄임으로써 소거 성능을 높일 수 있는 불휘발성 메모리 소자의 소거 방법을 제공하는데 있다.
본 발명의 특징에 따른 불휘발성 메모리 소자의 소거 방법은,
소거 명령에 따라 선택되는 메모리 블록을 소거하는 하드 소거 및 하드 소거 검증을 수행한 후, 하드 소거 검증이 패스가 되면 소프트 프로그램 및 소프트 프로그램을 수행하는데 있어서, 상기 하드 소거 검증, 소프트 프로그램 검증을 수행할 때, 제 1 및 제 2 비트라인 그룹 중 제 1 비트라인 그룹을 선택하여 검증을 수행하고, 검증결과가 패스되지 않으면 소거전압 또는 프로그램 전압을 상승시켜 소거 또는 프로그램을 수행하는 과정을 검증결과가 패스될 때까지 되풀이 하고, 상기 제 1 비트라인 그룹에 대한 검증이 패스되면, 상기 제 1 비트라인 그룹을 제외한 제 2 비트라인 그룹을 선택하여 검증을 수행하고, 검증결과가 패스되지 않으면 소거전압 또는 프로그램 전압을 상승시켜 소거 또는 프로그램을 수행하는 과정을 검증결과가 패스될 때까지 되풀이 하는 것을 특징으로 한다.
상기 제 1 비트라인 그룹의 검증을 수행할 때, 상기 소거 또는 프로그램 전압을 상승시키는 횟수가 K(K 는 자연수) 번 이상이 되면 소거 또는 프로그램 실패 로 소거 동작을 종료하는 것을 특징으로 한다.
상기 제 2 비트라인 그룹의 검증을 수행할 때, 상기 소거 또는 프로그램 전압을 상승시키는 횟수가 N(N<K, N은 자연수) 번 이상이 되면 소거 또는 프로그램 실패로 소거 동작을 종료하는 것을 특징으로 한다.
상기 제 2 비트라인 그룹에 대한 소프트 프로그램 검증이 패스되면, 상기 제 1 비트라인 그룹에 대한 기준 레벨 검증을 수행하고, 상기 제 1 비트라인 그룹에 대한 기준 레벨 검증이 패스되면 상기 제 2 비트라인 그룹에 대한 기준 레벨 검증을 수행하는 것을 특징으로 한다.
상기 제 1 비트라인 그룹에 대한 기준 레벨 검증이 패스되지 않으면 소거 실패로 소거 동작을 종료하는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 불휘발성 메모리 소자의 소거 방법은,
소거 명령에 따라 선택되는 메모리 블록을 소거하는 하드 소거 및 하드 소거 검증을 수행한 후, 하드 소거 검증이 패스가 되면 소프트 프로그램 및 소프트 프로그램을 수행하는데 있어서, 상기 하드 소거 검증 및 소프트 프로그램 검증을 수행할 때, 제 1 및 제 2 비트라인 그룹 중 제 1 비트라인 그룹을 선택하여 검증을 수행하고, 검증결과가 패스되지 않으면 소거전압 또는 프로그램 전압을 상승시켜 소거 또는 프로그램을 수행하는 과정을 검증결과가 패스될 때까지 되풀이 하는 것을 특징으로 한다.
상기 제 1 비트라인 그룹의 검증을 수행할 때, 상기 소거 또는 프로그램 전압을 상승시키는 횟수가 K(K 는 자연수) 번 이상이 되면 소거 또는 프로그램 실패 로 소거 동작을 종료하는 것을 특징으로 한다.
상기 제 1 비트라인 그룹의 검증이 패스되면, 상기 제 1 비트라인 그룹에 대한 기준 레벨 검증을 수행하는 것을 특징으로한다.
상기 제 1 비트라인 그룹에 대한 기준 레벨 검증이 패스되지 않으면 소거 실패로 소거 동작을 종료하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자의 소거 방법은, 소거 동작을 수행할 때 구조적을 동일한 이븐 비트라인과 오드 비트라인에 대해서 소거 검증 횟수를 서로 다르게 적용하거나, 이븐 비트라인 또는 오드 비트라인만을 선택하여 소거 검증을 수행함으로써 소거 시간을 단축할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시 예를 설명하기 위한 불휘발성 메모리 소자의 메모리 셀 어레이를 나타낸다.
도 2를 참조하면, 불휘발성 메모리 소자의 메모리 셀 어레이(200)는 복수개의 메모리 블록(BK)들을 포함한다.
각각의 메모리 블록(BK)은 다수의 셀 스트링(CS)들을 포함한다.
셀 스트링(CS) 각각은 비트라인들(Bit Line)에 연결된다. 비트라인은 이븐 비트라인(Even Bit Line; BLe)과 오드 비트라인(Odd Bit Line; BLo)으로 나뉜다. 하나의 이븐 비트라인(BLe)과 오드 비트라인(BLo)은 하나의 쌍을 이룬다.
셀 스트링(CS)은 드레인 선택 트랜지스터(Drain Select Transistor; DST)와 소오스 선택 트랜지스터(Source Select Transistor; SST)의 사이에 제 1 내지 제 32 메모리 셀(C0 내지 C31)이 직렬로 연결된다.
드레인 선택 트랜지스터(DST)의 드레인이 비트라인(BLe 또는 BLo)이 연결된다. 그리고 소오스 선택 트랜지스터(SST)의 소오스는 공통 소오스 라인(Source Line; SL)에 연결된다.
제 1 내지 제 32 메모리 셀(C0 내지 C31)의 게이트는 각각 제 1 내지 제 32 워드라인(WL0 내지 WL31)에 연결된다.
상기한 메모리 셀 어레이(200)는 프로그램이나 데이터 독출 또는 소거 동작을 할 때 하나의 메모리 블록(BK)만을 인에이블 시키고, 이븐 비트라인(BLe)과 오드 비트라인(BLo)을 번갈아 선택하면서 동작한다.
도 2에 나타난 바와 같이 이븐 비트라인(BLe)과 오드 비트라인(BLo)에 연결되는 셀 스트링은 구조적으로 동일하다. 따라서 셀 스트링들에 연결되는 메모리 셀들의 특성도 거의 동일하다고 할 수 있다.
따라서 소거를 수행할 때의 검증 동작을 이븐 비트라인(BLe)과 오드 비트라인(BLo)에 대해서 다르게 적용함으로써 소거 시간을 줄일 수 있다.
도 3은 본 발명의 제 1 실시 예에 따른 소거 동작을 설명하기 위한 순서도이다.
도 3을 참조하면, 본 발명의 제 1 실시 예에 따른 소거 동작은 메모리 블록(BK)에 소거 명령이 입력됨에 따라(S301), 프리 프로그램 및 검증을 먼저 수행한다(S303).
프리 프로그램이 완료되면 하드 소거 동작을 한다(S305). 그리고 이븐 비트라인(BLe)을 선택하여 하드 소거 검증을 실시한다(S307). 이븐 비트라인(BLe)의 검증이 패스되었다면, 오드 비트라인(BLo)을 검증한다(S309, S313).
그러나 이븐 비트라인(BLe)의 검증이 패스되지 않았다면, 소거 전압을 스텝 전압만큼 상승시키고, 전압 상승 횟수가 K 회 이상인지를 확인한다(S313). 전압 상승 횟수가 K회 이상이 아니면 하드 소거를 다시 실시한다(S305). 'K'는 0 이상의 자연수이고, 이븐 비트라인에 대한 검증 횟수를 제한하기 위해 미리 저장되어 있다.
스텝 전압단위로 소거 전압을 상승시켜 진행하는 ISPE(Increment Step Pulse Erase) 방식을 적용할 때, 소거 전압을 상승시키는 횟수가 설정된다. 만약 설정된 횟수까지 소거 전압을 상승시킨 상태로 소거를 진행한 결과 소거 패스가 되지 않았다면 해당 메모리 블록(BK)은 소거가 실패한 것으로 판단하고(S353), 소거 동작이종료된다.
본 발명의 제 1 실시 예에서는 상기 이븐 비트라인(BLe)의 하드 소거 검증을 수행한 후, 스텝 전압을 상승시킬 수 있는 횟수를 K 로 설정한다. 상기 스텝 전압 을 상승시킬 수 있는 횟수 대신에 소거 검증을 수행하는 횟수를 설정해도 동일한 효과가 나타난다. 즉 소거 검증을 수행하는 횟수가 K 회로 설정되면, 그에 따라 소거 전압이 상승되는 횟수도 제한된다. 하드 소거 검증을 수행할 때 스텝 전압이 K 번 상승되었는데도 이븐 비트라인(BLe)의 하드 소거 검증이 패스되지 않았다면 해당 메모리 블록(BK)은 소거 실패로 처리한(S353).
소거 전압이 K 번째 상승되지 않고, 이븐 비트라인(BLe)에 대해 하드 소거 검증이 패스되면, 오드 비트라인(BLo)을 선택하여 하드 소거 검증을 실시한다(S315).
이때 오드 비트라인(BLo)에 대한 하드 소거 검증결과 패스가 되지 않았다면(S317), 다시 소거 전압을 스텝 전압만큼 상승시키고(S319), 소거 전압이 상승된 횟수가 N 회 이상인지를 확인한다(S321). 소거 전압이 상승된 횟수가 N회를 넘지 않았다면 하드 소거를 진행한다(S323). 오드 비트라인(BLo)에 대한 하드 소거 검증을 진행하는 동안 소거 전압이 상승되는 횟수는 N 번으로 설정되어 있다. 이때 N 은 K 보다 작은 자연수이다.
즉, 이븐 비트라인(BLe)에 대한 소거 검증을 수행하는 과정에서 소거 전압을 상승시킬 수 있는 횟수 K는 오드 비트라인(BLo)에 대한 소거 검증을 수행하는 과정에서 소거 전압을 상승시킬 수 있는 횟수 N 보다 크다.
이렇게 이븐 및 오드 비트라인(BLe, BLo)에 대해서 소거 전압을 상승시킬 수 있는 횟수를 다르게 하는 이유는 다음과 같다.
앞서 도 2의 설명에서 언급한 바와 같이, 메모리 셀 어레이(200)에서 이븐 비트라인(BLe)과 오드 비트라인(BLo)에 연결된 메모리 셀들은 유사한 구조와 특성을 가진다.
따라서 이븐 비트라인(BLe)에 대해서 하드 소거 검증이 패스되었다면, 오드 비트라인(BLo)에 대해서도 하드 소거 검증이 패스되었을 확률이 높다. 그리고 오드 비트라인(BLo)에 대해서는 하드 소거 검증이 패스되지 않았다 하더라도, 이미 소거 전압은 이븐 비트라인(BLo)의 하드 소거 검증을 진행하는 동안 어느 정도 상승되어 있기 때문에 오드 비트라인(BLo)의 하드 소거 검증을 수행할 때도 동일한 횟수만큼 소거 전압을 상승시킬 필요가 없다.
한편, 이븐 비트라인(BLe)과 오드 비트라인(BLo) 각각의 하드 소거 검증이 패스되면, 소프트 프로그램이 진행된다(S325).
소프트 프로그램에 대한 검증도 상기 하드 소거 검증을 하는 과정과 유사하게 진행된다.
먼저 이븐 비트라인(BLe)에 대한 소프트 프로그램 검증을 수행하고(S327), 이븐 비트라인(BLe)의 소프트 프로그램 검증이 패스되지 않닸다면(S329), 프로그램 전압을 상승시키고(S331), 프로그램 전압의 상승 횟수가 K회 이상인지를 확인한다(S333). 프로그램 전압 상승 횟수가 K 회 이상이 아니라면 소프트 프로그램을 다시 실행한다(S325).
이븐 비트라인(BLe)의 소프트 프로그램 검증을 하는 동안 소프트 프로그램 전압을 상승시킬 수 있는 횟수는 K로 설정된다.
그리고 이븐 비트라인(BLe)의 소프트 프로그램 검증이 패스되면, 오드 비트 라인(BLo)의 소프트 프로그램 검증을 수행한다(S335). 오드 비트라인(BLo)의 소프트 프로그램 검증이 패스될 때까지 소프트 프로그램 전압이 상승될 수 있는 횟수는 N으로 설정된다(S337 내지 S343).
그리고 오드 비트라인(BLo)의 소프트 프로그램 검증이 패스되면, 소프트 프로그램이 완료된다.
소프트 프로그램이 완료된 이후에는 이븐 비트라인(BLe)의 기준 레벨 검증을 수행하고(S345), 기준레벨 검증에 패스되지 못하면(S347) 소거 실패로 판단한다(S353). 이븐 비트라인(BLe)의 기준 레벨 검증이 패스되면, 오드 비트라인(BLo)의 기준 레벨 검증을 수행한다(S349). 오드 비트라인(BLo)의 기준레벨 검증에 패스되지 못하면(S351), 소거 실패로 판단한다(S353).
본 발명의 제 1 실시 예에 따른 동작은 이븐 비트라인(BLe)을 대신하여 오드 비트라인(BLo)을 먼저 선택하여 검증을 실시하도록 하는 것도 가능하다. 즉, 이븐 비트라인(BLe) 또는 오드 비트라인(BLo) 중 하나를 선택하여 먼저 검증을 수행하도록 하고, 이후에 나머지 비트라인의 검증을 수행하도록 한다.
이에 따라 소거를 수행하는 동안 하드 검증, 소프트 검증과 기준레벨 검증의 과정에서의 시간을 줄여 전체 소거 시간이 줄어들 수 있다.
예를 들어 이븐 비트라인(BLe)의 검증시간을 t1 으로 가정하고, 오드 비트라인(BLo)의 검증시간도 t1로 가정한 후, 하드 소거 동작에서의 소거 전압을 상승시킬 수 있는 횟수를 5회로 가정할 때, 하드 소거 검증을 수행하는 전체 시간(T)은 수학식 1과 같다.
Figure 112009039565933-PAT00001
그러나 이븐 비트라인(BLe)의 하드 소거 검증을 할 때의 소거 전압을 상승시킬 수 있는 횟수를 5회로 가정하고, 오드 비트라인(BLo)의 하드 소거 검증을 할 때의 소거 전압을 상승시킬 수 있는 횟수를 3회로 가정하면 수학식 2와 같이 소거 검증시간(T)이 소요된다.
Figure 112009039565933-PAT00002
상기의 수학식 1과 수학식 2에서 소거 동작시간은 계산하지 않았으며, 검증 시간만을 나타낸 것이다. 수학식 1과 수학식 2를 비교하면, 본 발명의 제 1 실시 예에 따른 소거 동작에서의 검증시간이 짧은 것을 확인할 수 있다.
한편, 상기 도 2의 설명에서 언급한 바와 같이, 이븐 비트라인(BLe)과 오드 비트라인(BLo)에 연결된 메모리 셀들은 구조나 특성이 유사하다. 따라서 이븐 비트라인(BLe)에 대해서 소거 검증이나 소프트 검증을 수행한 결과가 패스되면 오드 비트라인(BLo)에 대해서도 동일한 결과가 나타날 확률이 높다.
따라서 이븐 비트라인(BLe) 또는 오드 비트라인(BLo) 중 하나를 선택하고, 선택한 비트라인에 대해서만 소거 검증, 소프트 검증, 기준레벨 검증을 수행해도 메모리 블록(BK) 전체의 소거 동작에 오류가 발생하지 않을 확률이 높다.
도 4는 본 발명의 제 2 실시 예에 따른 소거 동작을 설명하기 위한 순서도이다.
도 4를 참조하면, 본 발명의 제 2 실시 예에 따른 소거 동작에서 소거 명령이 입력되면(S401), 프리 프로그램 및 검증을 먼저 수행한다(S403).
프리 프로그램이 완료된 후에, 하드 소거를 수행하고(S405), 이븐 비트라인(BLe)을 선택하여 하드 소거 검증을 한다(S407). 이븐 비트라인(BLe)의 하드 소거 검증이 패스되지 않으면 소거 전압을 상승키고(S411), 소거전압 상승 횟수가 K회 이상인지를 확인한다(S413).
소거 전압 상승 횟수가 K회 이상이 아니라면 하드 소거를 다시 수행한다(S405). 그리고 소거 전압 상승 횟수가 K회 이상이라면 소거 실패로 판단한다(S433).
이븐 비트라인(BLe)에 대한 하드 소거 검증이 끝나면, 오드 비트라인(BLo)에 대한 소거 검증은 하지 않고, 소프트 프로그램을 수행한다(S415).
소프트 프로그램을 수행한 이후에는 이븐 비트라인(BLe)을 선택하여 소프트 프로그램 검증을 한다(S417). 소프트 프로그램 검증이 패스되지 않으면(S419), 프로그램 전압을 상승시키고(S421), 프로그램 전압 상승 횟수가 K회 이상이 되었는지를 확인한다(S423). 프로그램 전압 상승 횟수가 K회 이상이 아니면, 소프트 프로그램을 다시 수행한다(S413). 소프트 프로그램 전압을 상승시키는 횟수는 K 회로 설정한다. 프로그램 전압 상승 횟수가 K회 이상이면 소거 실패로 판단한다(S433).
이븐 비트라인(BLe)에 대한 프로그램 검증이 패스되면, 이븐 비트라인(BLe)에 대한 기준레벨 검증을 하고(S425), 이븐 비트라인(BLe)의 기준레벨 검증에 패스되었는지를 확인한후(S427), 패스되었다면 오드 비트라인(BLo)에 대한 기준 레벨 검증을 한다(S429). 그러나 이븐 비트라인(BLe)의 기준레벨 검증에 패스되지 않았다면 소거 실패로 판단한다(S433).
이븐 비트라인(BLe)에 대한 기준레벨 검증이 패스되면, 오드 비트라인(BLo)에 대한 기준 레벨 검증을 하고(S429), 오드 비트라인(BLo)에 대한 기준레벨 검증이 패스되지 못하면 소거 실패로 판단한다(S433).
이때 오드 비트라인(BLo)에 대한 기준 레벨 검증은 생략할 수 있다.
본 발명의 제 2 실시 예에서 소거 검증에 걸리는 시간은 수학식 3과 같다.
Figure 112009039565933-PAT00003
t1 은 이븐 비트라인(BLe)의 검증 시간이다.
수학식 1 내지 수학식 3을 비교하면, 소거 검증 시간이 짧아지는 것을 확인할 수 있다.
이와 같이 소거 동작에서 수행되는 검증을 이븐 비트라인과 오드 비트라인에 대해서 서로 다른 소거전압(또는 프로그램 전압)의 상승 횟수를 설정하여 수행하거나, 이븐 또는 오드 비트라인 중 하나만을 선택하여 검증을 함으로써 소거동작의 전체 시간을 줄일 수 있다.
또한 메모리 셀 어레이(200)의 특성에 따라서 프리 프로그램 단계는 생략할 수도 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님 을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 불휘발성 메모리 소자의 소거 동작을 설명하기 위한 순서도이다.
도 2는 본 발명의 실시 예를 설명하기 위한 불휘발성 메모리 소자의 메모리 셀 어레이를 나타낸다.
도 3은 본 발명의 제 1 실시 예에 따른 소거 동작을 설명하기 위한 순서도이다.
도 4는 본 발명의 제 2 실시 예에 따른 소거 동작을 설명하기 위한 순서도이다.

Claims (9)

  1. 소거 명령에 따라 선택되는 메모리 블록을 소거하는 하드 소거 및 하드 소거 검증을 수행한 후, 하드 소거 검증이 패스가 되면 소프트 프로그램 및 소프트 프로그램을 수행하는데 있어서,
    상기 하드 소거 검증, 소프트 프로그램 검증을 수행할 때,
    제 1 및 제 2 비트라인 그룹 중 제 1 비트라인 그룹을 선택하여 검증을 수행하고, 검증결과가 패스되지 않으면 소거전압 또는 프로그램 전압을 상승시켜 소거 또는 프로그램을 수행하는 과정을 검증결과가 패스될 때까지 되풀이 하고,
    상기 제 1 비트라인 그룹에 대한 검증이 패스되면, 상기 제 1 비트라인 그룹을 제외한 제 2 비트라인 그룹을 선택하여 검증을 수행하고, 검증결과가 패스되지 않으면 소거전압 또는 프로그램 전압을 상승시켜 소거 또는 프로그램을 수행하는 과정을 검증결과가 패스될 때까지 되풀이 하는 것을 특징으로 하는 불휘발성 메모리 소자의 소거 방법.
  2. 제 1항에 있어서,
    상기 제 1 비트라인 그룹의 검증을 수행할 때,
    상기 소거 또는 프로그램 전압을 상승시키는 횟수가 K(K 는 자연수) 번 이상이 되면 소거 또는 프로그램 실패로 소거 동작을 종료하는 것을 특징으로 하는 불휘발성 메모리 소자의 소거 방법.
  3. 제 2항에 있어서,
    상기 제 2 비트라인 그룹의 검증을 수행할 때,
    상기 소거 또는 프로그램 전압을 상승시키는 횟수가 N(N<K, N은 자연수) 번 이상이 되면 소거 또는 프로그램 실패로 소거 동작을 종료하는 것을 특징으로 하는 불휘발성 메모리 소자의 소거 방법.
  4. 제 3항에 있어서,
    상기 제 2 비트라인 그룹에 대한 소프트 프로그램 검증이 패스되면,
    상기 제 1 비트라인 그룹에 대한 기준 레벨 검증을 수행하고,
    상기 제 1 비트라인 그룹에 대한 기준 레벨 검증이 패스되면 상기 제 2 비트라인 그룹에 대한 기준 레벨 검증을 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 소거 방법.
  5. 제 4항에 있어서,
    상기 제 1 비트라인 그룹에 대한 기준 레벨 검증이 패스되지 않으면 소거 실패로 소거 동작을 종료하는 것을 특징으로 하는 불휘발성 메모리 소자의 소거 방법.
  6. 소거 명령에 따라 선택되는 메모리 블록을 소거하는 하드 소거 및 하드 소거 검증을 수행한 후, 하드 소거 검증이 패스가 되면 소프트 프로그램 및 소프트 프로그램을 수행하는데 있어서,
    상기 하드 소거 검증 및 소프트 프로그램 검증을 수행할 때,
    제 1 및 제 2 비트라인 그룹 중 제 1 비트라인 그룹을 선택하여 검증을 수행하고, 검증결과가 패스되지 않으면 소거전압 또는 프로그램 전압을 상승시켜 소거 또는 프로그램을 수행하는 과정을 검증결과가 패스될 때까지 되풀이 하는 것을 특징으로 하는 불휘발성 메모리 소자의 소거 방법.
  7. 제 6항에 있어서,
    상기 제 1 비트라인 그룹의 검증을 수행할 때,
    상기 소거 또는 프로그램 전압을 상승시키는 횟수가 K(K 는 자연수) 번 이상이 되면 소거 또는 프로그램 실패로 소거 동작을 종료하는 것을 특징으로 하는 불휘발성 메모리 소자의 소거 방법.
  8. 제 7항에 있어서,
    상기 제 1 비트라인 그룹의 검증이 패스되면,
    상기 제 1 비트라인 그룹에 대한 기준 레벨 검증을 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 소거 방법.
  9. 제 8항에 있어서,
    상기 제 1 비트라인 그룹에 대한 기준 레벨 검증이 패스되지 않으면 소거 실패로 소거 동작을 종료하는 것을 특징으로 하는 불휘발성 메모리 소자의 소거 방법.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130072517A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 이의 소거 방법
US8773911B2 (en) 2011-04-26 2014-07-08 SK Hynix Inc. Semiconductor device and erase methods thereof
US8861276B2 (en) 2011-06-21 2014-10-14 Samsung Electronics Co., Ltd. Nonvolatile memory device, memory system comprising same, and method of operating same
US8976595B2 (en) 2011-06-21 2015-03-10 Samsung Electronics Co., Ltd. Non-volatile memory device and related method of operation
KR20190142550A (ko) * 2018-06-18 2019-12-27 삼성전자주식회사 소거 제어 회로를 포함하는 비휘발성 메모리 장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100763114B1 (ko) 2006-05-10 2007-10-04 주식회사 하이닉스반도체 플래쉬 메모리 소자의 검증 방법
KR100891406B1 (ko) * 2007-01-23 2009-04-02 주식회사 하이닉스반도체 불휘발성 메모리 소자의 소거 방법
KR20080102037A (ko) * 2007-05-17 2008-11-24 주식회사 하이닉스반도체 멀티 레벨 셀 낸드 플래시 메모리소자의 검증방법 및포스트 프로그램 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8773911B2 (en) 2011-04-26 2014-07-08 SK Hynix Inc. Semiconductor device and erase methods thereof
US8861276B2 (en) 2011-06-21 2014-10-14 Samsung Electronics Co., Ltd. Nonvolatile memory device, memory system comprising same, and method of operating same
US8976595B2 (en) 2011-06-21 2015-03-10 Samsung Electronics Co., Ltd. Non-volatile memory device and related method of operation
US9576672B2 (en) 2011-06-21 2017-02-21 Samsung Electronics Co., Ltd. Non-volatile memory device and related method of operation
KR20130072517A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 이의 소거 방법
KR20190142550A (ko) * 2018-06-18 2019-12-27 삼성전자주식회사 소거 제어 회로를 포함하는 비휘발성 메모리 장치

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