KR20100133619A - 반도체 메모리 소자 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자에 관한 것으로, 다수의 메모리 셀 블럭과, 상기 다수의 메모리 셀 블럭에 각각 연결된 다수의 소스 라인들, 및 상기 다수의 소스 라인들에 각각 연결된 다수의 소스 라인 제어부를 포함하는 반도체 메모리 소자를 개시한다.
셀 어레이, 소스 라인, 캐패시턴스

Description

반도체 메모리 소자{Semiconductor memory device}
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 셀 어레이 블럭의 소스 라인에서 소비되는 전류량을 감소시키고, 동작 속도를 개선할 수 있는 반도체 메모리 소자에 관한 것이다.
반도체 메모리 소자 중 플래시 메모리 소자는 플래시 메모리 장치는 일반적으로 정보의 기록, 판독 및 전기적 소거를 가능하게 하는 것으로, 행 및 열 방향으로 배열되는 복수의 메모리 셀 블럭를 포함한다.
이러한 플래시 반도체 메모리 셀이 행 및 열 방향으로 배열되어 메모리 셀어레이를 구성하는데, 드레인이 열 방향으로 연장되는 비트 라인에 접속되고 콘트롤 게이트가 행 방향으로 연장되는 워드 라인에 접속되도록 구성된다.
도 1은 일반적인 플래시 메모리 소자의 셀 어레이 및 주변 회로를 나타내는 회로도이다.
도 1을 참조하면, 다수의 메모리 셀 블럭(21 내지 22) 각각은 다수의 비트라 인(BL)을 포함한다. 다수의 비트라인(BL) 각각은 드레인 선택 트랜지스터(DST), 다수의 메모리 셀(MC0 내지 MC31), 및 소스 선택 트랜지스터(SST)가 소스 라인(예를 들어 SL1)에 연결된다. 또한, 다수의 메모리 셀 블럭(21 내지 22) 각각은 대응하는 제1 내지 제n 디코더(11, 12)와 연결된다.
상술한 메모리 셀 블럭들은 각각 연결된 소스 라인들(SL1 내지 SLn)을 포함하며, 소스 라인들(SL1 내지 SLn)은 모두 공통 소스 라인(CSL)과 연결되어 공통 소스 라인 제어부(30)에서 출력되는 제어 전압을 인가받아 접지 전원이 인가되거나 전원 전압(VDD) 레벨이 된다.
종래 기술에 따른 반도체 메모리 소자는 다수의 메모리 셀 블럭 각각의 소스 라인들이 공통 소스 라인으로 묶여서 동시에 동작을 한다. 이로 인하여 접지 전원을 인가하여 디스차지 동작을 수행할 때 동작 속도가 느리고, 전원 전압으로 프리차지 동작을 수행할 때 동작 속도 및 사용되는 전류량이 많다.
본 발명이 이루고자 하는 기술적 과제는 다수의 메모리 셀 블럭를 포함하는 반도체 메모리 소자에 있어서, 상기 다수의 메모리 셀 블럭에 각각 연결된 다수의 소스 라인들을 개별적으로 제어하고, 상기 소스 라인들을 제어하는 소스 라인 제어부를 소스 라인들에 대응되도록 배치함으로써, 소자의 동작 속도를 증가시키고 소비 전류량을 감소시킬 수 있는 반도체 메모리 소자를 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 메모리 소자는 다수의 메모리 셀 블럭과, 상기 다수의 메모리 셀 블럭에 각각 연결된 다수의 소스 라인들, 및 상기 다수의 소스 라인들에 각각 연결된 다수의 소스 라인 제어부를 포함한다.
상기 다수의 소스 라인 제어부들은 상기 다수의 소스 라인들을 개별적으로 제어한다.
상기 다수의 소스 라인 제어부들은 프로그램 동작시 상기 다수의 소스 라인들 중 연결된 소스 라인을 전원 전압으로 프리차지한다.
상기 다수의 소스 라인 제어부들은 독출 동작시 상기 다수의 소스 라인들 중 연결된 소스 라인을 접지 전원으로 디스차지한다.
상기 다수의 소스 라인 제어부들은 상기 다수의 소스 라인들에 하나씩 대응되도록 구성되며, 상기 메모리 셀 블럭을 선택하는 선택 신호와 프로그램 또는 독 출 동작 신호에 응답하여 연결된 소스 라인을 제어한다.
상기 다수의 메모리 셀 블럭들과 각각 연결되고, 다수의 어드레스 신호들에 응답하여 상기 다수의 메모리 블럭들을 선택하여 활성화시키는 다수의 디코더를 더 포함한다.
상기 다수의 디코더 각각은 상기 다수의 어드레스 신호들에 응답하여 메모리 블럭을 선택하는 블럭 선택 신호를 출력한다.
상기 다수의 소스 라인 제어부 각각은 프로그램 동작 또는 독출 동작시 전원 전압 또는 접지 전압을 소스 전압으로 출력하는 전압 생성부, 및 상기 블럭 선택 신호에 응답하여 상기 소스 전압을 연결된 상기 소스 라인에 인가하는 전송부를 포함한다.
본 발명의 일실시 예에 따르면, 다수의 메모리 셀 블럭를 포함하는 반도체 메모리 소자에 있어서, 상기 다수의 메모리 셀 블럭에 각각 연결된 다수의 소스 라인들을 개별적으로 제어하고, 상기 소스 라인들을 제어하는 소스 라인 제어부를 소스 라인들에 대응되도록 배치함으로써, 소자의 동작 속도를 증가시키고 소비 전류량을 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한 다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 일실시 예에 따른 반도체 메모리 소자를 나타내는 회로도이다.
도 2를 참조하면, 반도체 메모리 소자는 제1 내지 제n 디코더(110 내지 130), 제1 내지 제n 메모리 셀 블럭(210 내지 230), 및 제1 내지 제n 소스 라인 제어부(310 내지 330)를 포함한다.
본 발명의 일실시 예에 따른 반도체 메모리 소자는 하나의 메모리 셀 블럭(예를 들어 제1 메모리 셀 블럭)가 하나의 디코더(예를 들어 제1 디코더)와 하나의 소스 라인 제어부(제1 소스 라인 제어부)와 연결된다.
제1 내지 제n 메모리 셀 블럭(210 내지 230) 각각은 연결구조가 서로 동일하므로 제1 메모리 셀 블럭(210)를 예를 들어 상세히 설명하도록 한다.
제1 메모리 셀 블럭(210)는 다수의 비트라인(BL)을 포함한다. 다수의 비트라인(BL) 각각은 드레인 선택 트랜지스터(DST), 다수의 메모리 셀(MC0 내지 MC31), 및 소스 선택 트랜지스터(SST)가 소스 라인(SL)에 연결된다.
제1 디코더(110)는 드레인 선택 라인(DSL)을 통해 제1 메모리 셀 블럭(210)의 드레인 선택 트랜지스터(DST)와 연결되고, 다수의 워드라인(WL0 내지 WL31)을 통해 제1 메모리 셀 블럭(210)의 다수의 메모리 셀(MC0 내지 MC31)와 연결된다. 또한 소스 선택 라인(SSL)을 통해 제1 메모리 셀 블럭(210)의 소스 선택 트랜지스터(SST)와 연결된다. 제1 디코더(110)는 다수의 어드레스 신호(ADD)들에 응답하여 메모리 블럭을 활성화시킨다. 즉, 제1 디코더(110)는 어드레스 신호(ADD)들에 응답하여 드레인 선택 라인(DSL), 다수의 워드라인(WL0 내지 WL31), 및 소스 선택 라인(SSL)에 글로벌 워드라인을 연결하여 제1 메모리 셀 블럭(210)을 활성화시킨다. 또한 입력되는 어드레스 신호(ADD)가 제1 메모리 셀 블럭(210)에 대응될 경우 블럭 선택 신호(BS)를 생성하여 출력한다.
제1 소스 라인 제어부(310)는 소스 라인(SL)과 연결된다. 제1 소스 라인 제어부(310)는 프로그램 동작시 블럭 선택 신호(BS)와 프로그램 신호(pgm_on)에 응답하여 접지 전원(VSS)을 소스 라인(SL)에 인가하거나, 독출 동작시 블럭 선택 신호(BS)와 독출 신호(read_on)에 응답하여 전원 전압(VDD)을 소스 라인(SL)에 인가한다.
도 3은 도 2에 도시된 제1 소스 라인 제어부(310)의 상세 회로도이다.
도 3을 참조하면, 제1 소스 라인 제어부는 전압 생성부(311) 및 전압 전송부(312)를 포함한다.
전압 생성부(311)는 전원 전압(VDD)과 접지 전원(VSS) 사이에 직렬 연결된 PMOS 트랜지스터(PM)와 NMOS 트랜지스터(NM)를 포함한다. PMOS 트랜지스터(PM)는 전원 전압(VDD)과 출력 노드(A) 사이에 연결되고, 프로그램 동작시 로우 레벨로 활성화되는 프로그램 신호(pgm_on)에 응답하여 출력 노드(A)에 전원 전압(VDD)을 인 가한다. NMOS 트랜지스터(NM)는 접지 전원(VSS)과 출력 노드(A) 사이에 연결되고, 독출 동작시 하이 레벨로 활성화되는 독출 신호(read_on)에 응답하여 출력 노드(A)에 접지 전원(VSS)을 인가한다.
전압 전송부(312)는 패스 트랜지스터(TM) 및 인버터(IV)를 포함한다. 인버터(IV)는 블럭 선택 신호(BS)를 인가받아 반전된 출력 신호를 생성한다. 패스 트랜지스터(TM)는 블럭 선택 신호(BS)와 인버터(IV)의 출력 신호에 응답하여 대응하는 메모리 블럭이 선택되었을 경우 전압 생성부(311)의 출력 노드(A)의 전위를 소스 전압으로 하여 연결된 소스 라인(SL)에 인가한다.
상술한 바와 같이 본원 발명의 일실시 예에 따르면, 다수의 메모리 셀 블럭의 소스 라인 각각에 소스 라인들을 개별적으로 제어할 수 있는 다수의 소스 라인 제어부를 구성함으로써, 다수의 소스 라인들을 프리차지하거나 디스차지할 때 빠르게 동작할 수 있다. 또한 다수의 소스 라인들 중 선택된 메모리 셀 블럭에 연결된 소스 라인들만을 프리차지하여 소모되는 전류량을 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 일반적인 플래시 메모리 소자의 셀 어레이 및 주변 회로를 나타내는 회로도이다.
도 2는 본 발명의 일실시 예에 따른 반도체 메모리 소자를 나타내는 회로도이다.
도 3은 도 2에 도시된 제1 소스 라인 제어부(310)의 상세 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
110 ∼ 130 : 제1 내지 제n 디코더
210 ∼ 230 : 제1 내지 제n 메모리 셀 블럭
310 ∼ 330 : 제1 내지 제n 소스 라인 제어부

Claims (7)

  1. 다수의 메모리 셀 블럭;
    상기 다수의 메모리 셀 블럭에 각각 연결된 소스 라인들; 및
    상기 다수의 소스 라인들에 각각 연결된 다수의 소스 라인 제어부를 포함하며,
    상기 다수의 소스 라인 제어부는 상기 소스 라인들을 개별적으로 제어하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 다수의 소스 라인 제어부들은 프로그램 동작시 상기 다수의 메모리 셀 블럭 중 선택된 메모리 셀 블럭과 연결된 상기 소스 라인들을 전원 전압으로 프리차지하는 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 다수의 소스 라인 제어부들은 독출 동작시 상기 다수의 메모리 셀 블럭 중 선택된 메모리 셀 블럭과 연결된 상기 소스 라인들에 접지 전원을 인가하는 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 다수의 소스 라인 제어부들은 상기 다수의 소스 라인들에 하나씩 대응되도록 구성되며, 상기 메모리 셀 블럭을 선택하는 선택 신호와 프로그램 또는 독출 동작 신호에 응답하여 연결된 소스 라인을 제어하는 반도체 메모리 소자.
  5. 제 1 항에 있어서,
    상기 다수의 메모리 셀 블럭들과 각각 연결되고, 다수의 어드레스 신호들에 응답하여 상기 다수의 메모리 블럭들을 선택하여 활성화시키는 다수의 디코더를 더 포함하는 반도체 메모리 소자.
  6. 제 5 항에 있어서,
    상기 다수의 디코더 각각은 상기 다수의 어드레스 신호들에 응답하여 메모리 블럭을 선택하는 블럭 선택 신호를 출력하는 반도체 메모리 소자.
  7. 제 6 항에 있어서,
    상기 다수의 소스 라인 제어부 각각은
    프로그램 동작 또는 독출 동작시 전원 전압 또는 접지 전압을 소스 전압으로 출력하는 전압 생성부; 및
    상기 블럭 선택 신호에 응답하여 상기 소스 전압을 연결된 상기 소스 라인에 인가하는 전송부를 포함하는 반도체 메모리 소자.
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