KR20100127376A - 광 소자 및 그 형성방법 - Google Patents

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KR20100127376A
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박상기
김갑중
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김경옥
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한국전자통신연구원
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Abstract

삽입층을 갖는 광소자가 제공된다. 이 광소자는 기판 및 상기 기판 상의 링 공진기를 포함한다. 이 링 공진기는 기판 상에, 하부 클래딩층 및 상부 클래딩층을 포함하는 클래딩층, 하부 클래딩층 및 상부 클래딩층 사이에, 복수개의 링들을 포함하는 코어, 및 코어와 클래딩층 사이에 개재되고, 코어의 굴절률보다 작고 클래딩층의 굴절률보다 큰 굴절률을 갖는 삽입층을 포함한다.
Figure P1020090045797
광소자, CMOS, 링 공진기

Description

광 소자 및 그 형성방법{OPTICAL DEVICES AND METHODS FABRICATING THEREOF}
본 발명은 광 소자 및 그 형성방법에 관한 것으로, 보다 상세하게는 링 공진기를 포함하는 광 소자 및 그 형성방법에 관한 것이다.
본 발명은 지식경제부 및 정보통신연구진흥원의 IT원천기술개발 사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2006-S-004-03, 과제명: 실리콘 기반 초고속 광인터커넥션 IC].
최근 광 소자의 연구에 있어서, 실리콘을 이용한 실리콘 광소자 연구가 활발히 진행되고 있다. 실리콘 광소자의 경우, 실리콘으로 구성되는 반도체 장치와도 용이하게 결합될 수 있어 형성 공정이나 완성 제품에 있어서 우수한 특성들을 보여주고 있다. 특히 실리콘을 이용한 링 공진기는 모듈레이터, 스위치 및 필터를 포함하는 다양한 분야에 응용될 수 있는 핵심 소자로 매우 유용하다.
그러나, 실리콘을 이용한 링 공진기의 형성 공정에 있어서, 공정에 기인된 통계적 파장이동 및 좁은 패턴들 사이의 간격으로 인한 공정의 제약 등은 해결되야하는 문제점으로 지적되고 있다.
본 발명이 이루고자하는 일 기술적 과제는 개선된 투과 특성을 갖는 링 공진기를 포함하는 광 소자 및 그 형성방법을 제공하는 것이다.
본 발명이 이루고자하는 다른 기술적 과제는 균일한 공진 파장들을 갖는 링 공진기를 포함하는 광 소자 및 그 형성방법을 제공하는 것이다.
상술한 기술적 과제들을 해결하기 위한 광 소자 및 그 형성방법이 제공된다.
본 발명의 실시예들에 따른 광 소자는, 기판 및 상기 기판 상의 링 공진기를 포함한다. 상기 링 공진기는, 상기 기판 상의, 하부 클래딩층 및 상부 클래딩층을 포함하는 클래딩층, 상기 하부 클래딩층 및 상부 클래딩층 사이의 복수개의 링들을 포함하는 코어, 및 상기 코어와 상기 클래딩층 사이에 개재되고, 상기 코어의 굴절률보다 작고 상기 클래딩층의 굴절률보다 큰 굴절률을 갖는 삽입층을 포함한다.
일 실시예에서, 상기 링들은 서로 이격되고, 상기 삽입층은 상기 이격된 링들 사이의 공간에 제공된다.
일 실시예에서, 상기 코어는 실리콘, 상기 클래딩층은 실리콘 산화물이고, 상기 삽입층은 실리콘 질화물 또는 실리콘 산질화물일 수 있다.
일 실시예에서, 상기 링들 사이의 간격은 서로 다를 수 있다.
일 실시예에서, 적어도 하나의 링에 인접한 상기 삽입층의 두께는 다른 링에 인접한 상기 삽입층의 두께와 다를 수 있다.
일 실시예에서, 상기 링들 사이의 간격은 160nm 이상일 수 있다.
일 실시예에서, 상기 광 소자는 상기 링 공진기로부터 이격된 CMOS 영역을 더 포함할 수 있다. 상기 CMOS 영역은, 상기 코어와 동일한 높이에 제공되고 상기 코어와 동일한 물질을 포함하는 채널층을 포함하는 트랜지스터를 포함할 수 있다.
본 발명의 실시예들에 따른 광 소자의 형성방법은, 공진 영역을 포함하는 기판을 제공하는 것을 포함한다. 이 광 소자의 형성방법은, 상기 공진 영역에, 상기 기판 상의 코어층을 패터닝하여 복수개의 링들을 포함하는 코어를 형성하는 것, 상기 코어의 상기 링들 사이의 공간에 삽입층을 형성하는 것, 그리고 상기 삽입층 상에 클래딩층을 형성하는 것을 포함한다. 상기 삽입층은 상기 코어의 굴절률 보다 작고 상기 클래딩층의 굴절률 보다 큰 굴절률을 갖는다.
일 실시예에서, 상기 코어층을 패터닝하는 것은 포토 리소그라피 공정을 사용하는 것을 포함할 수 있다.
일 실시예에서, 상기 코어층은 형성되는 링들 사이의 간격이 160nm 이상이 되도록 패터닝될 수 있다.
일 실시예에서, 상기 기판과 상기 코어층은 실리콘이고, 상기 기판은 상기 코어층, 및 상기 기판과 상기 코어층 사이에 개재된 매립 산화막을 포함할 수 있다.
일 실시예에서, 상기 기판 내에 상기 공진 영역으로부터 이격된 CMOS 영역이 더 형성될 수 있다. 상기 코어층을 패터닝하는 것은, 상기 CMOS 영역에서, 트랜지스터의 채널층을 형성하는 것을 포함할 수 있다.
일 실시예에서, 상기 코어층의 상기 링들 사이의 공간에 삽입층을 형성하는 것은 상기 링들 상에 상기 삽입층을 형성하는 것을 포함할 수 있다.
일 실시예에 따른 광 소자의 형성방법은, 적어도 하나의 링 상의 상기 삽입층을 식각하여, 상기 적어도 하나의 링 상의 두께가 다른 링 상의 상기 삽입층의 두께보다 얇게 하는 것을 포함할 수 있다. 상기 삽입층의 두께가 얇아짐에 따라 공진 파장의 스펙트럼이 조정될 수 있다.
일 실시예에서, 상기 코어층은 실리콘, 상기 클래딩층은 실리콘 산화물이고, 상기 삽입층은 실리콘 질화물 또는 실리콘 산질화물일 수 있다.
본 발명의 실시예들에 따르면, 기판 상에, 복수의 링을 포함하는 코어와 클래딩층으로 구성된 링 공진기가 제공된다. 상기 코어와 클래딩층 사이에, 삽입층이 개재된다. 상기 삽입층은 상기 링들 사이의 유효 커플링 거리를 감소시킬 수 있다. 상기 유효 커플링 거리의 감소에 의해 상기 링 공진기는 보다 정확하고 용이한 공정에 의해 형성될 수 있다. 이에 따라 상기 링 공진기를 포함하는 광 소자의 신뢰성이 향상될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다 른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 막 및 영역들의 두께는 설명의 명확성을 위하여 과장된 것일 수 있다. 막이 다른 막 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3 의 막이 개재될 수도 있다.
도 1a 및 도 1b를 참조하여, 본 발명의 일 실시예에 따른 광 소자가 설명된다. 도 1a는 본 발명의 일 실시예에 따른 광 소자의 평면도이고, 도 1b는 도 1a에 도시된 A-A' 및 B-B'을 따라 취한 단면도이다.
공진 영역 및 CMOS(complementary metal oxide semiconductor) 영역을 포함하는 기판(100)이 제공된다. 상기 기판(100)은 반도체 기판일 수 있다. 설명되는 실시예에서, 상기 기판(100)은 SOI(Silicon On Insulator)기판일 수 있다.
상기 기판(100)의 공진 영역 내에 링 공진기가 제공될 수 있다. 상기 링 공진기는 하부 클래딩층(111)과 상부 클래딩층(141)을 포함하는 클래딩층, 상기 하부 클래딩층(111) 및 상부 클래딩층(141) 사이에 개재되는 코어(121)를 포함할 수 있다. 상기 코어(121)는 복수개의 링들을 포함할 수 있다. 상기 링들은 상기 하부 클래딩층(111) 상에 서로 이격되어 배치될 수 있다. 상기 링들 사이의 간격(d)은 160nm 이상일 수 있다. 일 실시예에서, 상기 링들 사이의 간격들은 서로 상이할 수 있다.
상기 코어(121)와 상기 클래딩층 사이에 삽입층(125)이 개재될 수 있다. 상기 삽입층(125)은 상기 코어(121)의 상부면을 덮을 수 있다. 이에 더하여, 상기 삽입층(125)은 상기 이격된 링들 사이의 공간으로 연장될 수 있다. 상기 삽입층(125)은 상기 코어(121)의 굴절률보다 작고 상기 상부 및 하부 클래딩층(141, 111)의 굴절률보다 큰 굴절률을 가질 수 있다. 일 실시예에서, 상기 코어(121)는 실리콘, 상기 상부 및 하부 클래딩층(141, 111)은 실리콘 산화물이고, 상기 삽입층은 실리콘 질화물 또는 실리콘 산질화물로 형성될 수 있다. 상기 기판(100)이 SOI 기판인 경우, 상기 하부 클래딩층은 상기 SOI 기판을 구성하는 매립 산화막의 일부일 수 있다. 이 때, 상기 코어(121)는 상기 SOI 기판의 실리콘층의 일부 일 수 있다.
상기 삽입층(125)에 의해 상기 코어(121)를 구성하는 상기 링들 사이의 유효 커플링 거리(effective coupling distance)가 감소될 수 있다. 코어 및 클래딩층을 포함하는 광 소자에 빛이 제공되는 경우, 상기 빛은 상기 코어와 상기 클래딩층의 경계면에서의 전반사를 통해 상기 코어 내부를 투과할 수 있다. 이 때, 투과되는 상기 빛의 일부는 상기 코어와 인접한 상기 클래딩층으로 확장될 수 있다. 다시 말해, 상기 빛의 도파폭(waveguide width)은 상기 코어의 폭보다 클 수 있다.
본 발명의 실시예에 따라 삽입층(125)이 상기 코어(121)와 상기 클래딩층 사이에 제공되는 경우, 상기 빛은 상기 코어(121) 뿐만 아니라 상기 코어에 인접한 상기 삽입층(125)으로 확장하여 투과하게 된다. 즉, 상기 빛의 도파폭이 더욱 증가될 수 있다. 상기 빛의 도파폭의 증가에 의해 상기 빛이 투과하는 부분의 유효 굴절율이 감소하고, 나아가, 인접한 링들 사이의 유효 커플링 거리가 실제 링들 사이 의 거리보다 더욱 감소될 수 있다. 이에 따라, 상기 삽입층이 개재되지 않은 경우보다 큰 간격(d)으로 상기 링들이 배치될 수 있다. 일 실시예에서, 상기 링들 사이의 간격(d)은 160nm이상일 수 있다.
상기 기판(100) 내의 상기 CMOS 영역은 상기 공진 영역으로부터 이격되어 제공될 수 있다. 상기 CMOS 영역 내에는 적어도 하나의 트랜지스터가 배치될 수 있다.
상기 트랜지스터는 채널층(122) 및 상기 채널층(122) 상의 게이트 구조물을 포함할 수 있다. 상기 게이트 구조물은 차례로 적층된 게이트 절연막(132) 및 게이트 전극(134)을 포함할 수 있다. 상기 게이트 전극(134)의 측벽에는 스페이서(136)가 배치될 수 있다. 상기 채널층(122) 내에는 소오스 영역 및 드레인 영역(미도시)이 배치될 수 있다.
상기 채널층(122)은 상기 코어(121)와 동일한 높이에 제공될 수 있다. 또한, 상기 채널층(122)은 상기 코어(121)와 동일한 물질로 형성될 수 있다. 예를 들어, 상기 채널층(122)과 상기 코어(121)는 단결정 실리콘으로 형성될 수 있다.
상기 공진 영역과 상기 CMOS 영역은, SOI 기판의 상기 매립 산화막을 공유할 수 있다. 상기 공진 영역의 매립 산화막은 상기 하부 클래딩층(111)일 수 있다.
도 2 내지 도 6을 참조하여 본 발명의 일 실시예에 따른 광 소자의 형성방법이 설명된다.
도 2를 참조하면, 기판(100) 및 상기 기판(100) 상의 매립 산화막(111, 112) 및 코어층(120)을 포함하는 기판 구조체가 준비된다. 상기 매립 산화막은 실리콘 산화막일 수 있다. 상기 코어층은 실리콘막일 수 있다. 상기 기판 구조체는 SOI 기판에 의해 형성될 수 있다. 상기 기판 구조체의 일 영역은 공진 영역을 구성하고, 다른 영역은 CMOS 영역을 구성할 수 있다. 상기 공진 영역의 상기 매립 산화막은 하부 클래딩층(111)으로 기능할 수 있다.
도 3을 참조하면, 상기 기판(100) 상에 마스크 패턴(151, 152)이 형성될 수 있다. 상기 마스크 패턴(151, 152)은 상기 기판(100)의 CMOS 영역을 모두 덮고, 상기 공진 영역의 일부를 덮을 수 있다.
상기 마스크 패턴(151, 152)을 형성하는 것은, 상기 기판(100) 상에 포토 레지스트막을 형성하고, 상기 포토 레지스트막에 대해 노광 및 현상 공정을 수행하는 것을 포함할 수 있다. 상기 노광 공정에서는, ArF 또는 KrF 광원이 사용될 수 있다.
상기 공진 영역 상의 마스크 패턴(151)은 복수의 패턴일 수 있다. 상기 공진 영역 상의 마스크 패턴(151)은 링 형태로 형성될 수 있다. 상기 공진 영역 상의 마스크 패턴들(151)은 소정의 간격으로 이격되어 형성될 수 있다. 일 실시예에서, 상기 마스크 패턴들(151)은 상기 마스크 패턴들(151)을 마스크로 사용한 식각 공정을 통해 형성되는 패턴들 사이의 간격이 160nm이상이 되도록, 서로 이격되어 형성될 수 있다.
도 4를 참조하면, 상기 마스크 패턴(151, 152)을 식각 마스크로 사용한 식각 공정이 수행된다. 상기 식각 공정에 의해, 상기 공진 영역에 코어(121)가 형성 된다. 이와 동시에, 상기 CMOS 영역에 채널층(122)이 형성될 수 있다. 상기 코어(121)는 복수의 링들을 포함할 수 있다. 상기 링들은 서로 이격되어 배치될 수 있다. 상기 링들 사이의 간격은 160nm이상일 수 있다. 일 실시예에서, 상기 링들 사이의 간격은 서로 상이할 수 있다.
도 5를 참조하면, 상기 기판(100)의 공진 영역을 덮는 삽입층(125)이 형성된다. 상기 삽입층(125)은 상기 기판(100)의 전면 상에 소정의 물질막을 형성한 후, CMOS 영역에 형성된 상기 물질막을 제거하여 형성될 수 있다. 상기 삽입층(125)은 상기 코어(121)의 굴절률보다 작고, 상기 하부 클래딩층(111) 및 이후 형성되는 상부 클래딩층(141)의 굴절률보다 큰 굴절률을 갖는 물질로 형성될 수 있다. 예컨대, 상기 삽입층(125)은 실리콘 질화막 또는 실리콘 산화질화막일 수 있다.
상기 삽입층(125)은 상기 공진 영역의 상기 하부 클래딩층(111) 및 상기 코어(121) 상에 형성될 수 있다. 이에 더하여, 상기 삽입층(125)은 상기 코어(121)를 구성하는 링들 사이를 채울 수 있다.
상기 삽입층(125)에 의해, 이를 포함하는 링 공진기의 특성이 보다 향상될 수 있다. 구체적으로, 상기 코어(121)를 구성하는 링들 사이에 공진이 일어나기 위해서, 상기 링들은 유효 커플링 거리 이하의 간격으로 배치될 것이 필요하다(예를 들면, 100nm 이하). 따라서, 상기 삽입층(125)이 상기 코어들(121) 사이에 개재되지 않는 경우, 인접한 링들은 매우 좁은 간격을 갖도록 배치되어야 한다. 일반적으로 포토 리소그라피 공정으로는 상기 링들 사이의 간격을 충분히 좁힐 수 없다. 때문에, 상기 링들은 이 빔 리소그라피(E-Beam lithography) 공정에 의해 형성되어야 한다. 상기 이 빔 리소그라피 공정은 패턴 사이의 좁은 간격을 유지하는 공정으로서는 이점이 있으나, 상기 이 빔 공정에 의해 형성되는 패턴은 폭 및 패턴들 사이의 간격은 균일하지 못할 수 있다. 따라서, 상기 이 빔 공정에 의해 형성되는 링들은 서로 다른 공진 파장을 갖게 될 수 있다. 예를 들어, 링 공진기의 투과 스펙트럼의 형태가 스피키형(spiky type)으로 나타날 수 있다.
그러나, 앞서 설명한 바와 같이, 삽입층(125)이 개재된 링 공진기의 경우, 상기 삽입층(125)에 의해 상기 코어(121)를 구성하는 링들 사이의 유효 커플링 거리가 감소될 수 있다. 따라서, 상기 링들 사이의 간격은 더욱 커질 수 있다(예를 들면, 160nm 이상). 이러한 간격의 링들은 포토 리소그라피 공정에 의해 구현될 수 있다. 상기 포토 리소그라피 공정은 상기 이 빔 리소그라피 공정보다 감소된 통계적 오차를 발생시킨다. 따라서, 상술한 바와 같이 포토 리소그라피 공정에 의해 형성된 패턴들은 균일한 간격 및/또는 균일한 선폭으로 형성될 수 있다. 이로써, 개선된 투과 스펙트럼 특성을 나타내는 링 공진기가 형성될 수 있다.
상기 삽입층(125)의 형성 이후, 상기 기판(100)의 CMOS 영역에 게이트 절연막(131) 및 게이트막(133)이 형성될 수 있다. 상기 게이트 절연막(131)은 상기 채널층(122)의 상부면을 산화하여 형성할 수 있다. 상기 게이트막(133)은 도핑된 반도체 물질막 또는 금속 함유막일 수 있다.
일 실시예에 따르면, 상기 링들의 공진 파장은 링들별로 미세 조정될 수 있다. 도 6을 참조하면, 상기 링들 중 선택된 일부 링 상에 마스크 패턴(153)이 형성 될 수 있다. 상기 마스크 패턴(153)은 상기 삽입층(125)의 일부만을 덮을 수 있다.
상기 마스크 패턴(153)을 식각 마스크로 사용하여, 노출된 상기 삽입층(125)을 이방성 식각한다. 이에 의해 상기 링들 중 적어도 하나의 링 상의 삽입층(125)은, 인접한 링 상의 삽입층(125)의 상부면보다 낮아진 상부면을 가질 수 있다. 즉, 하나의 링 상의 삽입층(125)의 두께는 다른 링 상의 삽입층(125)의 두께와 상이할 수 있다.
앞서 설명한 바와 같이, 상기 삽입층(125)이 링 공진기에 포함되는 경우, 상기 링들을 투과하는 빛의 도파폭이 커질 수 있다. 상기 빛의 도파폭은 상기 삽입층(125)의 두께에 의해 조절될 수 있다. 이에 따라, 상기 링들 상의 상기 삽입층(125)의 두께를 조절함으로써, 상기 링들 형성시 발생할 수 있는 통계적 오차가 보정될 수 있다. 즉, 상기 코어(121)를 구성하는 링들 중 일부의 링이 다른 링들과 다른 폭으로 형성되거나, 링들 사이의 간격이 다른 경우, 상기 일부의 링 상의 삽입층(125)의 두께를 조절함으로써, 다른 링들과 동일한 공진 파장을 갖게 할 수 있다.
상기 삽입층(125)의 두께는 다양한 식각 공정을 수행하여 조절될 수 있다. 예를 들어, 상기 삽입층(125)은 RIE(Reactive Ion Etching) 공정을 수행하여 식각될 수 있다. 상기 삽입층(125)의 식각 두께는 식각 시간 등을 조절하여 용이하게 조절가능하므로, 각 링들의 공진 파장을 보다 용이하게 조절할 수 있다.
도 7을 참조하면, 상기 CMOS 영역의 게이트 절연막(131) 및 게이트막(133)이 패터닝될 수 있다. 이에 의해, 상기 CMOS 영역에 채널층(122), 게이트 절연 막(132) 및 게이트 전극(134)을 포함하는 트랜지스터가 형성될 수 있다. 상기 게이트 전극(134)의 측벽에는 스페이서(136)가 형성될 수 있다. 상기 트랜지스터를 구성하는 요소들은 설명된 예 이외에도 다른 순서 및 다른 방법에 의해서도 형성될 수 있다.
다시 도 1a 및 1b를 참조하면, 상기 기판(100)의 공진 영역에, 상기 삽입층(125)을 덮는 상부 클래딩층(141)이 형성된다. 이와 동시에, 상기 CMOS 영역의 트랜지스터를 덮는 층간 절연막(142)이 함께 형성될 수 있다. 상기 상부 클래딩층(141) 및 층간 절연막(142)은 동일한 물질로 형성될 수 있다. 예컨대, 상기 상부 클래딩층(141)과 층간 절연막(142)은 실리콘 산화막일 수 있다.
도 8a 및 도 8b, 도 9a 내지 9c, 그리고 도 10a 및 도 10b를 참조하여, 본 발명의 실시예들의 효과가 설명된다.
도 8a는 도 1a에 도시된 직렬로 연결된 3개의 링을 포함하는 코어 및 삽입층을 포함하는 링 공진기의 투과 스펙트럼을 나타내며, 도 8b는 도 1a의 삽입층의 시간에 따른 식각 두께를 나타낸다. 본 실시예에서, 코어층은 실리콘으로, 상부 및 하부 클래딩층은 실리콘산화물로, 삽입층은 실리콘질화물로 각각 형성되었다. 삽입층은 RIE 공정에 의해 단계적으로 식각되었다. 상기 삽입층은 500Å/min의 식각 속도로 식각되었다. 도시된 그래프들에서 ①번 곡선은 식각 시간이 0분, 즉 식각 이전에, ②번 곡선은 식각 시간이 3분, 그리고 ③번 곡선은 식각 시간이 5분인 시점에서 측정된 값들을 나타낸다.
도 8a의 그래프에 나타난 바와 같이, 상기 삽입층의 두께를 조금씩 낮추었을 경우 각 링 사이의 파장 간격의 변화없이 투과 스펙트럼이 이동함을 알 수 있다. 즉, 상기 링의 공진 파장이 균일하게 이동하였다. 상기 링의 공진 파장은 상기 삽입층의 두께가 얇아질수록 낮은 파장 영역으로 시프트하는 것을 알 수 있다. 이와 더불어, 스펙트럼의 형태 및 총 출력(total power)이 파장의 이동 전후 거의 변하지 않는 것을 확인할 수 있다.
도 9a 내지 도 9c는, 앞서 도 8a 및 도 8b를 참조하여 설명된 실험예에서 3개의 링 중 가운데에 배치된 링 상의 삽입층을 선택적으로 식각한 경우의 링 공진기의 투과 스펙트럼들을 나타낸다. 스펙트럼들에서 실선으로 도시된 곡선들(①)은 이론적으로 계산한 값을 나타내고, 점선으로 도시된 곡선들(②)은 실제 실험값을 나타낸다.
도 9a는 삽입층의 식각 이전, 도 9b는 삽입층을 500Å/min의 식각 속도로 30초씩 3회에 걸쳐서 식각한 경우 그리고 도 9c는 삽입층을 500Å/min의 식각 속도로 30초씩 5회에 걸쳐서 식각한 경우의 투과 스펙트럼들을 나타낸다. 삽입층의 시간에 따른 식각량은 도 8b에 도시된 바와 같다.
도 9a에 있어서, 1530nm 부근 및 1550nm 부근의 높은 투과값을 갖는 피크들은 3개의 링 중 가장자리에 위치한 링들에 기인한 것이다. 상기 피크들로부터 약 3.2nm 정도 긴 파장을 갖는, 투과값이 작은 피크들은 가운데에 배치된 링에 기인한 것들이다.
도 9b를 참조하면, 도 9a의 가운데에 배치된 링에 기인한 피크들이 낮은 파 장 영역으로 이동된 것을 확인할 수 있다. 이에 반해, 가장자리의 링들에서 기인한 피크들은 변하지 않음을 함께 확인할 수 있다.
도 9c를 참조하면, 가운데에 배치된 링에 기인한 피크들이 더욱 낮은 파장 영역으로 시프트 한 것을 확인할 수 있다. 또한, 가장자리의 링들에 기인한 피크들의 파장은 변하지 않았음을 함께 확인할 수 있다.
포토 리소그라피 공정을 사용하더라도, 상기 코어를 구성하는 상기 링들의 폭들 및 상기 링들 사이의 간격들이 약간의 차이를 가질 수 있다. 때문에, 상기 링들은 서로 다른 공진 파장들을 가질 수 있다. 그래프들에 나타난 바와 같이, 본 발명의 실시예들에 의한 링 공진기에 있어서, 각 링들의 공진 파장들은 독립적으로 조절될 수 있다. 각 링들의 공진 파장들을 독립적으로 조절할 수 있으므로, 투과 스펙트럼의 형태가 적절치 못한 경우, 예를 들어 투과 스펙트럼의 형태가 스피키 형으로 나타난 경우, 삽입층의 두께를 조절함으로써 적합한 투과 스펙트럼을 얻어낼 수 있다.
도 10a 및 도 10b는 공기 클래딩층(코어가 공기에 노출된 상태)과 삽입층을 각각 삽입한 링 공진기들에 대한 투과 스펙트럼들을 보여준다. 도 10a는 공기 클래딩층을 갖는 링 공진기의 투과 스펙트럼으로, 이 링 공진기 내의 링들은 최소 간격 100nm로 배치되었다. 도 10b는 본 발명의 실시예들에 따른 삽입층이 포함된 링 공진기의 투과 스펙트럼으로, 이 링 공진기 내의 링들은 최소 간격 150nm로 배치되었다.
각 링 공진기들에 대해 측정된 Q 값(Quality factor)은 공기 클래딩층을 포 함하는 링 공진기의 경우 3875로, 삽입층을 포함하는 링 공진기의 경우 2422로 측정되었다. 이를 통해, 공기 클래딩층에 준하는 Q 값을 갖는 링 공진기를 구현하기 위해서는 링들 사이의 최소 간격이 160nm 이상이어야 함을 추정할 수 있다. 160nm 이상의 간격을 갖는 링들은 포토 리소그라피 공정에 의해 구현될 수 있다. 따라서, 기존에 이 빔 리소그라피 공정에 의해서만 형성가능했던 링 공진기가 포토 리소그라피 공정에 의해서도 구현될 수 있다.
포토 리소그라피 공정의 경우, 대량 생산에 유리하고 CMOS 공정과도 친화도가 높으므로, 본 발명의 실시예에 따른 광 소자의 형성방법은 CMOS 영역을 포함하는 광 소자의 형성에 있어서 매우 효율적이다.
또한, 본 발명의 실시예에 따라 포토 리소 그라피 공정에 의해 형성된 링들의 경우 공정에 기인된 공진 파장의 통계적 오차가 이 빔 리소그라피 공정에 의해 형성된 링들의 경우보다 월등히 적다. 따라서, 링들의 공진 파장의 오차를 줄이는 데에 매우 효과적이다.
도 1a는 본 발명의 일 실시예에 따른 광 소자를 설명하기 위한 평면도이고, 도 1b는 도 1a의 A-A' 및 B-B'를 따라 취한 광 소자의 단면도이다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 광 소자의 형성방법을 설명하기 위한 도면들이다.
도 8a 및 도 8b는 본 발명의 실시예들에 따른 효과를 설명하기 위한 도면들이다.
도 9a 내지 도 9c는 본 발명의 실시예들에 따른 효과를 설명하기 위한 도면들이다.
도 10a 및 도 10b는 본 발명의 실시예들에 따른 효과를 설명하기 위한 도면들이다.

Claims (15)

  1. 기판; 및
    상기 기판 상의 링 공진기를 포함하고,
    상기 링 공진기는:
    상기 기판 상에, 하부 클래딩층 및 상부 클래딩층을 포함하는 클래딩층;
    상기 하부 클래딩층 및 상부 클래딩층 사이에, 복수개의 링들을 포함하는 코어; 및
    상기 코어와 상기 클래딩층 사이에 개재되고, 상기 코어의 굴절률보다 작고 상기 클래딩층의 굴절률보다 큰 굴절률을 갖는 삽입층을 포함하는 광 소자.
  2. 청구항 1에 있어서,
    상기 링들은 서로 이격되고, 상기 삽입층은 상기 이격된 링들 사이의 공간에 제공되는 광 소자.
  3. 청구항 1에 있어서,
    상기 코어는 실리콘, 상기 클래딩층은 실리콘 산화물이고, 상기 삽입층은 실리콘 질화물 또는 실리콘 산질화물인 광 소자.
  4. 청구항 1에 있어서,
    상기 링들 사이의 간격은 서로 다른 광 소자.
  5. 청구항 4에 있어서,
    적어도 하나의 링에 인접한 상기 삽입층의 두께는 다른 링에 인접한 상기 삽입층의 두께와 다른 광 소자.
  6. 청구항 4에 있어서,
    상기 링들 사이의 간격은 160nm 이상인 광 소자.
  7. 청구항 1에 있어서,
    상기 광 소자는 상기 링 공진기로부터 이격된 CMOS 영역을 더 포함하고,
    상기 CMOS 영역은, 상기 코어와 동일한 높이에 제공되고 상기 코어와 동일한 물질을 포함하는 채널층을 포함하는 트랜지스터를 포함하는 광 소자.
  8. 공진 영역을 포함하는 기판을 제공하고;
    상기 공진 영역에서, 상기 기판 상의 코어층을 패터닝하여 복수개의 링들을 포함하는 코어를 형성하고;
    상기 코어의 상기 링들 사이의 공간에 삽입층을 형성하고; 그리고
    상기 삽입층 상에 클래딩층을 형성하는 것을 포함하고, 상기 삽입층은 상기 코어의 굴절률 보다 작고 상기 클래딩층의 굴절률 보다 큰 굴절률을 갖는 광 소자 형성방법.
  9. 청구항 8에 있어서,
    상기 코어층을 패터닝하는 것은 포토 리소그라피 공정을 사용하는 것을 포함하는 광 소자 형성방법.
  10. 청구항 9에 있어서,
    상기 코어층을 패터닝하는 것은 상기 링들 사이의 간격이 160nm 이상이 되도록 하는 광 소자 형성방법.
  11. 청구항 8에 있어서,
    상기 기판과 상기 코어층은 실리콘이고,
    상기 기판은 상기 코어층, 및 상기 기판과 상기 코어층 사이에 개재된 매립 산화막을 포함하는 광 소자 형성방법.
  12. 청구항 11에 있어서,
    상기 기판은 상기 공진 영역으로부터 이격된 CMOS 영역을 더 포함하고,
    상기 코어층을 패터닝하는 것은, 상기 CMOS 영역에서, 트랜지스터의 채널층을 형성하는 것을 포함하는 광 소자 형성방법.
  13. 청구항 8에 있어서,
    상기 코어층의 상기 링들 사이의 공간에 삽입층을 형성하는 것은 상기 링들 상에 상기 삽입층을 형성하는 것을 포함하는 광 소자 형성방법.
  14. 청구항 13에 있어서,
    적어도 하나의 링 상의 상기 삽입층을 식각하여, 상기 적어도 하나의 링 상의 두께가 다른 링 상의 상기 삽입층의 두께보다 얇게 하여, 공진 파장의 스펙트럼을 조정하는 것을 더 포함하는 광 소자 형성방법.
  15. 청구항 8에 있어서,
    상기 코어층은 실리콘, 상기 클래딩층은 실리콘 산화물이고, 상기 삽입층은 실리콘 질화물 또는 실리콘 산질화물인 광 소자 형성방법.
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